JP5519182B2 - 画像表示装置 - Google Patents

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Description

本発明は、ＬＥＤ（Light Emitting Diode：発光ダイオード）の駆動技術に関し、特に、ＬＥＤアレイを駆動する半導体装置（ＬＥＤ駆動素子）、及びそれを用いたＬＥＤ駆動回路、並びにＬＥＤアレイとＬＥＤ駆動回路とを備える画像表示装置に適用して有効な技術に関する。
携帯電話等に用いられる液晶パネルのバックライトには、白色発光するＬＥＤが用いられてきている。ＬＥＤの発光輝度をムラ無く均一にするには、ＬＥＤに所定の一定電流が流れるようにＬＥＤを定電流駆動する必要がある。
これに関する技術として、米国特許第６６２１２３５号明細書（特許文献１）には、ＬＥＤ素子が多直列かつ多並列に並んだＬＥＤアレイを均一に発光させるための技術が開示されている。また、特開２００７−１２９８６２号公報（特許文献２）や非特許文献１には、定電流駆動素子にかかる電圧が不必要に大きくならないよう、ＬＥＤの順方向電圧ＶＦのバラツキに応じてＬＥＤアレイに印加する電圧を制御する技術と共に、ＬＥＤアレイをデジタル調光する際のＬＥＤ端子電圧の上昇によって生じる“誤った電圧レベルの電源制御信号の発生”や“ＬＥＤ短絡検出回路の誤動作”を抑制する技術が開示されている。
米国特許第６６２１２３５号明細書 特開２００７−１２９８６２号公報
ＬＭ３４３２データシート「LM3432/LM3432B 6-Channel Current Regulator for LED Backlight Application」、ナショナルセミコンダクター社、２００８年５月２２日
テレビやディスプレイ等に用いられる大型の液晶パネルのバックライトにＬＥＤ（ＬＥＤアレイ）を用いる場合、ＬＥＤアレイに流れる電流（ＬＥＤ電流）を従来よりも更に大きくする必要がある。言い換えれば、大画面化に伴い、ＬＥＤ電流の大電流化、及びそれに応じたＬＥＤ駆動回路の実装構成が必要になる。
しかしながら、特許文献１に開示された技術では、複数の定電流駆動素子（トランジスタまたはＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor））が１チップに集積化（ＩＣ化）されている。そのため、ＬＥＤ電流が大きくなった場合のチップ面積の増大と発熱が問題となる。
この問題を避けるために、１つの手段（構成例）としては、並列に配置された複数（例えば２つ）の定電流駆動素子（ＬＥＤ駆動素子）によってＬＥＤアレイの１列（１ストリング）分の電流を駆動することが考えられる。しかし、この場合は、必要な駆動素子数が増え、その結果、ＩＣチップ使用数（回路規模）が増えるという問題があった。
また、特許文献２及び非特許文献１に開示された技術では、ＬＥＤ電流の大電流化に対応して、ＬＥＤアレイにおける直列数（ｍ）（１ストリングを構成するＬＥＤの数）を増やすことで、駆動素子数（ＬＥＤアレイにおけるストリングの並列数（ｎ）と対応する）を減らそうとすると、定電流駆動制御のためのＩＣチップ（定電流制御回路）に高耐圧が要求されるため、ＩＣの製造プロセスが複雑になり製造コストが増大する問題があった。
本発明の主な目的は、上記ＬＥＤ駆動技術に係わり、ＬＥＤアレイに大電流を流す場合であっても、ＬＥＤを定電流駆動することができる条件を満たしつつ、ＬＥＤ駆動回路（装置）全体の実装面積（規模）及びＩＣチップ等の製造コストを抑制または低減することができる技術を提供することである。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。本発明の代表的な実施の形態は、ＬＥＤ駆動のための半導体装置（ＬＥＤ駆動素子）、及びそれを用いたＬＥＤ駆動回路、並びにそれを含んで成る画像表示装置、等の技術であって、以下に示す構成を有することを特徴とする。
本形態の半導体装置は、（直列数ｍ×並列数ｎ）のＬＥＤアレイ、即ちｍ個のＬＥＤが直列に接続されたＬＥＤストリングをｎ個並列に並べたＬＥＤアレイ、を駆動するＬＥＤ駆動回路に含まれる複数の個々の半導体素子（ＬＥＤ駆動素子）であって、各ストリングに直列に接続され、当該ストリングに流れる電流（大電流）を制御（定電流駆動）する。本半導体装置（ＬＥＤ駆動素子）は、ＬＥＤの並列数（ｎ）に対応して、複数（ｎ）個を有する。本半導体素子は、縦方向に電流を流す縦型半導体素子、例えば、縦型ＭＯＳＦＥＴ、または縦型バイポーラトランジスタ等を用いる。
前記半導体装置のチップ内には、定電流駆動素子として働くメイン素子（第１の縦型半導体素子）と、調光時遮断スイッチとして働くサブ素子（第２の縦型半導体素子）とが、共に縦型半導体素子により形成される。そして、メイン素子とサブ素子は、ドレイン領域（またはコレクタ領域）を共有し、メイン素子の第１ソース領域（または第１エミッタ領域）と第１ゲート電極（または第１ベース電極）と、サブ素子の第２ソース領域（または第２エミッタ領域）と第２ゲート電極（または第２ベース電極）とを有する。第１ソース領域（または第１エミッタ領域）と第２ソース領域（または第２エミッタ領域）は、当該半導体装置の第１の面に第１の不純物により形成され、第１の不純物とは反対の極性を持つ第２の不純物により第１の面に形成された分離領域を介して、互いに電気的に絶縁された構成である。
また本形態では特に、上記複数（ｎ）のＬＥＤ駆動素子（半導体装置）と、それらを定電流駆動制御する制御回路とが、１つのパッケージ内に形成される。
上記構成により、ＬＥＤ駆動回路におけるＬＥＤ駆動素子の数を抑制または低減し、定電流駆動制御のためのＩＣチップとして低耐圧のものを使用可能とし、これにより実装面積等が抑制または低減される。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。本発明の代表的な実施の形態によれば、ＬＥＤアレイに大電流を流す場合であっても、ＬＥＤを定電流駆動することができる条件を満たしつつ、ＬＥＤ駆動回路（装置）全体の実装面積（規模）及びＩＣチップ等の製造コストを抑制または低減することができる。
本発明の実施の形態１における、ＬＥＤ駆動素子とそれを制御する定電流制御回路（ＩＣ）、及びＬＥＤアレイ等の機能ブロック構成例を示す図である。 実施の形態１における、縦型半導体素子（ｎチャネル縦型ＭＯＳＦＥＴ）に関する断面構造の例を示す図であり、縦型半導体素子を構成する単位セルの構造の例を示す。 実施の形態１における、縦型半導体素子（ｎチャネル縦型ＭＯＳＦＥＴ）（７００）の平面構造の例を示す図である。 実施の形態１における、縦型半導体素子（ｎチャネル縦型ＭＯＳＦＥＴ）に関する断面構造の例を示す図であり、メインＭＯＳＦＥＴとサブＭＯＳＦＥＴが電気的に絶縁されている分離領域付近の構造の例を示す。 実施の形態１における、縦型半導体素子を用いたＬＥＤ駆動回路、及びそれを含む画像表示装置の機能ブロック構成例を示す図である。 実施の形態１における、定電流制御回路内の最小電圧検出回路の一例の機能ブロック構成を示す図である。 実施の形態１における、デジタル調光時の動作波形の例（調光信号、ＬＥＤ電流、ＩＬＥＤ端子電圧）を示す図である。 実施の形態１における、縦型半導体素子と定電流制御回路、及びこれらをパッケージに実装したときの回路機能ブロック構成例を示す図である。 図８の各パッケージにおける実装状態の例を示す図である。 本発明の実施の形態２における、ＬＥＤ駆動回路の電流レギュレータ、及びＬＥＤアレイ等の機能ブロック構成例を示す図である。 実施の形態２における、複数の縦型半導体素子と定電流制御回路を１つのパッケージに実装した際の回路及びパッケージの機能ブロック構成例を示す図である。 図１１のパッケージの実装状態の例を示す図である。 実施の形態１と比較する従来技術例における、電流レギュレータ（ＩＣ）及びＬＥＤアレイの機能ブロック構成例を示す図である。 従来技術例における１チャネルあたりのＬＥＤ電流と電流レギュレータの実装面積との関係のグラフを示す図である。 実施の形態１，２及びそれらと比較する従来技術例における、ＬＥＤ駆動回路における、１チャネルあたりのＬＥＤ電流と電流レギュレータの実装面積との関係のグラフを示す図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一符号を付し、その繰り返しの説明は省略する。
＜特徴＞
本実施の形態の概要や特徴は以下である（符号は後述の説明と対応している）。図１等で、本実施の形態における画像表示装置（液晶ディスプレイ）では、大画面の液晶パネル２００のバックライト用のＬＥＤアレイ１００に対するＬＥＤ駆動回路１を備える。ＬＥＤ駆動回路１は、ＬＥＤアレイ１００（直列数ｍ×並列数ｎ）のＬＥＤストリング（Ｓ）に対して直列に接続されるＬＥＤ駆動素子（ＬＥＤに均一な一定電流が流れるように駆動・制御する定電流駆動素子）となる、複数（ｎ）の半導体装置７００と、それらに接続される定電流制御回路６０とを含む。各半導体装置７００において、横型素子に比べてオン抵抗が低く、ＬＥＤ電流の大電流化に対して有効な、縦型半導体素子（例えば縦型ＭＯＳＦＥＴ等）を用いる。そして、本半導体装置７００の内部において、定電流駆動素子として働くメイン素子５００と共に、調光時遮断スイッチとして働く微小サイズのサブ素子３２０を、縦型半導体素子により集積化した構成である。
これにより、従来に比べて、ＬＥＤアレイ１００における直列数ｍを増やして並列数ｎを減らし、ＬＥＤアレイ１００を定電流駆動制御するための素子・回路（複数のＬＥＤ駆動素子７００、及びそれを定電流駆動となるように制御する定電流制御回路６０）の数・規模が削減される。即ちＬＥＤ駆動回路１の実装面積及び製造コストが削減される。
また、定電流制御回路（ＩＣ）６０において、最小電圧検出回路３１０を有する（図６等）。本最小電圧検出回路３１０は、ＬＥＤストリング（Ｓ）の並列数ｎに対応する複数（ｎ）の半導体装置７００における、ＬＥＤストリング（Ｓ）側の各端子（ＬＥＤ電流の入力端子）の電圧に関する最小電圧を選択する。そして、最小電圧検出回路３１０は、その最小電圧と所定の電圧とを比較して、その差分に基づいて、ＬＥＤ電源駆動のためのＬＥＤドライバ１０（電源制御ＩＣ２０）を制御するための指令信号（ＶＤＭ）を出力する。
また、本ＬＥＤ駆動回路１は、ＬＥＤドライバ１０に、定電流制御回路６０（最小電圧検出回路３１０）に接続される電源制御ＩＣ２０を有する。最小電圧検出回路３１０からの指令信号に基づいて、電源制御ＩＣ２０は、ＬＥＤアレイ１００への印加電圧（Ｖｏｕｔ）を、初期設定電圧よりも小さい適切な電圧に制御する。
また、デジタル調光時には、デジタル調光信号に基づいて、最小電圧検出回路３１０は、定電流駆動素子（メイン素子５００）が、定電流駆動している状態（デジタル調光信号がローレベル）にあるときには指令信号（ＶＤＭ）を出力し、オフまたはオフに近い状態（デジタル調光信号がハイレベル）にあるときには、調光時遮断スイッチ（サブ素子３２０）によって当該最小電圧検出回路３１０をＬＥＤアレイ１００から電気的に遮断する。
（実施の形態１）
図１〜図９等を用いて、本発明の実施の形態１である半導体装置及びＬＥＤ駆動回路等について説明する。
＜縦型半導体素子、定電流制御回路＞
図１において、ＬＥＤアレイ１００、本実施の形態の半導体装置（ＬＥＤ駆動素子、定電流駆動素子）である、複数の縦型半導体素子７００（ｎチャネル縦型パワーＭＯＳＦＥＴ）、及びそれらを制御する定電流制御回路（定電流制御ＩＣ）６０等の構成を示している。なお図１では、簡単のため、縦型半導体素子７００と定電流制御回路６０のパッケージを省略している（パッケージ構成例は後述、図５等）。
ＬＥＤアレイ１００は、（直列数ｍ×並列数ｎ）のアレイ、即ち、複数（ｍ）のＬＥＤが直列に接続されて成るＬＥＤストリング（Ｓ）が並列数ｎで並んだ構成である。例えばｎ＝４、ＬＥＤストリング１０１（Ｓ１）〜１０４（Ｓ４）を有する。また、ＬＥＤアレイ１００（Ｓ１〜Ｓ４）は、少なくとも１００ｍＡ以上の電流を流すことのできるパワーＬＥＤにより構成されている。なお、ストリング（チャネル）をＳ（Ｃ）で示す。ＬＥＤストリング（Ｓ）に流れる電流（ＬＥＤ電流）及び対応する縦型半導体素子７００の端子をＩＬＥＤで示す。
縦型半導体素子７００（そのディスクリートチップ）は、横型半導体素子に比べてオン抵抗の低い縦型パワーＭＯＳを用いる（ＭＯＳＦＥＴを適宜ＭＯＳと略す）。本チップ（７００）の内部には、定電流駆動素子として働くメイン素子（メインＭＯＳ、第１の縦型半導体素子）５００と、調光時遮断スイッチとして働く微小サイズのサブ素子（サブＭＯＳ、第２の縦型半導体素子）３２０と、が形成されている。
定電流制御回路６０は、オペアンプ６３ａ〜６３ｄ、ＰＷＭ調光制御素子６７ａ〜６７ｄ（ＰＷＭ：パルス幅変調）、ＰＷＭ調光制御回路６８ａ〜６８ｄ（メイン素子側），３３０ａ〜３３０ｄ（サブ素子側）、センス抵抗Ｒｃｓ−１〜Ｒｃｓ−４、短絡検出回路３４ａ〜３４ｄ、最小電圧選択回路３５、否定論理和回路３６１、インバータ回路３６２などを有する集積回路（ＩＣ）である。
ＬＥＤストリング（例えばＳ１）を流れたＬＥＤ電流（ＩＬＥＤ−１）は、定電流駆動素子（メイン素子５００）のドレイン（Ｄ）に入りソース（Ｓ１）から出力され、定電流制御回路６０のセンス抵抗Ｒｃｓ−１を流れてグランド（ＰＧＮＤ）に至る。センス抵抗Ｒｃｓ−１を流れたＬＥＤ電流によりノードＡ１に発生した電圧は、オペアンプ６３ａの反転入力端子（−）に入る。この電圧が、設定された電圧Ｖｒｅｆと一致するように、オペアンプ６３ａの出力（メイン素子５００のゲート（Ｇ１）に接続）にフィードバックが掛かり、定電流駆動素子（メイン素子５００）のオン抵抗が調整される。このため、当該ＬＥＤストリング（Ｓ１）には、所定の一定電流（≧１００ｍＡ）が流れる。この一連の動作は、他のＬＥＤストリング（Ｓ２〜Ｓ４）についても同様である。
最小電圧選択回路３５は、複数のノードＢ１〜Ｂ４（サブ素子３２０のソース（Ｓ２）に接続）の電圧のうち最小の電圧を選択して、ＶＤＭ端子から、後述する電源制御ＩＣ２０へ、指令信号を出力する。
各短絡検出回路３４（３４ａ〜３４ｄ）は、対応するノードＢ１〜Ｂ４の電圧が所定の電圧を超えると、タイマーが働き、所定の時間を経過しても所定の電圧を超えている場合は、ＦＬＴ端子から、マイコン（図示せず）へ、異常を検出したことを示す異常検出信号を出力する。
＜縦型ＭＯＳＦＥＴ＞
図２〜図４において、本縦型半導体素子７００の一例である、ｎチャネルの縦型ＭＯＳＦＥＴの構造例を示している。図２は、本素子７００を構成する単位セルの断面構造例（縦方向断面）を示し、図３は、本素子７００の平面（メイン素子５００及びサブ素子３２０が形成される平面（第１の面））の構造例を示し、図４は、本素子７００の平面（第１の面）におけるメインＭＯＳ５００とサブＭＯＳ３２０が電気的に絶縁される分離領域７１０付近の断面構造例を示している。
図２において、本縦型半導体素子７００（ｎチャネル縦型ＭＯＳＦＥＴ）の単位セルＣ５０は、ソース電極５２となる金属薄膜（例えばアルミニウム薄膜）Ｃ５１、絶縁膜Ｃ５２、ｎ＋型半導体領域Ｃ５３、ｐ型半導体領域Ｃ５４、ゲート電極５３となるｎ＋型多結晶半導体領域Ｃ５５、ゲート酸化膜Ｃ５６、ｎ−型半導体領域Ｃ５７、ｎ＋型半導体領域Ｃ５８、及び、ドレイン電極５４となる金属薄膜Ｃ５９等から成る。単位セルＣ５０の幅は１〜２μｍ程度であり、この単位セルＣ５０が数千個並ぶことにより、縦型半導体素子７００（ｎチャネル縦型ＭＯＳＦＥＴチップ）のトランジスタ部が形成される。例えば、金属薄膜Ｃ５１の集合が、図３におけるソース電極パッド５２−１（メイン側），３２２−１（サブ側）となる。
図３において、本縦型半導体素子７００（ｎチャネル縦型ＭＯＳＦＥＴ）は、更に、ゲート電極パッド５３−１（メイン側），３２３−１（サブ側）、及び金属薄膜（例えばアルミニウム薄膜）で形成されたゲートフィンガ配線５１等を有する。ゲートフィンガ配線５１は、ゲート領域を形成するｎ＋型多結晶半導体領域Ｃ５５からゲート電極パッド５３−１までの配線抵抗を下げるために設けられる。
なお、図２および図４では、単位セルＣ５０の電極構造をわかりやすくするために、各電極となる領域から端子線を引き出して、それぞれＳ１，Ｓ２（Ｓ：ソース）、Ｇ１，Ｇ２（Ｇ：ゲート）、Ｄ：ドレインのように模式的に示している。単位セルＣ５０において、電流は、ドレイン電極５４側（金属薄膜Ｃ５９側）からソース電極５２側（金属薄膜Ｃ５１側）へと縦方向に流れる。縦型ＭＯＳＦＥＴは、チャネルが半導体チップの縦方向（厚さ方向）に形成される素子であり、横型ＭＯＳＦＥＴに比べて単位面積あたりのチャネル幅を大きくすることができ、横型素子（横型ＭＯＳＦＥＴ）に比べてオン抵抗が低いという特徴を有する。
図４において、縦型半導体素子７００の平面（第１の面）における分離領域７１０では、フローティングのｐ型半導体領域Ｃ５４０をメインＭＯＳ５００とサブＭＯＳ３２０との間に設けることにより、メインＭＯＳ５００側のソースＳ１とサブＭＯＳ３２０側のソースＳ２との間に電圧差が生じた際の空乏層の延びを抑えて、メインＭＯＳ５００−サブＭＯＳ３２０間の耐圧を確保している。
なお、５０１，３２１は、各々メインＭＯＳ５００、サブＭＯＳ３２０の端セルであり、ＭＯＳＦＥＴの端部でトレンチゲートＣ５５の加工精度を劣化させないためのダミーセルである。
メイン素子５００のソース領域（メイン素子側のＣ５３）とサブ素子３２０のソース領域（サブ素子側のＣ５３）は、縦型半導体素子７００の第１の面に、第１の不純物により形成される。そして、両素子のソース領域間を互いに電気的に絶縁する分離領域７１０は、第１の面に、第１の不純物とは反対の極性を持つ第２の不純物により形成される。また、第１の面における、サブ素子５００のソース領域の全面積は、メイン素子５００のソース領域の全面積よりも小さい。
また、図３に示すように、メイン素子５００側のゲート電極パッド５３−１と、サブ素子３２０側のゲート電極パッド３２３−１とは、半導体装置７００の平面上、離れた位置（本例では反対の辺端部）に形成される。
＜画像表示装置、ＬＥＤアレイ、ＬＥＤ駆動回路＞
図５において、本縦型半導体素子７００を用いたＬＥＤ駆動回路１、ＬＥＤアレイ１００、及び液晶パネル（表示パネル）２００を含んで成る画像表示装置（液晶ディスプレイ）の機能ブロック構成を示している。
ＬＥＤアレイ１００は、エッジライト方式の液晶パネル２００のＬＥＤバックライトとして、液晶パネル２００の底面２１０側に一列に並んで配置されている。底面２１０から入射された光は、液晶パネル２００内部の導光板（図示せず）の中を進み、光拡散フィルム（図示せず）で拡散されて液晶パネル２００の背面を白色で照らす。この白色光を液晶パネル２００の液晶素子（図示せず）で偏光することによって、液晶パネル２００の表面に画像を表示する。
ＬＥＤ駆動回路１は、ＬＥＤアレイ１００に接続され、ＬＥＤアレイ１００に印加する電圧を供給する電源回路であるＬＥＤドライバ１０と、ＬＥＤアレイ１００を定電流駆動制御するための電流レギュレータ４０（定電流駆動制御回路、半導体装置）とを有している。ＬＥＤドライバ１０は、電源制御ＩＣ２０等を含んでいる。電流レギュレータ４０は、前述（図１等）の複数の縦型半導体素子７００（パッケージ４１）と、定電流制御回路６０（パッケージ４２）とを含んで成る半導体装置である。
以下、図５等を用いて、ＬＥＤ駆動回路１における、電流レギュレータ４０及びＬＥＤドライバ１０の内部構成及びその動作等について説明する。
＜電流レギュレータ＞
図５で、電流レギュレータ（定電流駆動制御回路、半導体装置）４０は、ＬＥＤアレイ１００のｎ個のＬＥＤストリング（Ｓ１〜Ｓｎ）に対して直列に接続される。電流レギュレータ４０は、ＬＥＤアレイ１００を定電流駆動する複数（ｎ）の縦型半導体素子７００と、ｎ個の各ＬＥＤストリングに流れるＬＥＤ電流（ＩＬＥＤ）が定電流となるように縦型半導体素子７００内のメインＭＯＳ５００のオン電圧を制御する定電流制御回路（定電流制御ＩＣ）６０とを有して成る。実施の形態１では、複数（ｎ）の各メインＭＯＳ５００及び定電流制御回路６０は、それぞれ個別にパッケージ４１，４２に実装されている。
＜最小電圧検出回路、調光時遮断スイッチ＞
図６，図７を用いて、最小電圧検出回路３１０等の構成例、及びサブＭＯＳ３２０による調光時遮断スイッチ機能の役割等について簡単に述べる。図６において、定電流制御回路６０内の最小電圧検出回路３１０に関する一構成例の機能ブロック（１チャネル単位）を示している。また対応して、図７において、デジタル調光時の動作波形の例を示している。デジタル調光時における、（ａ）は調光信号（ＰＷＭ）、（ｂ）はＬＥＤ電流、及び、（ｃ）はＩＬＥＤ端子電圧（Ｖ）（図１のＬＥＤ電流ＩＬＥＤ−１等の入力端子の電圧）を示す。
図６で、最小電圧検出回路３１０は、図１での最小電圧選択回路３５等を含んで成る回路の相当部分である。最小電圧検出回路３１０は、最小電圧選択回路３５、短絡検出回路３４、過電圧検出回路３８等から成る。複数（例えば４個）のＬＥＤストリング（Ｓ）（対応チャネル（Ｃ））及び縦型半導体素子７００に対して、最小電圧選択回路３５は１つの共通部であり、短絡検出回路３４及び過電圧検出回路３８はチャネル毎に個別に存在する。
最小電圧選択回路３５は、４個のダイオード３５１−１〜４と、高抵抗Ｒ７、及びエラーアンプ３５４等から成る。各ダイオード３５１−１〜４のカソードは、それぞれ各調光時遮断スイッチ（サブＭＯＳ３２０）のソース（Ｓ２）（ノードＢ）に接続される。また、各ダイオード３５１−１〜４のアノードは、ノードＮＤＸ−Ａに纏められ、エラーアンプ３５４の反転入力端子に接続されている。
短絡検出回路３４は、ツェナーダイオード３４１、タイマー回路３４２、コンパレータ３４３、及び抵抗Ｒ６等から成る。ノードＢの電圧がツェナーダイオード３４１のツェナー電圧（短絡検出判定電圧、例えば８Ｖ）を超えると、タイマー回路３４２が起動する。所定の時間を経過してもノードＢの電圧がツェナー電圧を超えている場合は、コンパレータ３４３の出力電圧のレベルがハイとなる。これにより、最小電圧検出回路３１０のＦＬＴ端子（図１）の電圧レベルもハイとなり、マイコン（図示せず）へ、異常を検出したことを示す異常検出信号を出力することができる。
過電圧検出回路３８は、ツェナーダイオード３８１、コンパレータ３８３、及び抵抗Ｒ８等から成る。ノードＢの電圧がツェナーダイオード３８１のツェナー電圧（過電圧判定電圧、例えば１６Ｖ）を超えると、コンパレータ３８３の出力電圧のレベルがハイとなり、異常検出信号を出力すると共に、即座に電流レギュレータ４０及びＬＥＤドライバ１０の動作を停止させる（図示せず)。
本構成例では、サブ素子３２０−メイン素子５００のソース（Ｓ１，Ｓ２）間における絶縁耐圧が、上記過電圧検出回路３８のツェナー電圧（過電圧判定電圧、１６Ｖ）に対応して、例えば２０Ｖ以上となる構成である（当該絶縁耐圧は、過電圧判定電圧よりも大きくする）。ここで、必要な絶縁耐圧の下限値２０Ｖは過電圧判定電圧１６Ｖ／ディレーティング係数γ（γ＝０．８）より決めている。
デジタル調光動作時には、メインＭＯＳ５００がオフ状態になり、ＬＥＤ電流（ＩＬＥＤ）の入力端子の電圧（Ｖ）がＬＥＤ短絡の判定電圧を超えて上昇するので、検出回路（保護回路）が誤作動する。そのため、調光動作時にサブＭＯＳ３２０（調光時遮断スイッチ）をオフして検出回路（保護回路）の誤動作を防止する。
図７に示すように、（ａ）調光信号の信号レベルがローレベルの時はＬＥＤに一定電流（本実施の形態では例えば１００ｍＡ）が流れ、ハイレベルの時はＬＥＤ電流が０ｍＡとなる。調光信号がハイレベルの期間はＬＥＤに電流が流れないので、ＬＥＤ電流（ＩＬＥＤ−１〜４）の端子電圧（Ｖ）は、ＬＥＤドライバ１０の出力電圧ＶｏｕｔをＬＥＤストリング（Ｓ）の容量と縦型半導体素子７００のドレイン・ソース容量とで分圧した２０Ｖ程度となる。このため、短絡検出回路３４は誤動作する。更に、出力信号（指令信号）であるＶＤＭ（図１等）は最高電圧レベルになり、調光周期の殆どの期間をＬＥＤ電流０ｍＡの状態が占める「高調光比」の制御を長時間続けると、ＬＥＤドライバ１０の出力電圧Ｖｏｕｔが著しく低下する。従って、ＬＥＤ電流が１００ｍＡである定電流状態に戻るまでの時間が長くなり、高調光比を維持できなくなる。
従って、調光信号の信号レベルがハイレベルの時には、最小電圧検出回路３１０とＬＥＤアレイ１００との接続を遮断する調光時遮断スイッチを設ける必要がある。本実施の形態では、調光時遮断スイッチをサブＭＯＳ３２０により設けている。これにより、最小電圧検出回路３１０の出力電圧は調光信号がハイレベルになる直前の電圧に保たれると共に、ＶＤＭ端子の出力電圧（指令信号）も図５におけるコンデンサ８３によって保持され、ＬＥＤドライバ１０の出力電圧Ｖｏｕｔの低下は殆ど生じない。また、調光信号の信号レベルがハイレベルの時にはＬＥＤ電流（ＩＬＥＤ−１〜４）の端子の電圧（Ｖ）は短絡検出回路３４にも入力されないので、短絡検出回路３４が誤動作することもない。
＜パッケージ（１）＞
次に、図８において、電流レギュレータ４０の内部構成例として、複数（ｎ）の縦型半導体素子７００と定電流制御回路６０、及びそれらをパッケージ（４１，４２）に実装した場合の回路機能ブロック構成例を示している。即ち、複数（例えば４個）の縦型半導体素子７００のパッケージ４１（パワーＭＯＳパッケージ）（ＭＯＳ１〜ＭＯＳ４）と、１つの定電流制御回路６０のパッケージ４２（定電流制御ＩＣパッケージ）とを有する。
定電流制御回路６０は、バンドギャップリファレンス基準電源（ＢＧＲ）６１、ＬＥＤ電流設定用の電圧レベルシフト素子（Ｉｒｅｆ）６２、オペアンプ６３ａ〜６３ｄ、入力された調光信号を遅延させる遅延回路（Ｄｅｌａｙ）６５ａ〜６５ｄ、遅延された調光信号を出力するドライブ回路（ＤＲＶ）６４、及び、最小電圧検出回路３１０（図６）を、１チップに集積した半導体集積回路である。
定電流制御回路６０を実装するパッケージ４２には、電源端子Ｖｃｃ、ＬＥＤ電流設定端子ＩＲＥＦ、デジタル調光信号（「調光信号」）の入力端子ＰＷＭＩＮと出力端子ＰＷＭＯＵＴ、オペアンプ６３の出力端子ＯＵＴ−１〜４、電流センス端子ＣＳ−１〜４、センス抵抗端子ＣＳＲ−１〜４、指令信号出力端子ＶＤＭ、オペアンプの反転入力端子ＶＡＭ、ＬＥＤ短絡検出信号の出力端子ＦＬＴ、及び、ロジックグランド端子ＣＧＮＤが設けられている。
縦型半導体素子７００の電極パッド５５と定電流制御回路６０の電極パッド６６は、それぞれ、パッケージ４１，４２の各端子と金ワイヤーなどで接続されている。縦型半導体素子７００を実装したパッケージ４１の端子は、ドレイン端子ＤがＬＥＤストリングＳ１のカソードに接続され、ゲート端子Ｇ１がオペアンプ６３ａの出力端子ＯＵＴ−１に接続され、ゲート端子Ｇ２がＰＷＭ調光制御回路３３０ａの出力端子ＰＷＭ−Ｓ１に接続され、ソース端子Ｓ１がＣＳ−１端子に接続され、ソース端子Ｓ２が最小電圧検出回路３１０の入力端子ＶＳ−１に接続されている。
ゲート端子は、メインＭＯＳ５００のＧ１とサブＭＯＳ３２０のＧ２とでそれぞれ分けられている。これは、Ｇ２を設けずにゲート端子を共通化すると、ＬＥＤの短絡が発生してＩＬＥＤ端子電圧が上昇した際に、定電流制御の働きにより両ＭＯＳのオン抵抗が増すので、短絡検出回路が正しいＩＬＥＤ端子電圧を検知できないためである。
ＬＥＤストリングＳ１を流れたＬＥＤ電流（ＩＬＥＤ−１）は、メインＭＯＳ５００（ＭＯＳ１）のドレイン（Ｄ）に入りソース（Ｓ１）から出力され、定電流制御回路６０のＣＳ−１端子、ＣＳＲ−１端子（ＣＳ−１端子とＣＳＲ−１端子は内部で短絡）を経てセンス抵抗Ｒｃｓを流れてグランドに至る。センス抵抗Ｒｃｓを流れたＬＥＤ電流によりＣＳＲ−１端子に発生した電圧は、オペアンプ６３ａの反転入力端子に入る。この電圧がＩＲＥＦ端子の抵抗Ｒ−ＩＲＥＦで設定された電圧と一致するようにオペアンプ６３の出力にフィードバックが掛かり、メインＭＯＳ５００のオン抵抗が調整される。このため、ＬＥＤストリングＳ１には所定の一定電流が流れる。この一連の動作は、他のＬＥＤストリングＳ２〜Ｓ４についても同様である。
なお、オペアンプ６３（６３ａ〜６４ｄ）は、従来のオペアンプ回路の他にスイッチ回路（図示せず）を内蔵し、ＰＷＭＩＮ端子から入力される調光信号の電圧がハイレベルの際には、定電流駆動素子（メインＭＯＳ５００）のゲート電圧を強制的にローレベルにして縦型ＭＯＳＦＥＴをオフにする機能を有するものとする。これは以降の説明においても同様である。
次に、図９において、図８のパッケージ４１，４２の実装状態の例（ディスクリート構成）を示している。４つの縦型半導体素子７００は、それぞれ図２〜図４等で示したｎチャネル縦型ＭＯＳＦＥＴであり、リードフレーム４２１上にそれぞれ電気的に接続されている。即ち、ｎチャネル縦型ＭＯＳＦＥＴのドレイン電極（図９では図示しないが、図２等に示すように縦型半導体素子７００の裏面にそれぞれ形成されている）は、リードフレーム４２１と、例えば、銀ペーストなどのダイボンディング材を介して接続されている。また、定電流制御回路６０が、リードフレーム４２２上に電気的に接続されている。
リードフレーム４２１は、ドレイン端子Ｄ及びパッケージ４１の裏面に露出したリードフレーム４２１自身を介して、図８のＬＥＤストリングＳ（Ｓ１〜Ｓ４）に接続される金属薄膜配線及び金属薄膜パッド（図示せず）とプリント基板（図示せず）上で接続される。また、リードフレーム４２２は、ＣＧＮＤ端子及びパッケージ４２の裏面に露出したリードフレーム４２２自身を介して、グランド電位に固定された金属薄膜配線及び金属薄膜パッド（図示せず）とプリント基板（図示せず）上で接続される。
１つのメインＭＯＳ５００の表面には、ソース電極パッド５２及びゲート電極パッド５３が形成されており（図３）、定電流制御回路６０上の電極パッド６０１ａ，６０２ａ（図８）と金属ワイヤー及びプリント基板（図示せず）上の配線を介してそれぞれ電気的に接続されている。ここで、電極パッド６０１ａ及び６０２ａは、図８に示すように、それぞれオペアンプ６３ａの反転入力及びオペアンプ６３ａの出力に、素子内部の金属薄膜配線で接続されている。他の３つのメインＭＯＳ５００についても同様の配線が実施されている。
１つのサブＭＯＳ３２０の表面には、ソース電極パッド３２２及びゲート電極パッド３２３が形成されており（図３）、定電流制御回路６０上の電極パッド６０３ａ，６０４ａ（図８）と金属ワイヤー及びプリント基板（図示せず）上の配線を介してそれぞれ電気的に接続されている。ここで、電極パッド６０３ａ及び６０４ａは、図８に示すように、それぞれ最小電圧検出回路３１０の入力及びＰＷＭ調光制御回路３３０ａの出力端に、素子内部の金属薄膜配線で接続されている。他の３つのサブＭＯＳ３２０についても同様の配線が実施されている。
サブＭＯＳ３２０のサイズは、メインＭＯＳ５００のサイズに比べて小さく、メインＭＯＳ５００のサイズの１０分の１〜１０，０００分の１程度に設計する。
また、前述（図３）のように、メインＭＯＳ５００のゲート電極パッド５３とサブＭＯＳ３２０のゲート電極パッド３２３とを、それぞれ縦型半導体素子７００の両端にできる限り離して設けている。これは、調光制御時のサブＭＯＳゲート電圧の０Ｖと１２Ｖとの間の切り替わりで、メインＭＯＳ５００のゲートとオペアンプ６３をつなぐ金属ワイヤーにノイズが載って定電流制御に悪影響が生じるのを防ぐためである。
ノイズに対する上記レイアウトの対策に加えて、メインＭＯＳ５００がオフ状態になった後にサブＭＯＳ３２０がオフ状態となり、サブＭＯＳ３２０がオン状態になった後にメインＭＯＳ５００が定電流駆動状態に復帰するように動作の順序を制御する。これにより、更にノイズの影響を減らすことができる。
＜実施の形態１の効果等＞
以上説明したように、実施の形態１（縦型半導体素子７００、ＬＥＤ駆動回路１等）によれば、ＬＥＤ（ＬＥＤアレイ１００）を定電流駆動制御するための素子・回路（半導体装置７００、定電流制御回路６０等）の数・規模を従来よりも削減することができ、大画面化に対応してＬＥＤに大電流を流す場合であっても、実装面積の増大を抑制することができる。また、定電流制御回路６０は、ＬＥＤの大電流に対応して高い電圧が必要な部分でも２０Ｖ程度の低圧素子の使用で済むため、本装置のＩＣチップ等の製造コストの増大を抑制することができる。
ここで、図１３，図１４を用いて、実施の形態１の効果等をわかりやすく説明するために、比較する従来技術に関して簡単に説明する。図１３において、従来技術における電流レギュレータＩＣ４５０とＬＥＤアレイ１１０（ストリングＳ１〜Ｓｎ）の機能ブロック構成例を示している。なお、従来技術におけるｍ，ｎの数は、実施の形態の数とは異なるが（実施の形態では従来よりもｎが少なく、ｍを多くしている）、簡単のため、図１３でもｎ＝４の例で示す。また、図１３では電流レギュレータＩＣ４５０のパッケージ等は省略している。
従来技術の構成（図１３）で、実施の形態１の構成（図１）と異なるのは、定電流駆動素子５５０−１〜ｎと調光時遮断スイッチ３２−１〜ｎが、横型構造の半導体素子であり、電流レギュレータＩＣ４５０に内蔵されている点、及び、ＬＥＤアレイ１１０が定格５０ｍＡ以下の通常ＬＥＤにより構成されている点などである。
従来技術の電流レギュレータＩＣ４５０に用いられている定電流駆動素子５５０−１〜ｎは、横型半導体素子（例えば横型ＭＯＳＦＥＴ）であり、図２〜図４に示したような実施の形態１の縦型素子に比べてオン抵抗が大きい。従って、多くの場合、その最大定格電圧は４５Ｖ程度（オン抵抗は数Ω）、最大定格電流は５０〜６０ｍＡ程度、１つの電流レギュレータＩＣ４５０に流せる総ＬＥＤ電流は９００〜１０００ｍＡ程度である。
上記最大定格電圧が４５Ｖ程度であるため、ＬＥＤの順方向電圧ＶＦのバラツキを考慮すると、ＬＥＤの直列数（ｍ）は８個までとなり、例えばＬＥＤ総数が１４４個のＬＥＤアレイ１１０の場合では、並列数（ｎ）は１８個になる。
更に、ＬＥＤ電流が例えば１００ｍＡと大きい場合、前述したように例えば２つの定電流駆動素子を並列に使用して１チャネルのＬＥＤストリングを駆動する構成が考えられる（例えば図１３の１番目のＬＥＤストリングＳ１に対して、定電流駆動素子５５０−１とその隣にある定電流駆動素子との２つを接続するような構成）。この場合、複数の定電流駆動素子５５０−１〜ｎ、及びそれらを制御する定電流制御回路における素子の数、回路の規模は、それぞれ並列数（ｎ）である１８個に対する２倍の３６個となり、必要な電流レギュレータＩＣ４５０の数が２倍になってしまう。
図１４において、従来技術（図１３）における１チャネル（１ストリング）あたりのＬＥＤ電流（［ｍＡ］）と、電流レギュレータＩＣ４５０の実装面積（面積比）との関係のグラフを示している。従来技術で、横型ＭＯＳを用い、ＬＥＤ直列数ｍを８個、ＬＥＤ総数を１４４個とした場合である。「現状」（５０ｍＡ／チャネル）と比較して、チャネルあたりのＬＥＤ電流が大きくなるに従って、上述したように電流レギュレータＩＣ４５０の必要個数が増えるため、電流レギュレータＩＣに関する実装面積が増大することが分かる。
一方、実施の形態１のＬＥＤ駆動回路１では、このようなＬＥＤ電流の大電流化に伴う実装面積の増大という問題に対して、上述したように、定電流駆動素子（メインＭＯＳ５００）として、６０Ｖ以上の高耐圧でも横型素子に比べてオン抵抗の小さい縦型素子を用いている。例えば、縦型ＭＯＳＦＥＴでは、１ｍｍ２程度のサイズでオン抵抗は数十ｍΩである。これにより、実施の形態１では、ＬＥＤ総数が８０〜２００程度となる大型パネル用途において、ＬＥＤの直列数（ｍ）を１２個以上に増やして、従来技術と比べてＬＥＤの直列数（ｍ）を並列数（ｎ）よりも多くして並列数（ｎ）を削減する（ｍ≧１２、ｍ＞ｎ）。よって、定電流駆動素子（半導体装置７００）及び定電流制御回路６０に関する必要な数・規模を削減することができる。なお、上記ｍ，ｎの条件は従来との比較であり、本構成自体は、半導体装置７００自体で特徴があるので、ｍ＞ｎに限らず例えばｍ≒ｎのようにした場合であっても相応の効果が得られる。
更に、仮に、定電流駆動素子のみを縦型半導体素子で構成したとしても、定電流制御回路（電流レギュレータ）のチップには６０Ｖ〜１００Ｖ程度の高耐圧素子が必要となる。これは、調光時遮断スイッチ（３２−１〜ｎ）を当該チップ内に形成する必要があるからである。このため、ＩＣの製造プロセスが複雑になり（スイッチを高耐圧にする製造プロセスが必要）、製造コストが増大する問題が生じる。
そこで、実施の形態１では、図１等のように、各半導体装置７００（パッケージ４１）内に、定電流駆動素子（メインＭＯＳ５００）だけでなく、調光時遮断スイッチ（サブＭＯＳ３２０）を、縦型半導体素子によって設ける構成にしたものである。これにより、定電流制御回路６０（電流レギュレータ４０）は、高い電圧が必要な部分であっても２０Ｖ程度の低圧素子の使用で済む。
（実施の形態２）
次に、図１０〜図１２等を用いて、本発明の実施の形態２であるＬＥＤ駆動回路等について説明する。実施の形態２のＬＥＤ駆動回路は、ＳｉＰ構成（複数のチップを１つのパッケージに封止した構成）である。
図１０において、実施の形態２における、ＬＥＤ駆動回路の電流レギュレータ４０、ＬＥＤドライバ１０、ＬＥＤアレイ１００、等の構成例を示している。実施の形態２の構成（図１０）は、実施の形態１の構成（図５、電流レギュレータ４０等）と異なる点として、例えばｎ＝８のＬＥＤアレイ１００（ＬＥＤストリングＳ１〜Ｓ８）（対応チャネルＣ１〜Ｃ８）における複数（本実施の形態では４つ）のチャネルを単位として接続される、縦型半導体素子７００（７００ａ〜７００ｄ）と、それらを制御する定電流制御回路６２０とを、１つのパッケージ４２０に統合して実装したことがある。
更に、全体は、その複数チャネル単位のパッケージ４２０を複数用いて構成されている。即ち、本実施の形態では、ＬＥＤアレイ１００の８チャネル（Ｃ１〜Ｃ８）に対して、４チャネル単位のパッケージ４２０を２つ用いて構成されている。
また、本ＬＥＤ駆動回路では、各パッケージ４２０のＶＤＭ端子から指令信号が出力されるので、これら複数（２つ）の指令信号（ＶＤＭ−１，ＶＤＭ−２）の中から最大の電圧（指令信号）を選択する指令信号選択回路３７を有する（即ちこれにより８チャネルのうちの最小電圧が選択される）。指令信号選択回路３７は、２つのダイオード３７２−１，３７２−２、及び抵抗３７３等から成る。同一ノードに纏められたダイオード３７２−１，３７２−２のカソード（指令信号選択回路３７の出力）は、抵抗Ｒ４とコンデンサ８３を介して、ＬＥＤドライバ１０の電源制御ＩＣ２０のＶＤＭ端子に接続されている。
＜パッケージ（２）＞
図１１において、実施の形態２における、上記複数（４つ）の縦型半導体素子７００ａ〜７００ｄ及び定電流制御回路６２０を１つのパッケージ４２０に実装した際の回路及びパッケージの機能ブロック構成例を示している。
パッケージ４２０内には、４つの縦型半導体素子７００ａ〜７００ｄ、及びこれらを定電流駆動するよう制御する定電流制御回路６２０の計５つの半導体素子が内蔵されている。定電流制御回路６２０は、実施の形態１の定電流制御回路６０（図８等）と、レイアウトは異なるが機能は同等である。
調光信号（ＰＷＭ）は、調光信号配線７０（図１０）を介してＰＷＭＩＮ端子から定電流制御回路６２０に入力され、オペアンプ６３ａ及び遅延回路６５ａに入る。オペアンプ６３ａは、調光信号に従って定電流駆動素子５００ａをオン（定電流状態）もしくはオフ（電流ゼロ状態）にする。遅延回路６５ａで遅延された調光信号は、オペアンプ６３ｂ及び遅延回路６５ｂに入る。オペアンプ６３ｂは、調光信号に従って定電流駆動素子５００ｂをオンもしくはオフにする。遅延回路６５ｂで遅延された調光信号は、オペアンプ６３ｃ及び遅延回路６５ｃに入る。オペアンプ６３ｃは、調光信号に従って定電流駆動素子５００ｃをオンもしくはオフにする。遅延回路６５ｃで遅延された調光信号は、オペアンプ６３ｄ及び遅延回路６５ｄに入る。オペアンプ６３ｄは、調光信号に従って定電流駆動素子５００ｄをオンもしくはオフにする。
遅延回路６５ｄで遅延された調光信号は、ドライブ回路６４によりＰＷＭＯＵＴ端子から出力され、調光信号配線７０−４を介して次のＬＥＤストリングＳ５の電流を制御する別の定電流制御回路６２０に入力される。入力された調光信号は、同様に内部で遅延されて次々と次段の定電流制御回路６２０に伝送される。これにより、実施の形態１と同様に、調光信号の配線領域は調光信号１本分で済み、マイコンで発生する調光信号は１つで済む。なお、ＬＥＤ電流を定電流制御する際の動作に関しては、実施の形態１で説明した内容と同様である。
図１２において、図１１のパッケージ４２０の実装状態の例を示している。４つの縦型半導体素子７００ａ〜７００ｄは、それぞれ実施の形態１（図２〜図４）で示したｎチャネル縦型ＭＯＳＦＥＴであり、リードフレーム４２１ａ〜４２１ｄ上にそれぞれ電気的に接続されている。すなわち、ｎチャネル縦型ＭＯＳＦＥＴのドレイン電極（図１２では示していないが、図２等に示すように定電流駆動素子５００ａ〜５００ｄの裏面にそれぞれ形成されている）は、各リードフレーム４２１ａ〜４２１ｄと、例えば、銀ペーストなどのダイボンディング材を介して接続されている。また、定電流制御回路６２０が、リードフレーム４２２上に電気的に接続されている。
リードフレーム４２１ａ〜４２１ｄは、それぞれＩＬＥＤ−１〜４の端子及びパッケージ４２０の裏面に露出したリードフレーム４２１ａ〜４２１ｄ自身を介して、図１１におけるＬＥＤストリングＳ１〜Ｓ４に接続される金属薄膜配線及び金属薄膜パッド（図示せず）とプリント基板（図示せず）上で接続される。また、リードフレーム４２２は、ＣＧＮＤ端子及びパッケージ４２０の裏面に露出したリードフレーム４２２自身を介して、グランド電位に固定された金属薄膜配線及び金属薄膜パッド（図示せず）とプリント基板（図示せず）上で接続される。
定電流駆動素子（メインＭＯＳ）５００ａの表面には、ソース電極パッド５２ａ及びゲート電極パッド５３ａが形成されており、定電流制御回路６２０上の電極パッド６０１ａ，６０２ａと金属ワイヤーでそれぞれ接続されている。ここで、電極パッド６０１ａ及び６０２ａは、図１１に示すように、それぞれオペアンプ６３ａの反転入力端子及びオペアンプ６３ａの出力端子に、素子内部の金属薄膜配線で接続されている。他の定電流駆動素子（５００ｂ〜５００ｄ）についても、５００ａと同様の配線が実施されている。
調光時遮断スイッチ（サブＭＯＳ）３２０ａの表面には、ソース電極パッド３２２ａ及びゲート電極パッド３２３ａが形成されており、定電流制御回路６２０上の電極パッド６０３ａ，６０４ａと金属ワイヤーでそれぞれ接続されている。ここで、電極パッド６０３ａ及び６０４ａは、図１１に示すように、それぞれ最小電圧検出回路３２０の入力及びＰＷＭ調光制御回路３３０ａの出力端に、素子内部の金属薄膜配線で接続されている。他の３つのサブＭＯＳ（３２０ｂ〜３２０ｄ）についても、同様の配線が実施されている。
＜電源制御ＩＣ＞
図１０で、電源制御ＩＣ２０は、オシレータ（ＯＳＣ）２１、フリップフロップ回路２２、ドライバ回路２３、論理回路２４、コンパレータ２５，２６、及びエラーアンプ２７等から成る。この電源制御ＩＣ２０を用いたＬＥＤドライバ１０の基本的な回路構成は、一般的な昇圧スイッチング電源回路と同じである。すなわち、ＬＥＤドライバ１０は、スイッチング素子１３、チョークコイル１１、ショットキーダイオード１２、抵抗Ｒ１，Ｒ２，Ｒ３、及び電源制御ＩＣ２０等から成り、入力側には入力コンデンサ８１、出力側には出力コンデンサ８２が接続されている。
ＬＥＤドライバ１０では、入力電圧Ｖｉｎをチョークコイル１１を介してスイッチング素子１３のスイッチング動作により昇圧し、ショットキーダイオード１２を経てＬＥＤアレイ１００に出力電圧Ｖｏｕｔとして供給する。Ｖｏｕｔの初期設定電圧は抵抗Ｒ１，Ｒ２によって設定される。例えば、電源制御ＩＣ２０のＦＢ端子の基準電圧が１．２５Ｖの場合、Ｖｏｕｔ＝１．２５×（Ｒ１＋Ｒ２）／Ｒ１となるように、電源制御ＩＣ２０によって、ＦＢ端子電圧とＣＳ端子（電流センス端子）電圧をコンパレータ２６で比較しながらスイッチング素子１３のオン期間を制御する。
ここで、縦型半導体素子７００ａ〜７００ｄに形成された定電流駆動素子（メインＭＯＳ）５００ａ〜５００ｄの消費電力を低減する電源回路の制御手法について述べる。
ＬＥＤの直列数（ｍ）を増やすと、各ＬＥＤの順方向電圧ＶＦの和が大きくなるため、図１０のＬＥＤドライバ１０の出力電圧Ｖｏｕｔを高くする必要がある。このとき、各ＬＥＤの順方向電圧ＶＦのバラツキを考慮し、一般には最大のＶＦを持つＬＥＤが全て直列に並んだ場合を想定してＶｏｕｔが設定される。しかし、実際には、直列に並んだ全てのＬＥＤでＶＦが最大になるものではないため、不必要に高い電圧が定電流駆動素子に掛かることになる。その結果、定電流駆動素子で無駄な電力を消費し、更に、発熱によりパッケージ（４２０）等にも負担が掛かる。
白色ＬＥＤの順方向電圧ＶＦは、例えば、ＬＥＤ電流６０ｍＡで標準３．４Ｖ、最大４．０Ｖである。従って、ＬＥＤの直列数（ｍ）が１８個の場合には、ＶＦのバラツキの最悪条件（最大の場合）を考慮して、Ｖｏｕｔは７５〜８０Ｖに設定される。しかし、実際にはそのような最悪条件は生じない。例えば、ＶＦが平均して標準の３．４Ｖであった場合、定電流駆動素子には１４〜１９Ｖの電圧が不必要に加わり、ＬＥＤ電流６０ｍＡでは、定電流駆動素子の１素子あたり０.８〜１．１Ｗの損失が生じることになる。ＬＥＤ電流が１００ｍＡ以上の大電流では損失は更に増加する。
この問題を防ぐために、本実施の形態２では、定電流駆動素子５００ａ〜５００ｄのＬＥＤストリング側の端子の電圧の最小電圧（すなわちＬＥＤストリングに最大電圧がかかっているもの）を検出し、その最小電圧が定電流駆動に必要な最小電圧となるまでＬＥＤドライバ１０の出力電圧Ｖｏｕｔを下げている。
即ち、本実施の形態２の最小電圧検出回路３１０では、ＩＬＥＤ−１〜４の端子に定電流駆動素子（メインＭＯＳ）５００（５００ａ〜５００ｄ）のＬＥＤストリング側の端子の電圧をそれぞれ入力し、前記図６の最小電圧選択回路３５でそれらのうちの最小電圧ＶＤｘを選択してエラーアンプ３５４の反転入力端子に電圧ＶＤｘ＋ＶＢＥ（ＶＢＥはダイオードの順方向電圧）を入力する。エラーアンプ３５４の非反転入力端子には、ＶＤ０＋ＶＢＥ（ＶＤ０は定電流駆動に必要な最小電圧）が入力されており、ＶＤｘとＶＤ０の差分を増幅してＶＤＭ端子から電源制御ＩＣ２０への指令信号ＶＤＭ（ＶＤＭ−１，ＶＤＭ−２）として出力する。
図１０で、ＬＥＤドライバ１０が起動する際は、電源制御ＩＣ２０では初期設定電圧に従ってＶｏｕｔの電圧を昇圧するが、所定の時間が過ぎた後はフィードバック制御のループを切り替え、指令信号（ＶＤＭ信号）８０の電圧に従って出力電圧を制御する。すなわち、電源制御ＩＣ２０は、ＶＤＭ端子電圧とＣＳ端子（電流センス端子）電圧をコンパレータ２５で比較しながらスイッチング素子１３のオン期間を制御する。その結果、最小電圧ＶＤｘは、定電流駆動に必要な最小電圧ＶＤ０に等しくなるように制御される。ここで、図１０における抵抗Ｒ４及びコンデンサ８３は、ＬＥＤドライバ１０のフィードバック制御を安定にするため、ＶＤＭ信号の変化の時定数をスイッチング周期より長くする働きを有する。
＜実施の形態２の効果等＞
以上説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ると共に、以下のような効果を得る。実施の形態２のＬＥＤ駆動回路によれば、複数の縦型半導体素子７００ａ〜７００ｄとそれらを制御する定電流制御回路６２０を、１つのパッケージ４２０に実装することにより、複数の縦型半導体素子７００で定電流制御回路の構成の一部を共用することができる。これにより、実装面積を更に小さくすることができる。
ここで、前記図１３，図１４に加えて図１５を用いて、実施の形態２（及び実施の形態１）の効果等を従来技術と比較して説明する。図１５において、従来技術と実施の形態１，２のＬＥＤ駆動回路における、１チャネルあたりのＬＥＤ電流と電流レギュレータの実装面積（面積比）との関係のグラフを示している。Ａの線は、実施の形態１（前述のディスクリート構成）の場合である。Ｂの線は、実施の形態２（前述の５つの素子を１つのパッケージに実装した構成）の場合である。Ａ，Ｂともに、縦型ＭＯＳを用い、ＬＥＤ直列数ｍを１８個、ＬＥＤ総数を１４４個（ｎ＝８）とした場合である。前記図１３に示した従来技術による電流レギュレータＩＣ４５０を用いた場合は、前記図１４に示したのと同様に、現状での１チャネルあたりのＬＥＤ電流は５０ｍＡ程度であり、ＬＥＤ電流が増えるのに比例して実装面積は増大する。
これに対して、実施の形態１，２のＬＥＤ駆動回路における電流レギュレータ４０（図５、図１０等）を用いた場合、高耐圧でオン抵抗の低い縦型素子を用いることができ、ＬＥＤを定電流駆動するための素子数を減らせるため、１チャネルあたりのＬＥＤ電流が３５０ｍＡ程度の大電流となっても、実装面積は５０ｍＡの場合とほぼ同等に保つことができる。また、実施の形態２のように、５つの半導体素子を１つのパッケージ４２０に集積した方が、実装面積をより小さくすることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記図５，図１０のように、実施の形態１，２のＬＥＤ駆動回路では、ＬＥＤドライバ１０を昇圧スイッチング電源回路としているが、入力電圧Ｖｉｎの大きさに応じて、降圧スイッチング電源回路あるいは昇降圧スイッチング電源回路であっても同様の効果を得ることができる。また、前記図２〜図４のように、実施の形態１，２の縦型半導体素子７００では、定電流駆動素子５００を縦型ＭＯＳＦＥＴとしているが、縦型バイポーラトランジスタとしてもよい。また、実施の形態２のＬＥＤ駆動回路では、４チャネル分の定電流駆動素子と、その定電流制御回路のチップとを１パッケージに集積する構成としているが、定電流駆動するチャネル数、及び集積するチップ数などについては、前述の例に限らず適宜変更することができる。
本発明（半導体装置、ＬＥＤ駆動回路等）は、多直列・多並列のＬＥＤアレイに均一な一定電流が流れるように駆動する際に特に有効であり、液晶テレビやＰＣ等の液晶ディスプレイに用いられるＬＥＤバックライト、大型ＬＥＤ照明などの電源回路などに利用可能である。
１…ＬＥＤ駆動回路、１０…ＬＥＤドライバ（電源回路）、１１…チョークコイル、１２…ショットキーダイオード、１３…スイッチング素子、２０…電源制御ＩＣ、２１…オシレータ、２２…フリップフロップ回路、２３…ドライバ回路、２４…論理回路、２５，２６…コンパレータ、２７…エラーアンプ、３２−１〜３２−ｎ…調光時遮断スイッチ、３４，３４ａ〜ｄ…短絡検出回路、３５…最小電圧選択回路、３７…指令信号選択回路、３４１，３８１…ツェナーダイオード、３４２…タイマー回路、３４３…コンパレータ、３５１−１〜４…ダイオード、３５４…エラーアンプ、３６１…否定論理和回路、３６２…インバータ回路、３７２−１〜２…ダイオード、３７３…抵抗、３８…過電圧検出回路、４０…電流レギュレータ（定電流駆動制御回路、半導体装置）、４１，４２，４２０…パッケージ、４２１，４２１ａ〜ｄ，４２２…リードフレーム、４５０…電流レギュレータＩＣ、５１…ゲートフィンガ配線、５２，５２−１，５２ａ〜ｄ…ソース電極パッド、５３，５３−１，５３ａ〜ｄ…ゲート電極パッド、５４…ドレイン電極、５５…電極パッド、Ｃ５０…単位セル、Ｃ５１…金属薄膜、Ｃ５２…絶縁膜、Ｃ５３…ｎ＋型半導体領域、Ｃ５４…ｐ型半導体領域、Ｃ５５…ｎ＋型多結晶半導体領域、Ｃ５６…ゲート酸化膜、Ｃ５７…ｎ−型半導体領域、Ｃ５８…ｎ＋型半導体領域、Ｃ５９…金属薄膜、６０，６２０…定電流制御回路（定電流制御ＩＣ）、６１…バンドギャップリファレンス基準電源、６２…電圧レベルシフト素子、６３，６３ａ〜ｄ…オペアンプ、６４…ドライブ回路、６５ａ〜ｄ…遅延回路、６６，６０１ａ〜ｄ、６０２ａ〜ｄ，６０３ａ〜ｄ、６０４ａ〜ｄ…電極パッド、７０，７０−４，７０−８…調光信号配線、８０…指令信号配線、８１〜８３…コンデンサ、１００，１１０…ＬＥＤアレイ、１０１（Ｓ１）〜１０４（Ｓ４）…ＬＥＤストリング、２００…液晶パネル、２１０…底面、３１０…最小電圧検出回路、３２０，３２０ａ〜３２０ｄ…サブ素子（サブＭＯＳＦＥＴ、調光時遮断スイッチ、縦型半導体素子）、５００，５００ａ〜５００ｄ…メイン素子（メインＭＯＳＦＥＴ、定電流駆動素子、縦型半導体素子）、５５０−１〜５５０−ｎ…定電流駆動素子、７００…縦型半導体素子（ＬＥＤ駆動素子、半導体装置）、７１０…分離領域。

Claims (19)

  1. ＬＥＤと、
    前記ＬＥＤに接続され前記ＬＥＤの駆動に用いられるＬＥＤ駆動素子である半導体装置と、
    前記ＬＥＤ駆動素子に接続され前記ＬＥＤに流れる電流が定電流となるように前記ＬＥＤ駆動素子の駆動を制御する、定電流制御回路と、
    前記ＬＥＤ及び前記定電流制御回路に接続され前記定電流制御回路からの指令信号の電圧に従って前記ＬＥＤに対して電源として供給する出力電圧を制御する、電源回路と、を有し、
    前記ＬＥＤ駆動素子である半導体装置は、チップ内に、縦方向に電流を流す縦型半導体素子を用いて構成される、メイン素子及びサブ素子を有し、
    前記縦型半導体素子は、縦型ＭＯＳＦＥＴであり、
    前記メイン素子は、前記定電流制御回路からの制御に基づき、前記ＬＥＤに流れる電流が定電流となるように駆動する定電流駆動素子として機能し、
    前記サブ素子は、前記定電流制御回路からの制御に基づき、デジタル調光時に遮断される調光時遮断スイッチとして機能し、
    前記メイン素子と前記サブ素子は、ドレイン領域を共有し、当該ドレイン領域は、前記ＬＥＤの端子に接続され、
    前記ＬＥＤ駆動素子は、前記定電流制御回路の外部に形成される、前記メイン素子の第１ソース領域及び第１ゲート電極と、前記サブ素子の第２ソース領域及び第２ゲート電極と、を有し、
    前記第１ソース領域と前記第２ソース領域は、前記半導体装置の第１の面にそれぞれ第１の不純物により形成され、前記第１の面に前記第１の不純物とは反対の極性を持つ第２の不純物により形成された分離領域を介して、互いに電気的に絶縁されている、画像表示装置。
  2. 請求項１記載の画像表示装置において、
    前記第１の面において、前記第２ソース領域の面積は、前記第１ソース領域の面積よりも小さい、画像表示装置。
  3. 請求項１記載の画像表示装置において、
    前記メイン素子の第１ソース領域及び第１ゲート電極と、前記サブ素子の第２ソース領域及び第２ゲート電極は、前記定電流制御回路に接続され、
    前記定電流制御回路は、前記メイン素子の第１ゲート電極に対し、前記ＬＥＤに流れる電流が定電流となるように前記メイン素子のオン電圧を制御し、
    前記定電流制御回路は、前記サブ素子の第２ゲート電極に対し、前記デジタル調光時に遮断されるように前記サブ素子をオフする制御を行う、画像表示装置。
  4. 請求項１記載の画像表示装置において、
    前記定電流制御回路は、過電圧検出回路を有し、
    前記第１ソース領域と前記第２ソース領域との間の絶縁耐圧は、前記過電圧検出回路の過電圧判定電圧よりも大きい、画像表示装置。
  5. 請求項１記載の画像表示装置において、
    前記第１の面において、前記第１ゲート電極の電極パッドと、前記第２ゲート電極の電極パッドとが、両端に離して設けられている、画像表示装置。
  6. ＬＥＤと、
    前記ＬＥＤに接続され前記ＬＥＤの駆動に用いられるＬＥＤ駆動素子である半導体装置と、
    前記ＬＥＤ駆動素子に接続され前記ＬＥＤに流れる電流が定電流となるように前記ＬＥＤ駆動素子の駆動を制御する、定電流制御回路と、
    前記ＬＥＤ及び前記定電流制御回路に接続され前記定電流制御回路からの指令信号の電圧に従って前記ＬＥＤに対して電源として供給する出力電圧を制御する、電源回路と、を有し、
    前記ＬＥＤ駆動素子である半導体装置は、チップ内に、縦方向に電流を流す縦型半導体素子を用いて構成される、メイン素子及びサブ素子を有し、
    前記縦型半導体素子は、縦型バイポーラトランジスタであり、
    前記メイン素子は、前記定電流制御回路からの制御に基づき、前記ＬＥＤに流れる電流が定電流となるように駆動する定電流駆動素子として機能し、
    前記サブ素子は、前記定電流制御回路からの制御に基づき、デジタル調光時に遮断される調光時遮断スイッチとして機能し、
    前記メイン素子と前記サブ素子は、コレクタ領域を共有し、当該コレクタ領域は、前記ＬＥＤの端子に接続され、
    前記ＬＥＤ駆動素子は、前記定電流制御回路の外部に形成される、前記メイン素子の第１エミッタ領域及び第１ベース電極と、前記サブ素子の第２エミッタ領域及び第２ベース電極と、を有し、
    前記第１エミッタ領域と前記第２エミッタ領域は、前記半導体装置の第１の面にそれぞれ第１の不純物により形成され、前記第１の面に前記第１の不純物とは反対の極性を持つ第２の不純物により形成された分離領域を介して、互いに電気的に絶縁されている、画像表示装置。
  7. 複数のＬＥＤと、
    前記複数のＬＥＤに接続され前記複数のＬＥＤの駆動に用いられる複数のＬＥＤ駆動素子を含む半導体装置と、
    前記複数のＬＥＤ駆動素子に接続され前記ＬＥＤに流れる電流が定電流となるように前記ＬＥＤ駆動素子の駆動を制御する、定電流制御回路と、
    前記複数のＬＥＤ及び前記定電流制御回路に接続され前記定電流制御回路からの指令信号の電圧に従って前記複数のＬＥＤに対して電源として供給する出力電圧を制御する、電源回路と、を有し、
    前記ＬＥＤ駆動素子は、チップ内に、縦方向に電流を流す縦型半導体素子を用いて構成される、メイン素子及びサブ素子を有し、
    前記縦型半導体素子は、縦型ＭＯＳＦＥＴであり、
    前記メイン素子は、前記定電流制御回路からの制御に基づき、前記ＬＥＤに流れる電流が定電流となるように駆動する定電流駆動素子として機能し、
    前記サブ素子は、前記定電流制御回路からの制御に基づき、デジタル調光時に遮断される調光時遮断スイッチとして機能し、
    前記メイン素子と前記サブ素子は、ドレイン領域を共有し、当該ドレイン領域は、前記ＬＥＤの端子に接続され、
    前記ＬＥＤ駆動素子は、前記定電流制御回路の外部に形成される、前記メイン素子の第１ソース領域及び第１ゲート電極と、前記サブ素子の第２ソース領域及び第２ゲート電極と、を有し、
    前記第１ソース領域と前記第２ソース領域は、前記ＬＥＤ駆動素子の第１の面にそれぞれ第１の不純物により形成され、前記第１の面に前記第１の不純物とは反対の極性を持つ第２の不純物により形成された分離領域を介して、互いに電気的に絶縁されている、画像表示装置。
  8. 請求項７記載の画像表示装置において、
    前記第１の面において、前記第２ソース領域の面積は、前記第１ソース領域の面積よりも小さい、画像表示装置。
  9. 請求項７記載の画像表示装置において、
    前記メイン素子の第１ソース領域及び第１ゲート電極と、前記サブ素子の第２ソース領域及び第２ゲート電極は、前記定電流制御回路に接続され、
    前記定電流制御回路は、前記メイン素子の第１ゲート電極に対し、前記ＬＥＤに流れる電流が定電流となるように前記メイン素子のオン電圧を制御し、
    前記定電流制御回路は、前記サブ素子の第２ゲート電極に対し、前記デジタル調光時に遮断されるように前記サブ素子をオフする制御を行う、画像表示装置。
  10. 請求項７記載の画像表示装置において、
    前記定電流制御回路は、過電圧検出回路を有し、
    前記第１ソース領域と前記第２ソース領域との間の絶縁耐圧は、前記過電圧検出回路の過電圧判定電圧よりも大きい、画像表示装置。
  11. 請求項７記載の画像表示装置において、
    前記第１の面において、前記第１ゲート電極の電極パッドと、前記第２ゲート電極の電極パッドとが、両端に離して設けられている、画像表示装置。
  12. 請求項７記載の画像表示装置において、
    前記定電流制御回路は、オペアンプ、検出回路、及びパルス幅変調調光制御回路を有し、
    前記第１ソース領域は、直列に接続されたセンス抵抗を介して接地されると共に、前記オペアンプの反転入力に接続され、
    前記オペアンプの出力は、前記第１ゲート電極に接続され、
    前記第２ソース領域は、前記検出回路に接続され、
    前記第２ゲート電極は、前記パルス幅変調調光制御回路に接続される、画像表示装置。
  13. 請求項７記載の画像表示装置において、
    前記定電流制御回路は、前記複数のＬＥＤ駆動素子の入力側の端子の電圧を検出する、検出回路を有し、
    前記定電流制御回路は、前記検出回路で検出された電圧と所定の電圧との差分を増幅した電圧を、前記電源回路に対する指令信号として出力する端子を有する、画像表示装置。
  14. 請求項７記載の画像表示装置において、
    前記定電流制御回路は、前記複数の各々のＬＥＤ駆動素子における前記メイン素子と前記サブ素子との導通状態を制御し、
    前記複数のＬＥＤ駆動素子と前記定電流制御回路とが１つのパッケージに集積されている、画像表示装置。
  15. 請求項７記載の画像表示装置において、
    前記定電流制御回路は、前記複数の各々のＬＥＤ駆動素子における前記メイン素子と前記サブ素子との導通状態を制御し、
    前記複数の各々のＬＥＤ駆動素子、及び前記定電流制御回路は、それぞれがパッケージに集積されている、画像表示装置。
  16. 複数のＬＥＤと、
    前記複数のＬＥＤに接続され前記複数のＬＥＤの駆動に用いられる複数のＬＥＤ駆動素子を含む半導体装置と、
    前記複数のＬＥＤ駆動素子に接続され前記ＬＥＤに流れる電流が定電流となるように前記ＬＥＤ駆動素子の駆動を制御する、定電流制御回路と、
    前記複数のＬＥＤ及び前記定電流制御回路に接続され前記定電流制御回路からの指令信号の電圧に従って前記複数のＬＥＤに対して電源として供給する出力電圧を制御する、電源回路と、を有し、
    前記ＬＥＤ駆動素子は、チップ内に、縦方向に電流を流す縦型半導体素子を用いて構成される、メイン素子及びサブ素子を有し、
    前記縦型半導体素子は、縦型バイポーラトランジスタであり、
    前記メイン素子は、前記定電流制御回路からの制御に基づき、前記ＬＥＤに流れる電流が定電流となるように駆動する定電流駆動素子として機能し、
    前記サブ素子は、前記定電流制御回路からの制御に基づき、デジタル調光時に遮断される調光時遮断スイッチとして機能し、
    前記メイン素子と前記サブ素子は、コレクタ領域を共有し、当該コレクタ領域は、前記ＬＥＤの端子に接続され、
    前記ＬＥＤ駆動素子は、前記定電流制御回路の外部に形成される、前記メイン素子の第１エミッタ領域及び第１ベース電極と、前記サブ素子の第２エミッタ領域及び第２ベース電極と、を有し、
    前記第１エミッタ領域と前記第２エミッタ領域は、前記ＬＥＤ駆動素子の第１の面にそれぞれ第１の不純物により形成され、前記第１の面に前記第１の不純物とは反対の極性を持つ第２の不純物により形成された分離領域を介して、互いに電気的に絶縁されている、画像表示装置。
  17. 請求項７記載の画像表示装置において、
    前記複数のＬＥＤは、ｍ個のＬＥＤが直列に接続されたＬＥＤストリングをｎ個並列に並べて成るＬＥＤアレイであり、
    前記ＬＥＤアレイのｍ個のＬＥＤストリングに対し直列に接続され当該ＬＥＤストリングを定電流駆動するための前記複数のＬＥＤ駆動素子と、
    前記複数のＬＥＤ駆動素子に対し直列に接続され前記ＬＥＤアレイの各々のＬＥＤストリングを定電流駆動するために前記複数の各々のＬＥＤ駆動素子を制御する、前記定電流制御回路と、を有する、画像表示装置。
  18. 請求項１７記載の画像表示装置において、
    前記定電流制御回路は、前記複数の各々のＬＥＤ駆動素子における前記ＬＥＤストリング側の各々の端子の電圧を入力として、それらのうちの最小電圧を選択し、当該最小電圧と所定の設定電圧との差分に基づいて、前記電源回路に対する指令信号を出力する、最小電圧検出回路を有する、画像表示装置。
  19. ｍ個のＬＥＤが直列に接続されたＬＥＤストリングをｎ個並列に並べて成るＬＥＤアレイと、前記ＬＥＤアレイをバックライトとして用いる表示パネルと、前記ＬＥＤアレイを駆動するＬＥＤ駆動回路と、を有し、
    前記ＬＥＤ駆動回路は、
    前記ＬＥＤアレイのｍ個のＬＥＤストリングに対し直列に接続され当該ＬＥＤストリングを定電流駆動するための複数のＬＥＤ駆動素子と、
    前記複数のＬＥＤ駆動素子に対し直列に接続され前記ＬＥＤアレイの各々のＬＥＤストリングを定電流駆動するために前記複数の各々のＬＥＤ駆動素子を制御する、定電流制御回路と、
    前記ＬＥＤアレイ及び前記定電流制御回路に接続され前記定電流制御回路からの指令信号の電圧に従って前記ＬＥＤアレイに対して電源として供給する出力電圧を制御する、電源回路と、を有し、
    前記ＬＥＤ駆動素子は、チップ内に、縦方向に電流を流す縦型半導体素子を用いて構成される、メイン素子及びサブ素子を有し、
    前記縦型半導体素子は、縦型ＭＯＳＦＥＴであり、
    前記メイン素子は、前記定電流制御回路からの制御に基づき、前記ＬＥＤに流れる電流が定電流となるように駆動する定電流駆動素子として機能し、
    前記サブ素子は、前記定電流制御回路からの制御に基づき、デジタル調光時に遮断される調光時遮断スイッチとして機能し、
    前記メイン素子と前記サブ素子は、ドレイン領域を共有し、当該ドレイン領域は、前記ＬＥＤの端子に接続され、
    前記ＬＥＤ駆動素子は、前記定電流制御回路の外部に形成される、前記メイン素子の第１ソース領域及び第１ゲート電極と、前記サブ素子の第２ソース領域及び第２ゲート電極と、を有し、
    前記第１ソース領域と前記第２ソース領域は、前記ＬＥＤ駆動素子の第１の面にそれぞれ第１の不純物により形成され、前記第１の面に前記第１の不純物とは反対の極性を持つ第２の不純物により形成された分離領域を介して、互いに電気的に絶縁されている、画像表示装置。
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