JP2020123643A - 半導体装置 - Google Patents

Abstract

【課題】アンプに関し、信号の鈍りを抑えつつも消費電力の低減を図る。【解決手段】トランスコンダクタンスアンプとしてのエラーアンプ（２０）は入力信号に応じた電流信号を出力端子（２１）から出力する。出力端子（２１）に対して信号配線（ＬＬ１、ＬＬ２）が接続され、当該信号配線においてエラーアンプの出力に基づく電圧信号（Ｖｃｍｐ）が伝搬される。当該信号配線に対してシールド配線（ＳＨＷ１、ＳＨＷ２）が併設される。シールドドライブ回路（４０）は当該信号配線にて伝搬される電圧信号に基づきシールド配線の電圧（Ｖｃｍｐ’）を制御する。電圧信号（Ｖｃｍｐ）における電圧の上昇、低下に応答してシールド配線の電圧も上昇、低下させる。また、当該信号配線に接続される対象抵抗（３１）とグランドとの間にシールド領域（ＳＨＲ）を設け、上記電圧信号（Ｖｃｍｐ）に基づきシールド領域の電圧も制御する。【選択図】図６

Description

本発明は、半導体装置に関する。

図２３を参照し、トランスコンダクタンスアンプ等のアンプ２０２０は入力信号に応じた信号を出力端子２０２１から出力する。アンプ２０２０は、例えばスイッチング電源装置の出力帰還ループに挿入される。出力端子２０２１に対して信号配線ＬＬ’が接続され、アンプ２０２０の出力に基づく電圧信号が信号配線ＬＬ’にて伝搬される。この際、信号配線ＬＬ’には寄生容量２０８１が付加される。寄生容量２０８１の存在により、信号配線ＬＬ’にて伝搬されるべき電圧信号が無視できない程度に鈍ることがある。

信号配線ＬＬ’に受動素子が接続されることもある。図２４の例では、信号配線ＬＬ’に対して受動素子としての抵抗２０３１が接続され、更に抵抗２０３１とグランドとの間にコンデンサ２０３２が接続されている。図２４では、図示の便宜上、抵抗２０３１の形成領域が矩形領域にて表されている。抵抗２０３１とグランドとの間には寄生容量が存在する。抵抗２０３１及びグランド間の寄生容量は抵抗２０３１の形成領域の全体に亘って存在しており、当該寄生容量を、アンプ２０２０に対して抵抗２０３１が接続される端子の付近に生じる寄生容量２０８２と、コンデンサ２０３２に対して抵抗２０３１が接続される端子の付近に生じる寄生容量２０８４と、抵抗２０３１の中央付近に生じる寄生容量２０８３とに、模式的に分割して考えることができる。これらの寄生容量の存在により、信号配線ＬＬ’にて伝搬されるべき電圧信号が無視できない程度に鈍ることがある。

特開２０１２−０７５２９５号公報

図２３又は図２４の構成において、アンプ２０２０の電流能力を高めれば、信号の鈍りを十分に小さくすることができる。しかしながら、アンプ２０２０の電流能力の増大はアンプ２０２０内の回路電流の増大を通じて消費電力の増大を招く。信号の鈍りを抑えつつ、消費電力を低減できれば有益である。

本発明は、信号の鈍りを抑えつつも消費電力の低減を図ることのできる半導体装置を提供することを目的とする。

本発明に係る第１の半導体装置は、出力端子を有し、供給される入力信号に応じた信号を前記出力端子から出力するアンプと、前記出力端子に接続されて前記アンプの出力信号に基づく対象電圧信号を伝搬する信号配線と、前記信号配線に併設されるシールド配線と、前記対象電圧信号に基づき前記シールド配線の電圧を制御するシールドドライブ回路と、を備えたことを特徴とする。

具体的には例えば、第１の半導体装置において、前記シールドドライブ回路は、前記対象電圧信号での電圧の上昇、低下に応答して、前記シールド配線の電圧を、夫々、上昇、低下させると良い。

より具体的には例えば、第１の半導体装置において、前記シールドドライブ回路は、前記対象電圧信号を受けるゲートを有したトランジスタと、前記トランジスタに直列接続された定電流回路と、を備え、前記トランジスタ及び前記定電流回路間の接続ノードと前記シールド配線との間において前記対象電圧信号に応じた電荷の入出力を行うことで前記シールド配線の電圧を制御して良い。

更に具体的には例えば、第１の半導体装置において、前記対象電圧信号に応じて動作すべき後段回路を更に備え、前記トランジスタ及び前記定電流回路間の接続ノードにおける信号が、前記対象電圧信号に応じた信号として前記後段回路に供給されて良い。

或いは例えば、第１の半導体装置において、前記対象電圧信号に応じて動作すべき後段回路を更に備え、前記出力端子から伸びる前記信号配線の一端が前記後段回路に接続されて良い。

また例えば、第１の半導体装置において、前記対象電圧信号は所定の基準電位から見た電圧を有する信号として生成され、前記基準電位を有する基準電位部と前記信号配線との間に前記シールド配線が配置されると良い。

この際例えば、第１の半導体装置において、前記信号配線に接続されて前記対象電圧信号を受ける受動素子を更に備え、前記基準電位部と前記受動素子との間にシールド領域が形成され、前記シールド領域に対し前記シールド配線の電圧と同じ電圧が与えられると良い。

本発明に係る第２の半導体装置は、出力端子を有し、供給される入力信号に応じた信号を前記出力端子から出力するアンプと、前記出力端子に接続されて前記アンプの出力信号に基づく対象電圧信号を伝搬する信号配線と、前記信号配線に接続されて前記対象電圧信号を受ける受動素子と、シールドドライブ回路と、を備え、前記対象電圧信号は所定の基準電位から見た電圧を有する信号として生成され、前記基準電位を有する基準電位部と前記受動素子との間にシールド領域が形成され、前記シールドドライブ回路は、前記対象電圧信号に基づき前記シールド領域の電圧を制御することを特徴とする。

具体的には例えば、第２の半導体装置において、前記シールドドライブ回路は、前記対象電圧信号での電圧の上昇、低下に応答して、前記シールド領域の電圧を、夫々、上昇、低下させると良い。

より具体的には例えば、第２の半導体装置において、前記シールドドライブ回路は、前記対象電圧信号を受けるゲートを有したトランジスタと、前記トランジスタに直列接続された定電流回路と、を備え、前記トランジスタ及び前記定電流回路間の接続ノードと前記シールド領域との間において前記対象電圧信号に応じた電荷の入出力を行うことで前記シールド領域の電圧を制御すると良い。

更に具体的には例えば、第２の半導体装置において、前記対象電圧信号に応じて動作すべき後段回路を更に備え、前記トランジスタ及び前記定電流回路間の接続ノードにおける信号が、前記対象電圧信号に応じた信号として前記後段回路に供給されて良い。

或いは例えば、第２の半導体装置において、前記対象電圧信号に応じて動作すべき後段回路を更に備え、前記出力端子から伸びる前記信号配線の一端が前記後段回路に接続されて良い。

また例えば、第２の半導体装置において、当該半導体装置は半導体基板を用いた半導体集積回路を含み、前記基準電位部は前記半導体基板を含み、前記半導体基板上に前記シールド領域及び前記受動素子が形成され、前記半導体基板と前記受動素子との間に前記シールド領域が設けられると良い。

また例えば、第１又は第２の半導体装置において、前記アンプは前記入力信号としての電圧信号を電流信号に変換するトランスコンダクタンスアンプであり、前記電流信号による電流が前記アンプから前記出力端子を通じて前記信号配線に供給される又は前記信号配線から前記出力端子を通じて前記アンプに引き込まれることにより、前記信号配線にて前記対象電圧信号が生成されて良い。

或いは例えば、第１又は第２の半導体装置において、当該半導体装置は、入力電圧をスイッチングする出力段回路と、前記スイッチングにより生成された出力電圧に応じた帰還電圧に基づき前記出力段回路を制御する制御回路とを備えて、スイッチング電源装置用の半導体集積回路を形成し、前記アンプは、前記制御回路に含まれ、且つ、前記帰還電圧を前記入力信号として受けて前記帰還電圧を示す電圧信号を電流信号に変換するトランスコンダクタンスアンプであり、前記電流信号による電流が前記アンプから前記出力端子を通じて前記信号配線に供給される又は前記信号配線から前記出力端子を通じて前記アンプに引き込まれることにより、前記信号配線にて前記対象電圧信号が生成されて良い。

本発明によれば、信号の鈍りを抑えつつも消費電力の低減を図ることのできる半導体装置を提供することが可能となる。

本発明の第１実施形態に係るスイッチング電源装置の全体構成図である。 本発明の第１実施形態に係るスイッチング電源ＩＣの外観図である。 図１のゲートドライバの内部構成例を示す図である。 本発明の第１実施形態に係り、エラーアンプの出力側における信号配線の説明図である。 参考構成に係り、生成される寄生容量を説明するための図である。 本発明の第１実施形態に係り、信号配線シールド技術及び受動素子シールド技術の概念図である。 参考実施例に関わる半導体装置の縦断面図である。 本発明の第１実施形態に属する実施例ＥＸ１＿１に係り、受動素子シールド技術に関わる対象抵抗周辺の縦断面図である。 Ｘ軸、Ｙ軸及びＺ軸と半導体基板との関係を示す図である。 図８（ａ）の縦構造に対する変形構造を示す図である。 本発明の第１実施形態に属する実施例ＥＸ１＿２に係り、受動素子シールド技術に関わる対象抵抗周辺の縦断面図である。 本発明の第１実施形態に属する実施例ＥＸ１＿３に係り、受動素子シールド技術に関わる対象抵抗周辺のイメージ図である。 本発明の第１実施形態に属する実施例ＥＸ１＿４に係り、信号配線シールド技術に関わる平面レイアウト図である。 本発明の第１実施形態に属する実施例ＥＸ１＿４に係り、信号配線シールド技術に関わる断面図である。 本発明の第２実施形態に係るスイッチング電源ＩＣの一部回路図である。 本発明の第２実施形態に係り、信号配線シールド技術及び受動素子シールド技術の概念図である。 本発明の第３実施形態に係り、スイッチング電源ＩＣにおける素子のレイアウトを説明するための図である。 本発明の第４実施形態に係り、受動素子シールド技術に関わる対象抵抗周辺の縦断面図である。 本発明の第５実施形態に係る車両を示す図である。 本発明の第６実施形態に係る半導体装置の一部回路図である。 本発明の第６実施形態に係り、信号配線シールド技術及び受動素子シールド技術の概念図である。 本発明の第６実施形態に係り、受動素子シールド技術に関わる対象抵抗周辺の縦断面図である。 従来技術に係り、アンプを含む装置の一部回路図である。 従来技術に係り、アンプを含む装置の一部回路図である。

以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部材等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部材等の名称を省略又は略記することがある。例えば、後述の“１”によって参照されるスイッチング電源ＩＣは（図１参照）、スイッチング電源ＩＣ１と表記されることもあるし、電源ＩＣ１又はＩＣ１と略記されることもあり得るが、それらは全て同じものを指す。

まず、本発明の実施形態の記述にて用いられる幾つかの用語について説明を設ける。本発明の実施形態において、ＩＣとは集積回路（Integrated Circuit）の略称である。グランドとは、０Ｖ（ゼロボルト）の基準電位を有する導電部を指す又は基準電位そのものを指す。本発明の実施形態において、特に基準を設けずに示される電圧は、グランドから見た電位を表す。レベルとは電位のレベルを指し、任意の信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。ＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通状態となっていることを指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通状態（遮断状態）となっていることを指す。以下、オン状態、オフ状態を、単に、オン、オフと表現することもある。

＜＜第１実施形態＞＞
本発明の第１実施形態を説明する。図１は、本発明の第１実施形態に係るスイッチング電源装置ＳＰＳの全体構成図である。図１のスイッチング電源装置ＳＰＳは、スイッチング電源装置用の半導体集積回路を含む半導体装置であるスイッチング電源ＩＣ１と、スイッチング電源ＩＣ１に対して外付け接続される複数のディスクリート部品と、を備え、当該複数のディスクリート部品には、コンデンサＣ１、コイルＬ１並びに分圧抵抗Ｒ１及びＲ２が含まれる。スイッチング電源装置ＳＰＳは、所定の入力電圧Ｖｉｎから所定の出力電圧Ｖｏｕｔを生成する降圧型のスイッチング電源装置として構成されている。スイッチング電源装置ＳＰＳの出力端子ＯＵＴに出力電圧Ｖｏｕｔが現れる。出力電圧Ｖｏｕｔは出力端子ＯＵＴに接続された負荷ＬＤに供給される。入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔは正の直流電圧であり、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎよりも低い。入力電圧Ｖｉｎは例えば１２Ｖである。分圧抵抗Ｒ１及びＲ２の抵抗値を調整することで１２Ｖ未満の所望の正の電圧値（例えば３．３Ｖや５Ｖ）にて出力電圧Ｖｏｕｔを安定化させることができる。また、出力端子ＯＵＴを介して負荷ＬＤに流れる電流を出力電流Ｉｏｕｔと称する。

スイッチング電源ＩＣ１は、図２に示すような、半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで形成された電子部品である。電源ＩＣ１の筐体に複数の外部端子が露出して設けられており、その複数の外部端子には、図１に示される入力端子ＩＮ、スイッチ端子ＳＷ、帰還端子ＦＢ及びグランド端子ＧＮＤが含まれる。これら以外の端子も、上記複数の外部端子に含まれうる。図２に示される電源ＩＣ１の外部端子の数及び電源ＩＣ１の外観は例示に過ぎない。図２では、電源ＩＣ１がＴＳＳＯＰ (Thin Shrink Small Outline Package)と称される筐体（パッケージ）を有している例を挙げているが、電源ＩＣ１の筐体の種類は任意である。また電源ＩＣ１の筐体の底面に放熱パッドが設けられることもある。

まず、スイッチング電源ＩＣ１の外部構成について説明する。電源ＩＣ１の外部より入力電圧Ｖｉｎが入力端子ＩＮに供給される。スイッチ端子ＳＷと出力端子ＯＵＴとの間にコイルＬ１が直列に介在している。即ち、コイルＬ１の一端はスイッチ端子ＳＷに接続され、コイルＬ１の他端は出力端子ＯＵＴに接続される。また、出力端子ＯＵＴはコンデンサＣ１を介してグランドに接続される。更に、出力端子ＯＵＴは分圧抵抗Ｒ１の一端に接続され、分圧抵抗Ｒ１の他端は分圧抵抗Ｒ２を介してグランドに接続される。分圧抵抗Ｒ１及びＲ２間の接続ノードが帰還端子ＦＢに接続される。

次に、スイッチング電源ＩＣ１の内部構成について説明する。スイッチング電源ＩＣ１は、出力段回路１０、エラーアンプ２０、位相補償部３０、シールドドライブ回路４０、電流検出部５０、差動アンプ６０、オシレータ７０、ＰＷＭコンパレータ８０、ゲートドライバ９０、軽負荷検出コンパレータ１００、クランプ回路１１０、タイミング制御部１２０、及び、電圧生成回路１３０を備える。電圧生成回路１３０は、入力電圧Ｖｉｎに基づき、基準電圧Ｖｒｅｆ１、基準電圧Ｖｒｅｆ２及び内部電源電圧Ｖｒｅｇを生成する。基準電圧Ｖｒｅｆ１、基準電圧Ｖｒｅｆ２及び内部電源電圧Ｖｒｅｇは、互いに異なる正の電圧値を有する直流電圧である。電源ＩＣ１内の各回路（但し電圧生成回路１３０を除く）は内部電源電圧Ｖｒｅｇに基づいて駆動して良い。

出力段回路１０は、ハイサイドトランジスタであるトランジスタ１０Ｈと、ローサイドトランジスタであるトランジスタ１０Ｌと、を備える。トランジスタ１０ＨはＰチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field effect transistor)として構成され、トランジスタ１０ＬはＮチャネル型のＭＯＳＦＥＴとして構成されている。トランジスタ１０Ｈ及び１０Ｌは、入力端子ＩＮとグランド端子ＧＮＤ（換言すればグランド）との間に直列接続された一対のスイッチング素子であり、それらがスイッチング駆動されることで入力電圧Ｖｉｎがスイッチングされてスイッチ端子ＳＷに矩形波状のスイッチ電圧Ｖｓｗが現れる。トランジスタ１０Ｈがハイサイド側に設けられ、トランジスタ１０Ｌがローサイド側に設けられる。具体的には、トランジスタ１０Ｈのソースは入力端子ＩＮに接続され、トランジスタ１０Ｈ及び１０Ｌの各ドレインはスイッチ端子ＳＷに共通接続され、トランジスタ１０Ｌのソースはグランドに接続される。尚、トランジスタ１０ＨをＮチャネル型のＭＯＳＦＥＴとして構成する変形も可能であり、この場合、トランジスタ１０Ｈのソース及びドレイン間の関係は上述したものと逆になる。

トランジスタ１０Ｈは出力トランジスタとして機能し、トランジスタ１０Ｌは同期整流トランジスタとして機能する。インダクタＬ１及びコンデンサＣ１は、スイッチ端子ＳＷに現れる矩形波状のスイッチ電圧Ｖｓｗを整流及び平滑化して出力電圧Ｖｏｕｔを生成する整流平滑回路を構成する。分圧抵抗Ｒ１及びＲ２は出力電圧Ｖｏｕｔを分圧する分圧回路を構成する。分圧抵抗Ｒ１及びＲ２間の接続ノードが帰還端子ＦＢに接続されることで、その接続ノードに現れる分圧された電圧が帰還電圧Ｖｆｂとして帰還端子ＦＢに入力される。

トランジスタ１０Ｈ、１０Ｌのゲートには、駆動信号として夫々ゲート信号Ｇ１、Ｇ２が供給され、トランジスタ１０Ｈ及び１０Ｌはゲート信号Ｇ１及びＧ２に応じてオン、オフされる。トランジスタ１０Ｈはローレベル、ハイレベルのゲート信号Ｇ１が供給されているとき、夫々、オン状態、オフ状態となる。トランジスタ１０Ｌはハイレベル、ローレベルのゲート信号Ｇ２が供給されているとき、夫々、オン状態、オフ状態となる。基本的には、トランジスタ１０Ｈ及び１０Ｌが交互にオン、オフされるが、トランジスタ１０Ｈ及び１０Ｌが共にオフとなるタイミングもある。

エラーアンプ２０は、電流出力型のトランスコンダクタンスアンプである。エラーアンプ２０の反転入力端子には帰還端子ＦＢに加わる電圧（即ち帰還電圧Ｖｆｂ）が供給され、エラーアンプ２０の非反転入力端子には所定の基準電圧Ｖｒｅｆ１が供給される。エラーアンプ２０は、出力端子２１を有し、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆ１との差分に応じた誤差電流信号である電流信号Ｉａを出力端子２１から出力する。出力端子２１は信号配線ＬＬに接続され、電流信号Ｉａによる電荷は信号配線ＬＬに対して入出力される。具体的にはエラーアンプ２０は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ１よりも低いときには信号配線ＬＬの電位が上がるよう出力端子２１を通じ信号配線ＬＬに向けて電流信号Ｉａによる電流を出力し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ１よりも高いときには信号配線ＬＬの電位が下がるよう信号配線ＬＬから出力端子２１を通じエラーアンプ２０へと電流信号Ｉａによる電流を引き込む。帰還電圧Ｖｆｂ及び基準電圧Ｖｒｅｆ１間の差分の絶対値が増大するにつれて、電流信号Ｉａによる電流の大きさも増大する。このように、エラーアンプ２０は、自身の非反転入力端子及び反転入力端子間の電圧（ここでは電圧Ｖｆｂ及びＶｒｅｆ１間の差分電圧）を示す電圧信号を電流信号Ｉａに変換する。

位相補償部３０は、信号配線ＬＬとグランドとの間に設けられ、電流信号Ｉａの入力を受けて誤差電圧信号である電圧信号Ｖｃｍｐを生成する。電圧信号Ｖｃｍｐは信号配線ＬＬでの電圧（電位）を示す。位相補償部３０は抵抗３１及びコンデンサ３２の直列回路を含み、具体的には抵抗３１の一端が信号配線ＬＬに接続されて電圧信号Ｖｃｍｐを受け、抵抗３１の他端がコンデンサ３２を介してグランドに接続される。抵抗３１の抵抗値及びコンデンサ３２の静電容量値を適切に設定することにより電圧信号Ｖｃｍｐの位相を補償して出力帰還ループの発振を防ぐことができる。エラーアンプ２０は内部電源電圧Ｖｒｅｇを正側の電源電圧として且つグランドを負側の電源電圧として駆動するため、電圧信号Ｖｃｍｐの電圧が負となることは無く且つ内部電源電圧Ｖｒｅｇを上回ることは無い。

シールドドライブ回路４０は、Ｎチャネル型のＭＯＳＦＥＴとして構成されたトランジスタ４１と、トランジスタ４１に直列接続された定電流回路４２と、を備える。トランジスタ４１のゲートは信号配線ＬＬに接続される。トランジスタ４１のゲートと、抵抗３１の一端と、エラーアンプ２０の出力端子２１とが互いに接続されるノードを、特にノードＮＤＡと称する。トランジスタ４１のドレインに内部電源電圧Ｖｒｅｇが加えられ、トランジスタ４１のソースとグランドとの間に定電流回路４２が設けられる。また、トランジスタ４１のソースと定電流回路４２とが接続されるノードを、シールドノード４３と称する。定電流回路４２はシールドノード４３からグランドに向けて定電流（一定の電流値を有する電流）が流れるよう動作する。シールドノード４３には電圧信号Ｖｃｍｐに応じた電圧信号Ｖｃｍｐ’が加わる。電圧信号Ｖｃｍｐ’での電圧は、電圧信号Ｖｃｍｐでの電圧より、トランジスタ４１のゲート−ソース間電圧だけ低い電圧となる。故に、信号Ｖｃｍｐの電圧の上昇に連動して信号Ｖｃｍｐ’の電圧も上昇し、信号Ｖｃｍｐの電圧の低下に連動して信号Ｖｃｍｐ’の電圧も低下する。トランジスタ４１のゲート−ソース間電圧は実質的に一定であるとみなすことができる。シールドドライブ回路４０の存在意義については後に詳説される。

電流検出部５０は、コイルＬ１に流れるコイル電流ＩＬの値をタイミング制御部１２０により指定されたタイミングでサンプリングし、サンプリングした値に応じた電流検出信号Ｉｓｎｓを出力する。タイミング制御部１２０は、トランジスタ１０Ｈがオンとされている区間中の何れかのタイミング、又は、トランジスタ１０Ｌがオンとされている区間中の何れかのタイミングをサンプリングタイミングとして指定することができる。電流検出信号Ｉｓｎｓにおける電圧値は、サンプリングされたコイル電流ＩＬの絶対値が大きいほど大きくなる。図１の回路では、スイッチ端子ＳＷに流れる電流を検出することでコイル電流ＩＬが検出されているが、電流検出部５０は、トランジスタ１０Ｈ又は１０Ｌに流れる電流を検出することでコイル電流ＩＬを検出するようにしても良い。

差動アンプ６０の非反転入力端子はシールドノード４３に接続されて電圧信号Ｖｃｍｐ’を受ける。差動アンプ６０の反転入力端子には電流検出信号Ｉｓｎｓが供給される。差動アンプ６０は、出力端子６１を有し、電圧信号Ｖｃｍｐ’と電流検出信号Ｉｓｎｓとの差分に応じた電流信号Ｉｂを出力端子６１から出力する。差動アンプ６０も電流出力型のトランスコンダクタンスアンプとして構成されている。出力端子６１は信号配線ＧＧに接続され、電流信号Ｉｂによる電荷は信号配線ＧＧに対して入出力される。具体的には差動アンプ６０は、電圧信号Ｖｃｍｐ’の電圧が電流検出信号Ｉｓｎｓの電圧よりも高いときには信号配線ＧＧの電位が上がるよう出力端子６１を通じ信号配線ＧＧに向けて電流信号Ｉｂによる電流を出力し、電圧信号Ｖｃｍｐ’の電圧が電流検出信号Ｉｓｎｓの電圧よりも低いときには信号配線ＧＧの電位が下がるよう信号配線ＧＧから出力端子６１を通じ差動アンプ６０へと電流信号Ｉｂによる電流を引き込む。信号Ｖｃｍｐ’及びＩｓｎｓ間の差分の絶対値が増大するにつれて、電流信号Ｉｂによる電流の大きさも増大する。

尚、信号配線ＬＬに対し位相補償部３０を接続するのと同様に、信号配線ＧＧに対しても位相補償部３０と同様の位相補償部を接続するようにしても良い。

オシレータ７０は、所定のスイッチング周期にて周期的に信号値（電圧値）が変化するランプ信号Ｖｒを生成する。ランプ信号Ｖｒは、三角波又はのこぎり波の形状を持つ電圧信号である。

ＰＷＭコンパレータ８０の非反転入力端子は信号配線ＧＧに接続されて信号配線ＧＧに加わる電圧信号Ｖｃを受け、ＰＷＭコンパレータ８０の反転入力端子にはランプ信号Ｖｒが供給される。ＰＷＭコンパレータ８０は、電圧信号Ｖｃをランプ信号Ｖｒと比較して比較結果を示すパルス幅変調信号Ｓｐｗｍを出力する。パルス幅変調信号Ｓｐｗｍは、電圧信号Ｖｃがランプ信号Ｖｒよりも高い区間においてハイレベルとなり、電圧信号Ｖｃがランプ信号Ｖｒよりも低い区間においてローレベルとなる。出力段回路１０のオンデューティ（即ち、上記スイッチング周期を占める、トランジスタ１０Ｈがオン状態となる区間の割合）は、電圧信号Ｖｃが高いほど大きくなる。

ゲートドライバ９０は、パルス幅変調信号Ｓｐｗｍに基づき、トランジスタ１０Ｈ及び１０Ｌを交互にオン、オフさせるスイッチング制御を行う。エラーアンプ２０により帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆ１とが等しくなるように電流信号Ｉａが生成されるため、上記のスイッチング制御を通じ、出力電圧Ｖｏｕｔが、基準電圧Ｖｒｅｆ１と分圧抵抗Ｒ１及びＲ２による分圧比とに応じた所定の目標電圧Ｖｔｇにて安定化される。入力電圧Ｖｉｎの値及び出力電圧Ｖｏｕｔに対する目標電圧Ｖｔｇの値は任意であるが（但しＶｉｎ＞Ｖｔｇ）、例えば、入力電圧Ｖｉｎは１２Ｖ又は２４Ｖであり、目標電圧Ｖｔｇは３．３Ｖ又は５Ｖである。

より具体的には上記スイッチング制御において、信号Ｓｐｗｍがハイレベルである区間では、ローレベルのゲート信号Ｇ１、ローレベルのゲート信号Ｇ２が、夫々、トランジスタ１０Ｈ、１０Ｌのゲートに供給されることで、トランジスタ１０Ｈがオン且つトランジスタ１０Ｌがオフとなり、信号Ｓｐｗｍがローレベルである区間では、ハイレベルのゲート信号Ｇ１、ハイレベルのゲート信号Ｇ２が、夫々、トランジスタ１０Ｈ、１０Ｌのゲートに供給されることで、トランジスタ１０Ｈがオフ且つトランジスタ１０Ｌがオンとなる。尚、貫通電流の発生を確実に防止するべく、トランジスタ１０Ｈがオン状態とされる区間とトランジスタ１０Ｌがオン状態とされる区間との間に、トランジスタ１０Ｈ及び１０Ｌが共にオフ状態されるデッドタイムが挿入されて良い。

上述のスイッチング制御は、軽負荷検出コンパレータ１００から出力されるスリープ制御信号ＳＬＰのレベルがハイレベルである場合に限り実行され、スリープ制御信号ＳＬＰのレベルがローレベルであるときは、トランジスタ１０Ｈ及び１０Ｌが共にオフ状態に維持される。

図３にゲートドライバ９０の内部構成例を示す。図３のゲートドライバ９０は、ハイサイドドライバとしてのＮＡＮＤ回路９１と、ローサイドドライバとしてのＡＮＤ回路９２と、を備え、パルス幅変調信号Ｓｐｗｍ及びスリープ制御信号ＳＬＰに基づき、ゲート信号Ｇ１及びＧ２を生成する。具体的に述べると、ＮＡＮＤ回路９１は、信号Ｓｐｗｍと信号ＳＬＰとの否定論理積を示す信号をゲート信号Ｇ１として出力する。ＡＮＤ回路９２は、信号Ｓｐｗｍの反転信号と信号ＳＬＰとの論理積を示す信号をゲート信号Ｇ２として出力する。これにより、スリープ制御信号ＳＬＰがハイレベルである場合には信号Ｓｐｗｍに応じてトランジスタ１０Ｈ及び１０Ｌが交互にオン、オフとされるが、スリープ制御信号ＳＬＰがローレベルである場合には信号Ｓｐｗｍに依らずゲート信号Ｇ１がハイレベルとなり且つゲート信号Ｇ２がローレベルとなり、結果、トランジスタ１１及び１２が共にオフ状態となる。

図１を再度参照し、軽負荷検出コンパレータ１００は、電圧信号Ｖｃｍｐ’の電圧を基準電圧Ｖｒｅｆ２と比較し、電圧信号Ｖｃｍｐ’の電圧が基準電圧Ｖｒｅｆ２以上であれば、ハイレベルのスリープ制御信号ＳＬＰを出力する一方、電圧信号Ｖｃｍｐ’の電圧が基準電圧Ｖｒｅｆ２未満であれば、ローレベルのスリープ制御信号ＳＬＰを出力する。電圧信号Ｖｃｍｐ及びＶｃｍｐ’の電圧レベルは出力電流Ｉｏｕｔの大きさに依存し（従ってコイル電流ＩＬの大きさに依存し）、その電圧レベルが基準電圧Ｖｒｅｆ２のレベルを下回るまでコイル電流ＩＬが低下したときに、スリープ制御信号ＳＬＰはローレベルとなる。これにより、軽負荷時における効率を改善することができる。尚、コンパレータ１００の非反転入力端子に対して電圧信号Ｖｃｍｐ’の代わりに電圧信号Ｖｃｍｐを入力するようにしても良く、この場合には、電圧信号Ｖｃｍｐの電圧と基準電圧Ｖｒｅｆ２との比較結果に基づきスリープ制御信号ＳＬＰが生成される。

クランプ回路１１０は信号配線ＬＬに接続され、電圧信号Ｖｃｍｐに上下限を設けることでコイル電流ＩＬに上下限を設ける。即ち、クランプ回路１１０は、電圧信号Ｖｃｍｐの電圧値を所定の上限値以下且つ所定の下限値以上の値に制限することにより、コイル電流ＩＬに上下限を設ける。尚、クランプ回路１１０を信号配線ＬＬではなくシールドノード４３に接続しておいても良い。この場合には、電圧信号Ｖｃｍｐ’に上下限が設けられることでコイル電流ＩＬに上下限が設けられる。

上述の如く、スイッチング電源装置ＳＰＳでは、出力電圧Ｖｏｕｔとコイル電流ＩＬの双方に基づき出力帰還制御を行う電流モード制御方式が採用されている。コイル電流ＩＬに応じた電流検出信号Ｉｓｎｓが差動アンプ６０に帰還入力されており、差動アンプ６０の作用により、電圧信号Ｖｃｍｐの上昇に伴って電圧信号Ｖｃｍｐ’が上昇するとコイル電流ＩＬが増大し、電圧信号Ｖｃｍｐの低下に伴って電圧信号Ｖｃｍｐ’が低下するとコイル電流ＩＬが減少する。このように、コイル電流ＩＬの大きさを電圧信号Ｖｃｍｐに応じて制御することができる。

信号配線ＬＬ及び信号配線ＬＬにて伝搬される信号について説明を加える。上述の説明から理解されるよう、エラーアンプ２０は、自身の非反転入力端子及び反転入力端子間の電圧（ここでは電圧Ｖｆｂ及びＶｒｅｆ１間の差分電圧）を示す電圧信号を入力信号として受け、入力信号に応じた電流信号Ｉａを出力端子２１から出力する。信号配線ＬＬは、エラーアンプ２０の出力端子２１に接続され、電流信号Ｉａに基づく電圧信号Ｖｃｍｐ（対象電圧信号）を伝搬する配線である。信号配線ＬＬはエラーアンプ２０の外部に設けられる。電圧信号Ｖｃｍｐはグランド（基準電位）から見た電圧を有する信号である。

図４に示す如く、信号配線ＬＬは信号配線ＬＬ１及びＬＬ２を含んで構成されると考えることができる。信号配線ＬＬ１は出力端子２１とトランジスタ４１のゲートとを接続する配線であり、信号配線ＬＬ２は出力端子２１と抵抗３１とを接続する配線である。図４では、出力端子２１を起点として信号配線ＬＬ１と信号配線ＬＬ２とが互いに完全に分離しているかのように信号配線ＬＬ１及びＬＬ２が示されているが（後述の図６でも同様）、出力端子２１の近辺において信号配線ＬＬ１と信号配線ＬＬ２は部分的に重複することがある。信号配線ＬＬにはクランプ回路１１０も接続されているが、ここでは、信号配線ＬＬ１の中に出力端子２１及びクランプ回路１１０間の配線が含まれると考える。

図５に示した参考構成について考察する。図５の参考構成におけるアンプ２０’、抵抗３１’、コンデンサ３２’、アンプ６０’は、夫々、図１の構成におけるアンプ２０、抵抗３１、コンデンサ３２、アンプ６０に対応する回路素子であるが、図５の参考構成においては、シールドドライブ回路は設けられておらず、アンプ２０’の出力端子２１’が信号配線ＬＬ’を介してアンプ６０’の非反転入力端子に接続されている。図５では、図示の便宜上、抵抗３１’の形成領域が矩形領域にて表されている。

参考構成において生じる寄生容量Ｃａ〜Ｃｅが図５に示されている。寄生容量Ｃａは、信号配線ＬＬ’の内、出力端子２１’及びアンプ６０’間を接続する配線とグランドとの間に生じる。寄生容量Ｃｂは、アンプ６０’の非反転入力端子及び反転入力端子間に生じる。抵抗３１’及びグランド間の寄生容量は抵抗３１’の形成領域の全体に亘って存在しており、当該寄生容量を、アンプ２０’に対して抵抗３１’が接続される端子の付近に生じる寄生容量Ｃｃと、コンデンサ３２’に対して抵抗３１’が接続される端子の付近に生じる寄生容量Ｃｅと、抵抗３１’の中央付近に生じる寄生容量Ｃｄとに、模式的に分割して考えることができる。

図５の参考構成において、アンプ２０’の出力に基づく信号配線ＬＬ’での電圧信号は寄生容量Ｃａ〜Ｃｅの影響を受けて鈍る。アンプ２０’の電流能力を大きくすれば、このような信号の鈍りを低減することができるが、アンプ２０’の電流能力の増大はアンプ２０’内の回路電流の増大を通じて消費電力の増大を招く。本実施形態に係る構成では、低消費電力であっても鈍りの少ない信号伝送が可能となっている。これを実現するべく、図１の電源ＩＣ１に対しては信号配線シールド技術と受動素子シールド技術が適用されている。

図６は、信号配線シールド技術及び受動素子シールド技術の概念図である。

［信号配線シールド技術］
まず、信号配線シールド技術について説明する。信号配線シールド技術では、信号配線ＬＬに対してシールド配線を併設し、シールドノード４３をシールド配線に接続することでシールド配線の電圧をシールドノード４３での電圧と一致させる。信号配線ＬＬを信号配線ＬＬ１及びＬＬ２に分けて考えた場合には、シールド配線は信号配線ＬＬ１に併設されるシールド配線ＳＨＷ１と、信号配線ＬＬ２に併設されるシールド配線ＳＨＷ２と、に大別される。シールド配線ＳＨＷ１及びＳＨＷ２が共にシールドノード４３に接続されて、シールドノード４３での電圧がシールド配線ＳＨＷ１及びＳＨＷ２に加わる。本実施形態において、以下、単にシールド配線と記した場合、それはシールド配線ＳＨＷ１及びＳＨＷ２の夫々を指すと解される。

シールド配線は、電源ＩＣ１内においてグランドの電位を有する基準電位部と、信号配線ＬＬと、の間に配置された導電体である。シールド配線としての導電体は、基本的には金属配線であって良いが、金属に分類されない導電性材料にてシールド配線が構成されても良い。シールド配線の設置により、信号配線ＬＬ及びグランド（基準電位部）間にシールドが形成され、信号配線ＬＬ及びグランド（基準電位部）間の寄生容量の形成が抑制される。即ち、シールド配線が設けられることで、信号配線ＬＬとグランド（基準電位部）との間に直接的な寄生容量は発生しなくなる、或いは、シールド配線が設けらない構成との比較において信号配線ＬＬ及びグランド間の寄生容量が小さくなる。

そして、シールドノード４３がシールド配線に接続されるのでシールド配線には電圧信号Ｖｃｍｐに連動する電圧信号Ｖｃｍｐ’の電圧が加わる。即ち、シールドドライブ回路４０は、信号配線ＬＬにて伝搬される電圧信号Ｖｃｍｐの電圧が上昇すると、それに連動してシールド配線の電圧も上昇させ、信号配線ＬＬにて伝搬される電圧信号Ｖｃｍｐの電圧が低下すると、それに連動してシールド配線の電圧も低下させるように動作する。

より具体的には、電圧信号Ｖｃｍｐが或る電圧値を有している状態を基準にして、電圧信号Ｖｃｍｐが上昇する向きに電流信号Ｉａが出力されるとき、電圧信号Ｖｃｍｐ’も上昇することになるが、電圧信号Ｖｃｍｐ’の上昇はシールドノード４３からシールド配線に向けた電荷（正の電荷）の供給を伴う。このときの電荷はトランジスタ４１のソースからシールドノード４３を通じてシールド配線に供給され、シールド配線とグランドとの間の寄生容量（図６では寄生容量２１０）の充電に供される。

逆に、電圧信号Ｖｃｍｐが或る電圧値を有している状態を基準にして、電圧信号Ｖｃｍｐが低下する向きに電流信号Ｉａが出力されるとき、電圧信号Ｖｃｍｐ’も低下することになるが、電圧信号Ｖｃｍｐ’の低下はシールド配線からシールドノード４３に向けた電荷（正の電荷）の引き抜きを伴う。このときの電荷はシールド配線からシールドノード４３を通じ定電流回路４２へと流れ、シールド配線とグランドとの間の寄生容量（図６では寄生容量２１０）の放電に供される。

このように、シールドドライブ回路４０は、シールドノード４３とシールド配線との間において電圧信号Ｖｃｍｐに応じた電荷の入出力を行うことでシールド配線の電圧を制御する。

信号配線シールド技術によれば、図５の寄生容量Ｃａに相当する寄生容量が生じなくなる。代わりにシールド配線及びグランド間に寄生容量が生じることになるが、その寄生容量の充放電はシールドドライブ回路４０により行われる。また、シールド配線及び信号配線ＬＬ間にも寄生容量が生じるが、電圧信号Ｖｃｍｐの変化に連動してシールドドライブ回路４０が電圧信号Ｖｃｍｐ’を変化させるため、シールド配線及び信号配線ＬＬ間の寄生容量の充放電に対するエラーアンプ２０の負担は無い又は十分に小さい。結果、エラーアンプ２０の電流能力が低くても鈍りの少ない電圧信号Ｖｃｍｐを生成することが可能となる。つまり、低消費電力でありつつも、鈍りの少ない信号を伝送することが可能となる。更に、シールドドライブ回路４０により図５の寄生容量Ｃｂに相当する寄生容量の充放電が行われるため、その分だけ、エラーアンプ２０の電流能力を更に下げることが可能なる（結果、更なる低消費電力化が図られる）。

尚、電圧信号Ｖｃｍｐの電圧が０Ｖ近辺にまで低下している状況にあってはトランジスタ４１がオフとなってトランジスタ４１を通じた電流の流れが生じなくなるが、電源ＩＣ１の通常動作時において、そのような状況は発生しないものとし、ここでは当該状況の存在を無視する。

［受動素子シールド技術］
次に、受動素子シールド技術について説明する。受動素子シールド技術では、信号配線ＬＬに接続されて電圧信号Ｖｃｍｐを受ける受動素子と、電源ＩＣ１内においてグランドの電位を有する基準電位部と、の間にシールド領域が設けられ、シールドドライブ回路４０により電圧信号Ｖｃｍｐに応じてシールド領域の電圧が制御される。図６において、破線ＳＨＲはシールド領域を概念的に示したものである。本実施形態において、信号配線ＬＬに接続されて電圧信号Ｖｃｍｐを受ける受動素子は抵抗３１である。

シールド領域は、電源ＩＣ１を構成する半導体基板内に形成された領域であり、その構造例については後述される。シールド領域の設置により、上記受動素子及びグランド（基準電位部）間にシールドが形成され、上記受動素子及びグランド（基準電位部）間の寄生容量の形成が抑制される。即ち、シールド領域が設けられることで、上記受動素子とグランド（基準電位部）との間に直接的な寄生容量は発生しなくなる、或いは、シールド領域が設けらない構成との比較において受動素子及びグランド間の寄生容量が小さくなる。

そして、シールドノード４３がシールド領域に接続されてシールド領域には電圧信号Ｖｃｍｐに連動する電圧信号Ｖｃｍｐ’の電圧が加わる。即ち、シールドドライブ回路４０は、信号配線ＬＬにて伝搬される電圧信号Ｖｃｍｐの電圧が上昇すると、それに連動してシールド領域の電圧も上昇させ、信号配線ＬＬにて伝搬される電圧信号Ｖｃｍｐの電圧が低下すると、それに連動してシールド領域の電圧も低下させるように動作する。

より具体的には、電圧信号Ｖｃｍｐが或る電圧値を有している状態を基準にして、電圧信号Ｖｃｍｐが上昇する向きに電流信号Ｉａが出力されるとき、電圧信号Ｖｃｍｐ’も上昇することになるが、電圧信号Ｖｃｍｐ’の上昇はシールドノード４３からシールド領域に向けた電荷（正の電荷）の供給を伴う。このときの電荷はトランジスタ４１のソースからシールドノード４３を通じてシールド領域に供給され、シールド領域とグランドとの間の寄生容量（図６では寄生容量２２０）の充電に供される。

逆に、電圧信号Ｖｃｍｐが或る電圧値を有している状態を基準にして、電圧信号Ｖｃｍｐが低下する向きに電流信号Ｉａが出力されるとき、電圧信号Ｖｃｍｐ’も低下することになるが、電圧信号Ｖｃｍｐ’の低下はシールド領域からシールドノード４３に向けた電荷（正の電荷）の引き抜きを伴う。このときの電荷はシールド領域からシールドノード４３を通じ定電流回路４２へと流れ、シールド領域とグランドとの間の寄生容量（図６では寄生容量２２０）の放電に供される。

このように、シールドドライブ回路４０は、シールドノード４３とシールド領域との間において電圧信号Ｖｃｍｐに応じた電荷の入出力を行うことでシールド領域の電圧を制御する。

受動素子シールド技術によれば、図５の寄生容量Ｃｃ、Ｃｄ及びＣｅに相当する寄生容量が生じなくなる。代わりにシールド領域及びグランド間に寄生容量が生じることになるが、その寄生容量の充放電はシールドドライブ回路４０により行われる。また、シールド領域及び受動素子（ここでは抵抗３１）間にも寄生容量が生じるが、電圧信号Ｖｃｍｐの変化に連動してシールドドライブ回路４０が電圧信号Ｖｃｍｐ’を変化させるため、シールド領域及び受動素子間の寄生容量の充放電に対するエラーアンプ２０の負担は無い又は十分に小さい。結果、エラーアンプ２０の電流能力が低くても鈍りの少ない電圧信号Ｖｃｍｐを生成することが可能となる。つまり、低消費電力でありつつも、鈍りの少ない信号を伝送することが可能となる。

第１実施形態は、以下の実施例ＥＸ１＿１〜ＥＸ１＿５を含む。第１実施形態において上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の実施例ＥＸ１＿１〜ＥＸ１＿５に適用され、各実施例において、上述の事項と矛盾する事項については各実施例での記載が優先されて良い。また矛盾無き限り、実施例ＥＸ１＿１〜ＥＸ１＿５の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。

尚、以下では、受動素子シールド技術の対象となる抵抗（図１では抵抗３１）を、説明の便宜上、対象抵抗と称することがある。

［参考実施例］
まず、後述の実施例ＥＸ１＿１等との比較に供される参考実施例を説明する。図７は、参考実施例に関わる半導体装置の縦断面図である。図７の半導体装置はＰ型半導体基板２１０１を有する。Ｐ型半導体基板２１０１上にＰ型ウェル２１０２が形成され、Ｐ型ウェル２１０２の上方に酸化膜２１０３を介してポリシリコンから成る抵抗２１０４が形成される。抵抗２１０４の一端及び他端に夫々コンタクト電極２１０５及び２１０６が設けられる。Ｐ型半導体基板２１０１はグランドの電位を有する。図７の縦構造は図５の参考構成に対応しており、抵抗２１０４は図５の抵抗３１’に相当する。図７の縦構造においては、Ｐ型半導体基板２１０１とＰ型ウェル２１０２とが導通するため、抵抗２１０４とＰ型半導体基板２１０１との間に、相応に大きな寄生容量が形成される。

［実施例ＥＸ１＿１］
実施例ＥＸ１＿１を説明する。図８（ａ）は、実施例ＥＸ１＿１に係る電源ＩＣ１の内、受動素子シールド技術に関わる要部の縦断面図である。図８（ｂ）は、実施例ＥＸ１＿１に係る縦構造において形成される寄生容量及び寄生ダイオードを図８（ａ）に付加した図である。実施例ＥＸ１＿１に係る電源ＩＣ１はＰ型半導体基板３０１を有し、Ｐ型半導体基板３０１上に、対象抵抗３１に相当する対象抵抗３０４が形成される。Ｐ型半導体基板３０１上には電源ＩＣ１を構成する各素子が形成されているが、対象抵抗３０４以外の素子を図８（ａ）及び（ｂ）では省略している（後述の図１０においても同様）。符号ＣＴ＿Ｓ、ＣＴ＿Ｒ１及びＣＴ＿Ｒ２は、実施例ＥＸ１＿１に係る電源ＩＣ１に設けられたコンタクト電極を表している。

説明の明確化のため、図９に示す如く、互いに直交するＸ軸、Ｙ軸及びＺ軸から成る三次元直交座標系を定義する。Ｘ軸及びＹ軸に平行な平面をＸＹ面と称する。Ｐ型半導体基板３０１及び後述の任意の半導体基板は、夫々に、互いに対向する２面を有し、その２面の内、一方を主面と称し、他方を裏面と称する。図９では、半導体基板の例としてＰ型半導体基板３０１が示されている。主面及び裏面はＸＹ面に平行である。主面側に電源ＩＣ１を構成する各素子が形成される。半導体集積回路の縦構造において、裏面から主面に向かう向きが上向きと捉えられ、その逆向きが下向きと捉えられる。

図８（ａ）を参照し、Ｐ型半導体基板３０１の主面側に（換言すればＰ型半導体基板３０１の上方側に）Ｎ型半導体領域であるＮ型ウェル３０２が形成される。Ｎ型ウェル３０２の上方に酸化膜３０３を介して対象抵抗３０４が形成される。即ち、Ｎ型ウェル３０２と対象抵抗３０４との間に酸化膜３０３が設けられることで、Ｎ型ウェル３０２と対象抵抗３０４とが互いに分離される。酸化膜３０３は選択酸化膜であるＬＯＣＯＳ（Local Oxidation of Silicon）による酸化膜であって良い。抵抗３０４は例えばポリシリコン抵抗である。

ＸＹ面上において、Ｎ型ウェル３０２の大きさは対象抵抗３０４の大きさよりも大きく、対象抵抗３０４の全体に亘って対象抵抗３０４とＰ型半導体基板３０１との間にＮ型ウェル３０２が介在する。

実施例ＥＸ１＿１において、コンタクト電極ＣＴ＿Ｓは酸化膜３０３を貫通するコンタクトホール３０５を介してＮ型ウェル３０２に接続される。コンタクトホール３０５内には、Ｎ型ウェル３０２を構成するＮ型半導体と同じＮ型半導体が存在する。コンタクトホール３０５はＮ型ウェル３０２の一部であると解しても良い。図１も参照し、コンタクト電極ＣＴ＿Ｓは金属配線を通じてシールドノード４３に接続される（図８（ａ）及び（ｂ）では金属配線を図示せず）。故に、シールドノード４３における電圧がＮ型ウェル３０２に加わる。

実施例ＥＸ１＿１において、コンタクト電極ＣＴ＿Ｒ１は対象抵抗３０４の一端に接続され、コンタクト電極ＣＴ＿Ｒ２は対象抵抗３０４の他端に接続される。図１も参照し、コンタクト電極ＣＴ＿Ｒ１は金属配線にて構成される信号配線ＬＬに接続され（換言すれば該金属配線を介してノードＮＤＡに接続され）、コンタクト電極ＣＴ＿Ｒ２は金属配線を介してコンデンサ３２の一端に接続される（図８（ａ）及び（ｂ）では金属配線及びコンデンサ３２を図示せず）。

Ｐ型半導体基板３０１はグランドの電位を有し、上述の基準電位部に相当する。即ち例えば、Ｐ型半導体基板３０１の裏面がグランド端子ＧＮＤに接続されることで、Ｐ型半導体基板３０１にグランドの電位が与えられる。Ｎ型ウェル３０２は上述のシールド領域に相当する。即ち、実施例ＥＸ１＿１に係る縦構造では、信号配線ＬＬに接続されて電圧信号Ｖｃｍｐを受ける受動素子（３０４）と、グランドの電位を有する基準電位部（３０１）と、の間にシールド領域（３０２）が設けられている。

図８（ａ）のＰ型半導体基板３０１には、半導体集積化プロセスを経て電源ＩＣ１を形成するための様々な素子（トランジスタ等）やウェル（不純物がドープされた領域）が形成されることになるが、Ｐ型半導体基板３０１の内、グランドの電位を有する基板部が基準電位部に相当する、と考えても良い。この場合、Ｐ型半導体基板３０１における基板部と、Ｐ型半導体基板３０１上に形成された対象抵抗３０４との間に、Ｎ型ウェル３０２（シールド領域）が設けられている、と考えることができる。後述の他の任意の半導体基板についても同様である。

図８（ｂ）に示す如く、実施例ＥＸ１＿１に係る縦構造では、Ｎ型ウェル３０２とＰ型半導体基板３０１との間に寄生ダイオードが形成されるが、シールドノード４３に接続されたＮ型ウェル３０２の電圧が負となることは無いため、当該寄生ダイオードを通じ電流は流れない。故に、Ｐ型半導体基板３０１及びＮ型ウェル３０２間の絶縁は確保されている。

対象抵抗３０４とＮ型ウェル３０２との間に寄生容量が形成されると共にＮ型ウェル３０２とＰ型半導体基板３０１との間にも寄生容量が形成されるが、対象抵抗３０４とＰ型半導体基板３０１との間に直接的な寄生容量は発生しない。対象抵抗３０４及びＮ型ウェル３０２間の寄生容量並びにＮ型ウェル３０２及びＰ型半導体基板３０１間の寄生容量に対する充放電はシールドドライブ回路４０（図１参照）により行われるため、エラーアンプ２０自体の電流能力は低くて済む。

尚、実施例ＥＸ１＿１に係る電源ＩＣ１において、図１０に示す如く、Ｎ型ウェル３０２とＰ型半導体基板３０１との間にＮ型半導体領域３０６が形成されていても良い。Ｎ型半導体領域３０６の不純物濃度は、Ｎ型ウェル３０２の不純物濃度よりも高い又は低い。図１０の構造ではＮ型ウェル３０２とＮ型半導体領域３０６とでシールド領域が形成される。図１０の構造でも、図８（ａ）に構造と同等の作用及び効果（受動素子シールド技術に関わる作用及び効果）が得られる。

［実施例ＥＸ１＿２］
実施例ＥＸ１＿２を説明する。図１１（ａ）は、実施例ＥＸ１＿２に係る電源ＩＣ１の内、受動素子シールド技術に関わる要部の縦断面図である。図１１（ｂ）は、実施例ＥＸ１＿２に係る縦構造において形成される寄生容量及び寄生ダイオードを図１１（ａ）に付加した図である。実施例ＥＸ１＿２に係る電源ＩＣ１はＰ型半導体基板３２１を有し、Ｐ型半導体基板３２１上に、対象抵抗３１に相当する対象抵抗３２４が形成される。Ｐ型半導体基板３２１上には電源ＩＣ１を構成する各素子が形成されているが、対象抵抗３２４以外の素子を図１１（ａ）及び（ｂ）では省略している。符号ＣＴ＿Ｖ、ＣＴ＿Ｓ、ＣＴ＿Ｒ１及びＣＴ＿Ｒ２は、実施例ＥＸ１＿２に係る電源ＩＣ１に設けられたコンタクト電極を表している。

図１１（ａ）を参照し、Ｐ型半導体基板３２１の主面側に（換言すればＰ型半導体基板３２１の上方側に）Ｎ型半導体領域であるＮ型ウェル３２６が形成され、更にＮ型ウェル３２６内にＰ型半導体領域であるＰ型ウェル３２２が形成される。Ｐ型ウェル３２２の上方に酸化膜３２３を介して対象抵抗３２４が形成される。即ち、Ｐ型ウェル３２２と対象抵抗３２４との間に酸化膜３２３が設けられることで、Ｐ型ウェル３２２と対象抵抗３２４とが互いに分離される。酸化膜３２３は選択酸化膜であるＬＯＣＯＳによる酸化膜であって良い。抵抗３２４は例えばポリシリコン抵抗である。

ＸＹ面上において、Ｐ型ウェル３２２の大きさは対象抵抗３２４の大きさよりも大きく、対象抵抗３２４の全体に亘って対象抵抗３２４とＰ型半導体基板３２１との間にＰ型ウェル３２２が介在する。また、ＸＹ面上において、Ｎ型ウェル３２６の大きさはＰ型ウェル３２２の大きさよりも大きく、Ｐ型ウェル３２２の全体に亘ってＰ型ウェル３２２とＰ型半導体基板３２１との間にＮ型ウェル３２６が介在する。Ｐ型ウェル３２２はＮ型ウェル３２６にて取り囲まれており、Ｐ型ウェル３２２とＰ型半導体基板３２１との間は導通していない。

実施例ＥＸ１＿２において、コンタクト電極ＣＴ＿Ｓは酸化膜３２３を貫通するコンタクトホール３２５を介してＰ型ウェル３２２に接続される。コンタクトホール３２５内には、Ｐ型ウェル３２２を構成するＰ型半導体と同じＰ型半導体が存在する。コンタクトホール３２５はＰ型ウェル３２２の一部であると解しても良い。図１も参照し、コンタクト電極ＣＴ＿Ｓは金属配線を通じてシールドノード４３に接続される（図１１（ａ）及び（ｂ）では金属配線を図示せず）。故に、シールドノード４３における電圧がＰ型ウェル３２２に加わる。

実施例ＥＸ１＿２において、コンタクト電極ＣＴ＿Ｒ１は対象抵抗３２４の一端に接続され、コンタクト電極ＣＴ＿Ｒ２は対象抵抗３２４の他端に接続される。図１も参照し、コンタクト電極ＣＴ＿Ｒ１は金属配線にて構成される信号配線ＬＬに接続され（換言すれば該金属配線を介してノードＮＤＡに接続され）、コンタクト電極ＣＴ＿Ｒ２は金属配線を介してコンデンサ３２の一端に接続される（図１１（ａ）及び（ｂ）では金属配線及びコンデンサ３２を図示せず）。

実施例ＥＸ１＿２において、コンタクト電極ＣＴ＿Ｖは酸化膜３２３を貫通するコンタクトホール３２７を介してＮ型ウェル３２６に接続される。コンタクトホール３２７内には、Ｎ型ウェル３２６を構成するＮ型半導体と同じＮ型半導体が存在する。コンタクトホール３２７はＮ型ウェル３２６の一部であると解しても良い。コンタクト電極ＣＴ＿Ｖには金属配線を介して内部電源電圧Ｖｒｅｇが供給される（図１１（ａ）及び（ｂ）では金属配線を図示せず）。故に、内部電源電圧ＶｒｅｇがＮ型ウェル３２６に加わる。

Ｐ型半導体基板３２１はグランドの電位を有し、上述の基準電位部に相当する。即ち例えば、Ｐ型半導体基板３２１の裏面がグランド端子ＧＮＤに接続されることで、Ｐ型半導体基板３２１にグランドの電位が与えられる。Ｐ型ウェル３２２は上述のシールド領域に相当する。即ち、実施例ＥＸ１＿２に係る縦構造では、信号配線ＬＬに接続されて電圧信号Ｖｃｍｐを受ける受動素子（３２４）と、グランドの電位を有する基準電位部（３２１）と、の間にシールド領域（３２２）が設けられている。

図１１（ｂ）に示す如く、実施例ＥＸ１＿２に係る縦構造では、Ｐ型ウェル３２２とＮ型ウェル３２６との間に寄生ダイオードが形成されるが、Ｎ型ウェル３２６に対してＰ型ウェル３２２よりも高い電圧が加わるため、ウェル３２２及び３２６間の絶縁は確保される。同様に、Ｎ型ウェル３２６とＰ型半導体基板３２１の間に寄生ダイオードが形成されるが、Ｎ型ウェル３２６に対してＰ型半導体基板３２１よりも高い電圧が加わるため、Ｎ型ウェル３２６及びＰ型半導体基板３２１間の絶縁は確保される。

対象抵抗３２４とＰ型ウェル３２２との間に寄生容量が形成されると共にＰ型ウェル３２２とＮ型ウェル３２６との間にも寄生容量が形成されるが、対象抵抗３２４とＰ型半導体基板３２１との間に直接的な寄生容量は発生しない。対象抵抗３２４及びＰ型ウェル３２２間の寄生容量並びにＰ型ウェル３２２及びＮ型ウェル３２６間の寄生容量に対する充放電はシールドドライブ回路４０（図１参照）により行われるため、エラーアンプ２０自体の電流能力は低くて済む。Ｎ型ウェル３２６及びＰ型半導体基板３２１間の寄生容量には直流電圧（Ｖｒｅｇ）が加わり、その寄生容量は信号伝送に影響しない。

［実施例ＥＸ１＿３］
実施例ＥＸ１＿３を説明する。図１２は、実施例ＥＸ１＿３の電源ＩＣ１における受動素子シールド技術に関わる要部のイメージ図であって、当該要部を構成する対象抵抗４０４、酸化膜４０３及びＮ型ウェル４０２の配置関係を金属配線と共に示した図である。対象抵抗４０４、酸化膜４０３及びＮ型ウェル４０２は、夫々、実施例ＥＸ１＿１の対象抵抗３０４、酸化膜３０３及びＮ型ウェル３０２に相当する（図８（ａ）等参照）。対象抵抗４０４は複数の抵抗体を直列接続することで構成される。対象抵抗４０４を構成する抵抗体の個数は幾つでも構わないが、ここでは、図１２に示す如く、４つの抵抗体４０４［１］〜４０４［４］を直列接続することで対象抵抗４０４が形成されるものとする。

各抵抗体はＸＹ面に平行な長方形の形状を有する。複数の抵抗体は互いに同じ形状を有していて良い。抵抗体４０４［１］〜４０４［４］の長辺の方向が第１の方向（例えばＹ軸の方向）に平行となるように、第１の方向に直交する第２の方向（例えばＸ軸の方向）に沿って抵抗体４０４［１］〜４０４［４］が並べて配置される。この際、ノードＮＤＡからコンデンサ３２に向けて、抵抗体４０４［１］、４０４［２］、４０４［３］及び４０４［４］が、この順番で並べられ、且つ、この順番で直列接続される。

より具体的には、抵抗体４０４［１］の一端に金属配線４１１が接続される。抵抗体４０４［１］の一端と金属配線４１１との導通を確保するためのコンタクト電極（図１２において不図示）が上述のコンタクト電極ＣＴ＿Ｒ１（図８（ａ）等参照）に相当し、当該コンタクト電極（ＣＴ＿Ｒ１）は信号配線ＬＬの一部を構成する金属配線４１１を介してノードＮＤＡに接続される。抵抗体４０４［１］の他端と抵抗体４０４［２］の一端が金属配線４１２にて接続され、抵抗体４０４［２］の他端と抵抗体４０４［３］の一端が金属配線４１３にて接続され、抵抗体４０４［３］の他端と抵抗体４０４［４］の一端が金属配線４１４にて接続され、抵抗体４０４［４］の他端が金属配線４１５に接続される。抵抗体４０４［４］の他端と金属配線４１５との導通を確保するためのコンタクト電極（図１２において不図示）が上述のコンタクト電極ＣＴ＿Ｒ２（図８（ａ）等参照）に相当し、当該コンタクト電極（ＣＴ＿Ｒ２）は金属配線４１５を介してコンデンサ３２の一端（コンデンサ３２の両端の内、グランドに接続されていない側の端部）に接続される。金属配線４１１〜４１５は上記第２の方向に沿って伸びる金属配線であって良い。金属配線４１１〜４１５及び後述の金属配線４２１を含む任意の金属配線はアルミニウム又はタングステンにより構成される。

対象抵抗４０４の下方に酸化膜４０３が形成され、酸化膜４０３の更に下方にＮ型ウェル４０２が設けられる。

Ｎ型ウェル４０２の所定位置にて金属配線４２１が接続される。その所定位置に設けられた、Ｎ型ウェル４０２及び金属配線４２１間の導通を確保するためのコンタクト電極（図１２において不図示）が、上述のコンタクト電極ＣＴ＿Ｓ（図８（ａ）等参照）に相当する。当該コンタクト電極（ＣＴ＿Ｓ）は金属配線４２１を介してシールドノード４３に接続される。上記所定位置は、ＸＹ面上において抵抗体４０４［１］〜４０４［４］を内包する最小の矩形の外側に位置する。

ＸＹ面上の形状に注目して、対象抵抗４０４、酸化膜４０３及びＮ型ウェル４０２間の位置関係及び大きさ関係を説明する。ＸＹ面上において抵抗体４０４［１］〜４０４［４］を内包する最小の矩形を酸化膜４０３に投影したとき、その矩形は酸化膜４０３の外形よりも小さく、且つ、その矩形の全体は酸化膜４０３の外形に内包される。図１２では、ＸＹ面上における酸化膜４０３の外形形状が矩形となっているが、その外形形状は矩形に限定されず、曲線を含んでいて良い（抵抗体４０４［１］〜４０４［４］及びＮ型ウェル４０２についても同様）。同様に、ＸＹ面上において抵抗体４０４［１］〜４０４［４］を内包する最小の矩形をＮ型ウェル４０２に投影したとき、その矩形はＮ型ウェル４０２の外形よりも小さく、且つ、その矩形の全体はＮ型ウェル４０２の外形に内包される。故に、対象抵抗４０４の全体に亘って対象抵抗４０４とＰ型半導体基板（図８（ａ）等のＰ型半導体基板３０１に相当；図１２では図示せず）との間にＮ型ウェル４０２が介在することになり、対象抵抗４０４及びＰ型半導体基板間の寄生容量の生成が効果的に抑制される。

また、ＸＹ面上における酸化膜４０３の外形をＮ型ウェル４０２に投影したとき、酸化膜４０３の外形はＮ型ウェル４０２の外形よりも小さて良く且つＮ型ウェル４０２の外形に内包されて良い（図１２では、その様子が図示されている）。但し、ＸＹ面上における酸化膜４０３及びＮ型ウェル４０２の大きさ関係は、これに限定されず、ＸＹ面上における酸化膜４０３及びＮ型ウェル４０２の大きさ関係は上述の逆であり得る。

実施例ＥＸ１＿３において上述した事項は、実施例ＥＸ１＿２の構成（図１１（ａ）及び（ｂ））にも適用できる。この場合、上述のＮ型ウェル４０２をＰ型ウェル４０２に読み替えた上で、対象抵抗４０４、酸化膜４０３及びＰ型ウェル４０２は、夫々、実施例ＥＸ１＿２の対象抵抗３２４、酸化膜３２３及びＰ型ウェル３２２に相当すると解せば良い。

［実施例ＥＸ１＿４］
実施例ＥＸ１＿４を説明する。実施例ＥＸ１＿４では、信号配線シールド技術に係る配線のレイアウトについて説明する。図１３は、電源ＩＣ１における、シールドの対象となる信号配線ＬＬａの周辺の概略的な平面図である。信号配線ＬＬａは図６の信号配線ＬＬ１又はＬＬ２に相当する。図１４は、図１３のＢ−Ｂ’線に沿った、信号配線ＬＬａの周辺の断面図である。信号配線ＬＬａが伸びる方向とＢ−Ｂ’線による断面とは互いに直交しているものとする。電源ＩＣ１は５１０及び複数の金属層を備え、半導体部５１０の上方に複数の金属層が配置される。複数の金属層は、半導体部５１０の上方に位置する第１金属層と、第１金属層の更に上方に位置する第２金属層を備える。各金属層の必要な箇所にアルミニウム又はタングステンから成る金属配線が設けられる。

半導体部５１０は、半導体基板、半導体基板上に形成されたシールド領域及び対象抵抗を含む部位である。例えば、図１０の構成に関して言えば、半導体部５１０は、Ｐ型半導体基板３０１と、Ｐ型半導体基板３０１上に形成されたＮ型半導体領域３０６、Ｎ型ウェル３０２、酸化膜３０３及び対象抵抗３０４を含む。図１１の構成に関して言えば、半導体部５１０は、Ｐ型半導体基板３２１と、Ｐ型半導体基板３２１上に形成されたＮ型ウェル３２６、Ｐ型ウェル３２２、酸化膜３２３及び対象抵抗３２４を含む。半導体部５１０は、更に、電源ＩＣ１を構成する素子であって且つＰ型半導体基板３０１上に形成された各素子（例えばエラーアンプ２０、シールドドライブ回路４０及び差動アンプ６０等）を含む。

半導体部５１０における必要な箇所が、コンタクト電極（図１４において不図示）を介し、第１金属層に設けられた対応する金属配線に接続される。第１金属層に設けられた金属配線は、必要な箇所において、第２金属層に設けられた金属配線に対しビアを介して接続される。

信号配線ＬＬａ並びにシールド配線ＳＨＷａ１及びＳＨＷａ２は、第２金属層に設けられた金属配線である。第２金属層において信号配線ＬＬａに隣接してシールド配線ＳＨＷａ１及びＳＨＷａ２が設けられる。即ち、第２金属層において、シールド配線ＳＨＷａ１とシールド配線ＳＨＷａ２との間に信号配線ＬＬａが配置される。第２金属層には、信号配線ＬＬａ並びにシールド配線ＳＨＷａ１及びＳＨＷａ２とは別に、金属配線ＯＷ１〜ＯＷ４を含む多数の金属配線も配置されている。第２金属層において、信号配線ＬＬａ及びシールド配線ＳＨＷａ１間に金属配線ＯＷ１〜ＯＷ４を含む他の金属配線が存在しないようにすると良く、信号配線ＬＬａ及びシールド配線ＳＨＷａ２間に金属配線ＯＷ１〜ＯＷ４を含む他の金属配線が存在しないようにすると良い。

シールド配線ＳＨＷａ３は第１金属層に設けられた金属配線である。シールド配線ＳＨＷａ３は信号配線ＬＬａと半導体部５１０との間に設けられる。即ち、信号配線ＬＬａ及び半導体部５１０間を最短で結ぶ線分上にシールド配線ＳＨＷａ３が位置するよう、シールド配線ＳＨＷａ３が形成される。シールド配線ＳＨＷａ３はビアを介してシールド配線ＳＨＷａ１及びＳＨＷａ２に接続される。シールド配線ＳＨＷａ３は、Ｂ−Ｂ’線に沿った断面上において、シールド配線ＳＨＷａ１及びＳＨＷａ２間の距離以上の長さを有していて良く、信号配線ＬＬａと半導体部５１０との間だけでなく、シールド配線ＳＨＷａ１と半導体部５１０との間にも且つシールド配線ＳＨＷａ２と半導体部５１０との間にもシールド配線ＳＨＷａ３が介在していると良い。即ち例えば、第１金属層内の領域であって、且つ、シールド配線ＳＨＷａ１の直下の位置から信号配線ＬＬａの直下の位置を介してシールド配線ＳＨＷａ２の直下の位置に至るまでの領域５１２に、シールド配線ＳＨＷａ３を設けると良い。領域５１２を含み且つ領域５１２より大きな領域にシールド配線ＳＨＷａ３が設けられていても良い。

第１金属層には、シールド配線ＳＨＷａ３とは別に金属配線ＯＷ５〜ＯＷ８を含む多数の金属配線も配置されている。ここでは、半導体部５１０の上面視において、金属配線ＯＷ１〜ＯＷ４が金属配線ＯＷ５〜ＯＷ８と重なり合っていること想定しているため、図１３上では金属配線ＯＷ５〜ＯＷ８が現れていない。

シールド配線ＳＨＷａ１、ＳＨＷａ２及びＳＨＷａ３はシールドノード４３に接続される。故に、信号配線ＬＬａが図６の信号配線ＬＬ１に相当する場合、シールド配線ＳＨＷａ１、ＳＨＷａ２及びＳＨＷａ３によりシールド配線ＳＨＷ１が構成される。信号配線ＬＬａが図６の信号配線ＬＬ２に相当する場合、シールド配線ＳＨＷａ１、ＳＨＷａ２及びＳＨＷａ３によりシールド配線ＳＨＷ２が構成される。

シールド配線ＳＨＷａ１、ＳＨＷａ２及びＳＨＷａ３は、上述のようにして信号配線ＬＬａに対して併設され、信号配線ＬＬａとグランドの電位を有する基準電位部との間にシールドを形成することで、信号配線ＬＬａ及び基準電位部間の寄生容量の形成を抑制する。基準電位部は半導体部５１０内に含まれ、例えば上述のＰ型半導体基板３０１又は３２１に相当する。信号配線ＬＬａは、実質的に、Ｐ型半導体基板３０１又は３２１に対して且つ周囲の金属配線（ＯＷ１〜ＯＷ８）に対して直接的な寄生容量を持たず、シールド配線ＳＨＷａ１、ＳＨＷａ２及びＳＨＷａ３に対してのみ寄生容量を持つことになる。

通常、信号配線ＬＬａの直下に位置する箇所であって且つ半導体部５１０内の箇所にはトランジスタ等の素子が形成されず、当該箇所にはＰ型半導体基板３０１又は３２１のみが存在することになるが、当該箇所にトランジスタ等の素子が形成されても良い。

信号配線ＬＬａは図６の信号配線ＬＬ１又はＬＬ２に相当すると述べたが、実施例ＥＸ１＿４にて上述した事項は、信号配線ＬＬ１及びＬＬ２の夫々に対して適用されると良い。但し、実施例ＥＸ１＿４にて上述した事項は、信号配線ＬＬ１及びＬＬ２の内、一方の信号配線に対してのみ適用されても良い。

［実施例ＥＸ１＿５］
実施例ＥＸ１＿５を説明する。第１実施形態では、基本的に信号配線シールド技術及び受動素子シールド技術の双方を実施することを想定しているが、信号配線シールド技術及び受動素子シールド技術の内、一方のみを実施するようにしても良い。

＜＜第２実施形態＞＞
本発明の第２実施形態を説明する。第２実施形態及び後述の第３〜第７実施形態は第１実施形態を基礎とする実施形態であり、第２〜第７実施形態において特に述べない事項に関しては、矛盾の無い限り、第１実施形態の記載が第２〜第７実施形態にも適用される。第２実施形態の記載を解釈するにあたり、第１及び第２実施形態間で矛盾する事項については第２実施形態の記載が優先されて良い（後述の第３〜第７実施形態についても同様）。矛盾の無い限り、第１〜第７実施形態の内、任意の複数の実施形態を組み合わせても良い。

電源ＩＣ１において、シールドドライブ回路４０の配置位置、及び、シールドドライブ回路４０と他の回路との接続状態を、以下のように変形しても良い。図１５は、当該変形が適用された電源ＩＣ１の一部回路図であって、第２実施形態に係る電源ＩＣ１の一部回路図である。以下では、主として第１及び第２実施形態間の相違部分に注目して第２実施形態に係る電源ＩＣ１を説明する。

第２実施形態において、エラーアンプ２０と信号配線ＬＬと位相補償部３０との接続関係は第１実施形態と同じである。故に、エラーアンプ２０の出力端子２１が信号配線ＬＬに接続されて、電流信号Ｉａによる電荷が信号配線ＬＬに対して入出力され、エラーアンプ２０及び位相補償部３０の機能により信号配線ＬＬに電圧信号Ｖｃｍｐが現れる。

第２実施形態に係る位相補償部３０及びシールドドライブ回路４０の構成及び動作も第１実施形態のそれらと同じであり、第２実施形態において電圧信号Ｖｃｍｐ及びＶｃｍｐ’間の関係についても第１実施形態と同じである。即ち、第２実施形態においても、トランジスタ４１のゲートと抵抗３１の一端とエラーアンプ２０の出力端子２１とが互いにノードＮＤＡにて接続されることでトランジスタ４１のゲートに電圧信号Ｖｃｍｐが加えられ、且つ、トランジスタ４１のドレインに内部電源電圧Ｖｒｅｇが加えられ、且つ、トランジスタ４１のソースと定電流回路４２とがシールドノード４３にて互いに接続され、且つ、定電流回路４２はシールドノード４３からグランドに向けて定電流（一定の電流値を有する電流）が流れるよう動作する。これにより、シールドノード４３には電圧信号Ｖｃｍｐに応じた電圧信号Ｖｃｍｐ’が加わる。但し、第２実施形態においては、差動アンプ６０の非反転入力端子に対し信号配線ＬＬが直接接続され、故に、差動アンプ６０の非反転入力端子には電圧信号Ｖｃｍｐ’の代わりに電圧信号Ｖｃｍｐが加わる。特に図示しないが、これに伴って、第２実施形態では、軽負荷検出コンパレータ１００の非反転入力端子も信号配線ＬＬに直接接続され、軽負荷検出コンパレータ１００の非反転入力端子に対し電圧信号Ｖｃｍｐ’ の代わりに電圧信号Ｖｃｍｐが加わる。

第２実施形態の構成に対しても、第１実施形態と同様に、信号配線シールド技術及び受動素子シールド技術を適用できる。図１６は、第２実施形態に係る信号配線シールド技術及び受動素子シールド技術の概念図である。上述したように信号配線ＬＬは信号配線ＬＬ１及びＬＬ２を含んで構成されると考えることができるが、第２実施形態では、信号配線ＬＬ１は出力端子２１と差動アンプ６０の非反転入力端子とを接続する配線であると解される。信号配線ＬＬ２については、第１実施形態と同様に、出力端子２１と抵抗３１とを接続する配線である。尚、図１６では、出力端子２１を起点として信号配線ＬＬ１と信号配線ＬＬ２とが互いに完全に分離しているかのように信号配線ＬＬ１及びＬＬ２が示されているが、出力端子２１の近辺において信号配線ＬＬ１と信号配線ＬＬ２は部分的に重複することがある。第２実施形態において、信号配線ＬＬにはクランプ回路１１０及び軽負荷検出コンパレータ１００も接続されることになるが、ここでは、信号配線ＬＬ１の中に出力端子２１及びクランプ回路１１０間の配線並びに出力端子２１及び軽負荷検出コンパレータ１００間の配線が含まれると考える。

信号配線ＬＬとシールド配線とシールドノード４３との間の関係は第１実施形態で述べた通りである。即ち、信号配線ＬＬにシールド配線を併設し、シールドノード４３をシールド配線に接続することでシールド配線の電圧をシールドノード４３での電圧と一致させる。信号配線ＬＬを信号配線ＬＬ１及びＬＬ２に分けて考えた場合には、シールド配線は信号配線ＬＬ１に併設されるシールド配線ＳＨＷ１と信号配線ＬＬ２に併設されるシールド配線ＳＨＷ２とに大別され、シールド配線ＳＨＷ１及びＳＨＷ２が共にシールドノード４３に接続されてシールドノード４３での電圧がシールド配線ＳＨＷ１及びＳＨＷ２に加わる。そして、第１実施形態で述べたように、シールド配線はグランドの電位を有する基準電位部と信号配線ＬＬとの間に配置された導電体であって、シールドドライブ回路４０は、信号配線ＬＬにて伝搬される電圧信号Ｖｃｍｐの電圧が上昇すると、それに連動してシールド配線の電圧も上昇させ、信号配線ＬＬにて伝搬される電圧信号Ｖｃｍｐの電圧が低下すると、それに連動してシールド配線の電圧も低下させるように動作する。

受動素子シールド技術の内容及び実現方法は、第１及び第２実施形態間で何ら変わりは無い。即ち、信号配線ＬＬに接続されて電圧信号Ｖｃｍｐを受ける受動素子（ここでは対象抵抗３１）とグランドの電位を有する基準電位部との間にシールド領域が設けられる。図１６において破線ＳＨＲはシールド領域を概念的に示したものである。そして、シールドドライブ回路４０は、信号配線ＬＬにて伝搬される電圧信号Ｖｃｍｐの電圧が上昇すると、それに連動してシールド領域の電圧も上昇させ、信号配線ＬＬにて伝搬される電圧信号Ｖｃｍｐの電圧が低下すると、それに連動してシールド領域の電圧も低下させるように動作する。

第２実施形態の構成においても第１実施形態の構成と類似の作用及び効果が得られる。但し、第２実施形態の構成においては、差動アンプ６０の入力端子間の寄生容量（図５の寄生容量Ｃｂに相当）の充放電や差動アンプ６０内の初段回路に付加される寄生容量（特に図示せず）の充放電をエラーアンプ２０が担う必要があり、その分だけ、エラーアンプ２０の電流能力を高める必要がある、又は、電圧信号Ｖｃｍｐに鈍りが生じる可能性がある。故に、第２実施形態の構成よりも第１実施形態の構成の方が好ましい。

ここで、第１実施形態に係る図１の回路構成と、第２実施形態に係る図１５の回路構成とを比較する。電源ＩＣ１は、電圧信号Ｖｃｍｐに応じて動作すべき後段回路を備えており、当該後段回路には少なくとも差動アンプ６０が含まれる。図１の構成においては、エラーアンプ２０と後段回路との間にシールドドライブ回路４０が挿入されており、電圧信号Ｖｃｍｐそのものの代わりに、電圧信号Ｖｃｍｐ’が電圧信号Ｖｃｍｐに応じた信号として後段回路（詳細には差動アンプ６０の非反転入力端子）に供給されている。これに対し、図１５の構成においては、エラーアンプ２０の出力端子２１から伸びる信号配線ＬＬの一端が後段回路（詳細には差動アンプ６０の非反転入力端子）に接続されることで、電圧信号Ｖｃｍｐそのものが後段回路（詳細には差動アンプ６０の非反転入力端子）に供給されている。

＜＜第３実施形態＞＞
本発明の第３実施形態を説明する。図１７に電源ＩＣ１におけるレイアウトの例を示す。第３実施形態におけるレイアウトは、上述の第１及び第２実施形態の何れに対しても適用可能であり、矛盾無き限り、後述の他の実施形態にも適用可能である。図１７には、半導体基板上に電源ＩＣ１を構成する各素子が集積化された半導体チップＣＰ１の概略平面図が示されている。電源ＩＣ１における半導体集積回路が半導体チップＣＰ１に実装されている。説明の具体化ため、半導体チップＣＰ１が長方形（正方形を含む）の外形形状を有していることを想定した上で、Ｘ軸及びＹ軸が半導体チップＣＰ１の中心にて互いに直交するものとし、半導体チップＣＰ１の中心に原点Ｏをとる。但し、半導体チップＣＰ１の外形形状は長方形に限定されない、

ＸＹ面上における半導体チップＣＰ１の構成を説明する。半導体チップＣＰ１の外形形状としての長方形は、互いに対向する辺５０１及び５０２と、互いに対向する辺５０３及び５０４と、を有する。辺５０１及び５０２はＹ軸に平行であって、辺５０１はＸ軸の正側に位置し、辺５０２はＸ軸の負側に位置する。辺５０３及び５０４はＸ軸に平行であって、辺５０３はＹ軸の正側に位置し、辺５０４はＹ軸の負側に位置する。

半導体チップＣＰ１において、Ｙ軸の負側の領域に領域５１１〜５１４が設けられる。領域５１１はハイサイドトランジスタ１０Ｈが形成されるハイサイドトランジスタ領域であり、領域５１２はローサイドトランジスタ１０Ｌが形成されるローサイドトランジスタ領域である。領域５１３はハイサイドドライバ（図３ではＮＡＮＤ回路９１に相当）が形成されるハイサイドドライバ領域であり、領域５１４はローサイドドライバ（図３ではＡＮＤ回路９２に相当）が形成されるはローサイドドライバ領域である。辺５０２から辺５０１に向けて、領域５１３、５１１、５１２、５１４の順に配置される。図１７の半導体チップＣＰ１では領域５１２の方が領域５１１よりも大きくなっているが、領域５１１の方が領域５１２よりも大きくても良いし、領域５１１及び５１２の大きさは互いに同じであっても良い。また、領域５１１及び５１２はＹ軸の負側と正側の領域に跨って形成されていても良い（領域５１３及び５１４についても同様）。

半導体チップＣＰ１において、Ｙ軸の正側の領域に領域５２１〜５２５が設けられる。領域５２１にはエラーアンプ２０及びシールドドライブ回路４０が形成される。領域５２１において更にクランプ回路１１０が形成されていても良い。領域５２２には差動アンプ６０が形成される。領域５２３には位相補償部３０が形成される。領域５２４には、エラーアンプ２０及び対象抵抗３１間を接続するための信号配線ＬＬ２が設けられる。領域５２５に設けられる配線は第１及び第２実施形態間で異なる。即ち、第１実施形態の構成（図１参照）においては、領域５２５に対しシールドノード４３と差動アンプ６０の非反転入力端子とを接続する配線が設けられ、第２実施形態の構成（図１５及び図１６参照）においては、領域５２５に対しエラーアンプ２０の出力端子２１と差動アンプ６０の非反転入力端子とを接続する配線（即ち第２実施形態での信号配線ＬＬ１）が設けられる。

Ｘ軸方向においては辺５０２から辺５０１に向かう向きに沿って且つＹ軸方向においては辺５０４から辺５０３に向かう向きに沿って、領域５２２、５２５、５２１、５２４、５２３が、この順番で並んでいる。

ＸＹ面上における領域５２１〜５２３の位置関係は上述したものに限定されない。即ち、ＸＹ面上において、上述の如く領域５２２及び５２３間に領域５２１が設けられていても良いが、これに代えて領域５２１及び５２３間に領域５２２を設けるようにしても良いし、領域５２１及び５２２間に領域５２３を設けるようにしても良い。何れの場合であっても、ＸＹ面に平行な一つの直線上に領域５２１〜５２３が配置されていて良い。

＜＜第４実施形態＞＞
本発明の第４実施形態を説明する。第４実施形態では対象抵抗の縦構造に関わる変形例を説明する。図１８（ａ）は、第４実施形態に係る電源ＩＣ１の内、受動素子シールド技術に関わる要部の縦断面図である。図１８（ｂ）は、第４実施形態に係る縦構造において形成される寄生容量及び寄生ダイオードを図１８（ａ）に付加した図である。第４実施形態に係る電源ＩＣ１はＰ型半導体基板３４１を有し、Ｐ型半導体基板３４１上に、対象抵抗３１に相当する対象抵抗３４４が形成される。Ｐ型半導体基板３４１上には電源ＩＣ１を構成する各素子が形成されているが、対象抵抗３４４以外の素子を図１８（ａ）及び（ｂ）では省略している。符号ＣＴ＿Ｓ、ＣＴ＿Ｒ１及びＣＴ＿Ｒ２は、第４実施形態に係る電源ＩＣ１に設けられたコンタクト電極を表している。

図１８（ａ）を参照し、Ｐ型半導体基板３４１の主面側に（換言すればＰ型半導体基板３４１の上方側に）Ｎ型半導体領域であるＮ型ウェル３４２が形成される。但し、ここでは、Ｎ型ウェル３４２とＰ型半導体基板３４１との間にＮ型半導体領域３４６が形成されている。Ｎ型半導体領域３４６の不純物濃度は、Ｎ型ウェル３４２の不純物濃度よりも高い又は低い。Ｎ型半導体領域３４６は省略されることもある。

Ｎ型ウェル３４２の形成後、Ｎ型ウェル３４２の形成領域の一部に対し上方から所定の不純物を打ち込むことでＮ型ウェル３４２の上側一部領域をＰ型半導体領域とする。このＰ型半導体領域が対象抵抗３４４となる。一般的なバイポーラトランジスタのベース領域を形成する半導体と同じ種類の半導体にて対象抵抗３４４を作成することができる。対象抵抗３４４の上側を除き、対象抵抗３４４の全方位において対象抵抗３４４はＮ型ウェル３４２に取り囲まれる。Ｎ型ウェル３４２の上部において、Ｎ型ウェル３４２を取り囲む位置に酸化膜３４３が設けられることでＮ型ウェル３４２が他の素子と分離される。酸化膜３４３は選択酸化膜であるＬＯＣＯＳによる酸化膜であって良い。

第４実施形態において、コンタクト電極ＣＴ＿Ｓは、Ｐ型半導体領域としての対象抵抗３４４の外側の位置であって且つＮ型ウェル３４２の上部にてＮ型ウェル３４２が露出している位置に設けられ、これによってＮ型ウェル３４２に接続される。コンタクト電極ＣＴ＿Ｓには金属配線を通じてシールド電圧が印加され、故にシールド電圧がＮ型ウェル３４２に加わる（シールド電圧については後述）。

第４実施形態において、コンタクト電極ＣＴ＿Ｒ１は対象抵抗３４４の一端に接続され、コンタクト電極ＣＴ＿Ｒ２は対象抵抗３４４の他端に接続される。図１又は図１５も参照し、コンタクト電極ＣＴ＿Ｒ１は金属配線にて構成される信号配線ＬＬに接続され（換言すれば該金属配線を介してノードＮＤＡに接続され）、コンタクト電極ＣＴ＿Ｒ２は金属配線を介してコンデンサ３２の一端に接続される（図１８（ａ）及び（ｂ）では金属配線及びコンデンサ３２を図示せず）。

Ｐ型半導体基板３４１はグランドの電位を有し、上述の基準電位部に相当する。即ち例えば、Ｐ型半導体基板３４１の裏面がグランド端子ＧＮＤに接続されることで、Ｐ型半導体基板３４１にグランドの電位が与えられる。Ｎ型ウェル３４２は上述のシールド領域に相当する。即ち、第４実施形態に係る縦構造では、信号配線ＬＬに接続されて電圧信号Ｖｃｍｐを受ける受動素子（３４４）と、グランドの電位を有する基準電位部（３４１）と、の間にシールド領域（３４２）が設けられている。

図１８（ｂ）に示す如く、第４実施形態に係る縦構造では、Ｐ型半導体領域としての対象抵抗３４４とＮ型ウェル３４２との間に寄生ダイオードが形成される。対象抵抗３４４及びＮ型ウェル３４２間の寄生ダイオードに電流が流れないよう、第４実施形態では、シールド電圧がノードＮＤＡの電圧以上の電圧とされる。第４実施形態におけるシールド電圧は、ノードＮＤＡの電圧以上の電圧でありながら、第１又は第２実施形態のシールドノード４３の電圧と同様の挙動を示す。

故に、第４実施形態においてシールドドライブ回路４０は以下の機能を持つように変形される。即ち、第４実施形態に係るシールドドライブ回路４０は、電圧信号Ｖｃｍｐに応じた電圧であって且つノードＮＤＡの電圧（即ち電圧信号Ｖｃｍｐの電圧）以上のシールド電圧を生成する機能を有し、この際、信号配線ＬＬにて伝搬される電圧信号Ｖｃｍｐの電圧が上昇すると、それに連動してシールド電圧も上昇させ、信号配線ＬＬにて伝搬される電圧信号Ｖｃｍｐの電圧が低下すると、それに連動してシールド電圧も低下させる。第１実施形態と第４実施形態を組み合わせる場合にあっては、図１の構成に対し、シールド電圧を生成する機能をシールドドライブ回路４０に追加して良い。そして、このように生成されたシールド電圧をＮ型ウェル３４２として構成されたシールド領域に供給し、更にシールド配線に供給すると良い。尚、Ｎ型ウェル３４２及びＮ型半導体領域３４６とＰ型半導体基板３４１との間に寄生ダイオードが形成されるが、シールド電圧がグランドの電位を下回ることは無いため、当該寄生ダイオードを通じた電流は流れない。

対象抵抗３４４とＮ型ウェル３４２との間に寄生容量が形成されると共にＮ型ウェル３４２及びＮ型半導体領域３４６とＰ型半導体基板３４１との間にも寄生容量が形成されるが、対象抵抗３４４とＰ型半導体基板３４１との間に直接的な寄生容量は発生しない。対象抵抗３４４とＮ型ウェル３４２との間の寄生容量、並びに、Ｎ型ウェル３４２及びＮ型半導体領域３４６とＰ型半導体基板３４１との間の寄生容量に対する充放電はシールドドライブ回路４０により行われるため、エラーアンプ２０自体の電流能力は低くて済む。

尚、第４実施形態に係る構造を実施例ＥＸ１＿４（図１３及び図１４）に適用する場合、図１４の半導体部５１０は、Ｐ型半導体基板３４１と、Ｐ型半導体基板３４１上に形成されたＮ型半導体領域３４６、Ｎ型ウェル３４２、酸化膜３４３及び対象抵抗３４４を含むと解される。

第１実施形態で示したようにポリシリコンにて対象抵抗を形成した場合、対象抵抗は負の温度係数を有する。これに対し、第４実施形態の如く対象抵抗を形成した場合、対象抵抗は正の温度係数を有することになる。必要な温度特性などに応じて何れかの形成方法を採用できる。

＜＜第５実施形態＞＞
本発明の第５実施形態を説明する。上述の各実施形態に示された電源ＩＣ１を含むスイッチング電源装置ＳＰＳを、任意の装置に搭載することができ、任意の負荷に対する電源装置として利用できる。図１９に、自動車等の車両ＣＣに電源装置６００を搭載する構成例を示す。車両ＣＣには、所定の直流電圧を出力可能なバッテリＢＡＴが搭載されている。バッテリＢＡＴの出力電力を用いて、車両ＣＣのエンジン（不図示）の始動が行われると共に車両ＣＣに搭載された様々な電装品（ヘッドライト等）が駆動される。

電源装置６００として、上述の何れかの実施形態に記載された電源ＩＣ１を含むスイッチング電源装置ＳＰＳを用いることができる。電源装置６００に対する入力電圧（図１の電圧Ｖｉｎに相当）は、バッテリＢＡＴの出力電圧そのものであっても良いし、バッテリＢＡＴの出力電圧に基づいて生成された他の直流電圧であっても良い。電源装置６００の出力電圧（図１の電圧Ｖｏｕｔに相当）を、車両ＣＣに搭載される様々な負荷（例えば、エアーコンディショナ、ナビゲーション装置、表示機器、他の電源回路）に対して供給することができる。

＜＜第６実施形態＞＞
本発明の第６実施形態を説明する。電圧入力及び電流出力のアンプ（即ちトランスコンダクタンスアンプ）に対して本発明を適用する構成例を上述したが、本発明は電圧入力及び電圧出力のアンプに対しても適用できる。

図２０に、電圧入力及び電圧出力のアンプに対して本発明が適用された装置の例として、半導体装置１０００を示す。図２０は半導体装置１０００に含まれる回路の一部回路図である。半導体装置１０００は、スイッチング電源装置等を構成するための回路を含んでいて良い。半導体装置１０００は、電圧信号Ｖｓｉを入力信号として受け、電圧信号Ｖｓｉに応じた電圧信号Ｖｓｏを出力信号として出力するアンプ１０２０と、アンプ１０２０の出力側の電圧を入力側に帰還するためのフィードバック回路１０３０と、シールドドライブ回路１０４０と、後段回路１０６０と、を備える。フィードバック回路１０３０はコンデンサ１０３１及び抵抗１０３２を備える。シールドドライブ回路１０４０は、Ｎチャネル型のＭＯＳＦＥＴとして構成されたトランジスタ１０４１と、トランジスタ１０４１に直列接続された定電流回路１０４２と、を備える。

アンプ１０２０は、非反転入力端子、反転入力端子及び出力端子を備える演算増幅器であって、非反転入力端子の電圧を基準にして反転入力端子に対し電圧信号Ｖｓｉが加わる。アンプ１０２０の出力端子は信号配線ＪＪに接続されて信号配線ＪＪを通じてコンデンサ１０３１の一端に接続され、コンデンサ１０３１の他端は抵抗１０３２を介してアンプ１０２０の反転入力端子に接続される。そうすると、信号配線ＪＪには、アンプ１０２０の出力信号に基づく信号であって、電圧信号Ｖｓｉに応じた電圧信号Ｖｓｏが生じる。電圧信号Ｖｓｏはグランドから見た電位を有する信号である。アンプ１０２０は電源電圧ＶＤＤを正側の電源電圧として且つグランドを負側の電源電圧として駆動するため、電圧信号Ｖｓｏは０Ｖ以上且つ電源電圧ＶＤＤ以下の範囲内の電圧値を持つ。

一方、アンプ１０２０の出力端子は信号配線ＪＪを通じてトランジスタ１０４１のゲートにも接続される。トランジスタ１０４１のゲートと、コンデンサ１０３１の一端と、アンプ１０２０の出力端子とが互いに接続されるノードを、特にノードＮＤＢと称する。トランジスタ４１のドレインに正の直流の電源電圧ＶＤＤが加えられ、トランジスタ１０４１のソースとグランドとの間に定電流回路１０４２が設けられる。また、トランジスタ１０４１のソースと定電流回路１０４２とが接続されるノードを、シールドノード１０４３と称する。定電流回路１０４２はシールドノード１０４３からグランドに向けて定電流（一定の電流値を有する電流）が流れるよう動作する。シールドノード１０４３には電圧信号Ｖｓｏに応じた電圧信号Ｖｓｏ’が加わる。電圧信号Ｖｓｏ’での電圧は、電圧信号Ｖｓｏでの電圧より、トランジスタ１０４１のゲート−ソース間電圧だけ低い電圧となる。故に、信号Ｖｓｏの電圧の上昇に連動して信号Ｖｓｏ’の電圧も上昇し、信号Ｖｓｏの電圧の低下に連動して信号Ｖｓｏ’の電圧も低下する。トランジスタ１０４１のゲート−ソース間電圧は実質的に一定であるとみなすことができる。

後段回路１０６０は電圧信号Ｖｓｏに応じて動作すべき任意の回路である。電圧信号Ｖｓｏ’は電圧信号Ｖｓｏに連動して変化する電圧信号であるため、後段回路１０６０は電圧信号Ｖｓｏ’に基づいて所望の動作を実現できる。

信号配線ＪＪは電圧信号Ｖｓｏを伝搬する配線として機能する。この信号配線ＪＪに対し、上述の信号配線シールド技術を適用することができる。また、コンデンサ１０３１は信号配線ＪＪに接続されて電圧信号Ｖｓｏを受ける受動素子として機能する。このコンデンサ１０３１に対し、上述の受動素子シールド技術を適用することができる。信号配線シールド技術及び受動素子シールド技術によりもたらされる効果は上述した通りである。

図２１は、第６実施形態に係る信号配線シールド技術及び受動素子シールド技術の概念図である。

信号配線シールド技術では、信号配線ＪＪにシールド配線を併設し、シールドノード１０４３をシールド配線に接続することでシールド配線の電圧をシールドノード１０４３での電圧と一致させる。シールド配線は、グランドの電位を有する基準電位部と信号配線ＪＪとの間に配置された導電体である。シールド配線としての導電体は、基本的には金属配線であって良いが、金属に分類されない導電性材料にてシールド配線が構成されても良い。シールド配線の設置により、信号配線ＪＪとグランド（基準電位部）との間の寄生容量の形成が抑制される。即ち、シールド配線が設けられることで、信号配線ＪＪとグランド（基準電位部）との間に直接的な寄生容量は発生しなくなる、或いは、シールド配線が設けらない構成との比較において信号配線ＪＪ及びグランド間の寄生容量が小さくなる。

そして、シールドノード１０４３がシールド配線に接続されるのでシールド配線には電圧信号Ｖｓｏに連動する電圧信号Ｖｓｏ’の電圧が加わる。即ち、シールドドライブ回路１０４０は、信号配線ＪＪにて伝搬される電圧信号Ｖｓｏの電圧が上昇すると、それに連動してシールド配線の電圧も上昇させ、信号配線ＪＪにて伝搬される電圧信号Ｖｓｏの電圧が低下すると、それに連動してシールド配線の電圧も低下させるように動作する。

より具体的には、電圧信号Ｖｓｏが或る電圧値を有している状態を基準にして、アンプ１０２０が電圧信号Ｖｓｏを上昇方向に変化させるとき、電圧信号Ｖｓｏ’も上昇することになるが、電圧信号Ｖｓｏ’の上昇はシールドノード１０４３からシールド配線に向けた電荷（正の電荷）の供給を伴う。このときの電荷はトランジスタ１０４１のソースからシールドノード１０４３を通じてシールド配線に供給され、シールド配線とグランドとの間の寄生容量（図２１では寄生容量１２１０）の充電に供される。

逆に、電圧信号Ｖｓｏが或る電圧値を有している状態を基準にして、アンプ１０２０が電圧信号Ｖｓｏを低下方向に変化させるとき、電圧信号Ｖｓｏ’も低下することになるが、電圧信号Ｖｓｏ’の低下はシールド配線からシールドノード１０４３に向けた電荷（正の電荷）の引き抜きを伴う。このときの電荷はシールド配線からシールドノード１０４３を通じ定電流回路１０４２へと流れ、シールド配線とグランドとの間の寄生容量（図２１では寄生容量１２１０）の放電に供される。

尚、電圧信号Ｖｓｏの電圧が０Ｖ近辺にまで低下している状況にあってはトランジスタ１０４１がオフとなってトランジスタ１０４１を通じた電流の流れが生じなくなるが、半導体装置１０００の通常動作時において、そのような状況は発生しないものとし、ここでは当該状況の存在を無視する。

受動素子シールド技術では、信号配線ＪＪに接続されて電圧信号Ｖｓｏを受ける受動素子と、グランドの電位を有する基準電位部と、の間にシールド領域が設けられ、シールドドライブ回路１０４０により電圧信号Ｖｓｏに応じてシールド領域の電圧が制御される。第６実施形態において、信号配線ＪＪに接続されて電圧信号Ｖｓｏを受ける受動素子はコンデンサ１０３１である。

シールド領域は、半導体装置１０００を構成する半導体基板内に形成された領域である。シールド領域の設置により、上記受動素子とグランド（基準電位部）との間の寄生容量の形成が抑制される。即ち、シールド領域が設けられることで、上記受動素子とグランド（基準電位部）との間に直接的な寄生容量は発生しなくなる、或いは、シールド領域が設けらない構成との比較において受動素子及びグランド間の寄生容量が小さくなる。

そして、シールドノード１０４３がシールド領域に接続されてシールド領域には電圧信号Ｖｓｏに連動する電圧信号Ｖｓｏ’の電圧が加わる。即ち、シールドドライブ回路１０４０は、信号配線ＪＪにて伝搬される電圧信号Ｖｓｏの電圧が上昇すると、それに連動してシールド領域の電圧も上昇させ、信号配線ＪＪにて伝搬される電圧信号Ｖｓｏの電圧が低下すると、それに連動してシールド領域の電圧も低下させるように動作する。

より具体的には、電圧信号Ｖｓｏが或る電圧値を有している状態を基準にして、アンプ１０２０が電圧信号Ｖｓｏを上昇方向に変化させるとき、電圧信号Ｖｓｏ’も上昇することになるが、電圧信号Ｖｓｏ’の上昇はシールドノード１０４３からシールド領域に向けた電荷（正の電荷）の供給を伴う。このときの電荷はトランジスタ１０４１のソースからシールドノード１０４３を通じてシールド領域に供給され、シールド領域とグランドとの間の寄生容量（図２１では寄生容量１２２０）の充電に供される。

逆に、電圧信号Ｖｓｏが或る電圧値を有している状態を基準にして、アンプ１０２０が電圧信号Ｖｓｏを低下方向に変化させるとき、電圧信号Ｖｓｏ’も低下することになるが、電圧信号Ｖｓｏ’の低下はシールド領域からシールドノード１０４３に向けた電荷（正の電荷）の引き抜きを伴う。このときの電荷はシールド領域からシールドノード１０４３を通じ定電流回路１０４２へと流れ、シールド領域とグランドとの間の寄生容量（図２１では寄生容量１２２０）の放電に供される。

図２２（ａ）は、第６実施形態に係る半導体装置１０００の内、受動素子シールド技術に関わる要部の縦断面図である。図２２（ｂ）は、第６実施形態に係る縦構造において形成される寄生容量及び寄生ダイオードを図２２（ａ）に付加した図である。第６実施形態に係る半導体装置１０００はＰ型半導体基板１３０１を有し、Ｐ型半導体基板１３０１上にコンデンサ１０３１に相当するコンデンサＣＡＰが形成される。Ｐ型半導体基板１３０１上には半導体装置１０００を構成する各素子が形成されているが、コンデンサＣＡＰ以外の素子を図２２（ａ）及び（ｂ）では省略している。符号ＣＴ＿Ｓ、ＣＴ＿Ｃ１及びＣＴ＿Ｃ２は、第６実施形態に係る半導体装置１０００に設けられたコンタクト電極を表している。

図２２（ａ）を参照し、Ｐ型半導体基板１３０１の主面側に（換言すればＰ型半導体基板１３０１の上方側に）Ｎ型半導体領域であるＮ型ウェル１３０２が形成される。Ｎ型ウェル１３０２とＰ型半導体基板１３０１との間に、Ｎ型ウェル１３０２の不純物濃度よりも高い又は低い不純物濃度を有するＮ型半導体領域が形成されていても良い。Ｎ型ウェル１３０２の上方に酸化膜１３０３を介して導電体１３０４が形成される。導電体１３０４の上方に酸化膜１３０５を介して導電体１３０６が形成される。導電体１３０４及び１３０６は、ポリシリコン、低抵抗の半導体又は金属により構成される。酸化膜１３０３及び１３０５はＬＯＣＯＳによる酸化膜であって良い。導電体１３０４、酸化膜１３０５及び導電体１３０６によりコンデンサＣＡＰが形成される。コンデンサＣＡＰとＮ型ウェル１３０２は酸化膜１３０３により分離される。

Ｐ型半導体基板１３０１の主面及び裏面に平行なＸＹ面上において、Ｎ型ウェル１３０２の大きさはコンデンサＣＡＰの大きさ（即ち導電体１３０４、酸化膜１３０５及び導電体１３０６の夫々の大きさ）よりも大きく、コンデンサＣＡＰの全体に亘ってコンデンサＣＡＰとＰ型半導体基板１３０１との間にＮ型ウェル１３０２が介在する。

第６実施形態において、コンタクト電極ＣＴ＿Ｓは酸化膜１３０３を貫通するコンタクトホール１３０７を介してＮ型ウェル１３０２に接続される。コンタクトホール１３０７内には、Ｎ型ウェル１３０２を構成するＮ型半導体と同じＮ型半導体が存在する。コンタクトホール１３０７はＮ型ウェル１３０２の一部であると解しても良い。図２０も参照し、第６実施形態におけるコンタクト電極ＣＴ＿Ｓは金属配線を通じてシールドノード１０４３に接続される（図２２（ａ）及び（ｂ）では金属配線を図示せず）。故に、シールドノード１０４３における電圧がＮ型ウェル１３０２に加わる。

第６実施形態において、コンタクト電極ＣＴ＿Ｃ１はコンデンサＣＡＰの一端に相当する導電体１３０４に接続され、コンタクト電極ＣＴ＿Ｃ２はコンデンサＣＡＰの他端に相当する導電体１３０６に接続される。図２０も参照し、コンタクト電極ＣＴ＿Ｃ１は金属配線にて構成される信号配線ＪＪに接続され（換言すれば該金属配線を介してノードＮＤＢに接続され）、コンタクト電極ＣＴ＿Ｃ２は金属配線を介して抵抗１０３２の一端に接続される（図２２（ａ）及び（ｂ）では金属配線及び抵抗１０３２を図示せず）。

Ｐ型半導体基板１３０１はグランドの電位を有し、上述の基準電位部に相当する。即ち例えば、Ｐ型半導体基板１３０１の裏面がグランド端子ＧＮＤに接続されることで、Ｐ型半導体基板１３０１にグランドの電位が与えられる。Ｎ型ウェル１３０２は上述のシールド領域に相当する。即ち、第６実施形態に係る縦構造では、信号配線ＪＪに接続されて電圧信号Ｖｓｏを受ける受動素子（ＣＡＰ、１０３１）と、グランドの電位を有する基準電位部（１３０１）と、の間にシールド領域（１３０２）が設けられている。

図２２（ｂ）に示す如く、Ｎ型ウェル１３０２とＰ型半導体基板１３０１との間に寄生ダイオードが形成されるが、Ｎ型ウェル１３０２にはコンタクト電極ＣＴ＿Ｓを通じてシールドノード１０４３（図２１参照）の電圧が加わり、シールドノード１０４３の電圧がグランドの電位を下回ることは無いため当該寄生ダイオードに電流は流れない。

導電体１３０４とＮ型ウェル１３０２との間に寄生容量が形成されると共にＮ型ウェル１３０２とＰ型半導体基板１３０１との間にも寄生容量が形成されるが、導電体１３０４とＰ型半導体基板１３０１との間に直接的な寄生容量は発生しない。導電体１３０４及びＮ型ウェル１３０２間の寄生容量並びにＮ型ウェル１３０２及びＰ型半導体基板１３０１間の寄生容量に対する充放電はシールドドライブ回路１０４０により行われる。

アンプ１０２０が通常の電流能力を有しておれば、シールドドライブ回路１０４０及びＮ型ウェル１３０２（シールド領域）を設けずに、コンデンサＣＡＰ及びＰ型半導体基板１３０１間の寄生容量の充放電をアンプ１０２０に任せれば足る。但し、アンプ１０２０の電流能力を極力抑えたいケースにおいては、上述の如くシールドドライブ回路１０４０及びＮ型ウェル１３０２（シールド領域）を設けることが有益となる。

尚、第６実施形態において、コンデンサ１０３１と抵抗１０３２との位置関係を逆にしても良い。この場合、図２０において、アンプ１０２０の出力端子が信号配線ＪＪを通じて抵抗１０３２の一端に接続され、抵抗１０３２の他端がコンデンサ１０３１を介してアンプ１０２０の反転入力端子に接続されることになる。そしてこの場合には、抵抗１０３２に対して受動素子シールド技術を適用すれば良い。

＜＜第７実施形態＞＞
本発明の第７実施形態を説明する。第７実施形態では、第１〜第６実施形態に対する幾つかの変形技術等を説明する。

電源ＩＣ１を用いてスイッチング電源装置ＳＰＳを構成する方法を上述したが、複数のディスクリート部品を用いて電源ＩＣ１内の回路と同等の回路を構成するようにしても良い。電源ＩＣ１内に含まれるものとして上述した任意の幾つかの素子（例えばトランジスタ１０Ｈ及び１０Ｌ）は、電源ＩＣ１外に設けられて電源ＩＣ１に対し外付け接続されても良い。逆に、電源ＩＣ１外に設けられるものとして上述した任意の幾つかの素子を、電源ＩＣ１内に設けるようにしても良い。

電源ＩＣ１は、入力電圧Ｖｉｎをスイッチングする出力段回路１０と、当該スイッチングにより生成された出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂに基づき出力段回路１０を制御する制御回路とを備えた、スイッチング電源装置ＳＰＳ用の半導体集積回路を形成している（換言すれば前記半導体集積回路を含んでいる）。電源ＩＣ１において、制御回路は、エラーアンプ２０、位相補償部３０、シールドドライブ回路４０、電流検出部５０、差動アンプ６０、オシレータ７０、ＰＷＭコンパレータ８０、ゲートドライバ９０、軽負荷検出コンパレータ１００、クランプ回路１１０及びタイミング制御部１２０を含んでいる、と考えることができる。

図１等を参照し、同期整流方式の降圧型スイッチング電源装置に本発明を適用した構成を例に挙げたが、本発明の適用対象はこれに限定されるものではなく、非同期整流方式のスイッチング電源装置に本発明を適用しても構わないし（即ちトランジスタ１０Ｌをダイオードに置換する構成が採用されても良いし）、昇圧型や昇降圧型のスイッチング電源装置に本発明を適用しても構わない。

任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係を逆にしても良い。

上述の主旨を損なわない形で、幾つかのＦＥＴの型をＮチャネル型及びＰチャネル型間で入れ替える変形も可能である。また、上述の縦構造の説明にて示された半導体の型をＮ型及びＰ型間で入れ替える変形も可能である。

上述の主旨を損なわない形で、上述の各トランジスタを任意の種類のトランジスタとすることが可能である。例えば、ＭＯＳＦＥＴとして上述されたトランジスタを、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。

グランドの電位を有する基準電位部は半導体基板のみに限定されず、半導体基板以外の部分もグランドの電位を有している限り、基準電位部に含まれることもある。

＜＜発明の考察＞＞
上述の各実施形態にて具体化された本発明について考察する。

本発明の一側面に係る半導体装置Ｗ_Ａは（図１、図４、図６等参照）、出力端子（例えば２１）を有し、供給される入力信号に応じた信号（例えばＩａ）を前記出力端子から出力するアンプ（例えば２０）と、前記出力端子に接続されて前記アンプの出力信号に基づく対象電圧信号（例えばＶｃｍｐ）を伝搬する信号配線（例えばＬＬ）と、前記信号配線に併設されるシールド配線（例えばＳＨＷ１、ＳＨＷ２）と、前記対象電圧信号に基づき前記シールド配線の電圧（例えばＶｃｍｐ’）を制御するシールドドライブ回路（例えば４０）と、を備えたことを特徴とする。

例えば、半導体装置Ｗ_Ａにおいて、前記シールドドライブ回路は、前記対象電圧信号での電圧の上昇、低下に応答して、前記シールド配線の電圧を、夫々、上昇、低下させると良い。

より具体的には例えば、半導体装置Ｗ_Ａにおいて、前記シールドドライブ回路は、前記対象電圧信号を受けるゲートを有したトランジスタ（例えば４１）と、前記トランジスタに直列接続された定電流回路（例えば４２）と、を備え、前記トランジスタ及び前記定電流回路間の接続ノード（例えば４３）と前記シールド配線との間において前記対象電圧信号に応じた電荷の入出力を行うことで前記シールド配線の電圧を制御すると良い。

本発明の他の一側面に係る半導体装置Ｗ_Ｂは（図１、図４、図６等参照）、出力端子（例えば２１）を有し、供給される入力信号に応じた信号（例えばＩａ）を前記出力端子から出力するアンプ（例えば２０）と、前記出力端子に接続されて前記アンプの出力信号に基づく対象電圧信号（例えばＶｃｍｐ）を伝搬する信号配線（例えばＬＬ）と、前記信号配線に接続されて前記対象電圧信号を受ける受動素子（例えば対象抵抗３１）と、シールドドライブ回路（例えば４０）と、を備え、前記対象電圧信号は所定の基準電位（グランド）から見た電圧を有する信号として生成され、前記基準電位を有する基準電位部（例えば図８（ａ）ではＰ型半導体基板３０１）と前記受動素子（例えば図８（ａ）では対象抵抗３０４）との間にシールド領域（例えば図８（ａ）ではＮ型ウェル３０２）が形成され、前記シールドドライブ回路は、前記対象電圧信号に基づき前記シールド領域の電圧を制御することを特徴とする。

例えば、半導体装置Ｗ_Ｂにおいて、 前記シールドドライブ回路は、前記対象電圧信号での電圧の上昇、低下に応答して、前記シールド領域の電圧を、夫々、上昇、低下させると良い。

より具体的には例えば、半導体装置Ｗ_Ｂにおいて、前記シールドドライブ回路は、前記対象電圧信号を受けるゲートを有したトランジスタと、前記トランジスタに直列接続された定電流回路と、を備え、前記トランジスタ及び前記定電流回路間の接続ノードと前記シールド領域との間において前記対象電圧信号に応じた電荷の入出力を行うことで前記シールド領域の電圧を制御すると良い。

また例えば、半導体装置Ｗ_Ａ又はＷ_Ｂにおいて、前記対象電圧信号（例えばＶｃｍｐ）に応じて動作すべき後段回路（例えば６０）が更に設けられ、前記トランジスタ及び前記定電流回路間の接続ノード（例えば４３）における信号（例えばＶｃｍｐ’）が、前記対象電圧信号に応じた信号として前記後段回路に供給されて良い（図１参照）。或いは例えば、半導体装置Ｗ_Ａ又はＷ_Ｂにおいて、前記対象電圧信号（例えばＶｃｍｐ）に応じて動作すべき後段回路（例えば６０）が更に設けられ、前記出力端子（例えば２１）から伸びる前記信号配線の一端が前記後段回路に接続されても良い（図１５参照）。

本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。

ＳＰＳ スイッチング電源装置
１ スイッチング電源ＩＣ（半導体装置）
１０ 出力段回路
２０ エラーアンプ
３０ 位相補償部
４０ シールドドライブ回路
ＬＬ、ＬＬ１、ＬＬ２、ＬＬａ 信号配線
ＳＨＷ１、ＳＨＷ２、ＳＨＷａ１〜ＳＨＷａ３ シールド配線

Claims (15)

1. 出力端子を有し、供給される入力信号に応じた信号を前記出力端子から出力するアンプと、
   前記出力端子に接続されて前記アンプの出力信号に基づく対象電圧信号を伝搬する信号配線と、
   前記信号配線に併設されるシールド配線と、
   前記対象電圧信号に基づき前記シールド配線の電圧を制御するシールドドライブ回路と、を備えた
   ことを特徴とする半導体装置。
2. 前記シールドドライブ回路は、前記対象電圧信号での電圧の上昇、低下に応答して、前記シールド配線の電圧を、夫々、上昇、低下させる
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記シールドドライブ回路は、前記対象電圧信号を受けるゲートを有したトランジスタと、前記トランジスタに直列接続された定電流回路と、を備え、前記トランジスタ及び前記定電流回路間の接続ノードと前記シールド配線との間において前記対象電圧信号に応じた電荷の入出力を行うことで前記シールド配線の電圧を制御する
   ことを特徴とする請求項２に記載の半導体装置。
4. 前記対象電圧信号に応じて動作すべき後段回路を更に備え、
   前記トランジスタ及び前記定電流回路間の接続ノードにおける信号が、前記対象電圧信号に応じた信号として前記後段回路に供給される
   ことを特徴とする請求項３に記載の半導体装置。
5. 前記対象電圧信号に応じて動作すべき後段回路を更に備え、
   前記出力端子から伸びる前記信号配線の一端が前記後段回路に接続される
   ことを特徴とする請求項１〜３の何れかに記載の半導体装置。
6. 前記対象電圧信号は所定の基準電位から見た電圧を有する信号として生成され、
   前記基準電位を有する基準電位部と前記信号配線との間に前記シールド配線が配置される
   ことを特徴とする請求項１〜５の何れかに記載の半導体装置。
7. 前記信号配線に接続されて前記対象電圧信号を受ける受動素子を更に備え、
   前記基準電位部と前記受動素子との間にシールド領域が形成され、
   前記シールド領域に対し前記シールド配線の電圧と同じ電圧が与えられる
   ことを特徴とする請求項６に記載の半導体装置。
8. 出力端子を有し、供給される入力信号に応じた信号を前記出力端子から出力するアンプと、
   前記出力端子に接続されて前記アンプの出力信号に基づく対象電圧信号を伝搬する信号配線と、
   前記信号配線に接続されて前記対象電圧信号を受ける受動素子と、
   シールドドライブ回路と、を備え、
   前記対象電圧信号は所定の基準電位から見た電圧を有する信号として生成され、
   前記基準電位を有する基準電位部と前記受動素子との間にシールド領域が形成され、
   前記シールドドライブ回路は、前記対象電圧信号に基づき前記シールド領域の電圧を制御する
   ことを特徴とする半導体装置。
9. 前記シールドドライブ回路は、前記対象電圧信号での電圧の上昇、低下に応答して、前記シールド領域の電圧を、夫々、上昇、低下させる
   ことを特徴とする請求項８に記載の半導体装置。
10. 前記シールドドライブ回路は、前記対象電圧信号を受けるゲートを有したトランジスタと、前記トランジスタに直列接続された定電流回路と、を備え、前記トランジスタ及び前記定電流回路間の接続ノードと前記シールド領域との間において前記対象電圧信号に応じた電荷の入出力を行うことで前記シールド領域の電圧を制御する
    ことを特徴とする請求項９に記載の半導体装置。
11. 前記対象電圧信号に応じて動作すべき後段回路を更に備え、
    前記トランジスタ及び前記定電流回路間の接続ノードにおける信号が、前記対象電圧信号に応じた信号として前記後段回路に供給される
    ことを特徴とする請求項１０に記載の半導体装置。
12. 前記対象電圧信号に応じて動作すべき後段回路を更に備え、
    前記出力端子から伸びる前記信号配線の一端が前記後段回路に接続される
    ことを特徴とする請求項８〜１０の何れかに記載の半導体装置。
13. 当該半導体装置は半導体基板を用いた半導体集積回路を含み、
    前記基準電位部は前記半導体基板を含み、前記半導体基板上に前記シールド領域及び前記受動素子が形成され、
    前記半導体基板と前記受動素子との間に前記シールド領域が設けられる
    ことを特徴とする請求項８〜１２の何れかに記載の半導体装置。
14. 前記アンプは前記入力信号としての電圧信号を電流信号に変換するトランスコンダクタンスアンプであり、
    前記電流信号による電流が前記アンプから前記出力端子を通じて前記信号配線に供給される又は前記信号配線から前記出力端子を通じて前記アンプに引き込まれることにより、前記信号配線にて前記対象電圧信号が生成される
    ことを特徴とする請求項１〜１３の何れかに記載の半導体装置。
15. 当該半導体装置は、入力電圧をスイッチングする出力段回路と、前記スイッチングにより生成された出力電圧に応じた帰還電圧に基づき前記出力段回路を制御する制御回路とを備えて、スイッチング電源装置用の半導体集積回路を形成し、
    前記アンプは、前記制御回路に含まれ、且つ、前記帰還電圧を前記入力信号として受けて前記帰還電圧を示す電圧信号を電流信号に変換するトランスコンダクタンスアンプであり、
    前記電流信号による電流が前記アンプから前記出力端子を通じて前記信号配線に供給される又は前記信号配線から前記出力端子を通じて前記アンプに引き込まれることにより、前記信号配線にて前記対象電圧信号が生成される
    ことを特徴とする請求項１〜１３の何れかに記載の半導体装置。

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