WO2023248630A1 - 出力帰還回路、リニア電源 - Google Patents

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信 安坂
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    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices

Definitions

  • the present disclosure relates to an output feedback circuit and a linear power supply using the same.
  • the output feedback circuit is built into a linear power supply that generates a desired output voltage from an input voltage (for example, see Patent Document 1).
  • the output feedback circuit disclosed herein is configured to generate an error signal that is in phase with the output voltage depending on the difference between the output voltage or a corresponding feedback voltage and a predetermined reference voltage.
  • an error amplifier configured to generate a drive signal for an output transistor by amplifying the error signal, and an amplifier configured to transmit the error signal from an output end of the error amplifier to an input end of the amplifier.
  • a shield wiring that is laid adjacent to and parallel to the signal wiring and is configured to receive the output voltage or a voltage in phase with the output voltage.
  • FIG. 1 is a diagram showing a comparative example of a linear power supply.
  • FIG. 2 is a diagram showing a first embodiment of the linear power supply.
  • FIG. 3 is a diagram showing an example of the configuration of an error amplifier and an amplifier.
  • FIG. 4 is a diagram showing a planar layout of signal wiring and shield wiring.
  • FIG. 5 is a diagram showing parasitic capacitance between wirings.
  • FIG. 6 is a diagram showing parasitic capacitance in the linear power supply of the first embodiment.
  • FIG. 7 is a diagram showing a second embodiment of the linear power supply.
  • FIG. 8 is a diagram showing parasitic capacitance in the linear power supply according to the second embodiment.
  • FIG. 9 is a diagram showing the behavior of the output voltage when the output current suddenly changes.
  • FIG. 9 is a diagram showing the behavior of the output voltage when the output current suddenly changes.
  • FIG. 10 is a diagram showing a third embodiment of the linear power supply.
  • FIG. 11 is a diagram showing parasitic capacitance in the linear power supply of the third embodiment.
  • FIG. 12 is a diagram showing a fourth embodiment of the linear power supply.
  • FIG. 13 is a diagram showing a fifth embodiment of the linear power supply.
  • FIG. 14 is a diagram showing a sixth embodiment of the linear power supply.
  • the linear power supply 1 of this comparative example generates a desired output voltage Vout from the input voltage Vin and supplies it to the load 2 connected to the output terminal OUT.
  • the linear power supply 1 may be an LDO [low drop out] regulator.
  • the linear power supply 1 includes an output transistor M0, an error amplifier 10, an amplifier 20, and a feedback voltage generation circuit 30. Note that some or all of these components may be integrated into a semiconductor device.
  • the output transistor M0 is connected between the application end of the input voltage Vin and the application end of the output voltage Vout.
  • the output transistor M0 may be, for example, a PMOSFET [P-channel type metal oxide semiconductor field effect transistor].
  • the source of the output transistor M0 is connected to the application terminal of the input voltage Vin
  • the drain of the output transistor M0 is connected to the application terminal of the output voltage Vout.
  • the error amplifier 10 generates an error signal S0 according to the difference between the feedback voltage Vfb input to the non-inverting input terminal (+) and the reference voltage Vref input to the inverting input terminal (-).
  • the reference voltage Vref may be a constant voltage that is not easily affected by the input voltage Vin and ambient temperature.
  • the error signal S0 decreases when the feedback voltage Vfb is lower than the reference voltage Vref, and increases when the feedback voltage Vfb is higher than the reference voltage Vref. That is, the error signal S0 decreases when the output voltage Vout is lower than the target value, and increases when the output voltage Vout is higher than the target value. In this way, the error amplifier 10 generates the error signal S0 that is in phase with the output voltage Vout according to the difference between the feedback voltage Vfb and the reference voltage Vref.
  • error signal S0 is transmitted from the output end of the error amplifier 10 to the input end of the amplifier 20 via the signal line L1.
  • the amplifier 20 generates a drive signal G0 for the output transistor M0 by amplifying the error signal S0, and outputs it to the gate of the output transistor M0.
  • the amplifier 20 may be a non-inverting output type (so-called buffer) that generates a drive signal G0 of the same polarity (same logic level) as the error signal S0. .
  • the gain of the error amplifier 10 is not very high. Therefore, an amplifier 20 for amplifying the error signal S0 is often provided after the error amplifier 10.
  • the feedback voltage generation circuit 30 includes resistors 31 and 32 connected in series between the output terminal OUT and the ground terminal, and divides the output voltage Vout to generate the feedback voltage Vfb. Note that the feedback voltage generation circuit 30 may be omitted and the output voltage Vout may be directly input to the error amplifier 10.
  • the error amplifier 10, the amplifier 20, and the feedback voltage generation circuit 30 form an output feedback circuit X for controlling the drive of the output transistor M0 so that the feedback voltage Vfb matches the reference voltage Vref. are doing.
  • the error amplifier 10 operates in response to the bias current Ib1 generated by the current source 11.
  • the bias current Ib1 of the error amplifier 10 will also be reduced. Reducing the bias current Ib1 of the error amplifier 10 increases the output impedance of the error amplifier 10, making the error signal S0 more susceptible to noise and the like. As a result, there is a possibility that the linear power supply 1 may malfunction or the stability of the output voltage Vout may be impaired.
  • FIG. 2 is a diagram showing a first embodiment of the linear power supply.
  • the linear power supply 1 of the first embodiment is based on the above-mentioned comparative example (FIG. 1), but further includes a shield wiring L2.
  • the shield wiring L2 is laid adjacent to and parallel to the signal wiring L1, as shown by the dashed line in the figure.
  • a plurality of shield wirings L2 may be laid in the same wiring layer as the shield wiring L2 so as to sandwich the signal wiring L1 in a two-dimensional manner.
  • a plurality of shield wirings L2 may be laid in the wiring layer immediately above and directly below the wiring layer in which the signal wiring L1 is laid, so as to three-dimensionally sandwich the signal wiring L1.
  • the shield wiring L2 is connected to a stable potential node (for example, a ground terminal) via a low-impedance conductive path.
  • FIG. 3 is a diagram showing an example of the configuration of the error amplifier 10 and the amplifier 20.
  • the error amplifier 10 includes transistors 12 and 13 (for example, PMOSFET) and transistors 14 and 15 (for example, NMOSFET [N-channel type MOSFET]).
  • the amplifier 20 of this configuration example includes a current source 21 and a transistor 22 (for example, an NMOSFET).
  • the current source 11 is connected between the application terminal of the input voltage Vin and the sources of each of the transistors 12 and 13, and generates a bias current Ib1.
  • the gate of the transistor 12 is connected to the application terminal of the feedback voltage Vfb as a non-inverting input terminal (+) of the error amplifier 10.
  • the gate of the transistor 13 is connected as an inverting input terminal (-) of the error amplifier 10 to an application terminal of the reference voltage Vref.
  • the gates of transistors 14 and 15 are both connected to the drain of transistor 14.
  • the drain of transistor 14 is connected to the drain of transistor 12.
  • the sources of transistors 14 and 15 are both connected to a ground terminal.
  • the current source 21 is connected between the application terminal of the input voltage Vin and the drain of the transistor 22, and generates a bias current Ib2.
  • the drain of the transistor 22 is connected to the application terminal of the drive signal G0 as the output terminal of the amplifier 20.
  • the gate of the transistor 22 is connected to the second end of the signal line L1 as an input end of the amplifier 20.
  • the source of transistor 22 is connected to the ground terminal.
  • a shield wiring L2 is laid.
  • the shield wiring L2 is connected to a stable potential node (for example, a ground terminal) via a low impedance conductive path.
  • the linear power supply 1 of the first embodiment With the linear power supply 1 of the first embodiment, noise etc. superimposed from the outside can be released to the shield wiring L2. Therefore, the error signal S0 is less susceptible to noise and the like.
  • FIG. 4 is a diagram showing a planar layout of the signal wiring L1 (solid line) and the shield wiring L2 (broken line) on a semiconductor substrate in which the error amplifier 10 and the amplifier 20 are integrated.
  • symbols D, S, and G in the figure schematically indicate the drain, source, and gate of the transistors 12 to 15 and the transistor 22, respectively.
  • FIG. 5 is a diagram (corresponding to a partially enlarged diagram of the peripheral region of the transistor 22 in FIG. 4 mentioned earlier) showing the parasitic capacitance that accompanies the signal wiring L1 and the shield wiring L2.
  • a parasitic capacitance Cp is attached between the signal wiring L1 and the shield wiring L2 so that the signal wiring L1 and the shield wiring L2 each serve as an electrode.
  • the capacitance value of the parasitic capacitance Cp increases as the parallel running distance of the signal wiring L1 and the shield wiring L2 increases.
  • FIG. 6 is a diagram showing the parasitic capacitance Cp in the linear power supply 1 of the first embodiment. As shown in this figure, when looking at the output feedback circuit Become.
  • FIG. 7 is a diagram showing a second embodiment of the linear power supply.
  • the linear power supply 1 of the second embodiment is based on the first embodiment (FIG. 2) described above, but the shield wiring L2 is connected not to the ground terminal but to the application of the output voltage Vout.
  • FIG. 8 is a diagram showing the parasitic capacitance Cp in the linear power supply 1 of the second embodiment. As shown in this figure, when looking at the output feedback circuit It becomes an accompanying form.
  • the error signal S0 is a voltage signal that is in phase with the output voltage Vout. Therefore, the transient response characteristics of the error amplifier 10 (and by extension, the linear power supply 1) in the high frequency region are improved. Furthermore, since the end to which the output voltage Vout is applied has low impedance, the original shielding effect of the shield wiring L2 is not impaired.
  • FIG. 9 is a diagram showing the behavior of the output voltage Vout when the output current Iout suddenly changes.
  • the solid line indicates the behavior of the second embodiment (denoted as “Vout shield”).
  • the large broken line indicates the behavior of the first embodiment (described as “GND shield”)
  • the small broken line indicates the behavior of the comparative example (described as “no shield”).
  • FIG. 10 is a diagram showing a third embodiment of the linear power supply.
  • the linear power supply 1 of the third embodiment is based on the aforementioned second embodiment (FIG. 7), but the P-channel type output transistor M0 is replaced with an N-channel type output transistor M0'.
  • the drain of the output transistor M0' is connected to the application terminal of the input voltage Vin, and the source of the output transistor M0' is connected to the application terminal of the output voltage Vout.
  • the non-inverting output type amplifier 20 is replaced with an inverting output type amplifier 20' due to the above change. That is, the amplifier 20' generates a drive signal G0' having a polarity opposite to that of the error signal S0 (inverted logic level). Therefore, the higher the error signal S0, the lower the drive signal G0' becomes, and the lower the error signal S0, the higher the drive signal G0' becomes.
  • FIG. 11 is a diagram showing the parasitic capacitance Cp in the linear power supply 1 of the third embodiment. As shown in this figure, when looking at the output feedback circuit It becomes an accompanying form. In this respect, there is no difference from the previously mentioned second embodiment (FIG. 7).
  • the configuration in which the output voltage Vout is applied to the shield wiring L2 can be applied regardless of the channel type of the output transistor.
  • FIG. 12 is a diagram showing a fourth embodiment of the linear power supply.
  • the linear power supply 1 of the fourth embodiment is based on the aforementioned second embodiment (FIG. 7), but further includes a voltage clamp circuit 40.
  • the voltage clamp circuit 40 generates a clamp voltage Vout' that is in phase with the output voltage Vout and applies it to the shield wiring L2.
  • connection destination of the shield wiring L2 is not necessarily limited to the application end of the output voltage Vout, but may be any potential node as long as it is in phase with the output voltage Vout and has low impedance.
  • the AC behavior of the voltage applied to the shield wiring L2 only needs to be in phase with the output voltage Vout, and there is no problem even if the DC level deviates.
  • FIG. 13 is a diagram showing a fifth embodiment of the linear power supply.
  • the linear power supply 1 of the fifth embodiment is based on the fourth embodiment (FIG. 12) described above, but a current source 41 and a transistor 42 (for example, a PMOSFET) are illustrated as components of the voltage clamp circuit 40.
  • a current source 41 and a transistor 42 for example, a PMOSFET
  • the current source 41 is connected between the application terminal of the input voltage Vin and the source of the transistor 42, and generates a bias current Ib3.
  • the drain of the transistor 42 is connected to the ground end.
  • the gate is connected to the application end of the output voltage Vout.
  • the DC level of the clamp voltage Vout is It deviates from the voltage Vout.
  • the AC behavior of the clamp voltage Vout'' is in phase with the output voltage Vout. Therefore, it is possible to improve the transient response characteristics while maintaining the shielding effect.
  • FIG. 14 is a diagram showing a sixth embodiment of the linear power supply.
  • the linear power supply 1 of the sixth embodiment is based on the fourth embodiment (FIG. 12) described above, but a current source 43 and a transistor 44 (for example, NMOSFET) are illustrated as components of the voltage clamp circuit 40.
  • a current source 43 and a transistor 44 for example, NMOSFET
  • the current source 43 is connected between the source of the transistor 44 and the ground terminal, and generates a bias current Ib4.
  • the drain of the transistor 44 is connected to the application terminal of the input voltage Vin.
  • the gate of the transistor 44 is connected to the application terminal of the output voltage Vout.
  • the output feedback circuit disclosed herein is configured to generate an error signal that is in phase with the output voltage depending on the difference between the output voltage or a corresponding feedback voltage and a predetermined reference voltage.
  • an error amplifier configured to generate a drive signal for an output transistor by amplifying the error signal, and an amplifier configured to transmit the error signal from an output end of the error amplifier to an input end of the amplifier.
  • a shield wiring that is laid adjacent to and runs parallel to the signal wiring and is configured to receive the output voltage or a voltage in phase with the output voltage ( (first configuration).
  • the error amplifier operates according to the difference between the output voltage or the feedback voltage input to the non-inverting input terminal and the reference voltage input to the inverting input terminal.
  • a configuration (second configuration) may be used to generate the error signal.
  • the output transistor may be of a P-channel type or a pnp type, and the amplifier may be of a non-inverting output type (third configuration).
  • the output transistor may be of an N-channel type or an npn type, and the amplifier may be of an inverted output type (fourth configuration).
  • the output feedback circuit includes a voltage clamp circuit configured to generate a clamp voltage in phase with the output voltage and apply it to the shield wiring (fifth configuration).
  • the voltage clamp circuit includes a transistor configured such that a gate is connected to the application terminal of the output voltage and a source is connected to the shield wiring ( (6th configuration) may also be used.
  • the transistor is of a P-channel type or a pnp type, and the clamp voltage is higher than the output voltage by an on-threshold voltage of the transistor (seventh configuration). You can.
  • the transistor is of an N-channel type or an npn type, and the clamp voltage is lower than the output voltage by an on-threshold voltage of the transistor (eighth configuration). You can.
  • the output feedback circuit may be configured to include a feedback voltage generation circuit configured to generate the feedback voltage by dividing the output voltage (a ninth configuration). You can.
  • the linear power supply disclosed herein includes the output transistor configured to be connected between an input voltage application end and an output voltage application end, and the output voltage or a configuration (tenth configuration) comprising: an output feedback circuit according to any one of the first to ninth configurations, configured to drive the output transistor so that the feedback voltage matches the reference voltage; has been done.
  • the PMOSFET and NMOSFET may be replaced with a pnp bipolar transistor and an npn bipolar transistor, respectively. In that case, it is sufficient to read the drain, source, and gate in the previous explanation as collector, emitter, and base.

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Abstract

例えば、出力帰還回路Ｘは、出力電圧Ｖｏｕｔ又はこれに応じた帰還電圧Ｖｆｂと所定の基準電圧Ｖｒｅｆとの差分に応じて出力電圧Ｖｏｕｔと同相の誤差信号Ｓ０を生成するように構成されたエラーアンプ１０と、誤差信号Ｓ０を増幅することにより出力トランジスタＭ０の駆動信号Ｇ０を生成するように構成された増幅器２０と、誤差信号Ｓ０を増幅器２０に伝達するように構成された信号配線Ｌ１と、信号配線Ｌ１に隣接して並走するように敷設されており出力電圧Ｖｏｕｔ又はこれと同相の電圧が印加されるように構成されたシールド配線Ｌ２と、を備える。

Description

出力帰還回路、リニア電源
　本開示は、出力帰還回路及びこれを用いたリニア電源に関する。
　出力帰還回路は、入力電圧から所望の出力電圧を生成するリニア電源などに組み込まれている（例えば特許文献１を参照）。
特開２０２１－０３３４７２号公報
　しかしながら、従来の出力帰還回路では、ノイズ耐性向上と過渡応答特性向上の両立について、検討の余地があった。
　例えば、本明細書中に開示されている出力帰還回路は、出力電圧又はこれに応じた帰還電圧と所定の基準電圧との差分に応じて前記出力電圧と同相の誤差信号を生成するように構成されたエラーアンプと、前記誤差信号を増幅することにより出力トランジスタの駆動信号を生成するように構成された増幅器と、前記誤差信号を前記エラーアンプの出力端から前記増幅器の入力端に伝達するように構成された信号配線と、前記信号配線に隣接して並走するように敷設されており前記出力電圧又はこれと同相の電圧が印加されるように構成されたシールド配線と、を備える。
　なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。
　本開示によれば、ノイズ耐性と過渡応答特性の双方を向上することのできる出力帰還回路及びこれを用いたリニア電源を提供することが可能となる。
図１は、リニア電源の比較例を示す図である。 図２は、リニア電源の第１実施形態を示す図である。 図３は、エラーアンプ及び増幅器の一構成例を示す図である。 図４は、信号配線及びシールド配線の平面レイアウトを示す図である。 図５は、配線間に付随する寄生容量を示す図である。 図６は、第１実施形態のリニア電源における寄生容量を示す図である。 図７は、リニア電源の第２実施形態を示す図である。 図８は、第２実施形態のリニア電源における寄生容量を示す図である。 図９は、出力電流の急変時における出力電圧の挙動を示す図である。 図１０は、リニア電源の第３実施形態を示す図である。 図１１は、第３実施形態のリニア電源における寄生容量を示す図である。 図１２は、リニア電源の第４実施形態を示す図である。 図１３は、リニア電源の第５実施形態を示す図である。 図１４は、リニア電源の第６実施形態を示す図である。
＜リニア電源（比較例）＞
　図１は、リニア電源の比較例（＝後出の実施形態と対比される一般的な回路構成の例）を示す図である。本比較例のリニア電源１は、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成して出力端子ＯＵＴに接続された負荷２に供給する。例えば、リニア電源１は、ＬＤＯ［low　drop　out］レギュレータであってもよい。
　本図に即して述べると、リニア電源１は、出力トランジスタＭ０と、エラーアンプ１０と、増幅器２０と、帰還電圧生成回路３０と、を備える。なお、これらの構成要素は、その一部又は全部が半導体装置に集積化されていてもよい。
　出力トランジスタＭ０は、入力電圧Ｖｉｎの印加端と出力電圧Ｖｏｕｔの印加端との間に接続されている。本図に即して述べると、出力トランジスタＭ０は、例えばＰＭＯＳＦＥＴ［P-channel　type　metal　oxide　semiconductor　field　effect　transistor］であってもよい。この場合、出力トランジスタＭ０のソースが入力電圧Ｖｉｎの印加端に接続されて、出力トランジスタＭ０のドレインが出力電圧Ｖｏｕｔの印加端に接続される。
　エラーアンプ１０は、非反転入力端（＋）に入力される帰還電圧Ｖｆｂと、反転入力端（－）に入力される基準電圧Ｖｒｅｆとの差分に応じて誤差信号Ｓ０を生成する。基準電圧Ｖｒｅｆは、入力電圧Ｖｉｎ及び周囲温度の影響を受け難い定電圧であってもよい。
　誤差信号Ｓ０は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いときに低下して、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときに上昇する。つまり、誤差信号Ｓ０は、出力電圧Ｖｏｕｔが目標値よりも低いときに低下して、出力電圧Ｖｏｕｔが目標値よりも高いときに上昇する。このように、エラーアンプ１０は、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差分に応じて出力電圧Ｖｏｕｔと同相の誤差信号Ｓ０を生成する。
　なお、誤差信号Ｓ０は、信号配線Ｌ１を介してエラーアンプ１０の出力端から増幅器２０の入力端に伝達される。
　増幅器２０は、誤差信号Ｓ０を増幅することにより出力トランジスタＭ０の駆動信号Ｇ０を生成して出力トランジスタＭ０のゲートに出力する。出力トランジスタＭ０がＰチャネル型（又はｐｎｐ型）である場合、増幅器２０は、誤差信号Ｓ０と同一極性（同一論理レベル）の駆動信号Ｇ０を生成する非反転出力型（いわゆるバッファ）とすればよい。
　一般に、エラーアンプ１０のゲインはあまり高くない。そのため、エラーアンプ１０の後段に誤差信号Ｓ０を増幅するための増幅器２０が設けられることが多い。
　なお、駆動信号Ｇ０が高いほど出力トランジスタＭ０のゲート・ソース間電圧が低下する。従って、出力トランジスタＭ０のオン抵抗が高くなり、出力トランジスタＭ０に流れる出力電流Ｉｏｕｔが小さくなる。その結果、出力電圧Ｖｏｕｔが低下する。
　逆に、駆動信号Ｇ０が低いほど出力トランジスタＭ０のゲート・ソース間電圧が上昇する。従って、出力トランジスタＭ０のオン抵抗が低くなり、出力トランジスタＭ０に流れる出力電流Ｉｏｕｔが大きくなる。その結果、出力電圧Ｖｏｕｔが上昇する。
　帰還電圧生成回路３０は、出力端子ＯＵＴと接地端との間に直列接続された抵抗３１及び３２を含み、出力電圧Ｖｏｕｔを分圧して帰還電圧Ｖｆｂを生成する。なお、帰還電圧生成回路３０を省略して出力電圧Ｖｏｕｔをエラーアンプ１０に直接入力してもよい。
　なお、上記構成要素のうち、エラーアンプ１０、増幅器２０及び帰還電圧生成回路３０は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆと一致するように出力トランジスタＭ０の駆動制御を行うための出力帰還回路Ｘを形成している。
　ところで、エラーアンプ１０は、電流源１１で生成されるバイアス電流Ｉｂ１の供給を受けて動作する。しかし、リニア電源１の消費電流を低減する必要がある場合には、エラーアンプ１０のバイアス電流Ｉｂ１も削減対象の一つとなる。エラーアンプ１０のバイアス電流Ｉｂ１を減らすと、エラーアンプ１０の出力インピーダンスが高くなるので、誤差信号Ｓ０がノイズ等の影響を受けやすくなる。その結果、リニア電源１が誤作動を起こしたり、出力電圧Ｖｏｕｔの安定性を損なったりするおそれがある。
　以下では、上記の不具合を解消し得る種々の実施形態を提案する。
＜リニア電源（第１実施形態）＞
　図２は、リニア電源の第１実施形態を示す図である。第１実施形態のリニア電源１は、先出の比較例（図１）を基本としつつ、シールド配線Ｌ２をさらに備える。
　シールド配線Ｌ２は、図中の一点鎖線で示すように、信号配線Ｌ１に隣接して並走するように敷設されている。
　なお、シールド配線Ｌ２は、信号配線Ｌ１を平面的に挟み込むように、シールド配線Ｌ２と同一の配線層に複数敷設されてもよい。或いは、シールド配線Ｌ２は、信号配線Ｌ１を立体的に挟み込むように、信号配線Ｌ１が敷設されている配線層の直上及び直下の配線層それぞれに複数敷設されてもよい。
　また、シールド配線Ｌ２は、低インピーダンスの導電経路を介して、安定した電位ノード（例えば接地端）に接続されている。
　図３は、エラーアンプ１０及び増幅器２０の一構成例を示す図である。エラーアンプ１０は、先出の電流源１１に加えて、トランジスタ１２及び１３（例えばＰＭＯＳＦＥＴ）と、トランジスタ１４及び１５（例えばＮＭＯＳＦＥＴ［N-channel　type　MOSFET］）とを含む。また、本構成例の増幅器２０は、電流源２１と、トランジスタ２２（例えばＮＭＯＳＦＥＴ）とを含む。
　電流源１１は、入力電圧Ｖｉｎの印加端とトランジスタ１２及び１３それぞれのソースとの間に接続されており、バイアス電流Ｉｂ１を生成する。
　トランジスタ１２のゲートは、エラーアンプ１０の非反転入力端（＋）として帰還電圧Ｖｆｂの印加端に接続されている。トランジスタ１３のゲートは、エラーアンプ１０の反転入力端（－）として基準電圧Ｖｒｅｆの印加端に接続されている。
　トランジスタ１４及び１５それぞれのゲートは、いずれもトランジスタ１４のドレインに接続されている。トランジスタ１４のドレインは、トランジスタ１２のドレインに接続されている。トランジスタ１３及び１５それぞれのドレインは、エラーアンプ１０の出力端（＝誤差信号Ｓ０の印加端）として信号配線Ｌ１の第１端に接続されている。トランジスタ１４及び１５それぞれのソースは、いずれも接地端に接続されている。
　電流源２１は、入力電圧Ｖｉｎの印加端とトランジスタ２２のドレインとの間に接続されており、バイアス電流Ｉｂ２を生成する。
　トランジスタ２２のドレインは、増幅器２０の出力端として駆動信号Ｇ０の印加端に接続されている。トランジスタ２２のゲートは、増幅器２０の入力端として信号配線Ｌ１の第２端に接続されている。トランジスタ２２のソースは、接地端に接続されている。
　また、先にも述べたように、エラーアンプ１０の出力端と増幅器２０の入力端との間には、先出の信号配線Ｌ１だけでなく、信号配線Ｌ１と隣接して並走するようにシールド配線Ｌ２が敷設されている。シールド配線Ｌ２は、低インピーダンスの導電経路を介して、安定した電位ノード（例えば接地端）に接続されている。
　第１実施形態のリニア電源１であれば、外部から重畳するノイズ等をシールド配線Ｌ２に逃がすことができる。従って、誤差信号Ｓ０がノイズ等の影響を受けにくくなる。
　図４は、エラーアンプ１０及び増幅器２０を集積化した半導体基板上における信号配線Ｌ１（実線）及びシールド配線Ｌ２（破線）の平面レイアウトを示す図である。なお、図中の符号Ｄ、Ｓ及びＧは、それぞれ、トランジスタ１２～１５及びトランジスタ２２それぞれのドレイン、ソース及びゲートを模式的に示している。
　本図で示すように、信号配線Ｌ１及びシールド配線Ｌ２は、エラーアンプ１０の出力端（＝トランジスタ１３及び１５それぞれのドレインＤ）と増幅器２０の入力端（＝トランジスタ２２のゲート）との間を結ぶように、比較的長い距離を並走することになる。
　図５は、信号配線Ｌ１とシールド配線Ｌ２との相互間に付随する寄生容量を示す図（＝先出の図４におけるトランジスタ２２の周辺領域を部分的に拡大した図に相当）である。
　本図で示すように、信号配線Ｌ１とシールド配線Ｌ２との相互間には、信号配線Ｌ１及びシールド配線Ｌ２それぞれを電極とするように寄生容量Ｃｐが付随する。寄生容量Ｃｐの容量値は、信号配線Ｌ１及びシールド配線Ｌ２の並走距離が長くなるほど大きくなる。
　図６は、第１実施形態のリニア電源１における寄生容量Ｃｐを示す図である。本図で示したように、出力帰還回路Ｘを等価回路的に見ると、先述の寄生容量Ｃｐは、信号配線Ｌ１（＝誤差信号Ｓ０の印加端）と接地端との間に付随する形となる。
　従って、誤差信号Ｓ０に遅延が生じて波形が鈍るので、エラーアンプ１０（延いてはリニア電源１）の過渡応答特性が悪化する。特に、バイアス電流Ｉｂ１が小さい場合には、先にも述べたように、エラーアンプ１０の出力インピーダンスが高くなる傾向がある。そのため、寄生容量Ｃｐの影響をより受けやすくなってしまう。
＜リニア電源（第２実施形態）＞
　図７は、リニア電源の第２実施形態を示す図である。第２実施形態のリニア電源１は、先出の第１実施形態（図２）を基本としつつ、シールド配線Ｌ２が接地端ではなく出力電圧Ｖｏｕｔの印加に接続されている。
　図８は、第２実施形態のリニア電源１における寄生容量Ｃｐを示す図である。本図で示したように、出力帰還回路Ｘを等価回路的に見ると、先述の寄生容量Ｃｐは、信号配線Ｌ１（＝誤差信号Ｓ０の印加端）と出力電圧Ｖｏｕｔの印加端との間に付随する形となる。
　このように、信号配線Ｌ１（＝誤差信号Ｓ０の印加端）と出力電圧Ｖｏｕｔの印加端との間を容量接続することにより、出力電圧ＶｏｕｔのＡＣ成分が誤差信号Ｓ０に直接伝搬する。なお、先にも述べたように、誤差信号Ｓ０は、出力電圧Ｖｏｕｔと同相の電圧信号である。従って、高周波領域におけるエラーアンプ１０（延いてはリニア電源１）の過渡応答特性が改善する。また、出力電圧Ｖｏｕｔの印加端は低インピーダンスなので、シールド配線Ｌ２による本来のシールド効果を損なうこともない。
　図９は、出力電流Ｉｏｕｔの急変時における出力電圧Ｖｏｕｔの挙動を示す図である。なお、出力電圧Ｖｏｕｔについて、実線は第２実施形態（「Ｖｏｕｔシールド」と表記）の挙動を示している。一方、大破線は第１実施形態（「ＧＮＤシールド」と表記）の挙動を示しており、小破線は比較例（「シールドなし」と表記）の挙動を示している。
　本図から、第２実施形態（図７）のリニア電源１であれば、先出の比較例（図１）及び第１実施形態（図２）と比べて、出力電流Ｉｏｕｔの急変時においても、出力電圧Ｖｏｕｔの変動を抑えられることが分かる。
＜リニア電源（第３実施形態）＞
　図１０はリニア電源の第３実施形態を示す図である。第３実施形態のリニア電源１は、先出の第２実施形態（図７）を基本としつつ、Ｐチャネル型の出力トランジスタＭ０がＮチャネル型の出力トランジスタＭ０’に置き換えられている。この場合、出力トランジスタＭ０’のドレインが入力電圧Ｖｉｎの印加端に接続されて、出力トランジスタＭ０’のソースが出力電圧Ｖｏｕｔの印加端に接続される。
　また、第３実施形態のリニア電源１では、上記の変更に伴い、非反転出力型の増幅器２０が反転出力型の増幅器２０’に置き換えられている。すなわち、増幅器２０’は、誤差信号Ｓ０と逆極性（反転論理レベル）の駆動信号Ｇ０’を生成する。従って、駆動信号Ｇ０’は、誤差信号Ｓ０が高いほど低くなり、誤差信号Ｓ０が低いほど高くなる。
　図１１は第３実施形態のリニア電源１における寄生容量Ｃｐを示す図である。本図で示したように、出力帰還回路Ｘを等価回路的に見ると、先述の寄生容量Ｃｐは、信号配線Ｌ１（＝誤差信号Ｓ０の印加端）と出力電圧Ｖｏｕｔの印加端との間に付随する形となる。この点については、先出の第２実施形態（図７）と何ら変わらない。
　このように、シールド配線Ｌ２に出力電圧Ｖｏｕｔを印加する構成は、出力トランジスタのチャネル型を問わずに適用することが可能である。
＜リニア電源（第４実施形態）＞
　図１２はリニア電源の第４実施形態を示す図である。第４実施形態のリニア電源１は、先出の第２実施形態（図７）を基本としつつ、電圧クランプ回路４０をさらに備える。
　電圧クランプ回路４０は、出力電圧Ｖｏｕｔと同相のクランプ電圧Ｖｏｕｔ’を生成してシールド配線Ｌ２に印加する。
　このように、シールド配線Ｌ２の接続先は、必ずしも出力電圧Ｖｏｕｔの印加端に限定されるものではなく、出力電圧Ｖｏｕｔと同相で低インピーダンスであるならば、いかなる電位ノードであってもよい。
　言い替えると、シールド配線Ｌ２に印加される電圧は、ＡＣ挙動が出力電圧Ｖｏｕｔと同相でありさえすればよく、ＤＣレベルがずれていても問題はない。
＜リニア電源（第５実施形態）＞
　図１３はリニア電源の第５実施形態を示す図である。第５実施形態のリニア電源１は、先出の第４実施形態（図１２）を基本としつつ、電圧クランプ回路４０の構成要素として電流源４１とトランジスタ４２（例えばＰＭＯＳＦＥＴ）が例示されている。
　電流源４１は、入力電圧Ｖｉｎの印加端とトランジスタ４２のソースとの間に接続されており、バイアス電流Ｉｂ３を生成する。
　トランジスタ４２のソースは、電圧クランプ回路４０の出力端（＝クランプ電圧Ｖｏｕｔ”の印加端）としてシールド配線Ｌ２に接続されている。トランジスタ４２のドレインは、接地端に接続されている。トランジスタ４２のゲートは、出力電圧Ｖｏｕｔの印加端に接続されている。
　この場合、クランプ電圧Ｖｏｕｔ”は、出力電圧Ｖｏｕｔよりもトランジスタ４２のオン閾値電圧Ｖｔｈ［４２］だけ高い電圧値（＝Ｖｏｕｔ＋Ｖｔｈ［４２］）となる。すなわち、クランプ電圧Ｖｏｕｔ”のＤＣレベルは、出力電圧Ｖｏｕｔからずれる。ただし、クランプ電圧Ｖｏｕｔ”のＡＣ挙動は、出力電圧Ｖｏｕｔと同相である。従って、シールド効果を維持しつつ、過渡応答特性を改善することができる。
＜リニア電源（第６実施形態）＞
　図１４はリニア電源の第６実施形態を示す図である。第６実施形態のリニア電源１は、先出の第４実施形態（図１２）を基本としつつ、電圧クランプ回路４０の構成要素として電流源４３とトランジスタ４４（例えばＮＭＯＳＦＥＴ）が例示されている。
　電流源４３は、トランジスタ４４のソースと接地端との間に接続されており、バイアス電流Ｉｂ４を生成する。
　トランジスタ４４のソースは、電圧クランプ回路４０の出力端（＝クランプ電圧Ｖｏｕｔ'''の印加端）としてシールド配線Ｌ２に接続されている。トランジスタ４４のドレインは、入力電圧Ｖｉｎの印加端に接続されている。トランジスタ４４のゲートは、出力電圧Ｖｏｕｔの印加端に接続されている。
　この場合、クランプ電圧Ｖｏｕｔ'''は、出力電圧Ｖｏｕｔよりもトランジスタ４４のオン閾値電圧Ｖｔｈ［４４］だけ低い電圧値（＝Ｖｏｕｔ－Ｖｔｈ［４４］）となる。すなわち、クランプ電圧Ｖｏｕｔ'''のＤＣレベルは、出力電圧Ｖｏｕｔからずれる。ただし、クランプ電圧Ｖｏｕｔ'''のＡＣ挙動は、出力電圧Ｖｏｕｔと同相である。従って、シールド効果を維持しつつ、過渡応答特性を改善することができる。
＜実施形態の組み合わせ＞
　なお、これまでに説明してきた第２～第６実施形態は、矛盾のない限り、適宜組み合わせて実施してもよい。例えば、改めて図示はしないが、第３実施形態（図１０）と第４～第６実施形態（図１２～図１４）のいずれかを組み合わせることにより、Ｎチャネル型の出力トランジスタＭ０’を用いつつ電圧クランプ回路４０を導入してもよい。
＜総括＞
　以下では、上記で説明した種々の実施形態について総括的に述べる。
　例えば、本明細書中に開示されている出力帰還回路は、出力電圧又はこれに応じた帰還電圧と所定の基準電圧との差分に応じて前記出力電圧と同相の誤差信号を生成するように構成されたエラーアンプと、前記誤差信号を増幅することにより出力トランジスタの駆動信号を生成するように構成された増幅器と、前記誤差信号を前記エラーアンプの出力端から前記増幅器の入力端に伝達するように構成された信号配線と、前記信号配線に隣接して並走するように敷設されており、前記出力電圧又はこれと同相の電圧が印加されるように構成されたシールド配線とを備える構成（第１の構成）とされている。
　なお、上記第１の構成による出力帰還回路において、前記エラーアンプは、非反転入力端に入力される前記出力電圧又は前記帰還電圧と反転入力端に入力される前記基準電圧との差分に応じて前記誤差信号を生成する構成（第２の構成）にしてもよい。
　また、上記第１又は第２の構成による出力帰還回路において、前記出力トランジスタがＰチャネル型又はｐｎｐ型であり、前記増幅器が非反転出力型である構成（第３の構成）にしてもよい。
　また、上記第１又は第２の構成による出力帰還回路において、前記出力トランジスタがＮチャネル型又はｎｐｎ型であり、前記増幅器が反転出力型である構成（第４の構成）にしてもよい。
　また、上記第１～第４いずれかの構成による出力帰還回路は、前記出力電圧と同相のクランプ電圧を生成して前記シールド配線に印加するように構成された電圧クランプ回路を備える構成（第５の構成）にしてもよい。
　また、上記第５の構成による出力帰還回路において、前記電圧クランプ回路は、ゲートが前記出力電圧の印加端に接続されてソースが前記シールド配線に接続されるように構成されたトランジスタを含む構成（第６の構成）にしてもよい。
　また、上記第６の構成による出力帰還回路において、前記トランジスタがＰチャネル型又はｐｎｐ型であり、前記クランプ電圧が前記出力電圧よりも前記トランジスタのオン閾値電圧だけ高い構成（第７の構成）にしてもよい。
　また、上記第６の構成による出力帰還回路において、前記トランジスタがＮチャネル型又はｎｐｎ型であり、前記クランプ電圧が前記出力電圧よりも前記トランジスタのオン閾値電圧だけ低い構成（第８の構成）にしてもよい。
　また、上記第１～第８いずれかの構成による出力帰還回路は、前記出力電圧を分圧して前記帰還電圧を生成するように構成された帰還電圧生成回路を備える構成（第９の構成）にしてもよい。
　また、例えば、本明細書中に開示されているリニア電源は、入力電圧の印加端と前記出力電圧の印加端との間に接続されるように構成された前記出力トランジスタと、前記出力電圧又は前記帰還電圧が前記基準電圧と一致するように前記出力トランジスタを駆動するように構成された、上記第１～第９いずれかの構成による出力帰還回路と、を備える構成（第１０の構成）とされている。
＜その他の変形例＞
　なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
　例えば、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴは、それぞれ、ｐｎｐ型バイポーラトランジスタ及びｎｐｎ型バイポーラに置き換えてもよい。その場合、先の説明文におけるドレイン、ソース及びゲートを、コレクタ、エミッタ及びベースに読み替えれば足りる。
　すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解され得る。
　　　１　　リニア電源
　　　２　　負荷
　　　１０　　エラーアンプ
　　　１１　　電流源
　　　１２、１３　　トランジスタ（ＰＭＯＳＦＥＴ）
　　　１４、１５　　トランジスタ（ＮＭＯＳＦＥＴ）
　　　２０　　増幅器（非反転出力型）
　　　２０’　　増幅器（反転出力型）
　　　２１　　電流源
　　　２２　　トランジスタ（ＮＭＯＳＦＥＴ）
　　　３０　　帰還電圧生成回路
　　　３１、３２　　抵抗
　　　４０　　電圧クランプ回路
　　　４１　　電流源
　　　４２　　トランジスタ（ＰＭＯＳＦＥＴ）
　　　４３　　電流源
　　　４４　　トランジスタ（ＮＭＯＳＦＥＴ）
　　　Ｃｐ　　寄生容量
　　　Ｌ１　　信号配線
　　　Ｌ２　　シールド配線
　　　Ｍ０　　出力トランジスタ（ＰＭＯＳＦＥＴ）
　　　Ｍ０’　　出力トランジスタ（ＮＭＯＳＦＥＴ）
　　　ＯＵＴ　　出力端子
　　　Ｘ　　出力帰還回路

Claims (10)

  1. 　出力電圧又はこれに応じた帰還電圧と所定の基準電圧との差分に応じて前記出力電圧と同相の誤差信号を生成するように構成されたエラーアンプと、
    　前記誤差信号を増幅することにより出力トランジスタの駆動信号を生成するように構成された増幅器と、
    　前記誤差信号を前記エラーアンプの出力端から前記増幅器の入力端に伝達するように構成された信号配線と、
    　前記信号配線に隣接して並走するように敷設されており前記出力電圧又はこれと同相の電圧が印加されるように構成されたシールド配線と、
    　を備える、出力帰還回路。
  2. 　前記エラーアンプは、非反転入力端に入力される前記出力電圧又は前記帰還電圧と反転入力端に入力される前記基準電圧との差分に応じて前記誤差信号を生成する、請求項１に記載の出力帰還回路。
  3. 　前記出力トランジスタがＰチャネル型又はｐｎｐ型であり、前記増幅器が非反転出力型である、請求項１又は２に記載の出力帰還回路。
  4. 　前記出力トランジスタがＮチャネル型又はｎｐｎ型であり、前記増幅器が反転出力型である、請求項１又は２に記載の出力帰還回路。
  5. 　前記出力電圧と同相のクランプ電圧を生成して前記シールド配線に印加するように構成された電圧クランプ回路を備える、請求項１～４のいずれか一項に記載の出力帰還回路。
  6. 　前記電圧クランプ回路は、ゲートが前記出力電圧の印加端に接続されてソースが前記シールド配線に接続されるように構成されたトランジスタを含む、請求項５に記載の出力帰還回路。
  7. 　前記トランジスタがＰチャネル型又はｐｎｐ型であり、前記クランプ電圧が前記出力電圧よりも前記トランジスタのオン閾値電圧だけ高い、請求項６に記載の出力帰還回路。
  8. 　前記トランジスタがＮチャネル型又はｎｐｎ型であり、前記クランプ電圧が前記出力電圧よりも前記トランジスタのオン閾値電圧だけ低い、請求項６に記載の出力帰還回路。
  9. 　前記出力電圧を分圧して前記帰還電圧を生成するように構成された帰還電圧生成回路を備える、請求項１～８のいずれか一項に記載の出力帰還回路。
  10. 　入力電圧の印加端と前記出力電圧の印加端との間に接続されるように構成された前記出力トランジスタと、
    　前記出力電圧又は前記帰還電圧が前記基準電圧と一致するように前記出力トランジスタを駆動するように構成された、請求項１～９のいずれか一項に記載の出力帰還回路と、
    　を備える、リニア電源。
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* Cited by examiner, † Cited by third party
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JP2017107551A (ja) * 2015-11-30 2017-06-15 ローム株式会社 電源レギュレータ
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