JP5544105B2

JP5544105B2 - レギュレータ回路

Info

Publication number: JP5544105B2
Application number: JP2009059667A
Authority: JP
Inventors: 剛太郎佐藤
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2009-03-12
Filing date: 2009-03-12
Publication date: 2014-07-09
Anticipated expiration: 2029-03-12
Also published as: JP2010211721A

Description

本発明は、レギュレータ回路に関する。

安定した電圧を生成する目的で、３端子レギュレータあるいはＬＤＯ（Low Drop Output）と称されるレギュレータ回路が利用される。レギュレータ回路は、出力トランジスタとして、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）や、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、バイポーラパワートランジスタなどを備える。

出力トランジスタのリーク電流は、無負荷状態においてレギュレータの動作に悪影響を及ぼす。このリーク電流の影響をキャンセルする回路が、特許文献１、２に開示されている。たとえば特許文献２の図１に記載のボルテージレギュレータは、その出力端子に接続されたリーク電流モニタ用トランジスタ（Ｍ４１）を備える。リーク電流モニタ用トランジスタ（Ｍ４１）はオフするようにバイアスされ、それに流れるリーク電流は、抵抗（ＲＡ）によって電圧に変換される。抵抗（ＲＡ）の電圧降下がバイパストランジスタ（Ｍ４２）のしきい値電圧を超えると、つまりトランジスタ（Ｍ４１）のリーク電流があるしきい値を超えると、バイパストランジスタ（Ｍ４２）がオンし、出力トランジスタ（Ｍ３０）に流れるリーク電流がキャンセルされる。

特開２０００−１９４４３１号公報特開２００７−２１９８６１号公報

本発明はこうした状況に鑑みてなされたものであり、その目的は、リーク電流をキャンセル可能なレギュレータ回路の提供にある。

本発明のある態様は、入力端子に印加された入力電圧を、所定の基準電圧に応じた出力電圧に安定化し、出力端子から出力するレギュレータ回路に関する。レギュレータ回路は、入力端子と出力端子の間に設けられた出力トランジスタと、出力電圧に応じた帰還電圧が基準電圧と一致するように、出力トランジスタの制御端子の電圧を調節する誤差増幅器と、その一端が入力端子に接続され、オフ状態となるようにその制御端子がバイアスされた、出力トランジスタと同型のモニタ用トランジスタと、モニタ用トランジスタの経路上に設けられた第１ミラートランジスタと、その制御端子が第１ミラートランジスタの制御端子と共通に接続され、第１ミラートランジスタに流れる電流に応じたキャンセル電流を生成し、出力端子から引き抜く第２ミラートランジスタと、を備える。

この態様によると、モニタ用トランジスタが、出力端子ではなく入力端子に接続された構成であるため、出力トランジスタのリーク電流を好適に検出でき、第２ミラートランジスタによって、リーク電流に応じたキャンセル用の電流を、出力端子から引き抜くことができる。

ある態様のレギュレータ回路は、第２ミラートランジスタが生成するキャンセル電流の経路上に設けられた抵抗をさらに備えてもよい。

出力トランジスタとモニタ用トランジスタのサイズ比は、第２ミラートランジスタと第１ミラートランジスタのサイズ比と略等しくてもよい。

出力トランジスタおよびモニタ用トランジスタは、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、モニタ用トランジスタの制御端子は、入力端子と接続されてもよい。

出力トランジスタおよびモニタ用トランジスタは、ＰＮＰ型バイポーラトランジスタであってもよく、モニタ用トランジスタの制御端子は、入力端子と接続されてもよい。

出力トランジスタおよびモニタ用トランジスタは、Ｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であってもよく、モニタ用トランジスタの制御端子は、接地端子と接続されてもよい。

出力トランジスタおよびモニタ用トランジスタは、ＮＰＮ型バイポーラトランジスタであってもよく、モニタ用トランジスタの制御端子は、接地端子と接続されてもよい。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、リーク電流の影響をキャンセルできる。

本発明の実施の形態に係るレギュレータ回路の構成を示す回路図である。第１の変形例に係るレギュレータ回路の構成を示す回路図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

また、本明細書において、「部材Ａが、部材Ｂと接続」された状態とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図１は、本発明の実施の形態に係るレギュレータ回路１００の構成を示す回路図である。レギュレータ回路１００は、入力端子１０２に印加された入力電圧Ｖｉｎを、所定の基準電圧Ｖｒｅｆに応じた出力電圧Ｖｏｕｔに安定化し、出力端子１０４から出力する。出力端子１０４には負荷１１０が接続される。レギュレータ回路１００は、出力トランジスタ１０、モニタ用トランジスタ１２、第１ミラートランジスタＭ１、第２ミラートランジスタＭ２、第１抵抗Ｒ１から第３抵抗Ｒ３を備える。

出力トランジスタ１０は、入力端子１０２と出力端子１０４の間に設けられる。具体的には、出力トランジスタ１０はＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、そのソースが入力端子１０２と接続され、そのドレインが出力端子１０４と接続されている。

第１抵抗Ｒ１および第２抵抗Ｒ２は、出力端子１０４と接地端子（固定電圧端子）１０６の間に直列に接続される。第１抵抗Ｒ１および第２抵抗Ｒ２は分圧回路を形成し、帰還電圧Ｖｆｂを生成する。
Ｖｆｂ＝Ｖｏｕｔ×Ｒ２／（Ｒ１＋Ｒ２）

誤差増幅器１４は、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂが、基準電圧Ｖｒｅｆと一致するように、出力トランジスタ１０の制御端子（ゲート）の電圧Ｖｇを調節する。具体的には、誤差増幅器１４は、非反転入力端子に帰還電圧Ｖｆｂを、反転入力端子に基準電圧Ｖｒｅｆを受け、２つの電圧ＶｆｂとＶｒｅｆの誤差を増幅し、ゲート電圧Ｖｇを生成する。

モニタ用トランジスタ１２は、その一端が入力端子１０２と接続されている。モニタ用トランジスタ１２は、オフ状態となるように制御端子（ゲート）がバイアスされている。モニタ用トランジスタ１２は出力トランジスタ１０と同型のトランジスタであり、図１においてはＰチャンネルＭＯＳＦＥＴである。すなわち、モニタ用トランジスタ１２のソースおよびゲートが入力端子１０２と接続されている。モニタ用トランジスタ１２のゲートソース間電圧は、０Ｖとなるため、モニタ用トランジスタ１２はオフ状態となる。出力トランジスタ１０およびモニタ用トランジスタ１２は、半導体基板上に隣接して配置されており、サイズを除く特性が揃うようにペアリングされている。

モニタ用トランジスタ１２には、出力トランジスタ１０のリーク電流に比例したモニタ電流Ｉｍが流れる。出力トランジスタ１０とモニタ用トランジスタ１２のサイズ比をＭ：Ｎとするとき、モニタ用トランジスタ１２に流れるモニタ電流Ｉｍは、出力トランジスタ１０のリーク電流ＩｌｅａｋのＮ／Ｍ倍となる。
Ｉｍ＝Ｉｌｅａｋ×Ｎ／Ｍ …（１）
たとえばＮ／Ｍは、１／５０〜１／１００程度の値が好ましい。

第１ミラートランジスタＭ１は、モニタ用トランジスタ１２の経路上に設けられる。具体的には、第１ミラートランジスタＭ１はＮチャンネルＭＯＳＦＥＴであり、ソースが接地端子１０６と、ドレインおよびゲートがモニタ用トランジスタ１２のドレインと接続される。

第２ミラートランジスタＭ２は、ゲートおよびソースがそれぞれ、第１ミラートランジスタＭ１のゲートおよびソースと接続されている。つまり第１ミラートランジスタＭ１と第２ミラートランジスタＭ２はカレントミラー回路を形成している。第２ミラートランジスタＭ２は、第１ミラートランジスタＭ１に流れるモニタ電流Ｉｍに応じたキャンセル電流Ｉｃを生成し、出力端子１０４から引き抜く。

第３抵抗Ｒ３は、第２ミラートランジスタＭ２が生成するキャンセル電流Ｉｃの経路上に設けられる。具体的には、第３抵抗Ｒ３の一端は出力端子１０４と接続され、その他端は第２ミラートランジスタＭ２のドレインと接続される。なお、第３抵抗Ｒ３を省略してもよい。

出力トランジスタ１０とモニタ用トランジスタ１２のサイズ比Ｍ：Ｎは、第２ミラートランジスタＭ２と第１ミラートランジスタＭ１のサイズ比と略等しいことが好ましい。第２ミラートランジスタＭ２と第１ミラートランジスタＭ１のサイズ比が、Ｍ：Ｎのとき、キャンセル電流Ｉｃは以下の式で与えられる。
Ｉｃ＝Ｉｍ×Ｍ／Ｎ …（２）

式（２）に式（１）を代入すると、
Ｉｃ≒Ｉｌｅａｋ
を得る。

以上がレギュレータ回路１００の構成である。続いてその動作を説明する。負荷１１０の消費電流（負荷電流ＩＬ）がほとんどゼロの状態（無負荷状態）を考える。この状態でレギュレータ回路１００の温度が上昇すると、出力トランジスタ１０のリーク電流Ｉｌｅａｋが増大する。それにともなって、リーク電流Ｉｌｅａｋとほぼ同量のキャンセル電流Ｉｃが出力端子１０４から接地端子１０６に対して引き抜かれる。したがって、図１のレギュレータ回路１００においては、リーク電流Ｉｌｅａｋがフィードバック動作に及ぼす影響をほぼ完全にキャンセルすることができる。

図２は、第１の変形例に係るレギュレータ回路１００ａの構成を示す回路図である。図２において、出力トランジスタ１０ａおよびモニタ用トランジスタ１２aはＮＰＮ型のバイポーラトランジスタであり、ペアリングして形成される。モニタ用トランジスタ１２ａの制御端子（ベース）は接地されており、オフ状態となっている。

図２のレギュレータ回路１００ａにおいても、出力トランジスタ１０ａのリーク電流Ｉｌｅａｋを好適にキャンセルすることができる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

図１のレギュレータ回路１００において、出力トランジスタ１０とモニタ用トランジスタ１２をＰＮＰ型バイポーラトランジスタに置換してもよい。これに併せて、第１ミラートランジスタＭ１と第２ミラートランジスタＭ２のペアを、ＮＰＮ型バイポーラトランジスタに置換してもよい。

また、図２のレギュレータ回路１００ａにおいて、出力トランジスタ１０ａとモニタ用トランジスタ１２ａをＮチャンネルＭＯＳＦＥＴに置換してもよい。これに併せて、第１ミラートランジスタＭ１と第２ミラートランジスタＭ２のペアを、ＮＰＮ型バイポーラトランジスタに置換してもよい。

実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

１００…レギュレータ回路、１０２…入力端子、１０４…出力端子、１０６…接地端子、１０…出力トランジスタ、１２…モニタ用トランジスタ、１４…誤差増幅器、Ｍ１…第１ミラートランジスタ、Ｍ２…第２ミラートランジスタ、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｒ３…第３抵抗。

Claims

入力端子に印加された入力電圧を、所定の基準電圧に応じた出力電圧に安定化し、出力端子から出力するレギュレータ回路であって、
前記入力端子と前記出力端子の間に設けられた出力トランジスタと、
前記出力電圧に応じた帰還電圧が前記基準電圧と一致するように、前記出力トランジスタの制御端子の電圧を調節する誤差増幅器と、
その一端が前記入力端子に接続され、オフ状態となるように制御端子がバイアスされた、前記出力トランジスタと同型のモニタ用トランジスタと、
前記モニタ用トランジスタの経路上に設けられた第１ミラートランジスタと、
その制御端子が前記第１ミラートランジスタの制御端子と共通に接続され、前記第１ミラートランジスタに流れる電流に応じたキャンセル電流を生成し、前記出力端子から引き抜く第２ミラートランジスタと、
前記第２ミラートランジスタが生成する前記キャンセル電流の経路上に設けられた抵抗と、
を備え、
前記出力トランジスタと前記モニタ用トランジスタのサイズ比は、前記モニタ用トランジスタに流れるモニタ電流が前記出力トランジスタのリーク電流の１／５０〜１／１００倍となるように定められることを特徴とするレギュレータ回路。
前記出力トランジスタと前記モニタ用トランジスタのサイズ比は、前記第２ミラートランジスタと前記第１ミラートランジスタのサイズ比と略等しいことを特徴とする請求項１に記載のレギュレータ回路。
前記出力トランジスタおよび前記モニタ用トランジスタは、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、前記モニタ用トランジスタの制御端子は、前記入力端子と接続されることを特徴とする請求項１または２に記載のレギュレータ回路。
前記出力トランジスタおよび前記モニタ用トランジスタは、ＰＮＰ型バイポーラトランジスタであり、前記モニタ用トランジスタの制御端子は、前記入力端子と接続されることを特徴とする請求項１または２に記載のレギュレータ回路。
前記出力トランジスタおよび前記モニタ用トランジスタは、Ｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、前記モニタ用トランジスタの制御端子は、接地端子と接続されることを特徴とする請求項１または２に記載のレギュレータ回路。
前記出力トランジスタおよび前記モニタ用トランジスタは、ＮＰＮ型バイポーラトランジスタであり、前記モニタ用トランジスタの制御端子は、接地端子と接続されることを特徴とする請求項１または２に記載のレギュレータ回路。