JP3452459B2 - ボルテージレギュレータ - Google Patents
ボルテージレギュレータInfo
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- JP3452459B2 JP3452459B2 JP10970397A JP10970397A JP3452459B2 JP 3452459 B2 JP3452459 B2 JP 3452459B2 JP 10970397 A JP10970397 A JP 10970397A JP 10970397 A JP10970397 A JP 10970397A JP 3452459 B2 JP3452459 B2 JP 3452459B2
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- Japan
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- transistor
- output
- voltage
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- mos transistor
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Description
【０００１】
【発明の属する技術分野】この発明はCMOSモノリシック
IC化されたボルテージレギュレータに関する。
IC化されたボルテージレギュレータに関する。
【０００２】
【従来の技術】従来の正の出力電圧を持つボルテージレ
ギュレータの回路図を図２に示す。基準電圧回路１の出
力電圧と出力端子４の電圧を抵抗Ｒ１とＲ２で分割され
た電圧は誤差増幅回路２で比較され、出力トランジスタ
３を制御する。出力端子４の電圧を抵抗Ｒ１とＲ２で分
割した電圧が、基準電圧回路１の出力電圧より小さけれ
ば、誤差増幅回路２の出力は小さくなり出力トランジス
タ３を強くバイアスし、出力端子４の電圧は大きくな
る。逆に出力端子４の電圧を抵抗Ｒ１とＲ２が分割した
電圧が基準電圧回路１の出力電圧より大きくなると、出
力トランジスタ３を弱くバイアスして、出力端子電圧は
小さくなる。このようにして出力端子４の電圧は一定に
保たれる。
ギュレータの回路図を図２に示す。基準電圧回路１の出
力電圧と出力端子４の電圧を抵抗Ｒ１とＲ２で分割され
た電圧は誤差増幅回路２で比較され、出力トランジスタ
３を制御する。出力端子４の電圧を抵抗Ｒ１とＲ２で分
割した電圧が、基準電圧回路１の出力電圧より小さけれ
ば、誤差増幅回路２の出力は小さくなり出力トランジス
タ３を強くバイアスし、出力端子４の電圧は大きくな
る。逆に出力端子４の電圧を抵抗Ｒ１とＲ２が分割した
電圧が基準電圧回路１の出力電圧より大きくなると、出
力トランジスタ３を弱くバイアスして、出力端子電圧は
小さくなる。このようにして出力端子４の電圧は一定に
保たれる。
【０００３】
【発明が解決しようとする課題】従来の正の出力電圧を
持つボルテージレギュレータは、出力電流が小さくなる
と出力トランジスタ３は出力電流を絞るようになる。さ
らに出力電流が小さくなると、出力トランジスタ３はほ
とんどoffするが、出力トランジスタのＷ長が大きいた
め出力トランジスタ３がoffしても出力端子４には出力
トランジスタ３のオフリーク電流が抵抗を流れ、出力端
子４の電圧は上昇する。仮に出力トランジスタ3のオフ
リーク電流をIleak、負荷電流をIloadとすると、出力電
流が小さい時は Iload≪Ileakであるため出力電圧は(R
1+R2)×Ileakとなり、出力端子４の電圧は抵抗Ｒ１とＲ
２の比とで設定した電圧よりも高くなってしまう。図５
の出力電圧と出力電流のグラフの実線で示すように出力
電流が小さくなるほど出力トランジスタ３のリーク電流
の影響が大きくなり、出力端子４の電圧は高くなる。
持つボルテージレギュレータは、出力電流が小さくなる
と出力トランジスタ３は出力電流を絞るようになる。さ
らに出力電流が小さくなると、出力トランジスタ３はほ
とんどoffするが、出力トランジスタのＷ長が大きいた
め出力トランジスタ３がoffしても出力端子４には出力
トランジスタ３のオフリーク電流が抵抗を流れ、出力端
子４の電圧は上昇する。仮に出力トランジスタ3のオフ
リーク電流をIleak、負荷電流をIloadとすると、出力電
流が小さい時は Iload≪Ileakであるため出力電圧は(R
1+R2)×Ileakとなり、出力端子４の電圧は抵抗Ｒ１とＲ
２の比とで設定した電圧よりも高くなってしまう。図５
の出力電圧と出力電流のグラフの実線で示すように出力
電流が小さくなるほど出力トランジスタ３のリーク電流
の影響が大きくなり、出力端子４の電圧は高くなる。
【０００４】一般にはこの出力電圧の上昇を抑えるには
出力トランジスタのしきい値電圧Vthを上げオフリーク
電流を抑える。しかしVthを上げると出力トランジスタ
３の駆動能力が小さくなってしまう。
出力トランジスタのしきい値電圧Vthを上げオフリーク
電流を抑える。しかしVthを上げると出力トランジスタ
３の駆動能力が小さくなってしまう。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、この発明は出力トランジスタ３のオフリーク電流と
同程度の大きさの電流を流す回路を付加し、出力トラン
ジスタ３のＶｔｈを高めることに依る出力トランジスタ
３の駆動能力の低下無しに、オフリーク電流に依る出力
端子４の電圧が上昇する事を防ぐことができる。
に、この発明は出力トランジスタ３のオフリーク電流と
同程度の大きさの電流を流す回路を付加し、出力トラン
ジスタ３のＶｔｈを高めることに依る出力トランジスタ
３の駆動能力の低下無しに、オフリーク電流に依る出力
端子４の電圧が上昇する事を防ぐことができる。
【０００６】
【発明の実施の形態】この発明の実施の形態を図に基づ
いて説明する。本発明による正の出力電圧を持つボルテ
ージレギュレータの回路図を図１に示す。基準電圧回路
１の出力電圧と出力端子４の電圧を抵抗Ｒ１とＲ２で分
割された電圧は誤差増幅回路２で比較され、出力トラン
ジスタ３を制御する。出力トランジスタ３に流れる電流
をIoutとする。無負荷時は、Ioutは出力トランジスタ３
のオフリーク電流とブリーダ抵抗R1とR2に流れる電流と
なる。高温時には出力トランジスタのオフリーク電流が
増大する。この時オフリーク電流補正回路５は、出力ト
ランジスタ３に流れるオフリーク電流と同程度の大きさ
の電流を引き込む。これにより、抵抗Ｒ１とＲ２を流れ
る出力トランジスタ３のオフリーク電流を減少させ、出
力電圧の上昇を抑えることが可能となる。
いて説明する。本発明による正の出力電圧を持つボルテ
ージレギュレータの回路図を図１に示す。基準電圧回路
１の出力電圧と出力端子４の電圧を抵抗Ｒ１とＲ２で分
割された電圧は誤差増幅回路２で比較され、出力トラン
ジスタ３を制御する。出力トランジスタ３に流れる電流
をIoutとする。無負荷時は、Ioutは出力トランジスタ３
のオフリーク電流とブリーダ抵抗R1とR2に流れる電流と
なる。高温時には出力トランジスタのオフリーク電流が
増大する。この時オフリーク電流補正回路５は、出力ト
ランジスタ３に流れるオフリーク電流と同程度の大きさ
の電流を引き込む。これにより、抵抗Ｒ１とＲ２を流れ
る出力トランジスタ３のオフリーク電流を減少させ、出
力電圧の上昇を抑えることが可能となる。
【０００７】本発明による正の出力電圧を持つボルテー
ジレギュレータの別の実施例を図３に示す。トランジス
タ６に流れる電流をＩとする。トランジスタ６には出力
トランジスタ３とトランジスタ６のサイズ比に応じてIo
ut（出力トランジスタ３のオフリーク電流）に比例した
オフリーク電流Ｉが流れる。出力トランジスタ３のゲー
ト長をＬ１、ゲート幅をＷ１、トランジスタ６のゲート
長をＬ２、ゲート幅をＷ２とするとＩとIoutの比はI／I
out＝（Ｗ２／Ｌ２）／（Ｗ１／Ｌ１）となる。
ジレギュレータの別の実施例を図３に示す。トランジス
タ６に流れる電流をＩとする。トランジスタ６には出力
トランジスタ３とトランジスタ６のサイズ比に応じてIo
ut（出力トランジスタ３のオフリーク電流）に比例した
オフリーク電流Ｉが流れる。出力トランジスタ３のゲー
ト長をＬ１、ゲート幅をＷ１、トランジスタ６のゲート
長をＬ２、ゲート幅をＷ２とするとＩとIoutの比はI／I
out＝（Ｗ２／Ｌ２）／（Ｗ１／Ｌ１）となる。
【０００８】この比の電流がトランジスタ６に流れる。
そしてトランジスタ６と同一の電流がトランジスタ７に
流れ、トランジスタ７と８のトランジスタサイズの比に
応じてトランジスタ７と８には比例した電流が流れる。
出力トランジスタ３のオフリーク分の電流値と同等の電
流値をトランジスタ８により引き込むため、図５の出力
電流と出力電圧のグラフの点線で示すように、出力トラ
ンジスタ３のオフリークによる出力電圧の上昇を抑える
事ができる。
そしてトランジスタ６と同一の電流がトランジスタ７に
流れ、トランジスタ７と８のトランジスタサイズの比に
応じてトランジスタ７と８には比例した電流が流れる。
出力トランジスタ３のオフリーク分の電流値と同等の電
流値をトランジスタ８により引き込むため、図５の出力
電流と出力電圧のグラフの点線で示すように、出力トラ
ンジスタ３のオフリークによる出力電圧の上昇を抑える
事ができる。
【０００９】例えば、出力トランジスタ３のサイズ比が
Ｗ／Ｌ＝１００００／１０、無負荷時の出力トランジ
スタ３のリーク電流が Iout＝１μＡであるとする。こ
の時、トランジスタ６のサイズ比が Ｗ／Ｌ＝１０／１
０ であれば、トランジスタ６に流れるオフリーク電流
は、 Ｉ＝（（１０／１０）／（１００００／１０））×１＝
０．００１μＡ となる。この時トランジスタ７とトランジスタ８のサイ
ズ比を例えば、 トランジスタ７が Ｗ／Ｌ＝５／１００ トランジスタ８が Ｗ／Ｌ＝２５０／５ にすればトランジスタ８には１μＡの電流が流れること
になり、出力トランジスタ３のリーク電流と同等の電流
を引き込むことになる。
Ｗ／Ｌ＝１００００／１０、無負荷時の出力トランジ
スタ３のリーク電流が Iout＝１μＡであるとする。こ
の時、トランジスタ６のサイズ比が Ｗ／Ｌ＝１０／１
０ であれば、トランジスタ６に流れるオフリーク電流
は、 Ｉ＝（（１０／１０）／（１００００／１０））×１＝
０．００１μＡ となる。この時トランジスタ７とトランジスタ８のサイ
ズ比を例えば、 トランジスタ７が Ｗ／Ｌ＝５／１００ トランジスタ８が Ｗ／Ｌ＝２５０／５ にすればトランジスタ８には１μＡの電流が流れること
になり、出力トランジスタ３のリーク電流と同等の電流
を引き込むことになる。
【００１０】図４に本発明の請求項１の正の出力電圧を
持つボルテージレギュレータの別の実施例を示す。負荷
が軽い場合、誤差増幅回路２は出力トランジスタ３を制
御し、offさせる傾向にある。この時同じ誤差増幅回路
２によってトランジスタ９がoffする。これによりイン
バータ回路１１の入力は定電流回路１２によって低レベ
ルに引かれているため、低レベルとなる。このためイン
バータ回路１１はトランジスタ１０をonし、出力トラン
ジスタ３のオフリーク電流を補正する回路は動作する。
持つボルテージレギュレータの別の実施例を示す。負荷
が軽い場合、誤差増幅回路２は出力トランジスタ３を制
御し、offさせる傾向にある。この時同じ誤差増幅回路
２によってトランジスタ９がoffする。これによりイン
バータ回路１１の入力は定電流回路１２によって低レベ
ルに引かれているため、低レベルとなる。このためイン
バータ回路１１はトランジスタ１０をonし、出力トラン
ジスタ３のオフリーク電流を補正する回路は動作する。
【００１１】負荷が重くなると、トランジスタ９はon
し、インバータ回路１１の入力は高レベルとなり、トラ
ンジスタ１０をoffする。トランジスタ１０がoffされる
ためトランジスタ６のオフリーク電流は流れず、出力ト
ランジスタ３のオフリーク電流を補正する回路は停止す
る。このため負荷が重いとき、出力トランジスタ３のオ
フリーク電流を補正する回路による、消費電流を減らす
ことが可能になる。
し、インバータ回路１１の入力は高レベルとなり、トラ
ンジスタ１０をoffする。トランジスタ１０がoffされる
ためトランジスタ６のオフリーク電流は流れず、出力ト
ランジスタ３のオフリーク電流を補正する回路は停止す
る。このため負荷が重いとき、出力トランジスタ３のオ
フリーク電流を補正する回路による、消費電流を減らす
ことが可能になる。
【００１２】
【発明の効果】本発明は、ボルテージレギュレータにお
いて出力トランジスタのオフリークと同程度の大きさの
電流を流す回路を付加することにより、ボルテージレギ
ュレータの出力トランジスタのVthを高める（出力トラ
ンジスタの駆動能力を落とす）ことなく、出力電流が少
なくなってもオフリークの影響による出力電圧の上昇が
抑えられるボルテージレギュレータを供給出来る効果が
ある。
いて出力トランジスタのオフリークと同程度の大きさの
電流を流す回路を付加することにより、ボルテージレギ
ュレータの出力トランジスタのVthを高める（出力トラ
ンジスタの駆動能力を落とす）ことなく、出力電流が少
なくなってもオフリークの影響による出力電圧の上昇が
抑えられるボルテージレギュレータを供給出来る効果が
ある。
【図１】本発明によるボルテージレギュレータの説明図
である。
である。
【図２】従来のボルテージレギュレータの説明図であ
る。
る。
【図３】本発明によるボルテージレギュレータの他の説
明図である。
明図である。
【図４】本発明によるボルテージレギュレータの他の説
明図である。
明図である。
【図５】ボルテージレギュレータの出力電圧と入力電圧
のグラフの例である。
のグラフの例である。
１ 基準電圧回路
２ 誤差増幅回路
３ 出力トランジスタ
４ 出力電圧端子
５ オフリーク電流補正回路
６〜１０ ＭＯＳトランジスタ
１１ インバータ回路
１２ 定電流回路
Ｒ１，Ｒ２ 抵抗
Claims (3)
- 【請求項１】 ボルテージレギュレータの出力電圧が出
力される出力端子と、第１の端子と第２の端子の間に接続された 基準電圧源
と、前記 基準電圧源の出力をその一方の入力に受ける誤差増
幅回路と、前記 誤差増幅回路の出力によって制御される第１導電型
の出力トランジスタと、前記第１の端子と第２の端子の間に前記出力トランジス
タと直列に接続され、前記出力端子の電圧を分圧し、 分
圧電圧を前記誤差増幅回路の他方の入力する分圧抵抗
と、前記第１の端子にゲートとドレインが接続された第１導
電型の第１のＭＯＳトランジスタと、 前記第１のＭＯＳトランジスタのソースと前記第２の端
子との間に接続され、ソースが第２の端子に接続され、
ゲートとドレインが接続された第２導電型の第２のＭＯ
Ｓトランジスタと、 ドレインが前記出力端子に接続され、ゲートが前記第２
のＭＯＳトランジスタのゲートに接続され、ソースが前
記第２の端子に接続された第２導電型の第３のＭＯＳト
ランジスタと、を有すること を特徴とするボルテージレ
ギュレータ。 - 【請求項２】 前記第１のＭＯＳトランジスタと前記第
２のＭＯＳトランジスタの間に接続され、前記出力トラ
ンジスタがＯＦＦした場合に、ＯＮする第４のＭＯＳト
ランジスタを有することを特徴とする請求項１に記載の
ボルテージレギュレータ。 - 【請求項３】 ドレインが前記第１の端子に接続され、
ゲートが前記誤差増幅回路の出力に接続された第１導電
型の第５のＭＯＳトランジスタと、 前記第５のＭＯＳトランジスタのソースと前記第２の端
子の間に接続された定電流回路と、を有し、 前記第５のＭＯＳトランジスタのソースと前記第２の端
子の間の電圧に基づいた信号が前記第４のＭＯＳトラン
ジスタのゲートに入力されていること特徴とする請求項
２に記載のボルテージレギュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10970397A JP3452459B2 (ja) | 1997-04-25 | 1997-04-25 | ボルテージレギュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10970397A JP3452459B2 (ja) | 1997-04-25 | 1997-04-25 | ボルテージレギュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10301642A JPH10301642A (ja) | 1998-11-13 |
| JP3452459B2 true JP3452459B2 (ja) | 2003-09-29 |
Family
ID=14517079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10970397A Expired - Lifetime JP3452459B2 (ja) | 1997-04-25 | 1997-04-25 | ボルテージレギュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3452459B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11099590B2 (en) | 2019-04-01 | 2021-08-24 | Dialog Semiconductor (Uk) Limited | Indirect leakage compensation for multi-stage amplifiers |
| CN113672024A (zh) * | 2021-07-21 | 2021-11-19 | 北京时代民芯科技有限公司 | 一种应用于低功耗ldo的漏电流补偿电路及方法 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7009858B2 (en) | 2001-01-29 | 2006-03-07 | Seiko Epson Corporation | Adjustable current consumption power supply apparatus |
| JP4574902B2 (ja) * | 2001-07-13 | 2010-11-04 | セイコーインスツル株式会社 | ボルテージレギュレータ |
| JP2003150254A (ja) * | 2001-11-09 | 2003-05-23 | Seiko Instruments Inc | ボルテージ・レギュレータ |
| JP4836599B2 (ja) * | 2006-02-16 | 2011-12-14 | 株式会社リコー | ボルテージレギュレータ |
| JP4855841B2 (ja) * | 2006-06-14 | 2012-01-18 | 株式会社リコー | 定電圧回路及びその出力電圧制御方法 |
| JP5544105B2 (ja) * | 2009-03-12 | 2014-07-09 | ローム株式会社 | レギュレータ回路 |
| EP2656162A2 (en) | 2010-12-21 | 2013-10-30 | ST-Ericsson SA | Active leakage consuming module for ldo regulator |
| JP5848516B2 (ja) * | 2011-04-15 | 2016-01-27 | ローム株式会社 | 電源装置 |
| JP6220212B2 (ja) * | 2013-10-03 | 2017-10-25 | エスアイアイ・セミコンダクタ株式会社 | ボルテージレギュレータ |
| JP6700550B2 (ja) | 2016-01-08 | 2020-05-27 | ミツミ電機株式会社 | レギュレータ |
| CN108181963B (zh) * | 2018-01-02 | 2020-03-06 | 京东方科技集团股份有限公司 | 低压差数字稳压器及其稳压方法 |
| CN111930167A (zh) * | 2020-07-07 | 2020-11-13 | 芯创智（北京）微电子有限公司 | 一种应用于超低静态电流ldo的输出级泄放电路 |
-
1997
- 1997-04-25 JP JP10970397A patent/JP3452459B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11099590B2 (en) | 2019-04-01 | 2021-08-24 | Dialog Semiconductor (Uk) Limited | Indirect leakage compensation for multi-stage amplifiers |
| CN113672024A (zh) * | 2021-07-21 | 2021-11-19 | 北京时代民芯科技有限公司 | 一种应用于低功耗ldo的漏电流补偿电路及方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10301642A (ja) | 1998-11-13 |
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