JP2003150254A - ボルテージ・レギュレータ - Google Patents
ボルテージ・レギュレータInfo
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit
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Abstract
(57)【要約】
【課題】 高温かつ外部負荷のインピーダンスが大きい
環境で使用しても確実にＯＦＦできるようなボルテージ
・レギュレータを提供すること。 【解決手段】 本発明のボルテージ・レギュレータで
は、ＯＦＦする場合に出力電圧端子と基準端子の間のイ
ンピーダンスを小さくできるような構成とした。これに
より、高温かつ外部負荷のインピーダンスが大きい環境
で使用したときに、出力回路のリーク電流が大きくなっ
ても出力端子電圧が上昇せず、確実にＯＦＦできるよう
になった。
環境で使用しても確実にＯＦＦできるようなボルテージ
・レギュレータを提供すること。 【解決手段】 本発明のボルテージ・レギュレータで
は、ＯＦＦする場合に出力電圧端子と基準端子の間のイ
ンピーダンスを小さくできるような構成とした。これに
より、高温かつ外部負荷のインピーダンスが大きい環境
で使用したときに、出力回路のリーク電流が大きくなっ
ても出力端子電圧が上昇せず、確実にＯＦＦできるよう
になった。
Description
【０００１】
【発明の属する技術分野】この発明は、ボルテージ・レ
ギュレータに関するものである。
ギュレータに関するものである。
【０００２】
【従来の技術】従来のボルテージ・レギュレータを図を
用いて説明する。図2は従来のボルテージ・レギュレー
タの構成例を示す回路ブロック図である。
用いて説明する。図2は従来のボルテージ・レギュレー
タの構成例を示す回路ブロック図である。
【０００３】ボルテージ・レギュレータ２０１は入力電
圧端子１０２、ＧＮＤ端子１０３、出力電圧端子１０
４、ＯＮ／ＯＦＦ端子１１０の外部端子を備えており、
また一定の電圧を出力できる基準電圧回路１０５と、出
力電圧端子１０４の電圧を適当な比率で分圧できる分圧
回路２０６と、２つの入力電圧を比較して出力電圧を調
節できるエラーアンプ回路１０７と、インピーダンスが
調節できる出力回路１０８と、基準電圧回路１０５とエ
ラーアンプ回路１０７の動作を制御できるロジック回路
１０９とで図２のように構成される。図２では分圧回路
２０６を抵抗２２１と、抵抗２２２で構成している。
圧端子１０２、ＧＮＤ端子１０３、出力電圧端子１０
４、ＯＮ／ＯＦＦ端子１１０の外部端子を備えており、
また一定の電圧を出力できる基準電圧回路１０５と、出
力電圧端子１０４の電圧を適当な比率で分圧できる分圧
回路２０６と、２つの入力電圧を比較して出力電圧を調
節できるエラーアンプ回路１０７と、インピーダンスが
調節できる出力回路１０８と、基準電圧回路１０５とエ
ラーアンプ回路１０７の動作を制御できるロジック回路
１０９とで図２のように構成される。図２では分圧回路
２０６を抵抗２２１と、抵抗２２２で構成している。
【０００４】ＯＮ／ＯＦＦ端子１１０からＯＮの信号が
入力されると、ロジック回路１０９は基準電圧回路１０
５とエラーアンプ回路１０７とに信号を送り、エラーア
ンプ回路１０７が分圧回路２０６からの入力電圧を基準
電圧回路１０５からの入力電圧と同等に保つように出力
回路１０８にインピーダンスを調節させるため、ボルテ
ージ・レギュレータ２０１は入力電圧が変動しても出力
電圧端子１０４を一定電圧に保つことができる。
入力されると、ロジック回路１０９は基準電圧回路１０
５とエラーアンプ回路１０７とに信号を送り、エラーア
ンプ回路１０７が分圧回路２０６からの入力電圧を基準
電圧回路１０５からの入力電圧と同等に保つように出力
回路１０８にインピーダンスを調節させるため、ボルテ
ージ・レギュレータ２０１は入力電圧が変動しても出力
電圧端子１０４を一定電圧に保つことができる。
【０００５】一方、ＯＮ／ＯＦＦ端子１１０からＯＦＦ
の信号が入力されると、ロジック回路１０９は基準電圧
回路１０５とエラーアンプ回路１０７とに信号を送り、
エラーアンプ回路１０７が出力回路１０８のインピーダ
ンスを大きくするように調節させるため、出力電圧端子
１０４の電圧は分圧回路２０６のインピーダンスを通し
てＧＮＤ端子１０３にプルダウンされ、ボルテージ・レ
ギュレータ２０１はＧＮＤ端子１０３の電圧を保つこと
ができる。
の信号が入力されると、ロジック回路１０９は基準電圧
回路１０５とエラーアンプ回路１０７とに信号を送り、
エラーアンプ回路１０７が出力回路１０８のインピーダ
ンスを大きくするように調節させるため、出力電圧端子
１０４の電圧は分圧回路２０６のインピーダンスを通し
てＧＮＤ端子１０３にプルダウンされ、ボルテージ・レ
ギュレータ２０１はＧＮＤ端子１０３の電圧を保つこと
ができる。
【０００６】出力電圧端子１０４にはＣＰＵやマイコン
など、用途に応じてさまざまな外部負荷１１１が接続さ
れる。また、ボルテージ・レギュレータ２０１は出力電
圧端子１０４の電圧を安定させるために、通常は出力容
量１１２を接続して使用される。
など、用途に応じてさまざまな外部負荷１１１が接続さ
れる。また、ボルテージ・レギュレータ２０１は出力電
圧端子１０４の電圧を安定させるために、通常は出力容
量１１２を接続して使用される。
【０００７】
【発明が解決しようとする課題】この様に、従来のボル
テージ・レギュレータ２０１では、ＯＦＦしているとき
は出力電圧端子１０４が分圧回路２０６のインピーダン
スを通してＧＮＤ端子１０３にプルダウンされている。
従って、外部負荷１１１のインピーダンスが大きく、且
つICの温度が高温となることにより出力回路１０８のリ
ーク電流が大きくなった場合に、出力電圧端子１０４の
電圧がＧＮＤ端子１０３の電圧までプルダウンされなく
なる。結果として、ボルテージ・レギュレータ２０１が
ＯＦＦできないという問題が生じていた。
テージ・レギュレータ２０１では、ＯＦＦしているとき
は出力電圧端子１０４が分圧回路２０６のインピーダン
スを通してＧＮＤ端子１０３にプルダウンされている。
従って、外部負荷１１１のインピーダンスが大きく、且
つICの温度が高温となることにより出力回路１０８のリ
ーク電流が大きくなった場合に、出力電圧端子１０４の
電圧がＧＮＤ端子１０３の電圧までプルダウンされなく
なる。結果として、ボルテージ・レギュレータ２０１が
ＯＦＦできないという問題が生じていた。
【０００８】以下に、外部負荷１１１のインピーダンス
が大きく、且つICの温度が高温となることにより出力回
路１０８のリーク電流が大きくなった場合の簡単な例を
示す。
が大きく、且つICの温度が高温となることにより出力回
路１０８のリーク電流が大きくなった場合の簡単な例を
示す。
【０００９】ＯＦＦしているときの出力電圧端子１０４
の電圧は、（１）式で表される。 VOUT＝ＩＬＥＡＫ×（ＲＯＵＴ１／／ＲＯＵＴ２） …（１） ＶＯＵＴ：出力電圧端子１０４の電圧（Ｖ）、 ＩＬＥＡＫ：出力回路１０８のリーク電流（Ａ）、 ＲＯＵＴ１：分圧回路２０６のインピーダンス（Ω）、 ＲＯＵＴ２：外部負荷１１１のインピーダンス（Ω）、 （ＲＯＵＴ１／／ＲＯＵＴ２）： ＲＯＵＴ１とＲＯＵ
Ｔ２のパラの合成インピーダンス（Ω）
の電圧は、（１）式で表される。 VOUT＝ＩＬＥＡＫ×（ＲＯＵＴ１／／ＲＯＵＴ２） …（１） ＶＯＵＴ：出力電圧端子１０４の電圧（Ｖ）、 ＩＬＥＡＫ：出力回路１０８のリーク電流（Ａ）、 ＲＯＵＴ１：分圧回路２０６のインピーダンス（Ω）、 ＲＯＵＴ２：外部負荷１１１のインピーダンス（Ω）、 （ＲＯＵＴ１／／ＲＯＵＴ２）： ＲＯＵＴ１とＲＯＵ
Ｔ２のパラの合成インピーダンス（Ω）
【００１０】例えばＩＬＥＡＫ＝１ｕＡ（想定されるリ
ーク電流の最大程度の値）、ＲＯＵＴ１＝３ＭｅｇΩ、
ＲＯＵＴ２＝∞の場合、（１）式より、 ＶＯＵＴ＝１ｕＡ×３ＭｅｇΩ＝３Ｖ …（２） となる。ここで、ボルテージ・レギュレータ２０１の出
力電圧が３Ｖの場合、上記ケースではＯＮもＯＦＦも同
様の出力電圧となってしまう。即ち、ボルテージ・レギ
ュレータ２０１はＯＦＦできなくなってしまう。
ーク電流の最大程度の値）、ＲＯＵＴ１＝３ＭｅｇΩ、
ＲＯＵＴ２＝∞の場合、（１）式より、 ＶＯＵＴ＝１ｕＡ×３ＭｅｇΩ＝３Ｖ …（２） となる。ここで、ボルテージ・レギュレータ２０１の出
力電圧が３Ｖの場合、上記ケースではＯＮもＯＦＦも同
様の出力電圧となってしまう。即ち、ボルテージ・レギ
ュレータ２０１はＯＦＦできなくなってしまう。
【００１１】この様に、ボルテージ・レギュレータ２０
１がＯＦＦできないと、外部負荷１１１が無駄な電力を
消費し続けることとなる。即ち、従来のボルテージ・レ
ギュレータ２０１を使用したシステムの消費電力が増大
してしまうという問題が生じていた。
１がＯＦＦできないと、外部負荷１１１が無駄な電力を
消費し続けることとなる。即ち、従来のボルテージ・レ
ギュレータ２０１を使用したシステムの消費電力が増大
してしまうという問題が生じていた。
【００１２】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明のボルテージ・レギュレータでは、ＯＦＦ
するときにはロジック回路からの信号にて分圧回路のイ
ンピーダンスを小さくでき、出力電圧端子がＧＮＤ端子
にプルダウンできるような構成とした。
めに、本発明のボルテージ・レギュレータでは、ＯＦＦ
するときにはロジック回路からの信号にて分圧回路のイ
ンピーダンスを小さくでき、出力電圧端子がＧＮＤ端子
にプルダウンできるような構成とした。
【００１３】
【発明の実施の形態】本発明に係るボルテージ・レギュ
レータは、ロジック回路からＯＦＦする信号が送られる
と、インピーダンスが小さくなるような分圧回路が設置
されている。これにより、ボルテージ・レギュレータが
ＯＦＦするときの出力電圧端子のプルダウンが強力にな
る。従って、高温で出力回路のリーク電流が大きくな
り、かつ外部負荷のインピーダンスが大きい場合であっ
ても、出力電圧端子の電圧がＧＮＤ端子の電圧付近まで
プルダウンしてＯＦＦすることが可能である。
レータは、ロジック回路からＯＦＦする信号が送られる
と、インピーダンスが小さくなるような分圧回路が設置
されている。これにより、ボルテージ・レギュレータが
ＯＦＦするときの出力電圧端子のプルダウンが強力にな
る。従って、高温で出力回路のリーク電流が大きくな
り、かつ外部負荷のインピーダンスが大きい場合であっ
ても、出力電圧端子の電圧がＧＮＤ端子の電圧付近まで
プルダウンしてＯＦＦすることが可能である。
【００１４】
【実施例】以下に、本発明の実施例を図面に基づいて説
明する。図１は、本発明に係るボルテージ・レギュレー
タの構成例を示す回路ブロック図である。ボルテージ・
レギュレータ１０１には、従来の分圧回路２０６に代え
て分圧回路１０６が設けられている。その他の構成要素
は、図２に示す従来のボルテージ・レギュレータと同様
である。
明する。図１は、本発明に係るボルテージ・レギュレー
タの構成例を示す回路ブロック図である。ボルテージ・
レギュレータ１０１には、従来の分圧回路２０６に代え
て分圧回路１０６が設けられている。その他の構成要素
は、図２に示す従来のボルテージ・レギュレータと同様
である。
【００１５】ＯＮ／ＯＦＦ端子１１０に入力されるＯＮ
／ＯＦＦ信号に応じてロジック回路１０９が出力する信
号が入力されると、分圧回路１０６はインピーダンスRO
UT1が可変できるようになっている。ＯＮ／ＯＦＦ端子
１１０にＯＮ信号が入力された場合には、分圧回路１０
６はインピーダンスが大きくなり、出力電圧端子１０４
を適当な比率で分圧してエラーアンプ回路１０７に出力
される。この様にして、ボルテージ・レギュレータ１０
１は出力電圧端子１０４に一定電圧を出力する。
／ＯＦＦ信号に応じてロジック回路１０９が出力する信
号が入力されると、分圧回路１０６はインピーダンスRO
UT1が可変できるようになっている。ＯＮ／ＯＦＦ端子
１１０にＯＮ信号が入力された場合には、分圧回路１０
６はインピーダンスが大きくなり、出力電圧端子１０４
を適当な比率で分圧してエラーアンプ回路１０７に出力
される。この様にして、ボルテージ・レギュレータ１０
１は出力電圧端子１０４に一定電圧を出力する。
【００１６】一方、ＯＮ／ＯＦＦ端子１１０にＯＦＦ信
号が入力された場合には、分圧回路１０６はインピーダ
ンスが小さくなり、出力電圧端子１０４をＧＮＤ端子１
０３にプルダウンすることが可能となる。ここで、例え
ば分圧回路１０６のインピーダンスROUT1を３ＫΩまで
小さくできるように設定する。
号が入力された場合には、分圧回路１０６はインピーダ
ンスが小さくなり、出力電圧端子１０４をＧＮＤ端子１
０３にプルダウンすることが可能となる。ここで、例え
ば分圧回路１０６のインピーダンスROUT1を３ＫΩまで
小さくできるように設定する。
【００１７】この場合、出力回路１０８に従来と同様の
１uＡのリークが起きても、（１）式より、 ＶＯＵＴ＝１ｕＡ×３ＫΩ＝３ｍＶ …（３） となる。
１uＡのリークが起きても、（１）式より、 ＶＯＵＴ＝１ｕＡ×３ＫΩ＝３ｍＶ …（３） となる。
【００１８】即ち、ボルテージ・レギュレータ１０１
は、高温で出力回路１０８のリーク電流が大きくなり、
かつ外部負荷１１１のインピーダンスが大きい場合であ
っても、ＯＦＦの状態を保つことが可能である。
は、高温で出力回路１０８のリーク電流が大きくなり、
かつ外部負荷１１１のインピーダンスが大きい場合であ
っても、ＯＦＦの状態を保つことが可能である。
【００１９】ここで、ＯＦＦの状態とは、必ずしもＧＮ
Ｄ端子１０３の電圧そのものでなくても良い。外部負荷
１１１として接続されるマイコンなどの動作電圧を下ま
われば良く、用途によって様々である。汎用品として見
た場合には、１００ｍV以下にしておけば、特殊な場合
を除き、外部負荷１１１として接続されたＩＣが動作す
ることはないので、十分にＯＦＦしているといえる。し
たがって、（３）式の３ｍＶは十分にＯＦＦしている。
Ｄ端子１０３の電圧そのものでなくても良い。外部負荷
１１１として接続されるマイコンなどの動作電圧を下ま
われば良く、用途によって様々である。汎用品として見
た場合には、１００ｍV以下にしておけば、特殊な場合
を除き、外部負荷１１１として接続されたＩＣが動作す
ることはないので、十分にＯＦＦしているといえる。し
たがって、（３）式の３ｍＶは十分にＯＦＦしている。
【００２０】以上のように、本発明のボルテージ・レギ
ュレータ１０１は高温かつ外部負荷１１１のインピーダ
ンスが大きい環境で使用されても問題無くＯＦＦが可能
である。このため、ＯＦＦしている間は、外部負荷１１
１も無駄な電力を消費することがなくなり、ボルテージ
・レギュレータ１０１を使用したシステムの消費電力の
節約が実現される。
ュレータ１０１は高温かつ外部負荷１１１のインピーダ
ンスが大きい環境で使用されても問題無くＯＦＦが可能
である。このため、ＯＦＦしている間は、外部負荷１１
１も無駄な電力を消費することがなくなり、ボルテージ
・レギュレータ１０１を使用したシステムの消費電力の
節約が実現される。
【００２１】ここで、分圧回路１０６のＯＦＦ時のイン
ピーダンスは、外部負荷１１１や出力容量１１２が変わ
っても、それぞれの用途に応じて自由に設定できるもの
である。また、分圧回路１０６は、ＯＦＦ時にインピー
ダンスを小さくできる構成であれば、内部の回路構成に
かかわらず、本実施の形態の効果は達成される。
ピーダンスは、外部負荷１１１や出力容量１１２が変わ
っても、それぞれの用途に応じて自由に設定できるもの
である。また、分圧回路１０６は、ＯＦＦ時にインピー
ダンスを小さくできる構成であれば、内部の回路構成に
かかわらず、本実施の形態の効果は達成される。
【００２２】次に、ボルテージ・レギュレータの分圧回
路の第１の構成例について詳細に説明する。
路の第１の構成例について詳細に説明する。
【００２３】図３は、本発明のボルテージ・レギュレー
タの構成例を示す回路ブロック図である。
タの構成例を示す回路ブロック図である。
【００２４】ボルテージ・レギュレータ３０１は、基準
電圧回路１０５の代わりに基準電圧回路３０５が、また
分圧回路１０６の代わりに分圧回路３０６が、またエラ
ーアンプ回路１０７の代わりにエラーアンプ回路３０７
が、また出力回路１０８の代わりに出力回路３０８が、
またロジック回路１０９の代わりにロジック回路３０９
がそれぞれ設けられている。その他構成要素は、符号は
異なるが図１に示すボルテージ・レギュレータと同様で
ある。
電圧回路１０５の代わりに基準電圧回路３０５が、また
分圧回路１０６の代わりに分圧回路３０６が、またエラ
ーアンプ回路１０７の代わりにエラーアンプ回路３０７
が、また出力回路１０８の代わりに出力回路３０８が、
またロジック回路１０９の代わりにロジック回路３０９
がそれぞれ設けられている。その他構成要素は、符号は
異なるが図１に示すボルテージ・レギュレータと同様で
ある。
【００２５】ロジック回路３０９はヒステリシスを有す
るインバータ３５１で構成されている。ＯＮ／ＯＦＦ端
子１１０にＯＮ信号として入力電圧端子１０２の電圧
（以下Ｈｉと記載する）が入力されると、ロジック回路
３０９はＧＮＤ端子１０３の電圧（以下Ｌｏと記載す
る）を出力する。
るインバータ３５１で構成されている。ＯＮ／ＯＦＦ端
子１１０にＯＮ信号として入力電圧端子１０２の電圧
（以下Ｈｉと記載する）が入力されると、ロジック回路
３０９はＧＮＤ端子１０３の電圧（以下Ｌｏと記載す
る）を出力する。
【００２６】一方、 ＯＮ／ＯＦＦ端子１１０にＯＦＦ
信号としてＬｏが入力されると、ロジック回路３０９は
Ｈｉを出力する。
信号としてＬｏが入力されると、ロジック回路３０９は
Ｈｉを出力する。
【００２７】基準電圧回路３０５はエンハンス型ＮＭＯ
Ｓトランジスタ３１１とデプレッション型ＮＭＯＳトラ
ンジスタ３１２とで定電圧を出力している。エンハンス
型ＰＭＯＳトランジスタ３１３とエンハンス型ＮＭＯＳ
トランジスタ３１４とがロジック回路３０９から信号を
受けており、ＯＮ信号であるＬｏが入力されるとエンハ
ンス型ＰＭＯＳトランジスタ３１３はＯＮしてエンハン
ス型ＮＭＯＳトランジスタ３１４はＯＦＦするので、基
準電圧回路３０５から定電圧が出力される。
Ｓトランジスタ３１１とデプレッション型ＮＭＯＳトラ
ンジスタ３１２とで定電圧を出力している。エンハンス
型ＰＭＯＳトランジスタ３１３とエンハンス型ＮＭＯＳ
トランジスタ３１４とがロジック回路３０９から信号を
受けており、ＯＮ信号であるＬｏが入力されるとエンハ
ンス型ＰＭＯＳトランジスタ３１３はＯＮしてエンハン
ス型ＮＭＯＳトランジスタ３１４はＯＦＦするので、基
準電圧回路３０５から定電圧が出力される。
【００２８】一方、ＯＦＦ信号であるＨｉが入力される
とエンハンス型ＰＭＯＳトランジスタ３１３はＯＦＦし
てエンハンス型ＮＭＯＳトランジスタ３１４はＯＮする
ので、基準電圧回路３０５からＬｏが出力される。
とエンハンス型ＰＭＯＳトランジスタ３１３はＯＦＦし
てエンハンス型ＮＭＯＳトランジスタ３１４はＯＮする
ので、基準電圧回路３０５からＬｏが出力される。
【００２９】エラーアンプ回路３０７はエラーアンプ３
３１とエンハンス型ＮＭＯＳトランジスタ３３２とエン
ハンス型ＰＭＯＳトランジスタ３３３とインバータ３３
４とで構成される。インバータ３３４がロジック回路３
０９から信号を受けており、ＯＮ信号であるＬｏが入力
されるとインバータ３３４はＨｉを出力し、エンハンス
型ＮＭＯＳトランジスタ３３２はＯＮしてエンハンス型
ＰＭＯＳトランジスタ３３３はＯＦＦするので、エラー
アンプ３３１は基準電圧回路３０５からの出力電圧と分
圧回路３０６からの出力電圧を同様に保つように出力回
路３０８のインピーダンスを調整する。その結果、出力
電圧端子１０４からは入力電圧端子１０２の電圧によら
ず、一定電圧が出力される。
３１とエンハンス型ＮＭＯＳトランジスタ３３２とエン
ハンス型ＰＭＯＳトランジスタ３３３とインバータ３３
４とで構成される。インバータ３３４がロジック回路３
０９から信号を受けており、ＯＮ信号であるＬｏが入力
されるとインバータ３３４はＨｉを出力し、エンハンス
型ＮＭＯＳトランジスタ３３２はＯＮしてエンハンス型
ＰＭＯＳトランジスタ３３３はＯＦＦするので、エラー
アンプ３３１は基準電圧回路３０５からの出力電圧と分
圧回路３０６からの出力電圧を同様に保つように出力回
路３０８のインピーダンスを調整する。その結果、出力
電圧端子１０４からは入力電圧端子１０２の電圧によら
ず、一定電圧が出力される。
【００３０】一方、ＯＦＦ信号であるＨｉが入力される
とインバータ３３４はＬｏを出力し、エンハンス型ＮＭ
ＯＳトランジスタ３３２はＯＦＦしてエンハンス型ＰＭ
ＯＳトランジスタ３３３はＯＮするので、エラーアンプ
３３１が消費電力を抑えたスタンバイ状態となるととも
に、エラーアンプ回路３０７の出力はＨｉにプルアップ
される。出力回路３０８はエンハンス型ＰＭＯＳトラン
ジスタ３４１で構成されているため、Ｈｉが入力される
とインピーダンスが高くなる。その結果、出力電圧端子
１０４は分圧回路３０６によってＬｏにプルダウンされ
る。
とインバータ３３４はＬｏを出力し、エンハンス型ＮＭ
ＯＳトランジスタ３３２はＯＦＦしてエンハンス型ＰＭ
ＯＳトランジスタ３３３はＯＮするので、エラーアンプ
３３１が消費電力を抑えたスタンバイ状態となるととも
に、エラーアンプ回路３０７の出力はＨｉにプルアップ
される。出力回路３０８はエンハンス型ＰＭＯＳトラン
ジスタ３４１で構成されているため、Ｈｉが入力される
とインピーダンスが高くなる。その結果、出力電圧端子
１０４は分圧回路３０６によってＬｏにプルダウンされ
る。
【００３１】分圧回路３０６は、第２抵抗である抵抗３
２３とエンハンス型ＮＭＯＳトランジスタ３２４が分圧
回路２０６に並列に接続される様に追加されている。エ
ンハンス型ＮＭＯＳトランジスタ３２４がロジック回路
３０９から信号を受けており、ＯＮ信号であるＬｏが入
力されるとエンハンス型ＮＭＯＳトランジスタ３２４は
ＯＦＦして分圧回路３０６のインピーダンスROUT1が大
きくなり、出力電圧端子１０４の電圧を第１抵抗である
抵抗２２１及び抵抗２２２の比率に応じて分圧すること
ができる。
２３とエンハンス型ＮＭＯＳトランジスタ３２４が分圧
回路２０６に並列に接続される様に追加されている。エ
ンハンス型ＮＭＯＳトランジスタ３２４がロジック回路
３０９から信号を受けており、ＯＮ信号であるＬｏが入
力されるとエンハンス型ＮＭＯＳトランジスタ３２４は
ＯＦＦして分圧回路３０６のインピーダンスROUT1が大
きくなり、出力電圧端子１０４の電圧を第１抵抗である
抵抗２２１及び抵抗２２２の比率に応じて分圧すること
ができる。
【００３２】一方、ＯＮ信号であるＨｉが入力されると
エンハンス型ＮＭＯＳトランジスタ３２４はＯＮして分
圧回路３０６のインピーダンスROUT１は（抵抗２２１＋
抵抗２２２）／／抵抗３２３となる。この時、抵抗３２
３のインピーダンスを抵抗２２１＋抵抗２２２と比べて
十分小さくしておけば、分圧回路３０６のインピーダン
スROUT1はほぼ抵抗３２３のインピーダンスとして考え
ることができる。例えば出力回路３０８の高温リークが
１ｕＡ、抵抗２２１＋抵抗２２２が３ＭｅｇΩ、抵抗３
２３が３ＫΩであった場合には、ボルテージ・レギュレ
ータ３０１がＯＦＦする時には（３）式とほぼ同様の３
ｍＶにプルダウンできる。
エンハンス型ＮＭＯＳトランジスタ３２４はＯＮして分
圧回路３０６のインピーダンスROUT１は（抵抗２２１＋
抵抗２２２）／／抵抗３２３となる。この時、抵抗３２
３のインピーダンスを抵抗２２１＋抵抗２２２と比べて
十分小さくしておけば、分圧回路３０６のインピーダン
スROUT1はほぼ抵抗３２３のインピーダンスとして考え
ることができる。例えば出力回路３０８の高温リークが
１ｕＡ、抵抗２２１＋抵抗２２２が３ＭｅｇΩ、抵抗３
２３が３ＫΩであった場合には、ボルテージ・レギュレ
ータ３０１がＯＦＦする時には（３）式とほぼ同様の３
ｍＶにプルダウンできる。
【００３３】従って、本実施の形態に係るボルテージ・
レギュレータ３０１は、高温で出力回路３０８のリーク
電流が大きくなり、かつ外部負荷１１１のインピーダン
スが大きい場合であっても、ＯＦＦの状態を保つことが
可能である。
レギュレータ３０１は、高温で出力回路３０８のリーク
電流が大きくなり、かつ外部負荷１１１のインピーダン
スが大きい場合であっても、ＯＦＦの状態を保つことが
可能である。
【００３４】また、抵抗３２３を設置していることで、
ＯＦＦするときに出力容量１１２からエンハンス型ＮＭ
ＯＳトランジスタ３２４に流れる電流値を調整すること
ができる。従って、ボルテージ・レギュレータ３０１が
ＯＦＦする瞬間に大電流が流れてエンハンス型ＮＭＯＳ
トランジスタ３２４が破壊することをも防止することが
できる。
ＯＦＦするときに出力容量１１２からエンハンス型ＮＭ
ＯＳトランジスタ３２４に流れる電流値を調整すること
ができる。従って、ボルテージ・レギュレータ３０１が
ＯＦＦする瞬間に大電流が流れてエンハンス型ＮＭＯＳ
トランジスタ３２４が破壊することをも防止することが
できる。
【００３５】また、抵抗３２３のインピーダンスと出力
容量１１２とを調整することで、ボルテージ・レギュレ
ータ３０１がＯＦＦするスピードの調整ができ、さまざ
まなアプリケーションに対応することが可能である。
容量１１２とを調整することで、ボルテージ・レギュレ
ータ３０１がＯＦＦするスピードの調整ができ、さまざ
まなアプリケーションに対応することが可能である。
【００３６】ここで、図３において抵抗３２３は、エン
ハンス型ＮＭＯＳトランジスタ３２４のドレイン端子と
出力電圧端子１０４の間に接続されているが、出力電圧
端子１０４とGND端子１０３との間であって、エンハン
ス型ＮＭＯＳトランジスタ３２４と直列に接続されてい
れば同様の効果を奏することができる。
ハンス型ＮＭＯＳトランジスタ３２４のドレイン端子と
出力電圧端子１０４の間に接続されているが、出力電圧
端子１０４とGND端子１０３との間であって、エンハン
ス型ＮＭＯＳトランジスタ３２４と直列に接続されてい
れば同様の効果を奏することができる。
【００３７】尚、基準電圧回路３０５及びエラーアンプ
回路３０７は、同様の動作をする他の回路構成であって
も、本発明の効果は達成される。
回路３０７は、同様の動作をする他の回路構成であって
も、本発明の効果は達成される。
【００３８】次に、本実施の形態に係るボルテージ・レ
ギュレータの分圧回路の第２の構成例について詳細に説
明する。
ギュレータの分圧回路の第２の構成例について詳細に説
明する。
【００３９】図４は本発明のボルテージ・レギュレータ
の他の構成例を示す回路ブロック図である。ボルテージ
・レギュレータ４０１は分圧回路３０６のかわりに分圧
回路４０６が設けられている。その他構成要素は、図３
に示すボルテージ・レギュレータと同様である。
の他の構成例を示す回路ブロック図である。ボルテージ
・レギュレータ４０１は分圧回路３０６のかわりに分圧
回路４０６が設けられている。その他構成要素は、図３
に示すボルテージ・レギュレータと同様である。
【００４０】分圧回路４０６には、抵抗２２２と抵抗３
２３の代わりに抵抗４２２と第４抵抗である抵抗４２３
を設け、抵抗４２２と抵抗４２３の間にエンハンス型Ｎ
ＭＯＳトランジスタ３２４のドレイン端子が接続されて
いる。ここで、抵抗４２２と抵抗２２１を第３抵抗と称
する。ここで、分圧回路４０６を式（４）、（５）のよ
うに抵抗値を設定する。 抵抗４２２＋抵抗４２３＝抵抗２２２ …（４） 抵抗４２３＝抵抗３２３ …（５）
２３の代わりに抵抗４２２と第４抵抗である抵抗４２３
を設け、抵抗４２２と抵抗４２３の間にエンハンス型Ｎ
ＭＯＳトランジスタ３２４のドレイン端子が接続されて
いる。ここで、抵抗４２２と抵抗２２１を第３抵抗と称
する。ここで、分圧回路４０６を式（４）、（５）のよ
うに抵抗値を設定する。 抵抗４２２＋抵抗４２３＝抵抗２２２ …（４） 抵抗４２３＝抵抗３２３ …（５）
【００４１】この様に設定することにより、ボルテージ
・レギュレータ４０１がＯＮしている時、分圧比は第１
の構成例における分圧回路３０６と分圧回路４０６は同
様になる。更に、抵抗４２３のインピーダンスを図３の
抵抗３２３と同様に小さく設定しているため、高温で使
用し、出力回路３０８のリーク電流が増加した場合であ
っても、ボルテージ・レギュレータ３０１と同様にボル
テージ・レギュレータ４０１は問題なくＯＦＦすること
が可能となる。
・レギュレータ４０１がＯＮしている時、分圧比は第１
の構成例における分圧回路３０６と分圧回路４０６は同
様になる。更に、抵抗４２３のインピーダンスを図３の
抵抗３２３と同様に小さく設定しているため、高温で使
用し、出力回路３０８のリーク電流が増加した場合であ
っても、ボルテージ・レギュレータ３０１と同様にボル
テージ・レギュレータ４０１は問題なくＯＦＦすること
が可能となる。
【００４２】更に、分圧回路４０６ではＯＦＦする時
に、分圧抵抗の任意の中点からプルダウンしているた
め、抵抗４２３でＯＮ時の分圧機能とＯＦＦ時のプルダ
ウン機能が兼用できる。従って、ボルテージ・レギュレ
ータ４０１は、ボルテージ・レギュレータ３０１と比較
して抵抗３２３の分だけ回路面積を縮小することができ
る。もちろん、抵抗４２２、抵抗４２３は用途に応じて
自由に値を調整することができる。
に、分圧抵抗の任意の中点からプルダウンしているた
め、抵抗４２３でＯＮ時の分圧機能とＯＦＦ時のプルダ
ウン機能が兼用できる。従って、ボルテージ・レギュレ
ータ４０１は、ボルテージ・レギュレータ３０１と比較
して抵抗３２３の分だけ回路面積を縮小することができ
る。もちろん、抵抗４２２、抵抗４２３は用途に応じて
自由に値を調整することができる。
【００４３】ここで、図４において抵抗４２３は、エン
ハンス型ＮＭＯＳトランジスタ３２４のドレイン端子と
出力電圧端子１０４の間に接続されているが、抵抗４２
３の代わりに、図５に示すように、抵抗５２３をエンハ
ンス型ＮＭＯＳトランジスタ３２４のソース端子とGND
端子１０８の間に接続する。そして、式（６）、（７）
のように分圧回路５０６の抵抗値を設定しても、同様の
効果を奏することができる。 抵抗５２３＝抵抗３２３ …（６） 抵抗５２３＋抵抗５２１＝抵抗２２１ …（７）
ハンス型ＮＭＯＳトランジスタ３２４のドレイン端子と
出力電圧端子１０４の間に接続されているが、抵抗４２
３の代わりに、図５に示すように、抵抗５２３をエンハ
ンス型ＮＭＯＳトランジスタ３２４のソース端子とGND
端子１０８の間に接続する。そして、式（６）、（７）
のように分圧回路５０６の抵抗値を設定しても、同様の
効果を奏することができる。 抵抗５２３＝抵抗３２３ …（６） 抵抗５２３＋抵抗５２１＝抵抗２２１ …（７）
【００４４】尚、実施例はＧＮＤ基準の正電圧出力ボル
テージ・レギュレータを記載したが、負電圧出力ボルテ
ージ・レギュレータやＶＤＤ基準のボルテージ・レギュ
レータであっても同様であり、本発明は適用される。
テージ・レギュレータを記載したが、負電圧出力ボルテ
ージ・レギュレータやＶＤＤ基準のボルテージ・レギュ
レータであっても同様であり、本発明は適用される。
【００４５】また、実施例はＣＭＯＳトランジスタ回路
で記載しているが、バイポーラトランジスタ回路やその
他の回路形式でも適用できることは明らかであり、実施
例に何ら限定されるものではない。
で記載しているが、バイポーラトランジスタ回路やその
他の回路形式でも適用できることは明らかであり、実施
例に何ら限定されるものではない。
【発明の効果】本発明のボルテージ・レギュレータで
は、ＯＦＦするときに分圧回路のインピーダンスを小さ
くすることで、高温かつ外部負荷のインピーダンスが大
きい環境で使用されても問題無くＯＦＦができるという
効果を有する。このため、外部負荷も無駄な電力を消費
することがなくなり、本発明のボルテージ・レギュレー
タを使用したシステムの消費電力を節約できるという効
果を有する。また、上記インピーダンスを適当に調整す
ることで、出力容量からプルダウンするトランジスタに
大電流が流れてボルテージ・レギュレータが破壊するこ
とを防止できるという効果を有する。また、プルダウン
抵抗のインピーダンスと出力容量とを調整することで、
ＯＦＦするスピードを自由に調整でき、さまざまなアプ
リケーションに対応できるという効果を有する。さら
に、分圧回路を構成している分圧抵抗の任意の中点から
プルダウンすることで、同一抵抗でＯＮ時の分圧機能と
ＯＦＦ時のプルダウン機能を兼用でき、回路面積を縮小
できるという効果を有する。
は、ＯＦＦするときに分圧回路のインピーダンスを小さ
くすることで、高温かつ外部負荷のインピーダンスが大
きい環境で使用されても問題無くＯＦＦができるという
効果を有する。このため、外部負荷も無駄な電力を消費
することがなくなり、本発明のボルテージ・レギュレー
タを使用したシステムの消費電力を節約できるという効
果を有する。また、上記インピーダンスを適当に調整す
ることで、出力容量からプルダウンするトランジスタに
大電流が流れてボルテージ・レギュレータが破壊するこ
とを防止できるという効果を有する。また、プルダウン
抵抗のインピーダンスと出力容量とを調整することで、
ＯＦＦするスピードを自由に調整でき、さまざまなアプ
リケーションに対応できるという効果を有する。さら
に、分圧回路を構成している分圧抵抗の任意の中点から
プルダウンすることで、同一抵抗でＯＮ時の分圧機能と
ＯＦＦ時のプルダウン機能を兼用でき、回路面積を縮小
できるという効果を有する。
【図１】本発明のボルテージ・レギュレータの構成例を
示す回路ブロック図である。
示す回路ブロック図である。
【図２】従来のボルテージ・レギュレータの構成例を示
す回路ブロック図である。
す回路ブロック図である。
【図３】本発明のボルテージ・レギュレータの他の構成
例を示す回路ブロック図である。
例を示す回路ブロック図である。
【図４】本発明のボルテージ・レギュレータの他の構成
例を示す回路ブロック図である。
例を示す回路ブロック図である。
【図５】本発明のボルテージ・レギュレータの他の構成
例を示す回路ブロック図である。
例を示す回路ブロック図である。
１０１、２０１、３０１、４０１ ボルテージ・レギュ
レータ １０２ 入力電圧端子 １０３ ＧＮＤ端子 １０４ 出力電圧端子 １１０ ＯＮ／ＯＦＦ端子 １０５、３０５ 基準電圧回路 １０６、２０６、３０６、４０６ 分圧回路 １０７、３０７ エラーアンプ回路 １０８、３０８ 出力回路 １０９、３０９ ロジック回路 １１１ 外部負荷 １１２ 出力容量 ２２１、２２２、３２３、４２２、４２３、５２１、５
２３ 抵抗 ３１１、３１４、３２４、３３２ エンハンス型ＮＭＯ
Ｓトランジスタ ３１２ デプレッション型ＮＭＯＳトランジスタ ３１３、３３３、３４１ エンハンス型PＭＯＳトラン
ジスタ ３３１ エラーアンプ ３３４ インバータ ３５１ ヒステリシスを有するインバータ
レータ １０２ 入力電圧端子 １０３ ＧＮＤ端子 １０４ 出力電圧端子 １１０ ＯＮ／ＯＦＦ端子 １０５、３０５ 基準電圧回路 １０６、２０６、３０６、４０６ 分圧回路 １０７、３０７ エラーアンプ回路 １０８、３０８ 出力回路 １０９、３０９ ロジック回路 １１１ 外部負荷 １１２ 出力容量 ２２１、２２２、３２３、４２２、４２３、５２１、５
２３ 抵抗 ３１１、３１４、３２４、３３２ エンハンス型ＮＭＯ
Ｓトランジスタ ３１２ デプレッション型ＮＭＯＳトランジスタ ３１３、３３３、３４１ エンハンス型PＭＯＳトラン
ジスタ ３３１ エラーアンプ ３３４ インバータ ３５１ ヒステリシスを有するインバータ
Claims (3)
- 【請求項１】 出力電圧端子と基準端子の間の電位差を
分圧可能な分圧回路を有し、 ＯＮ信号が入力された時には、前記出力電圧端子と前記
基準端子との間に一定電圧を出力し、ＯＦＦ信号が入力
された時には、前記基準端子の電圧を出力するボルテー
ジ・レギュレータであって、 前記ＯＦＦ信号が入力された時に、前記分圧回路はイン
ピーダンスを低くすることができることを特徴とするボ
ルテージ・レギュレータ。 - 【請求項２】 前記分圧回路は、前記出力電圧端子と前
記基準端子の間の電位差を分圧する第１抵抗と、前記第
１抵抗より小さい抵抗値を有する第２抵抗と、ＯＦＦ信
号が入力された時にONするトランジスタと、を備え、 前記トランジスタは前記第２抵抗に直列に接続されてお
り、前記第１抵抗と、 前記第２抵抗及び前記トランジスタと、が並列に接続さ
れていることを特徴とする請求項１記載のボルテージ・
レギュレータ。 - 【請求項３】 前記分圧回路は、前記出力電圧端子と前
記基準端子の間の電位差を分圧する第３抵抗、及び第４
抵抗と、ＯＦＦ信号が入力された時にONするトランジス
タと、を備え、 前記トランジスタは前記第３抵抗に並列に接続されてお
り、前記第３抵抗と、 前記第４抵抗と、が直列に接続されていることを特徴と
する請求項１記載のボルテージ・レギュレータ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001345242A JP2003150254A (ja) | 2001-11-09 | 2001-11-09 | ボルテージ・レギュレータ |
| US10/253,753 US6919757B2 (en) | 2001-11-09 | 2002-09-24 | Voltage regulator with turn-off assist |
| TW091122527A TW583525B (en) | 2001-11-09 | 2002-09-30 | Voltage regulator |
| CNB021499187A CN100397275C (zh) | 2001-11-09 | 2002-11-08 | 电压调节器 |
| KR1020020069236A KR20030039295A (ko) | 2001-11-09 | 2002-11-08 | 전압 레귤레이터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001345242A JP2003150254A (ja) | 2001-11-09 | 2001-11-09 | ボルテージ・レギュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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Family
ID=19158616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001345242A Pending JP2003150254A (ja) | 2001-11-09 | 2001-11-09 | ボルテージ・レギュレータ |
Country Status (5)
| Country | Link |
|---|---|
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| JP (1) | JP2003150254A (ja) |
| KR (1) | KR20030039295A (ja) |
| CN (1) | CN100397275C (ja) |
| TW (1) | TW583525B (ja) |
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| CN101196755B (zh) * | 2006-12-06 | 2011-01-12 | 北京中电华大电子设计有限责任公司 | 一种高精度电压调节器 |
| US7908496B2 (en) * | 2007-09-29 | 2011-03-15 | Intel Corporation | Systems and methods for communicating voltage regulation information between a voltage regulator and an integrated circuit |
| JP5130904B2 (ja) * | 2007-12-21 | 2013-01-30 | 富士通セミコンダクター株式会社 | 電子回路装置及び電子回路装置の制御方法 |
| JP2011035271A (ja) * | 2009-08-04 | 2011-02-17 | Renesas Electronics Corp | 電圧変動削減回路および半導体装置 |
| WO2011019613A1 (en) * | 2009-08-10 | 2011-02-17 | First Solar, Inc. | Lamination process improvement |
| CN102063143B (zh) * | 2010-11-10 | 2012-10-31 | 中国兵器工业集团第二一四研究所苏州研发中心 | 一种缓变电源管理电路 |
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| CN103428952A (zh) * | 2012-05-25 | 2013-12-04 | 原景科技股份有限公司 | 驱动电流控制电路及其操作方法 |
| JP6220212B2 (ja) * | 2013-10-03 | 2017-10-25 | エスアイアイ・セミコンダクタ株式会社 | ボルテージレギュレータ |
| JP6211889B2 (ja) * | 2013-10-22 | 2017-10-11 | エスアイアイ・セミコンダクタ株式会社 | ボルテージレギュレータ |
| CN107482693A (zh) * | 2017-08-07 | 2017-12-15 | 成都众邦凯测科技有限公司 | 数据存储装置的供电保护系统 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2883625B2 (ja) * | 1989-03-30 | 1999-04-19 | 株式会社東芝 | Ｍｏｓ型充電回路 |
| JP3057100B2 (ja) * | 1991-02-12 | 2000-06-26 | 株式会社日立製作所 | 半導体集積回路装置 |
| DE69213224T2 (de) * | 1992-06-25 | 1997-02-20 | Sgs Thomson Microelectronics | Programmierbarer Ausgangsspannungsregler |
| JP2851767B2 (ja) * | 1992-10-15 | 1999-01-27 | 三菱電機株式会社 | 電圧供給回路および内部降圧回路 |
| JP3452459B2 (ja) * | 1997-04-25 | 2003-09-29 | セイコーインスツルメンツ株式会社 | ボルテージレギュレータ |
| JP2000235422A (ja) * | 1999-02-15 | 2000-08-29 | Japan Radio Co Ltd | ボルテージレギュレータ |
| JP4732617B2 (ja) * | 2001-06-08 | 2011-07-27 | セイコーインスツル株式会社 | ボルテージ・レギュレータ |
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2001
- 2001-11-09 JP JP2001345242A patent/JP2003150254A/ja active Pending
-
2002
- 2002-09-24 US US10/253,753 patent/US6919757B2/en not_active Expired - Lifetime
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| TW583525B (en) | 2004-04-11 |
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