JP2000235422A - ボルテージレギュレータ - Google Patents

Abstract

(57)【要約】 【課題】 ボルテージレギュレータにおいて、負荷電流
が少ない場合、出力トランジスタの出力抵抗値の増加の
ために、出力電圧が規格電圧の範囲を超えてしまう。 【解決手段】 ボルテージレギュレータ１００は、基準
電圧発生回路１０、誤差増幅回路１２、出力トランジス
タＱ１、出力トランジスタＱ１と直列に接続された分圧
抵抗Ｒ１とＲ２、これらの分圧抵抗と並列に接続された
アイドル電流制御回路１６およびアイドル電流制御回路
を制御する外部制御端子１８から構成されている。アイ
ドル電流制御回路１６は抵抗Ｒ３とＮＭＯＳＦＥＴ Ｍ
Ｎ１から構成される。ＭＮ１は外部制御端子によってス
イッチングされ、出力電流ＩＱ１が少ない場合に、電流
Ｉｉを増加させ、その結果、出力電流ＩＱ１が増加し、
出力トランジスタＱ１の出力抵抗値が下がる。この結
果、ボルテージレギュレータ１００は出力電圧を規格電
圧の範囲内で安定に供給することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ボルテージレギュ
レータに関する。

【０００２】

【従来の技術】ボルテージレギュレータとは、負荷変動
に影響されない安定した直流電圧を供給する装置であ
る。

【０００３】図５に従来のボルテージレギュレータの構
成が示されている。従来のボルテージレギュレータ５０
０は、基準電圧発生回路１０、誤差増幅回路１２、出力
トランジスタＱ１、分圧抵抗Ｒ１，Ｒ２から構成されて
いる。基準電圧発生回路１０からの出力（ノードＮ１）
と、分圧抵抗Ｒ１，Ｒ２の分圧電位を備えるノードＮ２
とが、それぞれ誤差増幅回路１２に入力される。そし
て、このノードＮ１とノードＮ２の電位が、誤差増幅回
路１２で比較され、この比較結果に応じて、誤差増幅回
路１２の出力電位が決められる。そして、この誤差増幅
回路１２の出力（ノードＮ３）が出力トランジスタＱ１
のベースＱＢ１に入力され、ベース電圧が制御され、出
力トランジスタＱ１が流す出力電流が調節され、出力端
子２０の電位が一定に保たれる。

【０００４】

【発明が解決しようとする課題】一方、出力トランジス
タＱ１の出力抵抗値はコレクタ電流値に反比例する。つ
まり、出力トランジスタＱ１に流れる出力電流量が少な
い場合、出力抵抗値は大きくなる。この出力抵抗値の変
化のために、従来のボルテージレギュレータ５００で
は、出力端子２０に流れる負荷電流ＩＬが少ない領域、
即ち、図６で示される領域Ａにおいては、出力端子２０
の電位（以下、出力電位とする）の負荷電流ＩＬに対す
る変化率が大きくなる。この結果、ボルテージレギュレ
ータ５００を負荷電流ＩＬが少ない領域で使用すると
き、出力電圧が規格電圧を超える場合がある。

【０００５】この出力電圧の変化率を少なくするため
に、出力トランジスタＱ１のアイドル電流Ｉｉを増や
し、出力トランジスタＱ１の出力抵抗値を下げる方法が
ある。しかし、この方法では、消費電力が増えるという
問題点がある。

【０００６】本発明は、上記課題を解決するためになさ
れたものであり、アイドル電流を常時流さず、負荷電流
量が少ない領域でも出力電圧が規格電圧の範囲を超えな
い安定したボルテージレギュレータを提供することを目
的とする。

【０００７】

【課題を解決するための手段】第一の本発明は、基準電
圧発生回路と、前記基準電圧発生回路の出力を一方の入
力とする誤差増幅回路と、前記誤差増幅回路の出力によ
って制御される出力トランジスタと、前記出力トランジ
スタと直列に接続された分圧抵抗であって、この分圧抵
抗による分圧電圧が前記誤差増幅回路の他方の入力に入
力される分圧抵抗と、を有するボルテージレギュレータ
であって、前記分圧抵抗と並列に接続されたアイドル電
流制御回路を有し、前記アイドル電流制御回路は前記出
力トランジスタの出力電流を制御することを特徴とす
る。

【０００８】第一の発明に係るボルテージレギュレータ
において、アイドル電流制御回路は、負荷に流れる負荷
電流量が少ないとき、出力トランジスタのアイドル電流
量を増加させる。アイドル電流量が増加すると、出力ト
ランジスタに流れる電流量が増加するので、出力トラン
ジスタの出力抵抗値が下がり、ボルテージレギュレータ
からの出力電圧の変化が小さくなる。従って、出力電圧
は規格電圧の範囲を超えず、安定したボルテージレギュ
レータを提供することが可能である。

【０００９】第二の本発明は、第一の発明に係るボルテ
ージレギュレータであって、前記アイドル電流制御回路
が、外部制御端子によって制御されるトランジスタを有
することを特徴とする。

【００１０】第二の発明に係るボルテージレギュレータ
においては、外部制御端子の電位は負荷電流量により決
められる。そして、アイドル電流制御回路は、この外部
制御端子によって制御されるトランジスタによってスイ
ッチングされる。つまり、出力トランジスタのアイドル
電流が必要な場合のみ、即ち、負荷電流が少ない場合の
み、アイドル電流が流れ、負荷電流が多い場合には、ア
イドル電流が流れないように、アイドル電流制御回路は
スイッチングされる。従って、常時アイドル電流が流さ
れず、消費電力の増加を最小限に抑えることが可能であ
る。

【００１１】第三の本発明は、ボルテージレギュレータ
であって、基準電圧発生回路と、前記基準電圧発生回路
の出力を一方の入力とする誤差増幅回路と、前記誤差増
幅回路の出力によって制御される出力トランジスタと、
前記出力トランジスタと直列に接続された分圧抵抗であ
って、この分圧抵抗による分圧電圧が前記誤差増幅回路
の他方の入力に入力される分圧抵抗と、を有するボルテ
ージレギュレータであって、前記誤差増幅回路の出力を
入力とし、この誤差増幅回路からの入力電圧に応じて制
御信号を発生する制御信号発生回路と、前記分圧抵抗と
並列に接続され、前記制御信号で制御されるアイドル電
流制御回路と、を有し、前記アイドル電流制御回路は前
記出力トランジスタの出力電流を制御することを特徴と
する。

【００１２】第三の本発明に係るボルテージレギュレー
タにおいては、誤差増幅回路の出力のうちの一方が、制
御信号発生回路に入力され、制御信号が発生される。こ
の誤差増幅回路の他方の出力は出力トランジスタの出力
電流を制御する。従って、この制御信号の電位は、出力
トランジスタの出力電流の大きさを示している。この制
御信号は、アイドル電流制御回路に入力される。そし
て、制御信号によって、アイドル電流制御回路が制御さ
れ、出力トランジスタの出力電流が調節される。このよ
うに、本発明では、外部制御端子なしで、出力電流の制
御が可能である。

【００１３】第四の本発明は、第三の発明に係るボルテ
ージレギュレータであって、前記制御信号発生回路は、
前記誤差増幅回路の出力によって制御されるトランジス
タと、このトランジスタと直列に接続された抵抗とを有
し、このトランジスタと抵抗による分圧電圧を前記制御
信号として発生し、前記アイドル電流制御回路は、前記
制御信号によって制御されるトランジスタを有すること
を特徴とする。

【００１４】第四の本発明に係るボルテージレギュレー
タにおいては、制御信号発生回路はトランジスタと、こ
のトランジスタに直列に接続された抵抗による分圧電圧
を制御信号として発生する。この制御信号が、アイドル
電流制御回路のトランジスタをスイッチングし、出力ト
ランジスタに対してアイドル電流が必要な場合のみ、ア
イドル電流が流れるように制御する。従って、常時アイ
ドル電流が流れず、消費電力の増加を最小限に抑えるこ
とが可能である。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態（以下
実施形態という）を、図面に従って説明する。

【００１６】図１には、本実施形態のボルテージレギュ
レータの回路図が示されている。ボルテージレギュレー
タ１００は、基準電圧発生回路１０、誤差増幅回路１
２、出力トランジスタＱ１、出力トランジスタＱ１と直
列に接続された分圧抵抗Ｒ１とＲ２、これらの分圧抵抗
と並列に接続されたアイドル電流制御回路１６およびア
イドル電流制御回路を制御する外部制御端子１８から構
成されている。

【００１７】ボルテージレギュレータ１００は、従来の
ボルテージレギュレータと同様に、基準電圧発生回路１
０から出力され、基準電位を備えるノードＮ１と、分圧
抵抗Ｒ１，Ｒ２による分圧電圧を備えるノードＮ２と
は、それぞれ誤差増幅回路１２に入力され、誤差増幅回
路１２で比較される。この比較結果に応じて、誤差増幅
回路１２の出力ノードＮ３の電位が決められる。ノード
Ｎ３は出力トランジスタＱ１のベースＱＢ１に入力さ
れ、出力トランジスタＱ１の出力電流ＩＱ１の電流量が
調節され、出力端子２０の電圧が一定に保たれる。

【００１８】本実施形態のボルテージレギュレータ１０
０は、さらにアイドル電流制御回路１６を有している。
このアイドル電流制御回路１６は抵抗Ｒ３とＭＯＳＦＥ
Ｔ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ Ｆｅｉｌｄ−Ｅｆｆｅｔｃｔ Ｔｒａｎｓｉｓｔ
ｏｒ：酸化金属半導体電界効果トランジスタ)から構成
される。図１に示されたボルテージレギュレータ１００
においては、抵抗Ｒ３が出力トランジスタＱ１のコレク
タＱＣ１に接続されている。この抵抗Ｒ３と接地との間
に、直列にＮチャネルＭＯＳＦＥＴ（以下、ＮＭＯＳＦ
ＥＴとする）ＭＮ１が接続されている。ＭＮ１のゲート
ＭＮＧ１には、外部制御端子１８からの信号が入力さ
れ、この外部制御端子１８からの信号でＭＮ１はスイッ
チングされる。外部制御端子１８は、例えば、出力端子
２０に流れる負荷電流ＩＬをモニタし、負荷電流ＩＬに
応じて、信号電位が変わるように、ボルテージレギュレ
ータ１００の外部装置によって制御される。

【００１９】出力端子２０に流れる負荷電流ＩＬが少な
い場合、外部制御端子１８からの信号電位を高くして、
ＭＮ１をオン状態にする。ＭＮ１がオン状態になると、
アイドル電流制御回路１６内に電流が流れ、電流Ｉｉが
増加する。出力トランジスタＱ１は、アイドル電流制御
回路１６に流れる電流分だけ出力電流ＩＱ１を多く流せ
るようになる。このように、出力電流ＩＱ１が増加する
ので、出力トランジスタＱ１の出力抵抗値が低下する。
よって、負荷電流に対する出力電圧の変化率を小さくす
ることができる。

【００２０】また、出力端子２０に流れる負荷電流ＩＬ
が多い場合、出力電流ＩＱ１は十分に多い。従って、出
力トランジスタＱ１の出力抵抗値も増加せず、出力端子
２０の電圧、即ち、出力電圧は規格電圧内で安定してい
る。従って、出力電流Ｑ１を増やす必要はない。この場
合、外部制御端子１８からの信号電位を低くして、ＭＮ
１をオフ状態にし、アイドル電流制御回路１６に電流が
流れないようにする。このように、出力電流ＩＱ１を増
やす必要がないときは、アイドル電流制御回路１６に流
れる電流をカットするので、消費電力の増加を最小限に
抑えることができる。

【００２１】図２に、本実施形態のボルテージレギュレ
ータ１００における、負荷電流ＩＬに対する出力端子２
０の電圧、即ち、出力電圧の関係を示すグラフが示され
ている。破線に、規格電圧の範囲が示されている。負荷
電流ＩＬが少ない領域Ａにおいては、前述したように、
アイドル電流制御回路１６に電流が流され、出力トラン
ジスタＱ１の出力電流ＩＱ１が増えるのでトランジスタ
Ｑ１の出力抵抗値が低下する。そして、負荷電流ＩＬに
対する出力電圧の変化率が小さくなり、規格電圧の範囲
内の出力電圧を供給することが可能となる。

【００２２】また、アイドル電流制御回路１６はＰチャ
ネルＭＯＳＦＥＴ（以下、ＰＭＯＳＦＥＴとする）で構
成されもよい。図３には、アイドル電流制御回路１６が
ＰＭＯＳＦＥＴで構成されたボルテージレギュレータ２
００が示されている。アイドル電流制御回路１６をＰＭ
ＯＳＦＥＴで構成する場合は、出力トランジスタＱ１の
コレクタＱＣ１にＰＭＯＳＦＥＴであるＭＰ１が接続さ
れ、ＭＰ１と接地との間には、抵抗Ｒ５が接続される。
外部制御端子１８の信号はＭＰ１のゲートＭＰＧ１に入
力され、ＭＰ１がスイッチングされる。外部制御端子１
８は、負荷電流ＩＬが少ない場合のみ、アイドル電流制
御回路１６に電流が流れるように、ＭＰ１を制御する。
従って、アイドル電流制御回路１６をＰＭＯＳで構成し
た場合も、負荷電流ＩＬが少ない場合に出力トランジス
タＱ１の出力電流ＩＱ１を増加させる。従って、出力抵
抗値が小さくなり、出力電圧が規格電圧を超えず、安定
した電圧の供給が可能となる。

【００２３】また、外部接続端子１８を使用せず、制御
をすべてボルテージレギュレータ内で行ってもよい。図
４には、制御信号を発生させる制御信号発生回路４０を
備えたボルテージレギュレータ３００が示されている。
制御信号発生回路４０は、ＰＮＰトランジスタＱ２と、
ＰＮＰトランジスタＱ２と接地との間に直列に接続され
た抵抗Ｒ６から構成される。誤差増幅回路１２の出力の
一方は、Ｑ２のベースＱＢ２に入力される。誤差増幅回
路１２の出力の他方は、出力トランジスタＱ１のベース
ＱＢ１に入力される。出力トランジスタＱ１の出力電流
ＩＱ１は誤差増幅回路１２の出力の電位で決まる。従っ
て、ＰＮＰトランジスタＱ２に流れる電流は、出力トラ
ンジスタＱ１の出力電流ＩＱ１を検出する。ＰＮＰトラ
ンジスタＱ２に流れる電流が、抵抗Ｒ６によって、電圧
に変換され、ノードＮ４に制御信号を発生する。アイド
ル電流制御回路１６はＰＭＯＳＦＥＴであるＭＰ１と抵
抗Ｒ５より構成される。この制御信号は、ＭＰ１のゲー
トＭＰＧ１に入力され、制御信号の電位でＭＰ１がスイ
ッチングされ、必要な場合のみ、アイドル電流制御回路
１６に電流が流される。従って、制御信号を用いて、ア
イドル電流制御回路を制御する場合でも、負荷電流が少
ない場合に出力トランジスタの出力電流を増加させ、出
力トランジスタＱ１の出力抵抗を小さくすることができ
る。この結果、出力電圧が規格電圧を超えず、安定した
出力電圧が供給される。

【００２４】なお、本実施形態では、アイドル電流制御
回路は、１個のトランジスタと１個の抵抗で構成されて
いるが、この構成に限定したものではない。トランジス
タと抵抗の個数およびその組み合わせは、設計上適宜変
えることができる。

【００２５】また、本実施形態では、制御信号発生回路
は、１個のトランジスタと１個の抵抗で構成されている
が、この構成に限定したものではない。トランジスタと
抵抗の個数およびその組み合わせは、設計上適宜変える
ことができる。

【００２６】

【発明の効果】以上説明したように、本発明のボルテー
ジレギュレータは、出力トランジスタのアイドル電流を
制御するアイドル電流制御回路を備えている。このアイ
ドル電流制御回路は、そのアイドル電流制御回路内に流
れる電流量が制御されることで、出力トランジスタに流
れる出力電流を制御する。アイドル電流制御回路は、外
部制御端子又はボルテージレギュレータ内で発生された
制御信号により制御され、負荷電流の少ないときに出力
トランジスタの出力電流を増加させ、負荷電流の少ない
領域でも出力電圧を規格電圧の範囲内にすることが可能
である。また、負荷電流の多いときにはアイドル電流制
御回路に流れる電流をカットすることができ、常時アイ
ドル電流を増やす必要はなく、消費電力を抑えることが
可能である。

【図面の簡単な説明】

【図１】 本実施形態のボルテージレギュレータの回路
図である。

【図２】 本実施形態のボルテージレギュレータの負荷
電流と出力電圧の関係が示されたグラフである。

【図３】 他の実施形態のボルテージレギュレータの回
路図である。

【図４】 他の実施形態のボルテージレギュレータの回
路図である。

【図５】 従来のボルテージレギュレータの回路図であ
る。

【図６】 従来のボルテージレギュレータの負荷電流と
出力電圧の関係が示されたグラフである。

【符号の説明】

１０ 基準電圧発生回路、１２ 誤差増幅回路、１６
アイドル電流制御回路、１８ 外部制御端子、２０ 出
力端子、４０ 制御信号発生回路、１００，２００，３
００，５００ ボルテージレギュレータ、ＭＮ１ ＮＭ
ＯＳＦＥＴ、ＭＰ１ ＰＭＯＳＦＥＴ、Ｒ１，Ｒ２ 分
圧抵抗、Ｒ３ 抵抗、Ｑ１ 出力トランジスタ、ＱＢ１
ベース、ＱＣ１ コレクタ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 基準電圧発生回路と、 前記基準電圧発生回路の出力を一方の入力とする誤差増
   幅回路と、 前記誤差増幅回路の出力によって制御される出力トラン
   ジスタと、 前記出力トランジスタと直列に接続された分圧抵抗であ
   って、この分圧抵抗による分圧電圧が前記誤差増幅回路
   の他方の入力に入力される分圧抵抗と、を有するボルテ
   ージレギュレータであって、 前記分圧抵抗と並列に接続されたアイドル電流制御回路
   を有し、前記アイドル電流制御回路は前記出力トランジ
   スタの出力電流を制御することを特徴とするボルテージ
   レギュレータ。
2. 【請求項２】 請求項１に記載のボルテージレギュレー
   タであって、 前記アイドル電流制御回路が、外部制御端子によって制
   御されるトランジスタを有することを特徴とするボルテ
   ージレギュレータ。
3. 【請求項３】 基準電圧発生回路と、 前記基準電圧発生回路の出力を一方の入力とする誤差増
   幅回路と、 前記誤差増幅回路の出力によって制御される出力トラン
   ジスタと、 前記出力トランジスタと直列に接続された分圧抵抗であ
   って、この分圧抵抗による分圧電圧が前記誤差増幅回路
   の他方の入力に入力される分圧抵抗と、を有するボルテ
   ージレギュレータであって、 前記誤差増幅回路の出力を入力とし、この誤差増幅回路
   からの入力電圧に応じて制御信号を発生する制御信号発
   生回路と、 前記分圧抵抗と並列に接続され、前記制御信号で制御さ
   れるアイドル電流制御回路と、を有し、前記アイドル電
   流制御回路は前記出力トランジスタの出力電流を制御す
   ることを特徴とするボルテージレギュレータ。
4. 【請求項４】 請求項３に記載のボルテージレギュレー
   タであって、 前記制御信号発生回路は、前記誤差増幅回路の出力によ
   って制御されるトランジスタと、このトランジスタと直
   列に接続された抵抗とを有し、このトランジスタと抵抗
   による分圧電圧を前記制御信号として発生し、 前記アイドル電流制御回路は、前記制御信号によって制
   御されるトランジスタを有することを特徴とするボルテ
   ージレギュレータ。