JP2019139445A

JP2019139445A - レギュレータ

Info

Publication number: JP2019139445A
Application number: JP2018021198A
Authority: JP
Inventors: 信安坂; Makoto Yasusaka
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2018-02-08
Filing date: 2018-02-08
Publication date: 2019-08-22
Also published as: US20200356126A1; US10775821B2; US20190243401A1; US11068004B2

Abstract

【課題】消費電力が低減されたレギュレータを提供する。【解決手段】レギュレータ１は、第１トランジスタＴｒ１と、フィードバック回路１０と、第２トランジスタＴｒ２と、クランプ回路４とを備える。第１トランジスタＴｒ１は、入力端子ＩＮと出力端子ＯＵＴとの間に接続される。フィードバック回路１０は、出力電圧Ｖｏｕｔに比例したフィードバック電圧Ｖｆｂに応じて出力端子ＯＵＴの電圧Ｖｏｕｔが目標電圧に近づくように第１トランジスタＴｒ１の制御電極の制御電圧Ｖｇを制御する。第２トランジスタＴｒ２は、一方端が入力端子ＩＮに接続され、第１トランジスタＴｒ１と共通に制御電圧Ｖｇが制御電極に印加される。クランプ回路４は、第２トランジスタＴｒ２の他方端を出力端子ＯＵＴの電圧Ｖｏｕｔによって定まる電圧Ｖｃに設定する。【選択図】図１

Description

この発明は、レギュレータに関する。

特開平３−１５８９１２号公報は、低消費電流で負荷応答性能の高いレギュレータを開示する。このレギュレータは、出力ＭＯＳＦＥＴとミラー関係にあるサイズの小さい電流検出用ＭＯＳＦＥＴを設置し、出力ＭＯＳＦＥＴの負荷を検出し、負荷が高い時に限定して誤差増幅器の電流を増やして応答性を高めている。

特開平３−１５８９１２号公報

しかしながら、特開平３−１５８９１２号公報に開示されたレギュレータ用半導体集積回路は、出力ＭＯＳＦＥＴと電流検出用ＭＯＳＦＥＴのゲートおよびソースを共通にする回路構成であるため、出力ＭＯＳＦＥＴが完全に導通するような条件（たとえば、入力電圧が出力設定電圧よりも低い時など）では、負荷の状態に関係なく、常時負荷電流が流れていると検出してしまい、その結果消費電流が増えてしまうという問題があり、消費電流の低減の点でさらに改善の余地があった。

本開示は、このような課題を解決するために、消費電力が低減されたレギュレータを提供することを目的とする。

本開示はレギュレータに関するものである。レギュレータは、入力端子と出力端子との間に接続された第１トランジスタと、出力電圧に比例したフィードバック電圧に応じて出力端子の電圧が目標電圧に近づくように第１トランジスタの制御電極の制御電圧を制御するフィードバック回路と、一方端が入力端子に接続され、第１トランジスタと共通に制御電圧が制御電極に印加される第２トランジスタと、第２トランジスタの他方端を出力端子の電圧によって定まる電圧に設定するクランプ回路とを備える。

好ましくは、第１トランジスタおよび第２トランジスタは、ソースが互いに接続されたＰチャネル型電界効果トランジスタである。クランプ回路は、エミッタに出力端子が接続され、ベースおよびコレクタに電流源が接続されたＰＮＰトランジスタである第３トランジスタと、エミッタに第２トランジスタのドレインが接続され、ベースに第３トランジスタのベースおよびコレクタが接続されたＰＮＰトランジスタである第４トランジスタとを含む。

好ましくは、第１トランジスタおよび第２トランジスタは、ソースが互いに接続されたＰチャネル型電界効果トランジスタである。クランプ回路は、ソースに出力端子が接続され、ゲートおよびドレインに電流源が接続されたＰチャネル型電界効果トランジスタである第３トランジスタと、ソースに第２トランジスタのドレインが接続され、ゲートに第３トランジスタのゲートおよびドレインが接続されたＰチャネル型電界効果トランジスタである第４トランジスタとを含む。

より好ましくは、第３トランジスタのサイズは、第４トランジスタのサイズと等しい。
より好ましくは、第３トランジスタのサイズは、第４トランジスタのサイズより大きい。

好ましくは、第１トランジスタおよび第２トランジスタは、ソースが互いに接続されたＰチャネル型電界効果トランジスタである。クランプ回路は、コレクタに入力端子が接続され、ベースに出力端子が接続され、エミッタに電流源が接続されたＮＰＮトランジスタである第３トランジスタと、エミッタに第２トランジスタのドレインが接続され、ベースに第３トランジスタのエミッタが接続されたＰＮＰトランジスタである第４トランジスタとを含む。

好ましくは、第１トランジスタおよび第２トランジスタは、ソースが互いに接続されたＰチャネル型電界効果トランジスタである。クランプ回路は、負入力ノードに出力端子が接続され、正入力ノードに第２トランジスタのドレインが接続される比較回路と、ソースに第２トランジスタのドレインが接続され、ゲートに比較回路の出力を受けるＰチャネル型電界効果トランジスタである第３トランジスタとを含む。

本開示のレギュレータでは、特に入力電圧が低い場合の消費電力が低減される。

実施の形態１に係るレギュレータの構成を示す回路図である。図１のレギュレータのクランプ回路の具体的構成例を示した図である。実施の形態１のレギュレータの変形例の構成を示す回路図である。入力電圧とレギュレータ内部で流れる電流との関係を示した図である。実施の形態２に係るレギュレータの構成を示す回路図である。実施の形態３に係るレギュレータの構成を示す回路図である。実施の形態４に係るレギュレータの構成を示す回路図である。

以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。

［実施の形態１］
図１は、実施の形態１に係るレギュレータの構成を示す回路図である。図１に示すレギュレータ１は、第１トランジスタＴｒ１と、フィードバック回路１０と、第２トランジスタＴｒ２と、クランプ回路４とを備える。

第１トランジスタＴｒ１は、入力端子ＩＮと出力端子ＯＵＴとの間に接続される。フィードバック回路１０は、出力電圧Ｖｏｕｔに比例したフィードバック電圧Ｖｆｂに応じて出力端子ＯＵＴの電圧Ｖｏｕｔが目標電圧に近づくように第１トランジスタＴｒ１の制御電極の制御電圧Ｖｇを制御する。第２トランジスタＴｒ２は、一方端が入力端子ＩＮに接続され、第１トランジスタＴｒ１と共通に制御電圧Ｖｇが制御電極に印加される。クランプ回路４は、第２トランジスタＴｒ２の他方端を出力端子ＯＵＴの電圧Ｖｏｕｔによって定まる電圧Ｖｃに設定する。

第１トランジスタＴｒ１および第２トランジスタＴｒ２は、ソースが互いに接続されたＰチャネル型電界効果トランジスタである。

フィードバック回路１０は、出力電圧Ｖｏｕｔを分圧したフィードバック電圧Ｖｆｂを発生する直列に接続された抵抗Ｒ２およびＲ３と、フィードバック電圧Ｖｆｂを正入力ノードに受け、基準電圧Ｖｒｅｆを負入力ノードに受け、制御電圧Ｖｇを出力する比較回路３と、第２トランジスタＴｒ２に流れる電流が増加した場合に、比較回路３の作動電流を増加させるミラー回路を構成するＮチャネル型電界効果トランジスタＭ４およびＭ５と、トランジスタＭ４に流れる電流を制限する抵抗Ｒ１とを含む。

クランプ回路４は、第２トランジスタＴｒ２のドレイン電圧を、第１トランジスタＴｒ１のドレイン電圧（＝出力電圧Ｖｏｕｔ）とおなじになるように設定する。

図２は、図１のレギュレータのクランプ回路の具体的構成例を示した図である。図２に示すレギュレータ１Ａは、クランプ回路４Ａを含む。

クランプ回路４Ａは、第３トランジスタＴｒ３Ａと、第４トランジスタＴｒ４Ａとを含む。第３トランジスタＴｒ３Ａは、エミッタに出力端子ＯＵＴが接続され、ベースおよびコレクタに電流源７が接続されたＰＮＰトランジスタである。第４トランジスタＴｒ４Ａは、エミッタに第２トランジスタＴｒ２のドレインが接続され、ベースに第３トランジスタＴｒ３のベースおよびコレクタが接続されたＰＮＰトランジスタである。

図２の例では、第３トランジスタＴｒ３Ａのサイズは、第４トランジスタＴｒ４Ａのサイズと等しい。ここで、トランジスタのサイズは、電流を流す能力を示し、トランジスタサイズが大きいほどトランジスタは電流を多く流すことができる。これにより、第３トランジスタＴｒ３Ａのベース電位は、出力端子ＯＵＴの電位Ｖｏｕｔよりもベース−エミッタ間電圧Ｖｂｅ（約０．６〜０．７Ｖ）だけ低下した電位となる。そして第４トランジスタＴｒ４Ａのベース電位は、第３トランジスタＴｒ３Ａのベース電位と共通であり、第４トランジスタＴｒ４Ａのエミッタ電位は、それよりもＶｂｅだけ高くなる。したがって、第２トランジスタＴｒ２のドレイン電位は、出力電圧Ｖｏｕｔとほぼ同じ電圧にクランプされる。

したがって、入力電圧Ｖｉｎが目標出力電圧よりも低い場合に、比較回路３が制御電圧Ｖｇを低下させ第１トランジスタＴｒ１および第２トランジスタＴｒ２を導通させても、第２トランジスタＴｒ２のドレインの電圧が下がらないので、第２トランジスタＴｒ２からレギュレータ内部を経由して接地ノードに流れる電流は低減される。

図３は、実施の形態１のレギュレータの変形例の構成を示す回路図である。図３に示すレギュレータ１ＡＡは、図２に示すレギュレータ１Ａの構成において、クランプ回路４Ａの内部のトランジスタの比率が異なる。

クランプ回路４Ａは、図２に示すクランプ回路４と比べて、第２トランジスタＴｒ２のドレイン電圧−ソース間電圧が小さくなる方向にオフセット電圧を発生させる。すなわち、図３の構成のクランプ電圧Ｖｃは、図２の構成のクランプ電圧Ｖｃよりも高くなる。

具体的には、図３に示すレギュレータ１ＡＡでは、第３トランジスタＴｒ３Ａのトランジスタサイズは、第４トランジスタＴｒ４ＡのトランジスタサイズのＮ倍に設定される。このとき、第４トランジスタＴｒ４Ａのエミッタ−ベース間に生じるオフセット電圧は、Ｖ_ＴｌｎＮで表される。ここで、電圧Ｖ_Ｔは熱電圧と呼ばれ、常温では約２６ｍＶである。また、ｌｎは自然対数である。したがって、第２トランジスタＴｒ２のドレインの電位、つまりクランプ電圧Ｖｃは、出力電圧Ｖｏｕｔよりも高い値となる。したがって、各種パラメータがばらついた場合でも、第２トランジスタＴｒ２からレギュレータ内部を経由して接地ノードに流れる電流は図２に示した回路よりも安定して低減される。

なお、図３に示す例のＮは１より大きければよい。すなわち、図３に示す変形例では、第３トランジスタＴｒ３Ａのサイズは、第４トランジスタＴｒ４Ａのサイズより大きい。

図４は、入力電圧とレギュレータ内部で流れる電流との関係を示した図である。図４において、上段には制御電圧Ｖｇが入力電圧Ｖｉｎによってどのように変化するかを示している。また中段には、出力電圧Ｖｏｕｔおよびクランプ電圧Ｖｃが入力電圧Ｖｉｎによってどのように変化するかを示している。また、下段にはレギュレータ内部で流れる電流Ｉｉｎが入力電圧Ｖｉｎによってどのように変化するかを示している。

入力電圧Ｖｉｎが０から所定値Ｖ１に至るまでは、フィードバック回路１０は、負荷電流に関係なく第１トランジスタＴｒ１をオンさせようと、制御電圧Ｖｇを発生させる。すなわち、比較回路３がローレベルを出力するので、制御電圧Ｖｇは、ほぼ０となる。このとき、第１トランジスタＴｒ１がオン状態となるので、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎと等しくなる。

通常であれば、第２トランジスタＴｒ２のゲート−ソース間にも同じ電圧が発生するので、第２トランジスタＴｒ２はオン状態となり、第２トランジスタＴｒ２の駆動能力または、ドレインに接続される負荷のインピーダンスによって制限されるまで、電流を流そうとする。

しかし、図２および図３の回路構成を採用することによって、入力電圧Ｖｉｎが０から所定値Ｖ１に至るまでの条件下は、Ｖｉｎ＝Ｖｏｕｔとなり、さらに、第２トランジスタＴｒ２のドレイン電圧も、入力電圧Ｖｉｎ（＝Ｔｒ２のソース電位）と同電位となる。

入力電圧Ｖｉｎが所定値Ｖ１以上となる場合、フィードバック回路１０が正常に動作するため、レギュレータの機能によって、出力電圧Ｖｏｕｔは設定電圧（一定値）に制御される。そして、トランジスタＴｒ２のドレイン電圧は、図２のクランプ回路４によって出力電圧Ｖｏｕｔと同じ電圧に設定されるか、またはオフセットを発生させる図３のクランプ回路によってそれ以上の電圧（図４中に示す電圧Ｖｃ）に設定される。

クランプ回路４を採用したことによって、入力電圧Ｖｉｎが０から所定値Ｖ１に至るまでの間は、第２トランジスタＴｒ２のドレイン−ソース間電圧がゼロとなるため、第２トランジスタＴｒ２にドレイン電流が流れなくなる。

なお、クランプ回路が無い場合には、第２トランジスタのドレイン電圧は、電圧Ｖｃ０のようになる。この場合、入力電圧Ｖｉｎが所定値Ｖ１以下となると、第２トランジスタＴｒ２が導通している状態では、電流Ｉｉｎ０が流れてしまう。したがって、クランプ回路を設けることによって、入力電圧Ｖｉｎが所定値Ｖ１以下の場合に図４の矢印に示すようにレギュレータ内部に流れる電流Ｉｉｎが低減されるという効果が得られる。

以上説明したように、実施の形態１に係るレギュレータによれば、例えば、電源ＯＮ／ＯＦＦ時のＶｉｎの立ち上げ、立下げ時や電源であるバッテリ電圧低下時などの入力電圧Ｖｉｎが出力設定電圧よりも低い時において、従来よりも消費電力が低減される。

［実施の形態２］
図５は、実施の形態２に係るレギュレータの構成を示す回路図である。図５に示すレギュレータ１Ｂは、第１トランジスタＴｒ１と、フィードバック回路１０と、第２トランジスタＴｒ２と、クランプ回路４Ｂとを備える。

クランプ回路４Ｂは、第３トランジスタＴｒ３Ｂと、第４トランジスタＴｒ４Ｂとを含む。

第３トランジスタＴｒ３Ｂは、ソースに出力端子ＯＵＴが接続され、ゲートおよびドレインに電流源７が接続されたＰチャネル型電界効果トランジスタである。第４トランジスタＴｒ４Ｂは、ソースに第２トランジスタのドレインが接続され、ゲートに第３トランジスタのゲートおよびドレインが接続されたＰチャネル型電界効果トランジスタである。

レギュレータ１Ｂは、クランプ回路４Ｂ以外の部分については、図３に示したレギュレータ１Ａと同様であり、説明は繰り返さない。

このように、クランプ回路の内部のトランジスタをＰＮＰトランジスタからＰチャネル型電界効果トランジスタに変更しても、実施の形態１と同様な効果が得られる。

なお、第３トランジスタＴｒ３Ｂと、第４トランジスタＴｒ４Ｂとのサイズ比Ｎ＝１として、第３トランジスタＴｒ３Ｂのサイズを、第４トランジスタＴｒ４Ｂのサイズと等しくしても良く、また、Ｎ＞１として第３トランジスタＴｒ３Ｂのサイズを、第４トランジスタＴｒ４Ｂのサイズより大きくしても良い。

［実施の形態３］
図６は、実施の形態３に係るレギュレータの構成を示す回路図である。図６に示すレギュレータ１Ｃは、第１トランジスタＴｒ１と、フィードバック回路１０と、第２トランジスタＴｒ２と、クランプ回路４Ｃとを備える。

クランプ回路４Ｃは、第３トランジスタＴｒ３Ｃと、第４トランジスタＴｒ４Ｃとを含む。

第３トランジスタＴｒ３Ｃは、コレクタに入力端子ＩＮが接続され、ベースに出力端子ＯＵＴが接続され、エミッタに電流源７が接続されたＮＰＮトランジスタである。第４トランジスタＴｒ４Ｃは、エミッタに第２トランジスタＴｒ２のドレインが接続され、ベースに第３トランジスタＴｒ３Ｃのエミッタが接続されたＰＮＰトランジスタである。

レギュレータ１Ｃは、クランプ回路４Ｃ以外の部分については、図３に示したレギュレータ１Ａと同様であり、説明は繰り返さない。

クランプ回路４Ｃのような構成としても、第２トランジスタＴｒ２のドレイン電位が出力電圧Ｖｏｕｔと第３トランジスタＴｒ３Ｃおよび第４トランジスタＴｒ４Ｃのベース−エミッタ間電圧によって定まり、実施の形態１と同様な効果が得られる。

［実施の形態４］
図７は、実施の形態４に係るレギュレータの構成を示す回路図である。図７に示すレギュレータ１Ｄは、第１トランジスタＴｒ１と、フィードバック回路１０と、第２トランジスタＴｒ２と、クランプ回路４Ｄとを備える。

クランプ回路４Ｄは、比較回路６Ｄと、第３トランジスタＴｒ３Ｄとを含む。
比較回路６Ｄは、負入力ノードに出力端子ＯＵＴが接続され、正入力ノードに第２トランジスタＴｒ２のドレインが接続される。第３トランジスタＴｒ３Ｄは、ソースに第２トランジスタＴｒ２のドレインが接続され、ゲートに比較回路６Ｄの出力を受けるＰチャネル型電界効果トランジスタである。

レギュレータ１Ｄは、クランプ回路４Ｄ以外の部分については、図３に示したレギュレータ１Ａと同様であり、説明は繰り返さない。

このような構成とすれば、比較回路６Ｄは、Ｖｃ＜Ｖｏｕｔの間は第３トランジスタＴｒ３Ｄを非活性化させる。すると導通している第２トランジスタＴｒ２によって、電圧Ｖｃは電圧Ｖｉｎと等しくなるように設定される。一方、Ｖｃ＞Ｖｏｕｔの間は比較回路６Ｄは第３トランジスタＴｒ３Ｄを活性化させる。すると電圧Ｖｃは引き下げられ、結局電圧Ｖｏｕｔと等しく維持される。

したがって、図７のような構成としても、実施の形態１と同様の効果が得られる。
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明でなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１，１Ａ，１ＡＡ，１Ｂ，１Ｃ，１Ｄレギュレータ、３，６Ｄ比較回路、４，４Ａ，４Ｂ，４Ｃ，４Ｄクランプ回路、７電流源、１０フィードバック回路、ＩＮ入力端子、Ｍ４，Ｍ５Ｎチャネル型電界効果トランジスタ、ＯＵＴ出力端子、Ｒ１，Ｒ２抵抗、Ｔｒ１第１トランジスタ、Ｔｒ２第２トランジスタ、Ｔｒ３，Ｔｒ３Ａ，Ｔｒ３Ｂ，Ｔｒ３Ｃ，Ｔｒ３Ｄ第３トランジスタ、Ｔｒ４，Ｔｒ４Ａ，Ｔｒ４Ｂ，Ｔｒ４Ｃ第４トランジスタ。

Claims

入力端子と出力端子との間に接続された第１トランジスタと、
出力電圧に比例したフィードバック電圧に応じて前記出力端子の電圧が目標電圧に近づくように前記第１トランジスタの制御電極の制御電圧を制御するフィードバック回路と、
一方端が前記入力端子に接続され、前記第１トランジスタと共通に前記制御電圧が制御電極に印加される第２トランジスタと、
前記第２トランジスタの他方端を前記出力端子の電圧によって定まる電圧に設定するクランプ回路とを備える、レギュレータ。
前記第１トランジスタおよび前記第２トランジスタは、ソースが互いに接続されたＰチャネル型電界効果トランジスタであり、
前記クランプ回路は、
エミッタに前記出力端子が接続され、ベースおよびコレクタに電流源が接続されたＰＮＰトランジスタである第３トランジスタと、
エミッタに前記第２トランジスタのドレインが接続され、ベースに前記第３トランジスタのベースおよびコレクタが接続されたＰＮＰトランジスタである第４トランジスタとを含む、請求項１に記載のレギュレータ。
前記第１トランジスタおよび前記第２トランジスタは、ソースが互いに接続されたＰチャネル型電界効果トランジスタであり、
前記クランプ回路は、
ソースに前記出力端子が接続され、ゲートおよびドレインに電流源が接続されたＰチャネル型電界効果トランジスタである第３トランジスタと、
ソースに前記第２トランジスタのドレインが接続され、ゲートに前記第３トランジスタのゲートおよびドレインが接続されたＰチャネル型電界効果トランジスタである第４トランジスタとを含む、請求項１に記載のレギュレータ。
前記第３トランジスタのサイズは、前記第４トランジスタのサイズと等しい、請求項２または３に記載のレギュレータ。
前記第３トランジスタのサイズは、前記第４トランジスタのサイズより大きい、請求項２または３に記載のレギュレータ。
前記第１トランジスタおよび前記第２トランジスタは、ソースが互いに接続されたＰチャネル型電界効果トランジスタであり、
前記クランプ回路は、
コレクタに前記入力端子が接続され、ベースに前記出力端子が接続され、エミッタに電流源が接続されたＮＰＮトランジスタである第３トランジスタと、
エミッタに前記第２トランジスタのドレインが接続され、ベースに前記第３トランジスタのエミッタが接続されたＰＮＰトランジスタである第４トランジスタとを含む、請求項１に記載のレギュレータ。
前記第１トランジスタおよび前記第２トランジスタは、ソースが互いに接続されたＰチャネル型電界効果トランジスタであり、
前記クランプ回路は、
負入力ノードに前記出力端子が接続され、正入力ノードに前記第２トランジスタのドレインが接続される比較回路と、
ソースに前記第２トランジスタのドレインが接続され、ゲートに前記比較回路の出力を受けるＰチャネル型電界効果トランジスタである第３トランジスタとを含む、請求項１に記載のレギュレータ。