JPH03158912A - ボルテージ・レギュレーター - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明は、ＣＭＯＳモノリシック化されたボルテージ・
レギュレーターに関するものである。

〔発明の概要］ 本発明は、ボルテージ・レギュレーターの誤差増幅器に
流す電流値を、ボルテージ・レギュレクーの負荷電流値
に応じて変化させることで、低消費電流で負荷応答性能
の高いボルテージ・レギュレーターを掃供するものであ
る。

［従来の技術］ 従来の正の出力電圧を持つボルテージ・レギュレーター
の回路図を第２図に示す。基準電圧回路１と抵抗Ｒ１と
Ｒ２とから取り出された電圧は、トランジスタＭ、〜Ｍ
５で構成される誤差増幅器２で比較され、出力トランジ
スタ３を制御する。

つまり、抵抗Ｒ，，Ｒ２から取り出された電圧が、基準
電圧より小さければ、誤差増幅器２の出力は低くなり、
出力トランジスタ３を強くバイアスし、逆に抵抗Ｒ１，
Ｒ２から取り出された電圧が基準電圧より高ければ出力
トランジスタ３を弱くバイアスして出力端子４には一定
の電圧が得られる。

この時、誤差増幅器２には、トランジスタＭ６のゲート
電圧を基準電圧回路ｌから供給している為、一定の電流
が流れる。

第２図のボルテージ・レギュレーターの場合、次のよう
な問題点が生じる。

トランジスタＭ５の電流値をＩｓ、誤差増幅器２の負荷
となる、出力トランジスタ３のゲート容量値をＣとする
と、誤差増幅器２のスルー・レトＳＲは、式（１）で表
わされる。

５Ｒ＝１．／Ｃ・・・（１） 式（１）から明らかなように、誤差増幅器２の応答性能
を高めるには、Ｉ５を大きくし、Ｃを小さくすれば良い
。

しかし、Ｃを小さくすることは、出力トランジスタ３の
ゲート面積を小さくすることであり、これは、ボルテー
ジ・レギュレーターの出力電流の低下を招き、また、■
、を大きくするということは、ボルテージ・レギュレー
ターの消費電流の増大を招き、どちらも、ボルテージ・
レギュレータの性能を低下させることになる。

〔課題を解決するための手段１ 本発明は、従来の技術の課題を解決することを目的とし
、とりわけ、低消費電流で負荷応答性能の高いボルテー
ジ・レギュレーターを提供できた。

具体的には、誤差増幅器２に流す電流値をボルテージ・
レギュレーターの負荷電流値に応して変化させることに
よって、低消費電流で負荷応答性能を高めるものである
。

［実施例］ 以下、図面に従って本発明の実施例を詳細に説明する。

第１図は、本発明の正の出力電圧を持つボルナン　レギ
ュレーターの回路図である。基準電圧回路１、出力トラ
ンジスタ３、及び、抵抗ＲＲ２は第２図と同様である。

誤差増幅器２は、従来のトランジスタＭ、〜Ｍ、に、出
力トランジスタ３のゲートとソースをそれぞれゲートと
ソースとするトランジスタＭ、、Ｍ６のドレインに対し
、ドレインとゲートを共通に結線し、かつＭ５のソース
とソースを結線したトランジスタＭ７、Ｍ７のゲートと
ゲートが結線され、かつ、Ｍ、のソースとドレインをそ
れぞれソースとドレインに結線したトランジスタＭ８が
付加されている。

出力トランジスタ３に流れる電流（ボルナン・レギュレ
ーターの負荷電流）を■。Ｕ７、トランジスタＭ６に流
れる電流をＩ６とすると、出力トランジスタ３とＭ６に
は、同じゲート電圧が加わるので、出力トランジスタ３
とＭ、、のトランジスタサイズの比に応じて、Ｉ　ＯＵ
Ｔに比例した電流がＭ６に流れる。例えば、出力トラン
ジスタ３のゲート長りを１０μｍ、ゲート幅Ｗを１００
００ｇｍ、Ｍｅのゲート長りを１０ＬＬｍ、ゲート幅Ｗ
を１０ｕｍとすれば、Ｉ６とＩ。０アの比は、Ｉ６／Ｉ
。８工＝　＋１０／１０）／（１００００／１０１　＝
　１／１０００となり、出力電流■。ＵＴの１／１００
０の電流がＭ６に流れる。

Ｍ７には、Ｍ６と同じ電流が流れ、Ｍ７とＭａは、同じ
ゲート電圧が加わるのでＭ７とＭａのトランジスタサイ
ズの比に応じて、Ｉ６に比例した電流がＭａに流れる。

Ｍａに流れる電流なＩ８とすると、例えば、Ｍ７のゲー
ト長しを１０μｍ、グー１−幅Ｗを１０ｕｍ、Ｍａのゲ
ート長りを１１００ｕ、ゲート幅Ｗを１０ｕｍとすれば
、■８とＩ７の比は、 Ｉ　、　／　Ｉ　、　＝　ｆ１０／１００１／ｆｌｏ／
１０１　＝　１／１０となり、Ｍ７の１／１０の電流が
Ｍ、に流れる。

すなわち、■。は出力電流Ｉ。ＵＴに比例して１、＝１
．ＵＴ　／１００００ の電流が流れる。

この時の誤差増幅器のスルー・レートＳＲは、（１）式
と同様に、（２）式で表わされる。

ＳＲ：ｌ：（Ｉ５＋■８）／Ｃ・・・（２）式（２）か
ら明らかなように、トランジスタＭ８の電流Ｉ８の分だ
け、スルー・レートが改善されることになる。

例えば、ボルテージ・レギュレーターの負荷電流が突然
多くなって、出力電圧が低下するとＭ６と出力トランジ
スタ３のゲート電圧が下がり工。

が多く流れ、これによって、Ｍ６と出力トランジスタ３
のゲート電圧を下げるスピードが促進され負荷応答が第
４図のようになる。

また、■６と■８は、出力電流ＩＱＵアに対し無視でき
る程度に小さい値になるように設定する。

尚、第１図では、正の出力電圧を持つボルテージ・レギ
ュレーターについて示しているが、第３図のように負の
出力電圧を持つボルテージ・レギュレーターにおいても
Ｍ９〜Ｍ、を付加することで、同等の効果があることは
明らかである。

［発明の効果］ 以上述べたように本発明によれば、出力電流に応じて誤
差増幅器に流す電流値を変化させることで、低消費電流
で負荷応答性能の高いボルテージ・レギュレーターを提
供できるという効果がある。

【図面の簡単な説明】

第１図は本発明の正の出力電圧を持つボルテージ・レギ
ュレーターの回路図、第２図は従来の正の出力電圧を持
つボルテージ・レギュレーターの回路図、第３図は本発
明の負の出力電圧を持つボルテージ・レギュレーターの
回路図、第４図はボルテージ・レギュレーターの負荷応
答を示す図である。 ・基準電圧回路 ・誤差増幅器 ・出力トランジスタ

Claims (1)

【特許請求の範囲】
1. 基準電圧回路と、抵抗と誤差増幅器と、出力トランジス
   タとからなるＣＭＯＳモノリシック化されたボルテージ
   ・レギュレーターにおいて、前記誤差増幅器に流す電流
   値を、ボルテージ・レギュレーターの負荷電流値に応じ
   て変化させる手段を具備することを特徴としたボルテー
   ジ・レギュレーター。