JP2017207902A - 安定化電源回路 - Google Patents
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Abstract
Description
R2:抵抗素子R2の抵抗値
VOUT:VOUT端子における出力電圧
VREF:第2の電圧源V2の参照電圧
RL:負荷抵抗RLの抵抗値
CL:コンデンサCLの容量値
本発明の第1の実施形態に係る安定化電源回路について説明する。
図1は、本発明の第1の実施形態に係る安定化電源回路1の構成を示す回路図である。なお、図1において前述した図5に示した従来の安定化電源回路100と共通する素子については同一の符号を付している。
ゲートとドレインが接続されたトランジスタMP5のゲートとドレインには、トランジスタMP6のゲートが接続されるとともに、電流源IB1の一端が接続される。また、トランジスタMP5のソースには、第1の電圧源V1の正極が接続されるとともに、ソースが共通接続されたトランジスタMP4、トランジスタMP3、トランジスタMP6及びトランジスタMP1の各ソースが接続される。第1の電圧源V1の負極はグランドに接続される。電流源IB1の他端には、ゲートとドレインが接続されたトランジスタMN3のゲーとドレインが接続される。電流源IB1では、図示のように矢印方向(トランジスタMP5からトランジスタMN3に向かう方向)に電流が流れる。
β:利得係数
Id:ドレイン電流
Idn2:トランジスタMN2のドレイン電流
Idn4:トランジスタMN4のドレイン電流
Idn6:トランジスタMN6のドレイン電流
Idn7:トランジスタMN7のドレイン電流
M:トランジスタMN6とトランジスタMN7のゲートアスペクト比
(Wn6/Ln6):(Wn7/Ln7)=1:M
Wn6:トランジスタMN6のゲート幅
Ln6:トランジスタMN6ゲート長
Wn7:トランジスタMN7のゲート幅
Ln7:トランジスタMN7のゲート長
M<1
上式より
gmn2:トランジスタMN2のトランスコンダクタンス
gmn6:トランジスタMN6のトランスコンダクタンス
gmn6,7:トランジスタMN6及びMN7のトランスコンダクタンス
本発明の第2の実施形態に係る安定化電源回路について説明する。
図2は、本発明の第2の実施形態に係る安定化電源回路2の構成を示す回路図である。図2において、第2の実施形態に係る安定化電源回路2は、第3の電流源として、ゲートとソース間を一定の電圧でバイアスしたPチャネル型のMOSFETであるトランジスタMP7を有している。このトランジスタMP7は、ソースが第1の電圧源V1の正極に接続され、ドレインがトランジスタMN2のドレインに接続される。また、トランジスタMP7のゲートは、トランジスタMP5,MP6の各ゲートに接続される。第3の電流源としてのトランジスタMP7を追加したことにより、トランジスタMN2のドレイン電流が、第1の実施形態に係る安定化電源回路1における場合よりも増加する。即ち、トランジスタMP7は、トランジスタMN2のドレイン電流をトランジスタMN1のドレイン電流よりも多くする効果を持つ。その結果、トランジスタMN2のトランスコンダクタンスは、第1の実施形態に係る安定化電源回路1における場合よりも増加することになり、テール電流による帰還を負帰還方向に働かせる方向に寄与する。
本発明の第3の実施形態に係る安定化電源回路について説明する。
図3は、本発明の第3の実施形態に係る安定化電源回路3の構成を示す回路図である。図3において、第3の実施形態に係る安定化電源回路3は、第2の実施形態に係る安定化電源回路2に、トランジスタMP7の電流値を制限する電流減少部として、Pチャネル型のMOSFETであるトランジスタMP8を有している。このトランジスタMP8は、ソースがトランジスタMP7のドレインに接続され、ゲートとドレインがトランジスタMN2のドレインに接続される。
また、本発明の趣旨を逸脱しない範囲において、上記実施形態における各構成要素を任意に組み合わせてもよい。
MN1〜MN7:Nチャネル型のトランジスタ
MP1〜MP8:Pチャネル型のトランジスタ
V1:第1の電圧源
V2:第2の電圧源
IB1:電流源
DAMP:差動増幅部
VDET:電圧検出部
R1,R2:抵抗素子
CL:コンデンサ
RL:負荷抵抗
Claims (4)
- 参照電圧に応じて所定の電圧を出力端子から出力する安定化電源回路であって、
ソースが相互に接続された第1のトランジスタ及び第2のトランジスタと、
前記出力端子へ電流を供給する第3のトランジスタと、
前記第1のトランジスタ及び前記第2のトランジスタのドレイン電流の差により、前記第3のトランジスタのゲート電圧を制御する差動増幅部と、
前記第1のトランジスタ及び前記第2のトランジスタのソース電流を前記第3のトランジスタのドレイン電流に応じて変化させる第1の電流源と、
前記第2のトランジスタのドレインに、前記第1の電流源の電流に比例した電流を流す第2の電流源と、を備え、
前記第1のトランジスタのゲートに前記参照電圧が印加され、
前記第2のトランジスタのゲートが前記出力端子の電圧に比例した電圧を生成する電圧検出部に接続された、
安定化電源回路。 - 請求項1に記載の安定化電源回路であって、
前記第1の電流源及び前記第2の電流源の電流値が一定値以上にならないように制限する電流制限部を備えた、
安定化電源回路。 - 請求項1又は2に記載の安定化電源回路であって、
前記第2のトランジスタのドレインに、前記第2の電流源の電流とは逆方向に一定の電流を流す第3の電流源を備えた、
安定化電源回路。 - 請求項3に記載の安定化電源回路であって、
前記第3の電流源の電流値を、前記第1のトランジスタ及び前記第2のトランジスタのドレイン電流に合わせて減少させる電流減少部を備えた、
安定化電源回路。
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JPH03158912A (ja) * | 1989-11-17 | 1991-07-08 | Seiko Instr Inc | ボルテージ・レギュレーター |
JP2001034351A (ja) * | 1999-07-21 | 2001-02-09 | Hitachi Ltd | 電圧安定化回路およびそれを用いた半導体装置 |
JP2010079653A (ja) * | 2008-09-26 | 2010-04-08 | Oki Semiconductor Co Ltd | 定電圧電源回路 |
JP2012073799A (ja) * | 2010-09-28 | 2012-04-12 | Asahi Kasei Electronics Co Ltd | レギュレータ回路 |
-
2016
- 2016-05-18 JP JP2016099615A patent/JP6802644B2/ja active Active
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