JP7203581B2

JP7203581B2 - 電源回路

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Inventors: 一之宮島
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Description

本発明は、安定化された出力電圧を供給可能な電源回路に関する。

低消費電流の回路において搭載される電源回路として、例えば、低飽和動作が可能な安定化電源回路（以下、「ＬＤＯ（Low Drop-Out）レギュレータ回路」と称する）が用いられている。ＬＤＯレギュレータ回路は、バッテリーを電源に用いるバッテリー駆動機器などに採用されている。

図４は、従来のＬＤＯレギュレータ回路の構成の第１例を示す回路図である。ＬＤＯレギュレータ回路は、出力電圧を抵抗ＲＤ５１、ＲＤ５２で分圧した帰還電圧を、基準電圧源Ｖ２の出力の基準電圧と比較して差分を増幅する誤差増幅器ＯＰ５１と、誤差増幅器ＯＰ５１の出力をゲートに入力し、このゲートの入力電圧によりＬＤＯレギュレータ回路の出力電圧を調整する出力用トランジスタＭ５１とを備える。

ＬＤＯレギュレータ回路では、一般に出力端子（ＶＯＵＴ）とグランド（ＧＮＤ）との間に出力電圧の安定化用のコンデンサＣＯＵＴを接続して使用する。ここで、ＬＤＯレギュレータ回路の出力端子に接続される負荷を負荷抵抗ＲＯＵＴで示している。安定化用コンデンサＣＯＵＴにより、出力端子に発生する極を利用して出力電圧の安定化を図る。また、安定化用コンデンサＣＯＵＴは、急激な負荷変動の際に出力端子電圧の平滑化の役割も兼ねる。

しかしながら、ＬＤＯレギュレータ回路の出力端子において発生する極は、負荷となる抵抗ＲＯＵＴの抵抗値によりその周波数が変化する。出力用トランジスタＭ５１の出力インピーダンスが負荷抵抗ＲＯＵＴのインピーダンスに対し十分大きいとすると、安定化用コンデンサＣＯＵＴと負荷抵抗ＲＯＵＴにより発生する極の周波数は以下の式１ようになる。

Ｃ_ＯＵＴ：安定化用コンデンサの容量値、Ｒ_ＯＵＴ：負荷抵抗の抵抗値

したがって、出力端子において発生する極の周波数は、負荷抵抗ＲＯＵＴの抵抗値により変化し、抵抗値が大きい場合には低い周波数側に移動する。

一方で、誤差増幅器ＯＰ５１及び出力用トランジスタＭ５１において発生する極が存在する。このため、負荷抵抗ＲＯＵＴの抵抗値が大きい場合には、これら二つの極の周波数が非常に近くなり、低い周波数で帰還電圧の位相が１８０°遅れてＬＤＯレギュレータ回路が発振する場合がある。

ＬＤＯレギュレータ回路の発振を抑止する構成として、例えば、図４に示した第１例の構成が提案されている。図４のＬＤＯレギュレータ回路は、出力電圧を制御する出力用トランジスタＭ５１と並列に、ゲート及びソースが共通のノードに接続された第２のトランジスタＭ５２を有する。トランジスタＭ５２のドレインは位相補償抵抗Ｒ５１に接続され、位相補償抵抗Ｒ５１の他端がグランドに接続されている。また、トランジスタＭ５２のドレインには位相補償コンデンサＣ５１が接続され、位相補償コンデンサＣ５１の他端が誤差増幅器ＯＰ５１の非反転入力端子に接続された構成となっている（例えば、特許文献１参照）。

この第１例では、帰還電圧生成用の抵抗ＲＤ５１、ＲＤ５２を介して出力端子から帰還される電圧信号に加え、位相補償コンデンサＣ５１を介して出力端子を経由せずに帰還される信号が加算される。これにより、誤差増幅器ＯＰ５１の非反転入力端子の周波数特性において位相の遅れを戻すゼロとなる作用が得られ、出力端子に接続された安定化用コンデンサＣＯＵＴにより発生する極を打ち消すように作用し、ＬＤＯレギュレータ回路の出力電圧を安定させることができる。

図４に示した第１例の構成の問題点としては、トランジスタＭ５２のドレイン電流がグランドに流れることであり、回路が消費する無効な電流（以下、無効電流と称する）が増加する課題が生じる。

バッテリー駆動機器の低消費電流化に伴い、搭載するＬＤＯレギュレータ回路の負荷となる機器の低消費電流化が進んでいる。このため、ＬＤＯレギュレータ回路においてグランドに流す無効電流の割合が問題視されるようになってきている。無効電流を減少させる方策として、例えば、図５に示した第２例の構成が提案されている。

図５は、従来のＬＤＯレギュレータ回路の構成の第２例を示す回路図である。第２例のＬＤＯレギュレータ回路は、図４の第１例と比較して、第２のトランジスタＭ５２のドレインに接続された位相補償抵抗Ｒ５１の他端が、出力端子に接続された構成となっている（例えば、特許文献２参照）。この第２例では、ＬＤＯレギュレータ回路の負荷電流が急激に増加または減少した際などに、位相補償抵抗Ｒ５１に発生する電位差が、位相補償コンデンサＣ５１を介して誤差増幅器ＯＰ５１の入力に帰還される。このため、出力電圧が帰還電圧生成用の抵抗ＲＤ５１、ＲＤ５２で決まる制御目標値に達するまでに遅延が生じる。この遅延は、帰還電圧生成用の抵抗ＲＤ５１、ＲＤ５２の値を大きくするほど遅延時間が長くなり、低消費電流化を図ったＬＤＯレギュレータ回路において、特性上の課題となっていた。

特許第４３４４６４６号公報特開２００２－０３２１３３号公報

上述したように、図４に示した第１例の構成では、位相補償抵抗Ｒ５１からグランドに所定量の無効電流が流れるため、低消費電流化を図る際に無効電流の割合が大きくなり、さらなる低消費電流化において制約を受けるという課題がある。

また、図５に示した第２例の構成では、位相補償抵抗Ｒ５１に発生する電位差が位相補償コンデンサＣ５１を介して誤差増幅器ＯＰ５１に帰還されるため、負荷電流の変動に対して出力電圧が制御目標値に達するまでに遅延が生じるという課題がある。

本発明は、無効電流を低減して低消費電流化を図ることができ、また、負荷電流が変動した際に出力電圧の整定時間を短縮することが可能な電源回路を提供することを目的とする。

本発明は、ドレインから出力電圧を得るＭＯＳトランジスタによる出力用の第１のトランジスタと、基準電圧と前記出力電圧を分圧して得られる帰還電圧との差分を増幅した出力を前記第１のトランジスタのゲート電圧として供給する誤差増幅器と、ゲート、ソースが前記第１のトランジスタのゲート、ソースとそれぞれ相互に接続された、位相補償用の第２のトランジスタ、及び第３のトランジスタと、前記第２のトランジスタのドレインと前記誤差増幅器の前記帰還電圧の入力端子との間に接続される位相補償用のキャパシタと、を有し、前記第２のトランジスタのドレインと前記第１のトランジスタのドレインとの間には、位相補償用の第１の抵抗と、デプレッション型のＭＯＳトランジスタによる第４のトランジスタのドレイン及びソースとが直列に設けられ、前記第３のトランジスタのドレインと前記第４のトランジスタのゲートとの間に第２の抵抗が接続され、前記第３のトランジスタのドレインと前記第１のトランジスタのドレインとの間に第３の抵抗が接続され、前記第４のトランジスタのゲートとグランドとの間に一定の電流を流す定電流源が接続されている、電源回路を提供する。

また、本発明は、上記の電源回路であって、前記定電流源は、前記第４のトランジスタと同じ閾値電圧を持つデプレッション型のＭＯＳトランジスタによる第５のトランジスタと、前記第５のトランジスタのゲートとソースとの間に接続される第４の抵抗とを有し、前記第５のトランジスタのドレインが前記第４のトランジスタのゲートに接続され、前記第５のトランジスタのゲート及び前記第４の抵抗の他端がグランドに接続される、電源回路を提供する。

また、本発明は、上記の電源回路であって、ゲート、ソースが前記第１のトランジスタのゲート、ソースとそれぞれ相互に接続された第６のトランジスタと、前記第６のトランジスタのドレインと前記第４の抵抗との間に接続されるデプレッション型のＭＯＳトランジスタによる第７のトランジスタとを有し、前記第６のトランジスタのドレインと前記第７のトランジスタのドレインとが接続され、前記第７のトランジスタのゲートがグランドに接続され、前記第７のトランジスタのソースが前記第４の抵抗と前記第５のトランジスタのソースとの接続点に接続される、電源回路を提供する。

本発明によれば、無効電流を低減して低消費電流化を図ることができ、また、負荷電流が変動した際に出力電圧の整定時間を短縮することが可能な電源回路を提供できる。

第１の実施形態の電源回路の構成を示す回路図である。第２の実施形態の電源回路の構成を示す回路図である。ＬＤＯレギュレータ回路の負荷電流に対する過渡応答特性の一例を示す特性図である。従来のＬＤＯレギュレータ回路の構成の第１例を示す回路図である。従来のＬＤＯレギュレータ回路の構成の第２例を示す回路図である。

以下、本発明に係る電源回路を具体的に開示した実施形態（以下、「本実施形態」という）について、図面を参照して詳細に説明する。

本実施形態では、電源回路の構成例として、ＭＯＳＦＥＴを用いたＬＤＯレギュレータ回路による安定化電源回路の構成例を例示する。

（第１の実施形態）
図１は、第１の実施形態の電源回路の構成を示す回路図である。第１の実施形態の電源回路としてのＬＤＯレギュレータ回路は、出力電圧を得るためのＰチャンネル型のＭＯＳトランジスタ（ＭＯＳＦＥＴ）により構成された出力用トランジスタ（第１のトランジスタ）Ｍ１と、出力電圧に比例する帰還電圧と所定の基準電圧との差分を増幅した出力をゲート電圧として出力用トランジスタＭ１のゲートに供給する誤差増幅器ＯＰ１とを備える。

出力用トランジスタＭ１のソースは、電源電圧ＶＤＤを供給する第１の電圧源Ｖ１に接続される。出力用トランジスタＭ１のドレインは、出力端子ＶＯＵＴに接続されるとともに、直列接続された抵抗ＲＤ１、ＲＤ２の一端（抵抗ＲＤ１側の一端）に接続され、抵抗ＲＤ１、ＲＤ２の他端（抵抗ＲＤ２側の一端）はグランド（ＧＮＤ）に接続される。抵抗ＲＤ１、ＲＤ２は、出力端子ＶＯＵＴから出力される出力電圧を抵抗比により分圧して帰還電圧を生成する分圧回路として機能する。抵抗ＲＤ１と抵抗ＲＤ２の接続ノードは、誤差増幅器ＯＰ１の非反転入力端子に接続され、帰還電圧が誤差増幅器ＯＰ１に帰還される。誤差増幅器ＯＰ１の反転入力端子には、参照用の基準電圧を発生する定電圧源である第２の電圧源Ｖ２が接続される。誤差増幅器ＯＰ１の出力端子は出力用トランジスタＭ１のゲートに接続され、誤差増幅器ＯＰ１は、帰還電圧と基準電圧とを比較して差分を増幅し、出力用トランジスタＭ１のゲートに入力する。出力用トランジスタＭ１は、ゲートの入力電圧によりＬＤＯレギュレータ回路の出力電圧を調整する。ＬＤＯレギュレータ回路の出力端子ＶＯＵＴには、負荷抵抗ＲＯＵＴで表す負荷回路が接続される。出力端子ＶＯＵＴとグランドとの間には、出力電圧の安定化用のコンデンサＣＯＵＴが接続される。

ＬＤＯレギュレータ回路は、出力用トランジスタＭ１と並列に、位相補償用のトランジスタとして、ゲート及びソースがそれぞれ共通のノードに相互に接続されたＰチャンネル型のＭＯＳＦＥＴにより構成された第２のトランジスタＭ２、第３のトランジスタＭ３を備える。トランジスタＭ２のドレインには位相補償用のキャパシタとしての位相補償コンデンサＣ１が接続され、位相補償コンデンサＣ１の他端は分圧回路である抵抗ＲＤ１と抵抗ＲＤ２の接続ノードに接続される。すなわち、位相補償コンデンサＣ１はトランジスタＭ２のドレインと誤差増幅器ＯＰ１の帰還電圧の入力端子との間に接続される。

また、第２のトランジスタＭ２のドレインには位相補償抵抗（第１の抵抗）Ｒ１の一端が接続され、位相補償抵抗Ｒ１の他端には、Ｎチャンネルのデプレッション型のＭＯＳトランジスタ（ＭＯＳＦＥＴ）により構成された第４のトランジスタＭ４のドレインが接続され、トランジスタＭ４のソースが出力端子ＶＯＵＴに接続される。すなわち、第２のトランジスタのドレインと出力用トランジスタＭ１のドレインとの間には、位相補償抵抗Ｒ１とデプレッション型の第４のトランジスタのドレイン及びソースとが直列に設けられる。

第４のトランジスタＭ４のゲートには第２の抵抗Ｒ２が接続され、抵抗Ｒ２の他端は第３のトランジスタＭ３のドレインと接続される。トランジスタＭ３のドレインには、抵抗Ｒ２と並列に第３の抵抗Ｒ３が接続され、抵抗Ｒ３の他端が出力端子ＶＯＵＴに接続される。すなわち、第３のトランジスタＭ３のドレインと第４のトランジスタＭ４のゲートとの間に第２の抵抗Ｒ２が接続され、第３のトランジスタＭ３のドレインと出力用トランジスタＭ１のドレインとの間に第３の抵抗Ｒ３が接続される。

さらに、第４のトランジスタＭ４のゲートとグランドとの間には、第５のトランジスタＭ５及び第４の抵抗Ｒ４により構成される定電流源が接続される。第５のトランジスタＭ５は、第４のトランジスタＭ４と同じ閾値電圧を持つ、Ｎチャンネルのデプレッション型のＭＯＳトランジスタ（ＭＯＳＦＥＴ）により構成され、そのドレインが第４のトランジスタＭ４のゲートに接続される。第５のトランジスタＭ５のゲートはグランドに接続され、トランジスタＭ５のソースは抵抗Ｒ４に接続され、抵抗Ｒ４の他端はグランドに接続される。すなわち、トランジスタＭ５のゲートとソースとの間に抵抗Ｒ４が接続される。ここで、第５のトランジスタＭ５及び抵抗Ｒ４は、第３のトランジスタＭ３から抵抗Ｒ２を介してグランドに一定の電流を流す定電流源として機能する。なお、トランジスタＭ４とトランジスタＭ５とは、同じ閾値電圧を有するものとするため、同一の半導体製造プロセスによって構成されるトランジスタのペアを用いることが好ましい。

次に、第１の実施形態のＬＤＯレギュレータ回路の動作を説明する。

位相補償信号である位相補償抵抗Ｒ１にて発生する電位差は、第２のトランジスタＭ２のドレイン電流に比例する。ＬＤＯレギュレータ回路の出力電流が小さい場合、トランジスタＭ２のドレイン電流が減少して位相補償抵抗Ｒ１にて発生する電位差も減少するため、十分な位相補償が行えない不具合が生じ得る。よって、出力電流が小さい状態でも位相補償を十分に行うためには、位相補償抵抗Ｒ１の抵抗値を大きく設定する必要がある。一方、ＬＤＯレギュレータ回路がある程度大きい電流を出力している場合、トランジスタＭ２のドレイン電流が増加しているため、位相補償抵抗Ｒ１にて発生する電位差が大きくなり、過剰な位相補償信号が位相補償コンデンサＣ１を介して誤差増幅器ＯＰ１の非反転入力端子に入力される。結果として、ＬＤＯレギュレータ回路の過渡応答の遅れとなる。過渡応答の遅延を改善するためには、位相補償抵抗Ｒ１の抵抗値を小さく設定する必要がある。

上記の相反する２つの条件を考慮し、出力電流が小さい場合の位相補償特性と、出力電流がある程度大きい場合の過渡応答特性とを両立させるためには、ＬＤＯレギュレータ回路の出力電流に応じて、位相補償信号を発生する抵抗Ｒ１の抵抗値が変化することが望ましい。本実施形態では、ＬＤＯレギュレータ回路の出力電流に応じて、位相補償信号を発生する第１の抵抗Ｒ１を含む位相補償信号発生部の回路の抵抗値を変化させる構成とする。さらに、位相補償信号発生部の抵抗値を可変とする構成を、グランドに流れる無効電流を抑制する構成によって実現する。

第１の実施形態のＬＤＯレギュレータ回路では、位相補償抵抗Ｒ１と出力端子ＶＯＵＴとの間に、Ｎチャンネルのデプレッション型のＭＯＳＦＥＴにより構成された第４のトランジスタＭ４を挿入し、トランジスタＭ４のドレインを抵抗Ｒ１側に、ソースを出力端子ＶＯＵＴ側にそれぞれ接続する。また、トランジスタＭ４のゲートには、トランジスタＭ４と同じ閾値電圧を持つＮチャンネルのデプレッション型のＭＯＳＦＥＴにより構成された第５のトランジスタＭ５のドレインを接続する。トランジスタＭ５のゲートはグランドに接続し、ソースは抵抗Ｒ４を介してグランドに接続する。また、トランジスタＭ４のゲートには、抵抗Ｒ２を介してトランジスタＭ１、Ｍ２とゲート及びソースがそれぞれ共通のノードに接続された第３のトランジスタＭ３のドレインを接続し、トランジスタＭ３のドレインには抵抗Ｒ２と並列に抵抗Ｒ３を接続し、抵抗Ｒ３を介して出力端子ＶＯＵＴと接続する。これにより、ＬＤＯレギュレータ回路の出力電流に比例した電流を抵抗Ｒ３に流すように構成している。

ＬＤＯレギュレータ回路の出力電流が少ない状態では、トランジスタＭ２、Ｍ３のドレイン電流は小さく、抵抗Ｒ３ではほとんど電位差は発生しない。一方、抵抗Ｒ２にはトランジスタＭ５のドレイン電流が流れ、トランジスタＭ４のゲート－ソース間の電位差をマイナス側にバイアスする。ＭＯＳトランジスタのＯＮ抵抗は、ドレイン－ソース間の電位差が小さく、非飽和領域で動作している場合、以下の式２のようになる。

Ｒ_ＯＮ４：Ｍ４ＯＮ抵抗、β_４：Ｍ４トランスコンダクタンス係数、Ｖ_ｔｈ４：Ｍ４閾値電圧（Ｖ_ｔｈ４＜０）、Ｖ_ｇｓ４：Ｍ４ゲート－ソース間電位差

また、トランジスタＭ５は、ゲート－ソース間に抵抗Ｒ４が挿入されており、トランジスタＭ５のドレイン電流は、トランジスタＭ５の閾値電圧Ｖ_ｔｈ５と抵抗Ｒ４の抵抗値とにより、トランジスタＭ５のドレイン－ソース間電圧に関わらず一定値に制限される。トランジスタＭ５のドレイン電流は抵抗Ｒ２に流れ、トランジスタＭ４のゲート－ソース間電位差Ｖ_ｇｓ４をマイナス側にバイアスする。抵抗Ｒ２と抵抗Ｒ４の抵抗値が等しい時、トランジスタＭ４のＯＮ抵抗Ｒ_ＯＮ４はおおよそ以下の式３で表される。

β_５：Ｍ５トランスコンダクタンス係数、Ｖ_ｔｈ５：Ｍ５閾値電圧（Ｖ_ｔｈ５＜０）、Ｉ_Ｄ５：Ｍ５ドレイン電流

ここで、トランジスタＭ４とトランジスタＭ５は、同じ閾値電圧を持つデプレッション型のトランジスタであるため、互いの閾値は打消し合い、ＯＮ抵抗に対する閾値電圧のばらつきは軽減される。抵抗Ｒ３の抵抗値が十分大きい場合、トランジスタＭ５のゲート－ソース間の電位差はトランジスタＭ５の閾値電圧Ｖ_ｔｈ５に近くなる。トランジスタＭ５のドレイン電流Ｉ_Ｄ５をＩＤ５≒－Ｖ_ｔｈ５／Ｒ４とすると、上記の式３は以下の式４のようになる。

トランジスタＭ５の閾値電圧Ｖ_ｔｈ５のばらつきの範囲の中心値をＶ_ｔｈ５ｔとして、Ｖ_ｔｈ５＝Ｖ_ｔｈ５ｔ（１±ｄ）の範囲でばらつくとすると、トランジスタＭ４のＯＮ抵抗は以下の式５のように近似される。

上記の式５において、トランジスタＭ５の閾値電圧Ｖ_ｔｈ５の成分が平方根の中にあるため、単純に抵抗Ｒ２に定電流を流した場合に比べ、トランジスタＭ４のＯＮ抵抗ＲＯＮ４は、トランジスタＭ４、Ｍ５の閾値電圧のばらつきの影響を受けにくい構成になっている。トランジスタＭ４、Ｍ５は、同一の半導体製造プロセスによって構成されるトランジスタを用いることによって、閾値電圧のばらつきをキャンセルできる。

式５より、トランジスタＭ４のＯＮ抵抗は、ＬＤＯレギュレータ回路の出力電流が少ない場合に大きくなる。トランジスタＭ４のＯＮ抵抗は位相補償抵抗Ｒ１と直列に接続されており、ＬＤＯレギュレータ回路の出力電流が少ない場合において、位相補償信号を発生させる抵抗Ｒ１及びトランジスタＭ４による位相補償信号発生部の抵抗値を大きくすることができる。

ＬＤＯレギュレータ回路の出力電流が少ない状態から、出力電流が増加すると、トランジスタＭ２、Ｍ３のドレイン電流が増加してトランジスタＭ４のゲート－ソース間電位差Ｖ_ｇｓ４をプラス側にバイアスする。この結果、トランジスタＭ４のＯＮ抵抗は減少し、位相補償信号を発生させる位相補償信号発生部の抵抗値、すなわち抵抗Ｒ１とトランジスタＭ４のＯＮ抵抗との合成抵抗値は減少し、ほぼ抵抗Ｒ１の抵抗値となる。このように、本実施形態では、トランジスタＭ２、Ｍ３のドレイン電流の大小に応じて、トランジスタＭ４のＯＮ抵抗が増減する構成となっており、抵抗Ｒ１及びトランジスタＭ４による位相補償信号発生部の抵抗値を出力電流に応じて変化させることが可能である。

また、トランジスタＭ３から抵抗Ｒ２を介してグランドに流れる無効電流は、トランジスタＭ５、抵抗Ｒ４によって一定値に制限されるため、出力電流の大小に関わらず無効電流を抑制することができる。

なお、第４のトランジスタＭ４のドレイン－ソース間に並列に、すなわち位相補償抵抗Ｒ１に直列に出力端子ＶＯＵＴとの間に、小電流時にトランジスタＭ４が完全にＯＦＦにならないようにトランジスタＭ４をバイパスする大きな抵抗値の抵抗を接続する構成としてもよい。

図３は、ＬＤＯレギュレータ回路の負荷電流に対する過渡応答特性の一例を示す特性図である。図３に示すように、ＬＤＯレギュレータ回路の負荷電流が急激に増加または減少した場合、位相補償抵抗Ｒ１において発生する電位差が位相補償コンデンサＣ１を介して誤差増幅器ＯＰ１の入力に帰還される。ここで、位相補償信号発生部の抵抗値が大きい場合、図中実線で示すように、負荷電流の変動に対して出力電圧が制御目標値に戻るまでに遅延が生じる。また、負荷電流が急激に減少した場合に出力電圧のオーバーシュートが規定値を超えることが生じ得る。一方、位相補償信号発生部の抵抗値が小さい場合、図中破線で示すように、負荷電流の変動に対する出力電圧の整定時間を短くでき、オーバーシュートも低減できる。

本実施形態の構成では、図中破線で示したように、ＬＤＯレギュレータ回路の出力電流が増加した場合に位相補償抵抗Ｒ１とトランジスタＭ４のＯＮ抵抗との合成抵抗値を低減できる。これにより、負荷電流の変動時の出力電圧の応答時間を短縮でき、過渡応答特性を改善できる。

以上のような動作により、第１の実施形態のＬＤＯレギュレータ回路では、出力電流の増減に応じて抵抗Ｒ１及びトランジスタＭ４の合成抵抗値を変化させ、出力電流の大小に関わらず、ほぼ一定の位相補償信号を得ることが可能となる。これにより、出力電流が小さい状態では十分な位相補償を実行でき、出力電流が大きい状態では過渡応答の特性を改善できる。よって、ＬＤＯレギュレータ回路の出力電流が少ない状態での位相余裕の確保と、負荷電流が変動した際の、レギュレータ回路の出力電圧の整定時間の短縮とが可能となる。また、ＬＤＯレギュレータ回路の無効電流を低減して低消費電流化を図ることができる。

（第２の実施形態）
図２は、第２の実施形態の電源回路の構成を示す回路図である。第２の実施形態のＬＤＯレギュレータ回路は、トランジスタＭ１、Ｍ２、Ｍ３と並列に、ゲート及びソースがそれぞれ共通のノードに相互に接続されたＰチャンネル型のＭＯＳＦＥＴにより構成された第６のトランジスタＭ６を備える。トランジスタＭ６のドレインには、Ｎチャンネルのデプレッション型のＭＯＳトランジスタ（ＭＯＳＦＥＴ）により構成された第７のトランジスタＭ７のドレインが接続される。トランジスタＭ７のゲートはグランドに接続され、トランジスタＭ７のソースはトランジスタＭ５のソースと抵抗Ｒ４との接続ノードに接続される。トランジスタＭ６は、トランジスタＭ２、Ｍ３に比べてゲート幅を小さくし、ＬＤＯレギュレータ回路の出力電流に比例して流れる電流を少なくするのが好ましい。その他の構成要素は図１に示した第１の実施形態と同様であるため、ここでは説明を省略する。

図１に示した第１の実施形態では、抵抗Ｒ２に流れる電流は一定であり、抵抗Ｒ２にて発生する電位差は、デプレッション型のＮＭＯＳであるトランジスタＭ４の閾値電圧に等しく、例えば約０．３～０．４Ｖ程度である。ＬＤＯレギュレータ回路の出力電流が増加した際のトランジスタＭ４のゲート－ソース間電位差Ｖ_ｇｓ４の変化は、抵抗Ｒ３の両端に発生する電位差となるため、トランジスタＭ４のＯＮ抵抗を下げるためには、抵抗Ｒ３に数百ｍＶの電位差を発生させる必要がある。

しかしながら、ＬＤＯレギュレータ回路の出力電流が大きく、電源電圧ＶＤＤと出力端子ＶＯＵＴの出力電圧との電位差が小さい場合、トランジスタＭ３のドレイン－ソース間の電位差が不足し、トランジスタＭ４を十分ＯＮさせることができないことが生じ得る。図２に示した第２の実施形態は、この課題を改善するための回路構成である。

第２の実施形態のＬＤＯレギュレータ回路では、出力電流に比例するトランジスタＭ６のドレイン電流をトランジスタＭ７を経由して抵抗Ｒ４に流すことにより、トランジスタＭ５のソース電位を引き上げる構成となっている。この場合、ＬＤＯレギュレータ回路の出力電流が少ない場合、トランジスタＭ６、Ｍ７にはあまり電流が流れない。ＬＤＯレギュレータ回路の出力電流が増加するに従ってトランジスタＭ６、Ｍ７の電流が増加し、トランジスタＭ５のドレイン電流が減少し、抵抗Ｒ２にて発生する電位差も減少する。この結果、トランジスタＭ４のゲート－ソース間電位差Ｖ_ｇｓ４を図１の回路構成に比べて大きくプラス側にバイアスすることが可能になる。すなわち、出力電流の増減に応じて抵抗Ｒ２に流れる電流を変化させ、トランジスタＭ４を常にＯＮさせる。これにより、電源電圧ＶＤＤと出力端子ＶＯＵＴの出力電圧との電位差が小さい状況においても、トランジスタＭ４のＯＮ抵抗を下げることが可能になる。また、トランジスタＭ６のドレイン電流を、デプレッション型のＮＭＯＳであるトランジスタＭ７を経由させることにより、トランジスタＭ６からグランドに流れる電流は一定値以下に制限され、ＬＤＯレギュレータ回路の出力電流が増加しても無効電流を一定値以下に抑えることができる。

以上説明したように、本実施形態では、ＬＤＯレギュレータ回路の位相補償抵抗Ｒ１に対して、直列にデプレッション型のＮｃｈＭＯＳＦＥＴにより構成された第４のトランジスタＭ４が挿入され、トランジスタＭ４のゲートが抵抗Ｒ２、Ｒ３を介して出力端子ＶＯＵＴに接続された構成となっている。また、抵抗Ｒ２と抵抗Ｒ３の接続ノードには、ＬＤＯレギュレータ回路の出力電流に比例したドレイン電流を流すＰｃｈＭＯＳＦＥＴにより構成された第３のトランジスタＭ３のドレインが接続されている。

また、ＬＤＯレギュレータ回路の出力電流が小さい状態で、トランジスタＭ４のゲート－ソース間電位差Ｖ_ｇｓ４が負電圧になるように、トランジスタＭ４のゲート－グランド間に定電流源が接続されている。この定電流源は、トランジスタＭ４と同じ閾値電圧を持つデプレッション型のＮｃｈＭＯＳＦＥＴにより構成されたトランジスタＭ５と、そのゲート－ソース間に挿入された抵抗Ｒ４とにより構成されている。これにより、トランジスタＭ４のＯＮ抵抗をＬＤＯレギュレータ回路の出力電流の大小に応じて変化させる構成となっている。

上述した第１及び第２の実施形態において、位相補償のための抵抗Ｒ１、及びトランジスタＭ４のゲート－ソース間電位差Ｖ_ｇｓ４をコントロールするための抵抗成分（トランジスタＭ４のＯＮ抵抗）は、出力端子ＶＯＵＴに接続されている。これにより、結果として電源からグランドに流れる無効電流は、図４に示した従来技術によるＬＤＯレギュレータ回路と比較して小さく抑えることが可能となる。また、トランジスタＭ４は、デプレッション型のＮＭＯＳにより構成されており、閾値電圧は例えば約－０．３～－０．４Ｖ程度である。このため、出力電圧が１Ｖ以下である低い出力電圧のＬＤＯレギュレータ回路に対しても、本実施形態の構成を適用することができる。さらに、出力電流が大きい状態では抵抗Ｒ１及びトランジスタＭ４の合成抵抗値を低減でき、過渡応答の特性を改善することができる。

本実施形態の構成によれば、例えば、ＬＤＯレギュレータ回路をバッテリー駆動する場合などに、バッテリーが放電して電源電圧ＶＤＤが低下し、電源電圧ＶＤＤと出力端子ＶＯＵＴの出力電圧との電位差が小さくなった場合であっても、十分な位相補償を実行可能となる。また、電源電圧ＶＤＤと出力端子ＶＯＵＴの出力電圧との電位差が小さくなった場合に、図４に示した従来技術の構成では、出力用トランジスタＭ５１と第２のトランジスタＭ５２とのドレイン電流の比が小さくなり、トランジスタＭ５２から位相補償抵抗Ｒ５１を介してグランドに流れる無効電流が多くなり、無効電流の影響が大きくなる。これに対し、本実施形態では、無効電流を削減して消費電流を低減できるため、バッテリー駆動による動作時間を延長でき、特に電源電圧ＶＤＤが低下して無効電流を無視できない状況において、より長い時間ＬＤＯレギュレータ回路の動作を継続できる。例えば、負荷回路がスリープ状態である場合など、出力電流が約１μＡ程度と小さい場合に、無効電流を抑制するとともに十分な位相補償を可能とし、負荷回路が動作状態で出力電流が数１００ｍＡ程度と大きい場合に、負荷電流の変動に対する出力電圧の整定時間を短縮できる。

以上、図面を参照しながら各種の実施形態について説明したが、本発明はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例又は修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。また、本発明の趣旨を逸脱しない範囲において、上記実施形態における各構成要素を任意に組み合わせてもよい。

本発明は、無効電流を低減して低消費電流化を図ることができ、また、負荷電流が変動した際に出力電圧の整定時間を短縮することができる効果を有し、ＬＤＯレギュレータ回路等の電源回路に有用である。

Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７：トランジスタ
ＲＤ１、ＲＤ２、Ｒ１、Ｒ２、Ｒ３、Ｒ４：抵抗
Ｃ１：コンデンサ
ＯＰ１：誤差増幅器
Ｖ１、Ｖ２：電圧源
ＲＯＵＴ：負荷抵抗
ＣＯＵＴ：安定化用コンデンサ

Claims

ドレインから出力電圧を得るＭＯＳトランジスタによる出力用の第１のトランジスタと、
基準電圧と前記出力電圧を分圧して得られる帰還電圧との差分を増幅した出力を前記第１のトランジスタのゲート電圧として供給する誤差増幅器と、
ゲート、ソースが前記第１のトランジスタのゲート、ソースとそれぞれ相互に接続された、位相補償用の第２のトランジスタ、及び第３のトランジスタと、
前記第２のトランジスタのドレインと前記誤差増幅器の前記帰還電圧の入力端子との間に接続される位相補償用のキャパシタと、を有し、
前記第２のトランジスタのドレインと前記第１のトランジスタのドレインとの間には、位相補償用の第１の抵抗と、デプレッション型のＭＯＳトランジスタによる第４のトランジスタのドレイン及びソースとが直列に設けられ、
前記第３のトランジスタのドレインと前記第４のトランジスタのゲートとの間に第２の抵抗が接続され、前記第３のトランジスタのドレインと前記第１のトランジスタのドレインとの間に第３の抵抗が接続され、
前記第４のトランジスタのゲートとグランドとの間に一定の電流を流す定電流源が接続されている、電源回路。
請求項１に記載の電源回路であって、
前記定電流源は、前記第４のトランジスタと同じ閾値電圧を持つデプレッション型のＭＯＳトランジスタによる第５のトランジスタと、前記第５のトランジスタのゲートとソースとの間に接続される第４の抵抗とを有し、
前記第５のトランジスタのドレインが前記第４のトランジスタのゲートに接続され、前記第５のトランジスタのゲート及び前記第４の抵抗の他端がグランドに接続される、電源回路。
請求項２に記載の電源回路であって、
ゲート、ソースが前記第１のトランジスタのゲート、ソースとそれぞれ相互に接続された第６のトランジスタと、
前記第６のトランジスタのドレインと前記第４の抵抗との間に接続されるデプレッション型のＭＯＳトランジスタによる第７のトランジスタとを有し、
前記第６のトランジスタのドレインと前記第７のトランジスタのドレインとが接続され、前記第７のトランジスタのゲートがグランドに接続され、前記第７のトランジスタのソースが前記第４の抵抗と前記第５のトランジスタのソースとの接続点に接続される、電源回路。