KR20140007398A - 부하 임피던스를 기반으로 한 전류 및 전압 폴드백을 갖는 전압 조정기 - Google Patents

부하 임피던스를 기반으로 한 전류 및 전압 폴드백을 갖는 전압 조정기 Download PDF

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매튜 윌리엄스
다니엘 레오네스큐
스캇 디어본
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Abstract

전압 조정기는 전류 제한치 Ilimit까지 유지된 다음 부하가 계속해서 저항(임피던스)에서 감소함에 따라 전류가 상기 전류 제한치 Ilimit를 넘어 증가하지 않지만, 옴의 법칙 Iout = Vout/ZLoad을 만족하기 위해 출력 전류를 또한 감소시키도록 출력 전압은 감소하는 조정된 출력 전압을 갖는다. 전류 제한으로 인해 출력 전압이 조정된 전압 값 이하로 강하하기 시작할 때, 상기 전압 조정기는 전류 제한 모드로부터 전류 폴드백 모드로 이동하며, 출력 전류가 실질적으로 제로 볼트의 출력 전압에서 전류 폴드백 최소치 Ifoldback에 도달할 때까지 출력 전류는 출력 전압의 감소와 함께 감소한다. 부하 저항(임피던스)가 증가함에 따라 출력 전류가 실질적으로 다시 조정 전압 값에 있을 때까지 출력 전압이 증가하고 그에 따라 출력 전류도 증가하고, 출력 전류는 전류 제한치 Ilimit 미만이거나 또는 그와 같다.

Description

부하 임피던스를 기반으로 한 전류 및 전압 폴드백을 갖는 전압 조정기{VOLTAGE REGULATOR HAVING CURRENT AND VOLTAGE FOLDBACK BASED UPON LOAD IMPEDANCE}
본 출원은 Matthew Williams, Daniel Leonescu, Scott Dearborn과 Christian Albrecht의 "부하 임피던스를 기반으로 한 전압 조정기 전류 폴드백(Voltage Regulator Current Foldback Based Upon Load Impedance)"이란 발명의 명칭으로 2011년 1월 25일 출원된 공동소유의 미국 가 특허출원 61/435,911의 우선권 이익을 주장하고, 그 전체 내용은 모든 목적을 위해 참조로 여기에 포함된다.
본 개시는 전압 조정기에 관한 것으로, 특히 부하 임피던스를 기반으로 한 전류 폴드백(foldback)을 갖는 전압 조정기에 관한 것이다.
과부하 또는 단락 회로 조건 발생 시 전류 및 전압을 폴딩백 하는 것은 전력 소모 및 열응력을 감소시킨다. 전류 및 전압 폴드백은 또한 열적 과부하로부터 안정성을 증가시킨다. 전류 및 전압 폴드백은 열 및 전기적 관점에서 장치를 본래 더 안전하게 만든다. 전류 및 전압 폴드백을 통해 장치는 성능을 열화시키지 않고 일정치 않은 단락 회로 조건을 처리할 수 있고, 전원 예를 들어 배터리로부터의 초과 전류 유도를 방지할 수 있다.
따라서 전압 조정기로 하여금 성능을 열화시키지 않고 일정치 않은 단락 회로 조건을 처리하고 전원 예를 들어 배터리로부터의 초과 전류 유도를 방지할 수 있게 하는 전류 및 전압 폴드백 특징의 목적에 맞는 전압 조정기가 필요하다.
일 실시예에 따르면, 부하 임피던스를 기반으로 한 전류 및 전압 폴드백(foldback)을 갖는 전압 조정기는 전원과 부하 사이에 결합되며 게이트, 소스 및 드레인을 갖는 파워 트랜지스터; 상기 부하와 병렬로 결합되며 출력 전압을 나타내는 궤환 전압을 파워 트랜지스터로부터 부하에 제공하는 전압 분배기; 기준 전압에 결합된 제1 입력, 궤환 전압에 결합된 제2 입력, 및 상기 파워 트랜지스터의 게이트에 결합되며 상기 파워 트랜지스터를 제어하며 상기 파워 트랜지스터로 하여금 상기 궤환 전압을 실질적으로 상기 기준 전압과 같은 전압에서 유지하게 하는 에러 증폭기; 부하에 대한 전류를 측정하고 측정된 부하 전류를 나타내는 감지 전류를 제공하는 전류 감지 회로; 상기 궤환 전압에 결합된 제1 입력, 기준 전압에 결합된 제2 입력과 상기 전류 감지 회로로부터의 감지 전류에 결합된 제3 입력 및 전류 폴드백 바이어스를 제공하는 출력을 갖는 전류 제한 및 폴드백 회로; 및 전류 입력 및 전압 출력을 갖는 전류-전압 오프셋 바이어스 소스를 포함할 수 있으며, 상기 전류-전압 오프셋 바이어스 소스의 전류 입력은 전류 바이어스를 제공하는 전류 제한 및 폴드백 회로의 출력에 결합되고, 그리고 상기 전류-전압 오프셋 바이어스 소스의 전압 출력은 상기 에러 증폭기의 제1 입력과 제2 입력 사이에 결합되고 상기 전류 제한 및 폴드백 회로로부터의 전류 폴드백 바이어스에 비례하는 전압 오프셋 바이어스를 제공하며, 상기 전류 제한 및 폴드백 회로는 상기 부하 전류가 전류 제한 값 미만이거나 또는 그와 같은 경우 전류 제한 모드에 있고, 출력 부하 임피던스가 폴드백 부하 임피던스 값 미만인 경우 폴드백 모드에 있음으로써, 상기 부하 전류가 전류 제한 값 미만이고, 상기 출력 부하 임피던스가 상기 폴드백 부하 임피던스 값 이상인 경우, 상기 전압 오프셋 바이어스는 실질적으로 제로이고, 출력 부하 임피던스가 상기 폴드백 임피던스 값 미만이거나 또는 그와 같은 경우 상기 전압 오프셋 바이어스는 증가함으로써 상기 출력 전압이 실질적으로 제로 볼트에 있고, 상기 출력 전류가 폴드백 전류 값에 있을 때까지 상기 출력 전압 및 상기 출력 전류를 비례적으로 감소시킨다.
또 다른 실시예에 따르면, 상기 기준 전압은 밴드갭 전압 기준 회로에 의해 제공된다. 또 다른 실시예에 따르면, 상기 기준 전압은 제너 다이오드(zener diode) 전압 기준 회로에 의해 제공된다. 또 다른 실시예에 따르면, 상기 전압 조정기는 LDO(low drop out) 전압 조정기이다. 또 다른 실시예에 따르면, 상기 파워 트랜지스터는 파워 금속 산화 반도체 전계 효과 트랜지스터(MOSFET)이다. 또 다른 실시예에 따르면, 상기 파워 MOSFET은 P-채널 MOSFET이다.
또 다른 실시예에 따르면, 상기 전류 감지 회로는, 게이트, 소스 및 드레인을 갖는 제1 트랜지스터- 여기서 상기 제1 트랜지스터와 상기 파워 트랜지스터의 소스들은 서로 접속되며, 상기 제1 트랜지스터와 상기 파워 트랜지스터의 게이트들은 서로 접속되며, 상기 제1 트랜지스터는 상기 파워 트랜지스터보가 실질적으로 작은 폭(W)을 가지며-, 게이트, 소스 및 드레인을 갖는 제2 트랜지스터; 및 (+) 입력, (-) 입력 및 출력을 갖는 연산 증폭기를 포함하고, 상기 연산 증폭기의 출력은 상기 제2 트랜지스터의 게이트에 결합되며, 상기 (+) 입력은 상기 제1 및 제2 트랜지스터들의 드레인들에 결합되며, 상기 (-) 입력은 상기 파워 트랜지스터의 드레인 및 부하에 결합되며, 상기 감지 전류는 상기 제2 트랜지스터의 소스로부터 제공된다. 또 다른 실시예에 따르면, 상기 제1 트랜지스터의 폭(W)은 상기 파워 트랜지스터의 폭의 약 천분의 1(1/1000) 미만이거나 천분의 1이다.
또 다른 실시예에 따르면, 상기 전류 제한 및 궤환 회로의 동작은, 감지 전류를 감지 전압으로 변환하는 단계; 상기 궤환 전압과 상기 감지 전압을 비교하는 단계- 여기서 상기 감지 전압이 상기 궤환 전압 미만인 경우, 상기 전류 폴드백 바이어스는 실질적으로 제로 전류 값에 있고, 그리고 상기 감지 전압이 궤환 전압 이상인 경우, 전류 궤환 바이어스는 상기 제로 전류 값 이상으로 증가하고, 상기 전류-전압 오프셋 바이어스 소스는 상기 에러 증폭기의 제1 및 제2 입력들에서 오프셋 전압을 유도함으로써 상기 에러 증폭기의 출력은 상기 부하 전류가 상기 전류 제한 값을 초과하도록 제한되고-; 상기 궤환 전압과 상기 기준 전압을 비교하는 단계를 포함하고, 상기 궤환 전압이 실질적으로 상기 기준 전압과 같은 경우 상기 전류 제한 모드에서 유지되고, 그리고 상기 궤환 전류가 상기 기준 전압 미만인 경우, 전류 궤환 모드로 진입함으로써 출력 전류가 출력 부하 임피던스의 감소에 비례하여 감소된다.
또 다른 실시예에 따르면, 상기 전류 제한 및 폴드백 회로로 하여금 상기 부하 전류가 실질적으로 전류 제한 값에 있을 때 상기 전류 제한 모드로부터 상기 전류 폴드백 모드에 진입하게 하는 히스테리시스/오프셋 비교기가 추가된다. 또 다른 실시예에 따르면, 상기 전류 제한 값에서 필터 커패시터를 충전하기 위한 파워 온 기동 조건 동안 상기 궤환 전압 대신 기준 전압을 사용하는 아날로그 전압 멀티플렉서가 추가된다. 또 다른 실시예에 따르면, 상기 폴드백 전류 값은 십(10) 밀리암페어 미만이거나 또는 그와 같다.
또 다른 실시예에 따르면, 부하 임피던스를 기반으로 하여 전압 조정기의 출력 전류를 폴딩(folding)하는 방법은, 전원과 파워 트랜지스터를 갖는 부하 사이의 전압 강하를 제어하는 단계; 상기 부하에서의 전압을 나타내는 궤환 전압을 제공하기 위해 전압 분배기에 의해 부하의 전압을 분배하는 단계; 상기 궤환 전압과 기준 전압을 비교하는 단계; 상기 궤환 전압이 실질적으로 상기 기준 전압과 같은 전압에 있도록 상기 파워 트랜지스터를 제어하는 단계; 부하에 대한 전류를 측정하고, 상기 측정된 부하 전류를 나타내는 감지 전류를 제공하는 단계; 상기 감지 전류, 궤환 전압 및 기준 전압으로부터 전압 오프셋 바이어스를 생성하는 단계를 포함할 수 있으며, 상기 부하 전류가 상기 전류 제한 값 미만인 경우 전류 제한 모드를 유지하고, 그리고 출력 부하 임피던스가 폴드백 부하 임피던스 값 미만인 경우 폴드백 모드로 진입하여 상기 전압 오프셋 바이어스를 증가시키기 시작함으로써 상기 부하 전류가 전류 제한 값 미만이고, 상기 출력 부하 임피던스가 상기 폴드백 부하 임피던스 값 이상인 경우, 상기 전압 오프셋 바이어스는 실질적으로 제로이고, 출력 부하 임피던스가 상기 폴드백 임피던스 값 미만이거나 또는 그와 같은 경우 상기 전압 오프셋 바이어스는 증가함으로써 상기 출력 전압이 실질적으로 제로 볼트에 있고, 상기 출력 전류가 폴드백 전류 값에 있을 때까지 상기 출력 전압 및 상기 출력 전류를 비례적으로 감소시킨다.
또 다른 실시예에 따르면, 상기 전압 조정기의 파워 온 기동 동안 상기 궤환 전압 대신 상기 기준 전압을 사용하는 단계가 추가된다. 또 다른 실시예에 따르면, 상기 전류 제한 모드와 같이 전류 폴드백 모드 사이에 히스테리시스를 제공하는 단계가 추가된다.
본 발명에 의하면 전압 조정기로 하여금 성능을 열화시키지 않고 일정치 않은 단락 회로 조건을 처리하고 전원 예를 들어 배터리로부터의 초과 전류 유도를 방지할 수 있다.
도 1은 본 발명의 특정 예시의 실시예에 따른 부하 임피던스를 기반으로 한 전류 및 전압 폴드백을 갖는 전압 조정기의 개략 회로 및 블록도를 도시한다.
도 2는 도 1에 도시한 에러 증폭기의 개략 회로도를 도시한다.
도 3은 도 1에 도시한 전류 및 전압 폴드백 회로의 개략 회로도를 도시한다.
도 4는 본 개시의 교시에 따른 부하 임피던스를 기반으로 한 전류 및 전압 폴드백 기능의 그래프 표시를 도시한다.
첨부한 도면과 관련된 다음의 설명을 참조하면 본 발명을 보다 완전히 이해할 수 있을 것이다. 본 발명은 다양한 수정물 및 대체 형태가 가능하지만, 특정 실시예들이 도면에 도시되고 여기에 상세히 설명되었다. 하지만, 특정 실시예들의 설명은 본 발명을 여기에 개시된 특정 형태로 한정하려는 것이 아니고, 반대로, 본 발명은 첨부한 청구범위에 의해 한정된 모든 수정물 및 등가물을 포함하려 한다.
전압 조정기의 출력 전류 및 전압은 부하 임피던스가 본 개시의 교시에 따라 전압 조정기의 최대 부하 조정 능력을 넘어서 감소하는 경우 제로(0) 암페어 및 볼트로 각각 폴드백(foldback)할 것이다. 전압 조정기 전류는 예를 들어 단락 회로 조건에서 약 십(10) 밀리암페어 또는 그 이하 및 약 제로(0) 볼트로 폴드백되지만 이에 한정되는 것은 아니다. 출력 과부하가 제거된 경우는 전압 조정기 출력 전류 및 전압은 회복되어 동작을 지속할 것이다. 출력 과부하 조건에서 전력 소모를 제한하면 상기 전압 조정기와 관련된 장치의 전기적인 성능이 개선된다.
조정된 출력 전압은 전류 제한치 Ilimit(전류 제한 모드) 까지 유지된 다음, 부하 임피던스 ZLoad가 계속해서 감소되면, 상기 부하 임피던스 ZLoad에서의 감소에 비례하여 출력 전압이 감소함으로써 옴의 법칙 I = VOUT/ZLoad을 만족하도록 출력 전류에서 감소가 일어난다. 출력 전압이 부하 임피던스 ZLoad의 감소로 인해 조정된 전압 값 이하로 강하하기 시작하는 경우 전압 조정기는 전류 제한 모드로부터 폴드백 모드로 이동하고, 이때 출력 전류가 실질적으로 제로 볼트의 출력 전압에서 폴드백 최소치 Ifoldback에 도달할 때까지 ZLoad의 감소와 함께 출력 전압이 감소하고 이에 따라 출력 전류가 감소한다. 따라서 전류 및 전압 폴드백 값들은 부하 임피던스 ZLoad의 값에 따른다. 부하 임피던스 ZLoad가 증가하기 시작함에 따라 출력 전압이 다시 실질적으로 조정 전압 값으로 복귀하기까지 출력 전류 및 전압은 증가하고, 출력 전류는 전류 제한치 Ilimit 미만이거나 같게 된다. 상기 전압 조정기는 또한 LDO(low drop out) 전압 조정기로서 구성될 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 도면에서 동일한 구성요소는 동일한 참조부호로 나타내고, 유사한 구성요소는 아래첨자를 달리하여 동일한 부호로 나타낸다.
도 1을 참조 하면, 본 개시의 특정 예시의 실시예에 따른 부하 임피던스를 기반으로 한 전류 및 전압 폴드백을 갖는 전압 조정기의 개략 회로 및 블록도가 도시된다. 일반적으로 100으로 나타낸 부하 임피던스를 기반으로 한 전류 및 전압 폴드백을 갖는 전압 조정기는 에러 증폭기(102), 전류 감지 회로(103), 파워 통과 트랜지스터(106), 전류 제한 및 폴드백 회로(112), 전압 분배 저항(114 및 116) 및 전압 오프셋 바이어스 소스(126) 및 전압 기준회로(128)를 포함하고 있다. 상기 파워 통과 트랜지스터(106)는 예를 들어, P-채널 금속 산화 반도체 전계 효과 트랜지스터(P-MOS FET) 등으로 될 수 있지만 이에 한정되지는 않는다. 전압 조정기(100)는 LDO(low drop out) 전압 조정기일 수 있다.
전압 조정기(100)는 전원(124) 예를 들어 배터리(도시 않음)로부터 전력을 수신하고, 전력 이용 회로들 또는 장치들(도시 않음)을 나타내는 커패시터(120) 및 부하 저항(122)에 조정된 전압 VOUT을 출력한다. 커패시터(120)는 또한 등가 직렬 인덕턴스(ESL; equivalent series inductance) 및 등가 직력 저항(ESR; equivalent series resistance)을 포함한다. 전압 기준 회로(128)는 예를 들어, 밴드갭(bandgap) 전압 기준회로, 제너 다이오드 기준회로 등일 수 있지만 이에 한정되지 않는다. 전압 분배 저항(114 및 116)은 조정 전압 VOUT에 접속된 저항성 전압 분배 네트워크를 형성하며, 저항(114)와 저항(116) 사이의 접점에서 궤환 전압 Vfb가 전압 조정 프로세스에 사용을 위해 제공된다.
여기서,
Figure pct00001
식(1)
에러 증폭기(102)는 궤환 전압 Vfb와 전압 기준 회로(128)로부터 공급된 기준 전압 Vref를 비교하고, 상기 파워 통과 트랜지스터(106)의 게이트를 구동하여 식(1)이 만족되게(유지되게) 하는 차동 입력들(+, -)을 갖는 연산 증폭기를 포함할 수 있다. 조정 모드일 경우의 전압 조정기(100)의 정상적인 동작에서, 궤환 전압 Vfb와 입력 (-), 및 기준 전압 Vref는 실질적으로 같은 전압(에러 증폭기(102)이 전압 이득에 의존함)이다. 따라서 VOUT과 Vref사이의 관계는 다음과 같다.
Figure pct00002
식(2)
전류 감지회로(103)는 전류 감지 트랜지스터(104), 트랜지스터(110) 및 연산 증폭기(1008)를 포함한다. 전류 감지 회로(103)는 부하 저항(122) 내의 출력 전류를 측정한다. 전류 감지 트랜지스터(104)는 파워 통과 트랜지스터(106)와 같은 형태이다. 그러나 파워 통과 트랜지스터(106)와 전류 감지 트랜지스터(104) 사이의 W 비율은 회로 공통 단자(118)에 흐르는 전류 예를 들어 그라운드 전류를 감소시킬 만큼 매우 크다(일반적으로 1000이상). 연산 증폭기(108)는 파워 통과 트랜지스터(106)와 전류 감지 트랜지스터(104)가 동일한 드레인-소스 전압 Vds를 유지하는 것을 보장하여 전압 조정기(100)의 모든 동작 모드들에서 정확한 전류 감지를 보장하는데 사용된다. 전류 감지 회로(103)로부터 흐르는 감지 전류 Isense는 상기 파워 통과 트랜지스터(106)를 통해 흐르는 전류의 작은 부분을 나타낸다. 상기 전압 분배 저항(114 및 116)을 통하는 전류는 아주 작으므로, 감지 전류 Isense는 부하 전류(부하 내의 전류는 부하 저항(122)으로 표시됨)에 비례하는 것으로 볼 수 있다. 전류 감지 트랜지스터(104)는 예를 들어, P-채널 금속 산화 반도체 전계 효과 트랜지스터(P-MOS FET)일 수 있지만, 이에 한정되지는 않으며, 트랜지스터(110)는 예를 들어 N-채널 금속 산화 반도체 전계 효과 트랜지스터(N-MOS FET)일 수 있지만, 이에 한정되지 않는다.
전류 제한 및 폴드백 회로(112)는 감지 전류 Isense를 이용하여 출력 전류 그리고 궤환 전압 Vfb를 이용하여 출력 전압 모두를 연속적으로 모니터한다. 전압 조정기의 정상 동작 모드에서, 전류 제한 및 폴드백 회로(112)로부터의 바이어스 전류 Ibais_current_foldback는 실질적으로 제로이고, 전압 오프셋 바이어스 소스(126)에 의해 생성된 Voffset는 디스에이블된다(예를 들어, 에러 증폭기(102)의 동작에는 영향을 미치지 않는다). 과부하 조건이 검출되면, 상기 바이어스 전류 Ibais_current_foldback는 증가하여 전압 오프셋 바이어스 소스(126)가 발생하여 에러 증폭기(102)의 입력들에서 오프셋 전압 Voffset을 증가시킨다. 결론적으로, 에러 증폭기(102) 출력 전압 스윙이 그 하단에서 제한되어 에러 증폭기(102)는 파워 통과 트랜지스터(106)를 오버드라이브할 수 없다(파워 통과 트랜지스터(106)의 게이트-소스 전압이 증가되지 않는다). 전압 오프셋 바이어스 소스(126) 및 에러 증폭기(102)의 보다 상세한 것이 도 2에 도시되고, 그에 대한 설명에서 제공된다.
도 2를 참조하면, 도 1에 도시한 에러 증폭기의 개략 회로도가 도시된다. 에러 증폭기(102)는 3개의 단 1) 차동 쌍 트랜지스터(230 및 232)를 포함하는 입력 단, 2) 중간 단(240) 및 3) 트랜지스터(236 및 238)를 포함하는 푸시-풀 출력 단을 포함한다. 상기 입력 차동 쌍 트랜지스터(230 및 232)는 전류 원(234) Ibias로부터 바이어스된다. 조정기의 출력 전류가 제한 전류 Ilimit보다 작으면, Ibais_current_foldback는 실질적으로 제로이며, 따라서 I1 및 I2가 같고(I1 = I232 = Ibias/2; I2 = I230 = Ibias/2)이므로 에러 증폭기(102)의 입력에는 예외적인 오프셋은 나타나지 않는다. 그러나 Ibais_current_foldback가 제로 이상으로 되면(조정기의 출력에서 과부하 이벤트인 경우), Ibais_current_foldback가 트랜지스터(230과 232)를 통하는 전류들 사이의 차이를 생성하여 결론적으로 전압 오프셋 바이어스 소스(126) Voffset에 의해 에러 증폭기(102)의 입력단에 전압 오프셋이 유도된다. 이 전압 오프셋은 조정기의 출력 전압이 감소하게 만든다. 따라서 전류가 강하하여 "폴드백된다". 아날로그 집적 회로 설계분야 및 본 개시의 이익을 갖는 전문가들에 의해 다른 회로 설계가 구현될 수 있다고 생각되고 이러한 설계는 본 개시의 범위 내에 있다.
도 3을 참조하면, 도 1에 도시된 전류 및 전압 폴드백 회로의 개략 회로도가 도시된다. 전류 제한 및 폴드백 회로(112)는 히스테리시스/오프셋 비교기(348), 트랜지스터(352, 354, 358, 360, 362, 366, 368 및 370), 연산 증폭기(374), 멀티플렉서(376), 및 저항(351, 364 및 372)를 포함한다. 감지 전류 Isense는 저항(351) 및 다이오드 접속 트랜지스터(350)를 통해 흘러서 다음과 같이 트랜지스터(352)의 베이스에서 출력 전류에 비례하는 전압 Vsense로 나타난다.
Vsense = R351 * Isense + 트랜지스터(350)의 Vgs 식 (3)
궤환 전압 Vfb가 멀티플렉서(376)를 통해 연산 증폭기(374) 및 트랜지스터(370)에 결합되는 경우, 궤환 전압 Vfb에 비례하는 전류가 생성된다. 트랜지스터(370) 및 연산 증폭기(374)는 선형 전압-전류 변환기를 포함하고, 저항(372)를 통하는 전류는 Vfb/R372와 같다. 이 전류는 트랜지스터(370)를 통해 흘러서 전류 미러를 형성하는 트랜지스터(366 및 368)에 의해 반사된다(mirrored). 따라서 트랜지스터(354)에서의 전압 Vref_cf는 다음과 같이 궤환 전압 Vfb에 선형적으로 종속된다.
Vref_cf = (R364/R372)*Vfb + 트랜지스터(362)의 Vgs 식(4)
트랜지스터(352 및 354)는 차동 쌍으로서 구성되며 Vref_cf 와 Vsense를 비교하는데 사용된다. Vsense가 Vref_cf 보다 낮은 전압에 있으면, 전류 원(356)(Ibias2)에 의해 전달된 전류는 트랜지스터(354 및 360)를 통해 흐르고, Ibais_current_foldback 전류는 실질적으로 제로이다. 이는 전압 조정기(100)의 정상 동작이다.
출력 전류가 아주 크게 되면(부하 저항(122) 값의 감소로 인해), Vsense는 Vref_cf보다 크게 되고 그 결과 폴드백 바이어스 전류 Ibias_current_foldback <= Ibias2는 에러 증폭기(102)의 차동 입력에서 오프셋 전압 Voffset를 유도하는 전압 오프셋 바이어스 소스(126) 쪽으로 흐르게 된다. 결론적으로, 에러 증폭기(102)의 출력은 그 하단에서 제한되고 출력 전류는 더이상 증가하지 않는다(Iout max = Ilimit). 이는 "전류 제한" 모드이다.
부하 저항(122)의 값이 더욱 감소함에 따라 Vout은 강하하며 Vfb 또한 강하하고(식 2), Vref_cf 또한 강하하며(식 4) Vref_cf는 Ibias_current_foldback 를 상승시키며(전압 오프셋 바이어스 소스(126) Voffset은 에러 증폭기(102)의 입력들에서 증가하며), 이 결과 에러 증폭기(102)의 출력 스윙이 더욱 제한된다). 이는 "폴드백(foldback)" 모드이다. 결국, 출력 전압은 제로에 도달하고, 대응 출력 전류는 폴드백 전류 Ifoldback 전류가 된다. 고 성능 전압 조정 회로들의 경우에, 폴드백 전류 Ifoldback은 매우 낮아서 예를 들어 10 밀리암페어 또는 그 이하이다.
멀티플렉서(376)의 출력은 연산 증폭기(374)의 입력에 결합되고, Vout이 낮고, Iout이 클 경우 기동시 폴드백 기능을 무효화시키는데 사용되어 예를 들어 출력 필터 커패시터(120)를 충전시킨다. 따라서 출력 필터 커패시터(120)를 충전하는데 이용할 수 있는 최대 전류는 제한 전류 Ilimit이다. 트랜지스터(350 및 362)는 다이오드 접속되고, 트랜지스터(352 및 354)(차동 쌍)가 각기 차단 영역으로 들어가는 것을 방지하는데 사용된다. 트랜지스터(358 및 360)는 트랜지스터(352 및 354) 대한 각각의 캐스코드 트랜지스터로서 동작한다. Vsense 전압은 저항(351)로부터 유도되며 결국은 Vsense 전압은 저항(351)의 처리 안정성에 따른다. 따라서 저항(351)은 바람직하게는 트랜지스터(350)의 온도 및 Vgs 감소에 대해 보상하는 온도 계수를 가져야 한다. 커패시터(344 및 346)는 전류 제한 루프의 안정성을 보장하고 이 안정성을 노이즈에 덜 민감하게 만드는데 사용될 수 있다.
히스테리시스/오프셋 비교기(348)는 부하 저항(122)이 조정 루프와 폴드백 루프가 서로 "소거(cancel)"되는 값에 있는 경우 발생할 수 있는 전위 불안정 상태를 제거하는데 사용될 수 있다. 제어 전류 원(342) Ibias3은 실질적으로 Ibias_current_foldback과 같고, 순간 출력 전류가 제한 전류에 가까워서 전압 조정기(100)를 폴드백 전류 보호 모드로 들어가게 만든다.
트랜지스터(366 및 368)는 예를 들어, P-채널 금속 산화 반도체 전계 효과 트랜지스터(P-MOS FET)일 수 있지만, 이에 한정되지 않고, 트랜지스터(352, 354, 358, 360, 362 및 370)는 예를 들어 N-채널 금속 산화 반도체 전계 효과 트랜지스터(N-MOS FET)일 수 있지만 이에 한정되지 않는다.
도 4를 참조하면, 본 개시의 교시에 따른 부하 임피던스에 기초한 전류 및 전압 폴드백 기능의 그래프 표시를 나타낸다. VOUT은 전류 제한치 Ilimit에 도달할 때까지는 기준 전압 Vref에 의해 결정된 조정 전압에 유지된 다음 부하 임피던스(122) ZLoad에서 임의의 추가의 감소가 일어나서 전류 제한 모드에서 VOUT이 감소한다. 부하 임피던스(122) ZLoad가 감소함에 따라 전류 제한 모드로부터 추가의 폴드백 모드가 이어져서 부하 임피던스 (122) ZLoad가 더욱 감소하고, 폴드백 전압 VOUT도 감소하여 낮은 부하 전류가 발생한다(즉, I = V/R(옴의 법칙)).
본 발명이 특정 실시예를 참조하여 특별히 도시되고 설명되었지만, 이러한 참조는 본 발명의 한정을 내포하지 않고 이러한 한정을 의미하지도 않는다. 개시된 본 발명은 이 기술 분야의 당업자에 의해 형태와 기능에 있어서 수정물, 대체물, 및 등가물이 고려될 수 있다. 본 발명의 도시되고 설명된 실시예들은 단지 예로서, 본 발명의 범위를 한정하지 않는다.

Claims (15)

  1. 부하 임피던스를 기반으로 한 전류 및 전압 폴드백(foldback)을 갖는 전압 조정기로서,
    전원과 부하 사이에 결합되며 게이트, 소스 및 드레인을 갖는 파워 트랜지스터;
    상기 부하와 병렬로 결합되며 출력 전압을 나타내는 궤환 전압을 파워 트랜지스터로부터 부하에 제공하는 전압 분배기;
    기준 전압에 결합된 제1 입력, 궤환 전압에 결합된 제2 입력, 및 상기 파워 트랜지스터의 게이트에 결합되며 상기 파워 트랜지스터를 제어하며 상기 파워 트랜지스터로 하여금 상기 궤환 전압을 실질적으로 상기 기준 전압과 같은 전압에서 유지하게 하는 에러 증폭기;
    부하에 대한 전류를 측정하고 측정된 부하 전류를 나타내는 감지 전류를 제공하는 전류 감지 회로;
    상기 궤환 전압에 결합된 제1 입력, 기준 전압에 결합된 제2 입력과 상기 전류 감지 회로로부터의 감지 전류에 결합된 제3 입력 및 전류 폴드백 바이어스를 제공하는 출력을 갖는 전류 제한 및 폴드백 회로; 및
    전류 입력 및 전압 출력을 갖는 전류-전압 오프셋 바이어스 소스를 포함하고,
    상기 전류-전압 오프셋 바이어스 소스의 전류 입력은 전류 바이어스를 제공하는 전류 제한 및 폴드백 회로의 출력에 결합되고, 그리고
    상기 전류-전압 오프셋 바이어스 소스의 전압 출력은 상기 에러 증폭기의 제1 입력과 제2 입력 사이에 결합되고 상기 전류 제한 및 폴드백 회로로부터의 전류 폴드백 바이어스에 비례하는 전압 오프셋 바이어스를 제공하며,
    상기 전류 제한 및 폴드백 회로는 상기 부하 전류가 전류 제한 값 미만이거나 또는 그와 같은 경우 전류 제한 모드에 있고, 출력 부하 임피던스가 폴드백 부하 임피던스 값 미만인 경우 폴드백 모드에 있음으로써,
    상기 부하 전류가 전류 제한 값 미만이고, 상기 출력 부하 임피던스가 상기 폴드백 부하 임피던스 값 이상인 경우, 상기 전압 오프셋 바이어스는 실질적으로 제로이고, 출력 부하 임피던스가 상기 폴드백 임피던스 값 미만이거나 또는 그와 같은 경우 상기 전압 오프셋 바이어스는 증가함으로써 상기 출력 전압이 실질적으로 제로 볼트에 있고, 상기 출력 전류가 폴드백 전류 값에 있을 때까지 상기 출력 전압 및 상기 출력 전류를 비례적으로 감소시키는 부하 임피던스를 기반으로 한 전류 및 전압 폴드백을 갖는 전압 조정기.
  2. 제1항에 있어서,
    상기 기준 전압은 밴드갭 전압 기준 회로에 의해 제공되는 부하 임피던스를 기반으로 한 전류 및 전압 폴드백을 갖는 전압 조정기.
  3. 제1항에 있어서,
    상기 기준 전압은 제너 다이오드(zener diode) 전압 기준 회로에 의해 제공되는 부하 임피던스를 기반으로 한 전류 및 전압 폴드백을 갖는 전압 조정기.
  4. 제1항에 있어서,
    상기 전압 조정기는 LDO(low drop out) 전압 조정기인 부하 임피던스를 기반으로 한 전류 및 전압 폴드백을 갖는 전압 조정기.
  5. 제1항에 있어서,
    상기 파워 트랜지스터는 파워 금속 산화 반도체 전계 효과 트랜지스터(MOSFET)인 부하 임피던스를 기반으로 한 전류 및 전압 폴드백을 갖는 전압 조정기.
  6. 제5항에 있어서,
    상기 파워 MOSFET은 P-채널 MOSFET인 부하 임피던스를 기반으로 한 전류 및 전압 폴드백을 갖는 전압 조정기.
  7. 제1항에 있어서,
    상기 전류 감지 회로는,
    게이트, 소스 및 드레인을 갖는 제1 트랜지스터-, 여기서
    상기 제1 트랜지스터와 상기 파워 트랜지스터의 소스들은 서로 접속되며,
    상기 제1 트랜지스터와 상기 파워 트랜지스터의 게이트들은 서로 접속되며,
    상기 제1 트랜지스터는 상기 파워 트랜지스터보가 실질적으로 작은 폭(W)을 가지며-,
    게이트, 소스 및 드레인을 갖는 제2 트랜지스터; 및
    (+) 입력, (-) 입력 및 출력을 갖는 연산 증폭기를 포함하고,
    상기 연산 증폭기의 출력은 상기 제2 트랜지스터의 게이트에 결합되며,
    상기 (+) 입력은 상기 제1 및 제2 트랜지스터들의 드레인들에 결합되며,
    상기 (-) 입력은 상기 파워 트랜지스터의 드레인 및 부하에 결합되며,
    상기 감지 전류는 상기 제2 트랜지스터의 소스로부터 제공되는 부하 임피던스를 기반으로 한 전류 및 전압 폴드백을 갖는 전압 조정기.
  8. 제7항에 있어서,
    상기 제1 트랜지스터의 폭(W)은 상기 파워 트랜지스터의 폭의 약 천분의 1(1/1000) 미만이거나 천분의 1인 부하 임피던스를 기반으로 한 전류 및 전압 폴드백을 갖는 전압 조정기.
  9. 제1항에 있어서,
    상기 전류 제한 및 궤환 회로의 동작은,
    감지 전류를 감지 전압으로 변환하는 단계;
    상기 궤환 전압과 상기 감지 전압을 비교하는 단계- 여기서
    상기 감지 전압이 상기 궤환 전압 미만인 경우, 상기 전류 폴드백 바이어스는 실질적으로 제로 전류 값에 있고, 그리고
    상기 감지 전압이 궤환 전압 이상인 경우, 전류 궤환 바이어스는 상기 제로 전류 값 이상으로 증가하고, 상기 전류-전압 오프셋 바이어스 소스는 상기 에러 증폭기의 제1 및 제2 입력들에서 오프셋 전압을 유도함으로써 상기 에러 증폭기의 출력은 상기 부하 전류가 상기 전류 제한 값을 초과하도록 제한되고-;
    상기 궤환 전압과 상기 기준 전압을 비교하는 단계를 포함하고-
    상기 궤환 전압이 실질적으로 상기 기준 전압과 같은 경우 상기 전류 제한 모드에서 유지되고, 그리고
    상기 궤환 전류가 상기 기준 전압 미만인 경우, 전류 궤환 모드로 진입함으로써 출력 전류가 출력 부하 임피던스의 감소에 비례하여 감소하는 부하 임피던스를 기반으로 한 전류 및 전압 폴드백을 갖는 전압 조정기.
  10. 제9항에 있어서,
    히스테리시스/오프셋 비교기를 더 포함하고, 상기 히스테리시스/오프셋 비교기는 상기 전류 제한 및 폴드백 회로로 하여금 상기 부하 전류가 실질적으로 전류 제한 값에 있을 때 상기 전류 제한 모드로부터 상기 전류 폴드백 모드에 진입하게 하는 부하 임피던스를 기반으로 한 전류 및 전압 폴드백을 갖는 전압 조정기.
  11. 제9항에 있어서,
    상기 전류 제한 값에서 필터 커패시터를 충전하기 위한 파워 온 기동 조건 동안 상기 궤환 전압 대신 기준 전압을 사용하는 아날로그 전압 멀티플렉서를 더 포함하는 부하 임피던스를 기반으로 한 전류 및 전압 폴드백을 갖는 전압 조정기.
  12. 제1항에 있어서,
    상기 폴드백 전류 값은 십(10) 밀리암페어 미만이거나 또는 그와 같은 부하 임피던스를 기반으로 한 전류 및 전압 폴드백을 갖는 전압 조정기.
  13. 부하 임피던스를 기반으로 하여 전압 조정기의 출력 전류를 폴딩(folding)하는 방법으로서,
    전원과 파워 트랜지스터를 갖는 부하 사이의 전압 강하를 제어하는 단계;
    상기 부하에서의 전압을 나타내는 궤환 전압을 제공하기 위해 전압 분배기에 의해 부하의 전압을 분배하는 단계;
    상기 궤환 전압과 기준 전압을 비교하는 단계;
    상기 궤환 전압이 실질적으로 상기 기준 전압과 같은 전압에 있도록 상기 파워 트랜지스터를 제어하는 단계;
    부하에 대한 전류를 측정하고, 상기 측정된 부하 전류를 나타내는 감지 전류를 제공하는 단계;
    상기 감지 전류, 궤환 전압 및 기준 전압으로부터 전압 오프셋 바이어스를 생성하는 단계를 포함하고,
    상기 부하 전류가 상기 전류 제한 값 미만인 경우 전류 제한 모드를 유지하고, 그리고
    출력 부하 임피던스가 폴드백 부하 임피던스 값 미만인 경우 폴드백 모드로 진입하여 상기 전압 오프셋 바이어스를 증가시키기 시작함으로써
    상기 부하 전류가 전류 제한 값 미만이고, 상기 출력 부하 임피던스가 상기 폴드백 부하 임피던스 값 이상인 경우, 상기 전압 오프셋 바이어스는 실질적으로 제로이고, 출력 부하 임피던스가 상기 폴드백 임피던스 값 미만이거나 또는 그와 같은 경우 상기 전압 오프셋 바이어스는 증가함으로써 상기 출력 전압이 실질적으로 제로 볼트에 있고, 상기 출력 전류가 폴드백 전류 값에 있을 때까지 상기 출력 전압 및 상기 출력 전류를 비례적으로 감소시키는 부하 임피던스를 기반으로 하여 전압 조정기의 출력 전류를 폴딩하는 방법.
  14. 제13항에 있어서,
    상기 전압 조정기의 파워 온 기동 동안 상기 궤환 전압 대신 상기 기준 전압을 사용하는 단계를 더 포함하는 부하 임피던스를 기반으로 하여 전압 조정기의 출력 전류를 폴딩하는 방법.
  15. 제13항에 있어서,
    상기 전류 제한 모드와 같이 전류 폴드백 모드 사이에 히스테리시스를 제공하는 단계를 더 포함하는 부하 임피던스를 기반으로 하여 전압 조정기의 출력 전류를 폴딩하는 방법.
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