JP2009116679A - リニアレギュレータ回路、リニアレギュレーション方法及び半導体装置 - Google Patents

Abstract

【課題】発振を防止するための位相マージンを増大させ得るリニアレギュレータ回路を提供する。
【解決手段】入力電圧供給ノードＴｉにソースが接続され、ドレインから出力電圧Ｖｏを出力する出力トランジスタＴr1と、出力電圧Ｖｏと基準電圧Ｖrefとの電位差に基づく電圧信号を出力する誤差増幅器１１と、誤差増幅器１１の出力端子と出力トランジスタＴr1のゲートとの間に介在されるバッファ回路とを備えたリニアレギュレータ回路であって、出力トランジスタＴr1の出力電流の増減に同期して、バッファ回路１３の負荷駆動能力を増減させる駆動能力調整回路Ｔr3をバッファ回路１３に接続した。
【選択図】図１

Description

この発明は、定電圧を出力するリニアレギュレータ回路の一種類であるＬＤＯ（Low Drive Out）回路に関するものである。

ＬＤＯ回路は、入力電圧を電源として動作して、該入力電圧に近い定電圧を出力する回路であり、出力トランジスタの出力電圧を誤差増幅器で検出し、その誤差増幅器で出力電圧の変動を補償するように出力トランジスタを制御する。そして、入力電圧の変動に基づく出力電圧の変動を精度よく抑止することが必要である。

図３は、特許文献１に記載されたＬＤＯ回路を示す。このＬＤＯ回路では、誤差増幅器１の動作と、入力電圧Ｖｉの供給ノードと誤差増幅器（１）の出力端子との間に直列に接続される抵抗（Ｒ３）及び容量（Ｃ３）の動作とにより、入力電圧（Ｖｉ）の変動による出力電圧（Ｖｏ）の変動を抑制する構成が開示されている。また、PSRR（Power Supply Reduction Ratio）特性のピークを低くして、誤差増幅器（１）の広帯域化を図る機能を備えている。

図４は、非特許文献１に記載されたＬＤＯ回路を示す。このＬＤＯ回路は、入力電圧供給ノードとバッファ回路（Ａ２）の出力端子との間に、バッファ回路（Ａ２）の出力電圧に基づいて抵抗値が変化するＰチャネルＭＯＳトランジスタ（Ｍｃ）と容量（Ｃｃ）とを直列に接続した構成である。このような構成により、特許文献１と同様に誤差増幅器の広帯域化を図っている。
特開２００７−２４９７１２号公報 IEEE2002 pole-zero tracking frequency compensation for low dropout regulator

特許文献１に記載されたＬＤＯ回路では、出力トランジスタ（Ｔｒ１）から負荷に流れる出力電流が増大した状態で出力電圧（Ｖｏ）が高周波数で変動すると、誤差増幅器（１１）及びバッファ回路（１２）の動作が出力電圧（Ｖｏ）の変動に追随できない。このため位相遅れが増大し、出力トランジスタ（Ｔｒ１）と誤差増幅器（１１）及びバッファ回路（１２）で構成される閉ループで発振する。

非特許文献１に記載されたＬＤＯ回路では、トランジスタ（Ｍｃ）と容量（Ｃｃ）との動作により、PSRR特性のピークを抑制する効果があるが、トランジスタ（Ｍｃ）のオン抵抗がリニアに変化しない領域、すなわち負荷が増大して出力電圧が低下する状態では、所要の効果を得られないという問題点がある。

この発明の目的は、発振を防止するための位相マージンを増大させ得るリニアレギュレータ回路を提供することにある。

上記目的は、入力電圧供給ノードにソースが接続され、ドレインから出力電圧を出力する出力トランジスタと、前記出力電圧と基準電圧との電位差に基づく電圧信号を出力する誤差増幅器と、前記誤差増幅器の出力端子と前記出力トランジスタのゲートとの間に介在されるバッファ回路とを備えたリニアレギュレータ回路であって、前記出力トランジスタの出力電流の増減に同期して、前記バッファ回路の負荷駆動能力を増減させる駆動能力調整回路を前記バッファ回路に接続したリニアレギュレータ回路により達成される。

開示されたリニアレギュレータ回路では、発振を防止するための位相マージンを増大させることができる。

以下、この発明を具体化した一実施の形態を図１に従って説明する。入力端子（入力電圧供給ノード）Ｔｉに供給される入力電圧Ｖｉは誤差増幅器１１に電源として供給されるとともに、ＰチャネルＭＯＳトランジスタで構成される出力トランジスタＴr1のソースに電源として供給される。そして、誤差増幅器１１の出力信号が２段の第一及び第二のバッファ回路１２，１３を介して出力トランジスタＴr1のゲートに入力される。各バッファ回路１２，１３のゲインは、ともに０である。

出力トランジスタＴr1のドレインとグランドＧＮＤとの間に抵抗Ｒ１，Ｒ２が接続され、その抵抗Ｒ１，Ｒ２の中間ノードＮ１が誤差増幅器１１のプラス側入力端子に接続される。また、誤差増幅器１のマイナス側入力端子には基準電圧Ｖrefが入力される。

出力トランジスタＴr1のドレインに接続された出力端子Ｔｏから出力電圧Ｖｏが出力され、その出力端子ＴｏとグランドＧＮＤとの間に容量Ｃ１が接続される。
このような構成では、出力電圧Ｖｏが低下してノードＮ１の電位が低下すると、誤差増幅器１１の動作により出力トランジスタＴr1のゲート電圧が低下して、出力トランジスタＴr1のオン抵抗が減少し、出力電圧Ｖｏが引き上げられる。また、出力電圧Ｖｏが上昇してノードＮ１の電位が上昇すると、誤差増幅器１１の動作により出力トランジスタＴr1のゲート電圧が上昇して、出力トランジスタＴr1のオン抵抗が増大し、出力電圧Ｖｏが引き下げられる。

基準電圧Ｖrefは、出力トランジスタＴr1がオン抵抗の小さい領域で動作するように設定される。容量Ｃ１は、出力端子Ｔｏに接続される負荷による出力電圧Ｖｏの変動を抑制するように動作する。

このような構成により、出力電圧Ｖｏの変動が誤差増幅器１１及び容量Ｃ１により抑制され、入力電圧Ｖｏに対し電圧降下の小さい出力電圧Ｖｏが出力される。そして、出力電圧Ｖｏの低周波数の変動は、誤差増幅器１の動作により抑制され、高周波数の変動は容量Ｃ１により抑制される。

前記バッファ回路１３の出力端子は、第二のＰチャネルＭＯＳトランジスタＴr2のゲートに接続され、そのトランジスタＴr2のソースには前記入力電圧Ｖｉが供給され、ドレインは容量Ｃ２を介してバッファ回路１２，１３の接続ノードに接続されている。このトランジスタＴr2は、バッファ回路１３の出力電圧が低下するとオン抵抗が減少し、バッファ回路１３の出力電圧が上昇すると、オン抵抗が増大する。

前記バッファ回路１３の出力端子は、第一のＰチャネルＭＯＳトランジスタ（駆動能力調整回路）Ｔr3のゲート及びドレインに接続され、そのトランジスタＴr3のソースには前記入力電圧Ｖｉが供給される。

前記トランジスタＴr3は、バッファ回路１３の出力電圧の低下に基づいてオン抵抗が低下し、バッファ回路１３に供給するドレイン電流を増大させるように動作する。
前記バッファ回路１２，１３は同一構成であるので、バッファ回路１３についてその具体的構成を図２に従って説明する。

前記バッファ回路１３は、入力信号がＰチャネルＭＯＳトランジスタＴr4のゲートに入力され、そのトランジスタＴr4のソースには電流源１４から定電流が供給され、ドレインはグランドＧＮＤに接続されている。そして、前記トランジスタＴr4のソースが前記出力トランジスタＴr1及びトランジスタＴr2，Ｔr3のゲートに接続され、同トランジスタＴr3のドレインに接続されている。

このような構成により、バッファ回路１３の入力電圧が低下すると、トランジスタＴr4のオン抵抗が減少し、同バッファ回路１３の出力電圧すなわちトランジスタＴr4のソース電圧が低下する。また、バッファ回路１３の入力電圧が上昇すると、トランジスタＴr4のオン抵抗が増大し、同バッファ回路１３の出力電圧が上昇する。

前記トランジスタＴr3のドレイン電流はトランジスタＴr4のドレイン電流として吸収される。トランジスタＴr4は、ドレイン電流の増大にともなって負荷駆動能力が増大する。
上記のようなＬＤＯ回路では、次に示す作用効果を得ることができる。
（１）出力電圧Ｖｏが低下してノードＮ１の電位が低下すると、誤差増幅器１１の動作により出力トランジスタＴr1のゲート電圧が低下して、出力トランジスタＴr1のオン抵抗が減少し、出力電圧Ｖｏが引き上げられる。また、出力電圧Ｖｏが上昇してノードＮ１の電位が上昇すると、誤差増幅器１１の動作により出力トランジスタＴr1のゲート電圧が上昇して、出力トランジスタＴr1のオン抵抗が増大し、出力電圧Ｖｏが引き下げられる。従って、出力電圧Ｖｏの変動を抑制することができる。
（２）入力電圧Ｖｉの供給ノードとバッファ回路１２，１３の接続ノードとの間にＰチャネルＭＯＳトランジスタＴr2と容量Ｃ２を直列に接続し、そのトランジスタＴr2のゲートをバッファ回路１３の出力端子に接続したので、非特許文献１に記載されたように、PSRR特性のピークを抑制することができる。
（３）入力電圧Ｖｉの供給ノードとバッファ回路１３の出力端子との間に、ＰチャネルＭＯＳトランジスタＴr3を接続し、そのトランジスタＴr3のゲートをバッファ回路１３の出力端子に接続したので、トランジスタＴr3をバッファ回路１３の出力電圧に基づいてオン抵抗が変化する可変抵抗として動作させることができる。

そして、バッファ回路１３の出力電圧が低下するとき、すなわち負荷が増大して出力トランジスタＴr1の出力電流が増大するとき、トランジスタＴr3のドレイン電流を増大させてバッファ回路１３に供給することができる。

従って、出力トランジスタＴr1の出力電流が増大するとき、バッファ回路１３を構成するトランジスタＴr4のドレイン電流を増大させることができる。この結果、バッファ回路１３の負荷駆動能力を増大させることができる。
（４）出力トランジスタＴr1の出力電流が増大するとき、バッファ回路１３の負荷駆動能力を増大させることができるので、誤差増幅器１１が発振するような位相遅れが発生する周波数をより高周波数帯域へ移動させることができる。従って、発振を防止するための位相マージンを増大させることができる。
（５）２段のバッファ回路１２，１３を直列に接続し、前記トランジスタＴr2と容量Ｃ２との直列回路をバッファ回路１２，１３の接続ノードに接続したので、トランジスタＴr2と容量Ｃ２との直列回路によりバッファ回路１３の負荷駆動能力が低下することはない。
（６）トランジスタＴr2と容量Ｃ２との直列回路をバッファ回路１２，１３の接続ノードに接続したので、トランジスタＴr2と容量Ｃ２との直列回路が誤差増幅器１１の負荷となることはない。従って、誤差増幅器１１の動作を実質的に高速化することができる。

上記実施の形態は、以下に示す態様で実施することもできる。
・バッファ回路１２を省略してもよい。
・バッファ回路１２と、トランジスタＴr2と容量Ｃ２との直列回路を省略しても、トランジスタＴr3によりバッファ回路１３の負荷駆動能力を増大させて、位相マージンを増大させることができる。

一実施の形態を示す回路図である。 バッファ回路を示す回路図である。 従来例を示す回路図である。 従来例を示す回路図である。

符号の説明

１１ 誤差増幅器
１２，１３ バッファ回路
Ｔｉ 入力電圧供給ノード（入力端子）
Ｖｏ 出力電圧
Ｖref 基準電圧
Ｔr1 出力トランジスタ
Ｔr3 駆動能力調整回路（ＰチャネルＭＯＳトランジスタ）

Claims (8)

1. リニアレギュレータ回路であって、
   入力電圧供給ノードにソースが接続され、ドレインから出力電圧を出力する出力トランジスタと、
   前記出力電圧と基準電圧との電位差に基づく電圧信号を出力する誤差増幅器と、
   前記誤差増幅器の出力端子と前記出力トランジスタのゲートとの間に介在されるバッファ回路と、
   前記出力トランジスタの出力電流の増減に同期して、前記バッファ回路の負荷駆動能力を増減させる駆動能力調整回路を有することを特徴とするリニアレギュレータ回路。
2. 前記駆動能力調整回路は、前記出力トランジスタの出力電流の増減に同期して、前記バッファ回路に供給する電流を増減させる可変抵抗としたことを特徴とする請求項１記載のリニアレギュレータ回路。
3. 前記可変抵抗は、前記入力電圧供給ノードにソースを接続し、ゲート及びドレインを前記バッファ回路の出力端子に接続した第一のＰチャネルＭＯＳトランジスタで構成したことを特徴とする請求項２記載のリニアレギュレータ回路。
4. 前記入力電圧供給ノードと前記バッファ回路の入力端子との間に、第二のＰチャネルＭＯＳトランジスタと容量との直列回路を接続し、前記第二のＰチャネルＭＯＳトランジスタのゲートを前記バッファ回路の出力端子に接続したことを特徴とする請求項１乃至３のいずれか１項に記載のリニアレギュレータ回路。
5. 前記バッファ回路を直列に接続した２段の第一及び第二のバッファ回路で構成し、前記第二のＰチャネルＭＯＳトランジスタと容量との直列回路を前記入力電圧供給ノードと前記第一及び第二のバッファ回路の接続ノードに接続し、前記第一のＰチャネルＭＯＳトランジスタのゲート及びドレインを前記第二のバッファ回路の出力端子に接続したことを特徴とする請求項４記載のリニアレギュレータ回路。
6. 前記第一のＰチャネルＭＯＳトランジスタのゲートと、前記出力トランジスタのゲートを前記第二のバッファ回路の出力端子に接続したことを特徴とする請求項５記載のリニアレギュレータ回路。
7. 請求項１乃至６のいずれか１項に記載のリニアレギュレータ回路を搭載したことを特徴とする半導体装置。
8. リニアレギュレーション方法であって、
   入力電圧供給ノードにソースが接続され、ドレインから出力電圧を出力する出力トランジスタの前記出力電圧と基準電圧との電位差に基づく電圧信号を出力し、
   前記電圧信号の出力が前記出力トランジスタのゲートに接続されるまでの間に介在するバッファ回路の負荷駆動能力を、前記出力トランジスタの出力電流の増減に同期して増減させることを特徴とするリニアレギュレーション方法。

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