JP2016015076A - レギュレータ回路 - Google Patents

Abstract

【課題】既存のトランジスタのサイズ、ゲート電圧範囲を変更せずとも、出力電流を調整できるレギュレータ回路を提供する。【解決手段】バッファ部３に、制御電流を増加させる定電流回路２２を追加することで、出力電流増加に伴い、制御電流が増加しても、バッファ部３を構成しているＮチャネルＭＯＳＦＥＴ９のサイズ、ゲート電圧を変更することなく出力電圧を一定に保つことが可能となる。つまり、差動増幅部２と、バッファ部３と、出力部４とを有してなる既存のレギュレータ回路１に定電流回路２２を追加するだけで、当所の設計仕様を超える電流供給能力を付与できる。【選択図】図１

Description

本発明はレギュレータ回路に関し、特に、半導体集積回路装置に内蔵されるレギュレータ回路に関する。

図１０に示すレギュレータ回路１は、差動増幅部２、バッファ部３及び出力部４を備えて構成されている。差動増幅部２を構成する定電流回路５は、高電位側端子が電源ＶＤＤに接続され、低電位側端子が差動対を構成するＰチャネルＭＯＳＦＥＴ６ａ，６ｂのソースに接続されている。ＰチャネルＭＯＳＦＥＴ６ａ，６ｂのドレインは、それぞれカレントミラー回路７（第１カレントミラー回路）を構成するＮチャネルＭＯＳＦＥＴ７ａ，７ｂのドレインに接続されている。ＮチャネルＭＯＳＦＥＴ７ａ，７ｂのソースはグランドに接続されており、ゲートはＮチャネルＭＯＳＦＥＴ７ａのドレインに接続されている。

カレントミラー回路８を構成するＰチャネルＭＯＳＦＥＴ８ａ，８ｂのソースは電源ＶＤＤに接続されており、ＰチャネルＭＯＳＦＥＴ８ａのドレインは、ＮチャネルＭＯＳＦＥＴ９のドレインに接続されている。尚、ＰチャネルＭＯＳＦＥＴ８ａ及びＮチャネルＭＯＳＦＥＴ９の直列回路は、ソース接地増幅回路を構成している。ＮチャネルＭＯＳＦＥＴ９のソースはグランドに接続され、ゲートはＮチャネルＭＯＳＦＥＴ７ｂのドレインに接続されている。ＰチャネルＭＯＳＦＥＴ８ｂのドレインは、レギュレータ回路１の出力端子（ＯＵＴ）であり、抵抗素子１０及び１１の直列回路を介してグランドに接続されている。

抵抗素子１０及び１１の共通接続点（ＦＢ）は、ＰチャネルＭＯＳＦＥＴ６ｂのゲートに接続されており、ＰチャネルＭＯＳＦＥＴ６ａのゲートには基準電圧Ｖrefが与えられている。そして、差動増幅部２において、端子ＦＢの電圧と基準電圧Ｖrefの誤差電圧を増幅し、増幅した信号をレギュレータ回路１のフィードバックループで制御することにより、端子ＦＢの電圧が基準電圧Ｖrefに等しくなる。

以上において、ＰチャネルＭＯＳＦＥＴ８ａ及びＮチャネルＭＯＳＦＥＴ９がバッファ部３を構成しており、ＰチャネルＭＯＳＦＥＴ８ｂ並びに抵抗素子１０及び１１が出力部４を構成している。そして、抵抗素子１０及び１１の直列回路には、負荷１２とコンデンサ１３とが並列に接続されている。尚、特許文献１は、レギュレータ回路の一構成例を示すもので、レギュレータ回路１の構成に直接的に関連するものではない。

特開２００６−１３４２６８号公報

レギュレータ回路１では、一般に、接続される負荷１２の特性に応じて必要となる電流供給能力が確保されるように、各部を構成するトランジスタのサイズが決定されている。ここで、レギュレータ回路１について、その回路面積の殆どを占めるＰチャネルＭＯＳＦＥＴ８ｂのサイズを変更せずに、出力電流を当所の設計仕様よりも増大させることを考える。この場合、ＰチャネルＭＯＳＦＥＴ８ａ側に流れる制御電流を増大させる必要がある。前記制御電流の大きさはＮチャネルＭＯＳＦＥＴ９のサイズ（Ｗ／Ｌ）やゲート電圧に依存する。

ＮチャネルＭＯＳＦＥＴ９のゲート電圧については、ＰチャネルＭＯＳＦＥＴ６ｂの飽和領域における動作を確保する必要から上限がある。一方、ＮチャネルＭＯＳＦＥＴ９のサイズを大きくすると、ゲート面積が大きくなることで位相余裕度が小さくなるという問題がある。

本発明は上記事情に鑑みてなされたものであり、その目的は、既存のトランジスタのサイズ、ゲート電圧範囲を変更せずとも、出力電流を調整できるレギュレータ回路を提供することにある。

請求項１記載のレギュレータ回路によれば、バッファ部に、制御電流を増加させる電流増加調整部を追加する。これにより制御電流を、バッファ部を構成しているトランジスタのサイズ、ゲート電圧により規定される電流よりも増大させて、それに伴い、出力部より供給される出力電流を増大させることができる。したがって、差動増幅部と、バッファ部と、出力部とを有してなる既存のレギュレータ回路に電流増加調整部を追加するだけで、当所の設計仕様を超える電流供給能力を付与することができ、レギュレータ回路をより広範なアプリケーションに適用可能になる。

請求項２記載のレギュレータ回路によれば、電流増加調整部を、バッファ部の制御電流をグランド側に流す定電流回路とする。このように構成すれば、定電流回路が流す電流値分だけ、制御電流及びその制御電流に応じて流れる出力電流を増加させることができる。

請求項３記載のレギュレータ回路によれば、電流増加調整部を、出力電流の増加に伴って増加した制御電流をグランド側に流す可変電流回路で構成する。したがって、実際にレギュレータ回路に接続される負荷が消費する電流量に応じて、レギュレータ回路の電流供給能力をダイナミックに調整できるようになる。

請求項４記載のレギュレータ回路によれば、バッファ部及び出力部を構成する第２カレントミラー回路に組み込まれる電流検出用トランジスタにより出力電流を検出し、グランド側に構成される第３カレントミラー回路により、出力電流の増加に伴って増加した制御電流を、差動増幅部の出力を受けるトランジスタに流さないようにバイパスさせる。すなわち、第３カレントミラー回路が、電流検出用トランジスタにより検出された出力電流を折り返し、増加した制御電流をグランド側に流してバイパスさせることで、可変電流回路として動作する。

請求項６記載のレギュレータ回路によれば、バッファ部に、電源側より流す電流によって制御電流を増加させる電流増加調整部を備えることで、差動増幅部を構成しているトランジスタを常に飽和領域で動作させる。すなわち、実際にレギュレータ回路に接続される負荷が消費する電流量が、レギュレータ回路の当初の設計仕様を下回ると、それに伴い制御電流量も減少するので、差動増幅部の出力電圧も低下し、差動増幅部を構成しているトランジスタが飽和領域で動作しなくなり、出力電圧精度が低下するおそれがある。

これに対して請求項６では、電流増加調整部が制御電流を増加させるので、差動増幅部を構成しているトランジスタが常に飽和領域で動作するようになる。したがって、レギュレータ回路に接続される負荷が消費する電流量が当初の設計仕様よりも下回った場合でも、出力電圧を一定に制御できる。

第１実施形態であり、レギュレータ回路の電気的構成を示す図 シミュレーション結果を示す図 第２実施形態であり、レギュレータ回路の電気的構成を示す図 第３実施形態であり、レギュレータ回路の電気的構成を示す図 シミュレーション結果を示す図 第４実施形態であり、レギュレータ回路の電気的構成を示す図 第５実施形態であり、レギュレータ回路の電気的構成を示す図 レギュレータ回路の特性をモデル的に示す図 第６実施形態であり、レギュレータ回路の電気的構成を示す図 従来のレギュレータ回路の電気的構成例を示す図

（第１実施形態）
以下、図１０と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図１に示すように、本実施形態のレギュレータ回路２１は、レギュレータ回路１のバッファ部３を構成するＮチャネルＭＯＳＦＥＴ９に、定電流回路２２（電流増加調整部）を並列に接続したものである。これにより、カレントミラー回路８に流れる制御電流は、定電流回路２２によって流れるオフセット電流分だけ増加する。それに伴いＰチャネルＭＯＳＦＥＴ８ｂのドレイン電流であるレギュレータ回路２１の出力電流をより多く流すことが可能になる。

図２に示すように、出力電圧を３．５Ｖとして、許容電圧範囲を例えば±２０ｍＶ（図中に破線で示す）以内に設定する。オフセット電流を１０μＡ単位で増加させると、それに伴い許容電圧範囲内に収まる出力電流の範囲は図中右方向に順次シフトしており、電流能力が増大することを示している。

以上のように本実施形態によれば、バッファ部３に、制御電流を増加させる定電流回路２２を追加することで、制御電流を、バッファ部３を構成しているＮチャネルＭＯＳＦＥＴ９のサイズ、ゲート電圧により規定される電流よりも増大させて、それに伴い、出力部４より供給される出力電流を増大させることができる。したがって、差動増幅部２と、バッファ部３と、出力部４とを有してなる既存のレギュレータ回路１に定電流回路２２を追加するだけで、当所の設計仕様を超える（基本構成を成す既存のＦＥＴのサイズに限定されることなく）電流供給能力を付与することができ、レギュレータ回路２１をより広範なアプリケーションに適用可能になる。

（第２実施形態）
図３に示すように、第２実施形態のレギュレータ回路３１は、バッファ部３と出力部４との間に、電流増加調整部３２を備えた構成である。電流増加調整部３２は、カレントミラー回路３３（可変電流回路，第３カレントミラー回路）を構成するＮチャネルＭＯＳＦＥＴ３３ａ，３３ｂを備えている。ＮチャネルＭＯＳＦＥＴ３３ａ，３３ｂのソースはグランドに接続され、ゲートはＮチャネルＭＯＳＦＥＴ３３ａのドレインに共通に接続されている。

ＮチャネルＭＯＳＦＥＴ３３ａのドレインは、カレントミラー回路８を構成するＰチャネルＭＯＳＦＥＴ８ｂとミラー対を構成するＰチャネルＭＯＳＦＥＴ３４（電流検出用トランジスタ）のドレインに接続されている。また、ＮチャネルＭＯＳＦＥＴ３３ｂのドレインは、ＮチャネルＭＯＳＦＥＴ９のドレインに接続されている。

次に、第２実施形態の作用について説明する。レギュレータ回路３１の出力電流が増加すると、それに伴いＰチャネルＭＯＳＦＥＴ３４のドレイン電流が増加する。ＮチャネルＭＯＳＦＥＴ３３ｂは、出力電流の増加に伴い増加した制御電流をＮチャネルＭＯＳＦＥＴ９に流さないように、前記ドレイン電流を折り返したオフセット電流を流してバイパスさせる。

以上のように第２実施形態によれば、バッファ部３及び出力部４を構成するカレントミラー回路８に組み込まれるＰチャネルＭＯＳＦＥＴ３４により出力電流を検出し、カレントミラー回路３３により、出力電流の値に応じてオフセット電流を調整する。すなわち、カレントミラー回路３３が、ＰチャネルＭＯＳＦＥＴ３４により検出されたカレントミラー回路８の出力電流を折り返してオフセット電流をグランドに流し、制御電流の増加分がＮチャネルＭＯＳＦＥＴ９に流れないようにバイパスさせる。したがって、実際にレギュレータ回路３１に接続される負荷１２が消費する電流量に応じて、電流供給能力をダイナミックに調整できる。

（第３実施形態）
図４に示すように、第３実施形態のレギュレータ回路４１は、レギュレータ回路１のバッファ部３を構成するＮチャネルＭＯＳＦＥＴ８ａに、定電流回路４２（電流増加調整部）を並列に接続したものである。

ここで、レギュレータ回路４１の出力電流が、当所の設定よりも減少した場合を想定すると、制御電流が減少し、それに伴いＭＯＳＦＥＴ９のゲート電圧が低下する。そうすると、差動増幅部２を構成するＮチャネルＭＯＳＦＥＴ７ｂのドレイン−ソース間電圧がオーバードライブ電圧Δｏｖ未満となり、飽和領域で動作しなくなるおそれがある。すると、レギュレータ回路４１の出力電圧を設定電圧に制御できなくなる。そこで、定電流回路４２よりオフセット電流を供給して、出力電流が減少した場合でも、ＮチャネルＭＯＳＦＥＴ９に流れる電流を減少させず、ＮチャネルＭＯＳＦＥＴ７ｂを飽和領域で動作させる。
図５に示すように、出力電圧の上限値を３．５２Ｖとした場合、定電流回路４２より供給するオフセット電流を増加させることで、出力電流がより小さくなる領域まで、レギュレータ回路４１の出力電圧を一定に保つことが可能となっている。

以上のように第３実施形態によれば、バッファ部３に、カレントミラー回路８の制御電流を増加させる定電流回路４２を備えることで、差動増幅部２を構成しているＮチャネルＭＯＳＦＥＴ７ｂを常に飽和領域で動作させる。これにより、実際にレギュレータ回路４１に接続される負荷１２が消費する電流量が当初の設計仕様を下回った場合でも、定電流回路４２が付加的に流す制御電流により、ＮチャネルＭＯＳＦＥＴ７ｂが飽和領域で動作する。したがって、レギュレータ回路４１の出力電流が当初の設計仕様よりも下回った場合でも、出力電圧を一定に制御できる。

（第４実施形態）
図６に示すように、第４実施形態のレギュレータ回路５１は、レギュレータ回路１に電流増加調整部５２を追加した構成である。電流増加調整部５２の一部には、第２実施形態のカレントミラー回路３３’（第５カレントミラー回路）及びＮチャネルＭＯＳＦＥＴ３４（電流検出部，電流検出用トランジスタ）を用いている。カレントミラー回路３３’はＮチャネルＭＯＳＦＥＴ３３ａ（電流検出部）及び３３ｃのミラー対で構成される。

定電流回路５３の高電位側端子は電源ＶＤＤに接続され、低電位側端子はカレントミラー回路５４（第３カレントミラー回路）を構成するＮチャネルＭＯＳＦＥＴ５４ａのドレインに接続されている。ＮチャネルＭＯＳＦＥＴ５４ａ，５４ｂのソースはグランドに接続されており、ゲートはＮチャネルＭＯＳＦＥＴ５４ａのドレインに共通に接続されている。

カレントミラー回路５５（第４カレントミラー回路）を構成するＰチャネルＭＯＳＦＥＴ５５ａ，５５ｂのソースは電源ＶＤＤに接続され、ゲートはＰチャネルＭＯＳＦＥＴ５５ａのドレインに共通に接続されている。また、前記ドレインは、ＮチャネルＭＯＳＦＥＴ５４ｂのドレインに接続されている。ＰチャネルＭＯＳＦＥＴ５５ｂのドレインは、ＮチャネルＭＯＳＦＥＴ９のドレインに接続されている。そして、ＮチャネルＭＯＳＦＥＴ３３ｃのドレインは、ＮチャネルＭＯＳＦＥＴ５４ａのドレインに接続されている。

次に、第４実施形態の作用について説明する。ＮチャネルＭＯＳＦＥＴ３３ａに流れる電流Ｉoff1は、レギュレータ回路５１の出力電流に対して所定の電流比で流れ、ＮチャネルＭＯＳＦＥＴ３３ｂは、電流Ｉoff1を折り返して流す。定電流回路５３が流す電流をＩREFとすると、ＮチャネルＭＯＳＦＥＴ５４ｂが折り返して流す電流は（ＩREF−Ｉoff1）となり、ＰチャネルＭＯＳＦＥＴ５５ｂのドレイン電流Ｉoff2は、上記電流に等しく
Ｉoff2＝ＩREF−Ｉoff1
となる。したがって、レギュレータ回路５１の出力電流が減少して電流Ｉoff1が減少すれば、それに伴い電流Ｉoff2は増加する。

尚、上式は、カレントミラー回路３３’、５４、５５のミラー比が何れも「１」であることを前提としているが、カレントミラー回路３３’、５４、５５のミラー比をそれぞれａ、ｂ、ｃとすれば、電流Ｉoff2は
Ｉoff2＝ｃ×ｂ×（ＩREF−ａ×Ｉoff1）
と表される。

以上のように第４実施形態によれば、バッファ部３を、差動増幅部２の出力を受けるＮチャネルＭＯＳＦＥＴ９と、ＰチャネルＭＯＳＦＥＴ８ａとの直列回路で構成し、電流増加調整部５２は、カレントミラー回路８に組み込まれるＮチャネルＭＯＳＦＥＴ３４を備えると共に定電流回路５３を備え、定電流回路５３より供給される参照電流ＩREFと、出力電流に対応する電流Ｉoff1との差電流Ｉoff2をカレントミラー回路８の制御電流の一部とする。

より具体的には、電流増加調整部５２を、カレントミラー回路５４と、ＰチャネルＭＯＳＦＥＴ５５ａがＮチャネルＭＯＳＦＥＴ５４ｂと直列に接続されて、出力電流をＮチャネルＭＯＳＦＥＴ９のドレインに供給するカレントミラー回路５５と、ＮチャネルＭＯＳＦＥＴ３３ａがＰチャネルＭＯＳＦＥＴ３４と直列に接続され、ＮチャネルＭＯＳＦＥＴ３３ｃがＮチャネルＭＯＳＦＥＴ５４ａと並列に接続されるカレントミラー回路３３’とを備えて構成する。
したがって、実際にレギュレータ回路５１に接続される負荷１２の消費電流が当初の仕様より少なかったとしても、電流増加調整部５２が電流Ｉoff2をダイナミックに増加させるので、出力電圧を一定に制御できる。

（第５実施形態）
図７に示すように、第５実施形態のレギュレータ回路６１は、第４実施形態のレギュレータ回路５１にＮチャネルＭＯＳＦＥＴ３３ｂを加えた構成である。すなわち、カレントミラー回路３３”（第３カレントミラー回路）は、ＮチャネルＭＯＳＦＥＴ３３ａ，３３ｂ及び３３ｃのミラー対で構成されている。電流増加調整部６２は、ＮチャネルＭＯＳＦＥＴ３３ａとミラー対を構成するＮチャネルＭＯＳＦＥＴ３３ｂのドレインを、ＮチャネルＭＯＳＦＥＴ９のドレインに接続したものである。以上のように構成されるレギュレータ回路６１は、第２実施形態の構成と第４実施形態の構成とを双方備えるので、レギュレータ回路６１の出力電流が、当所の設定よりも増加した場合と減少した場合との双方について、対応することができる。

図８に示すように、ＮチャネルＭＯＳＦＥＴ３３ｂのドレイン電流を「正のオフセット電流」と称し、ＰチャネルＭＯＳＦＥＴ５５ｂのドレイン電流を「負のオフセット電流」と称すると、「default」で示される従来のレギュレータ回路１の出力電流−出力電圧特性に対して、レギュレータ回路６１の特性は、太い実線で示す特性になる。つまり、出力電圧を許容範囲内に維持できる出力電流の範囲が増加側と減少側とに拡張されて、より広い範囲となる。

以上のように第５実施形態によれば、レギュレータ回路６１を、レギュレータ回路５１にＮチャネルＭＯＳＦＥＴ３３ｂを加えた構成とする。具体的には、電流増加調整部６２を、定電流回路５３と、カレントミラー回路５４及び５４（第４及び第５カレントミラー回路）とを備え、カレントミラー回路３３”に、ＮチャネルＭＯＳＦＥＴ５４ａと並列に接続されるＮチャネルＭＯＳＦＥＴ３３ｃを備える。したがって、第２実施形態のレギュレータ回路３１と第４実施形態のレギュレータ回路５１との双方の機能を有することになり、しかも、ＮチャネルＭＯＳＦＥＴ３３ａ及び３４を共通化して構成できる。

（第６実施形態）
図９に示すように、第６実施形態のレギュレータ回路７１は、レギュレータ回路２１のＰチャネルＭＯＳＦＥＴ８ａを抵抗素子７２に置き換えたバッファ部７３を備えている。このように構成した場合も、第１実施形態と同様の効果が得られる。

本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
差動増幅部、バッファ部及び出力部の具体構成は、本発明のレギュレータ回路として機能するものであれば良く、各実施形態に示すものに限らない。

図面中、２は差動増幅部、３はバッファ部、４は出力部、７はカレントミラー回路（第１カレントミラー回路）、８はカレントミラー回路（第２カレントミラー回路）、８ａはＰチャネルＭＯＳＦＥＴ（ソース接地増幅回路）、９はＮチャネルＭＯＳＦＥＴ（ソース接地増幅回路）、２２は定電流回路（電流増加調整部）を示す。

Claims (10)

1. 差動増幅部（２）と、この差動増幅部の出力を受けて制御電流を流すバッファ部（３，７３）と、前記制御電流に応じた出力電流を供給する出力部（４）とを有し、基準電圧に基づいて生成される出力電圧が一定となるように制御するレギュレータ回路において、
   前記バッファ部に、前記制御電流を増加させる電流増加調整部（２２、３２、６２）を追加することで、
   前記出力電流を、前記差動増幅部の出力電圧、前記バッファ部及び前記出力部を構成しているトランジスタのサイズにより規定される電流よりも増大させることを特徴とするレギュレータ回路。
2. 前記電流増加調整部（２２）は、前記バッファ部の制御電流をグランド側に流す定電流回路で構成されることを特徴とする請求項１記載のレギュレータ回路。
3. 前記電流増加調整部（３２、６２）は、前記出力電流を検出する電流検出部（３４）を備え、
   前記出力電流の増加に伴って増加した制御電流をグランド側に流す可変電流回路で構成されることを特徴とする請求項１記載のレギュレータ回路。
4. 前記差動増幅部は、グランド側に構成される第１カレントミラー回路（７）を有し、
   前記バッファ部は、前記差動増幅部の出力を受けるトランジスタ（９）と、電源側に構成される第２カレントミラー回路（８）の制御側トランジスタ（８ａ）との直列回路で構成されるソース接地増幅回路からなり、
   前記出力部は、前記第２カレントミラー回路の出力側トランジスタ（８ｂ）で構成され、
   前記電流増加調整部は、前記電流検出部として、前記第２カレントミラー回路に組み込まれる電流検出用トランジスタ（３４）を備えると共に、
   前記出力電流の増加に伴って増加した制御電流を、前記差動増幅部の出力を受けるトランジスタに流さないようにバイパスさせる、グランド側に構成される第３カレントミラー回路（３３、３３”）を備えることを特徴とする請求項３記載のレギュレータ回路。
5. 電源側に接続される定電流回路（５３）と、
   グランド側に構成され、制御側トランジスタが前記定電流回路と直列に接続される第４カレントミラー回路（５４）と、
   電源側に構成され、制御側トランジスタが前記第４カレントミラー回路の出力側トランジスタと直列に接続され、出力電流を、前記ソース接地増幅回路を構成する２つのトランジスタの共通接続点に供給する第５カレントミラー回路（５５）とを備え、
   前記第３カレントミラー回路（３３”）は、前記第４カレントミラー回路の制御側トランジスタ（５４ａ）と並列に接続されるもう１つの出力側トランジスタ（３３ｃ）を備えることを特徴とする請求項４記載のレギュレータ回路。
6. 差動増幅部（２）と、この差動増幅部の出力を受けて制御電流を流すバッファ部（３）と、前記制御電流に応じた出力電流を供給する出力部（４）とを有し、基準電圧に基づいて生成される出力電圧が一定となるように制御するレギュレータ回路において、
   前記バッファ部に、電源側より電流を流し前記制御電流を増加させる電流増加調整部（４２，５２）を備えることで、
   前記出力電流が低下した際に前記出力電圧を一定に維持することを特徴とするレギュレータ回路。
7. 前記電流増加調整部（４２）は、前記バッファ部が流す制御電流に、電源側より流す定電流を付加する定電流回路で構成されることを特徴とする請求項６記載のレギュレータ回路。
8. 前記電流増加調整部（５２）は、前記出力電流を検出する電流検出部（３４）を備え、
   前記出力電流の減少に応じて前記制御電流を増加させる可変電流回路（５４，５５）で構成されることを特徴とする請求項６記載のレギュレータ回路。
9. 前記差動増幅部は、グランド側に構成される第１カレントミラー回路（７）を有し、
   前記バッファ部は、前記差動増幅部の出力を受けるトランジスタ（９）と、電源側に構成される第２カレントミラー回路（８）の制御側トランジスタ（８ａ）との直列回路で構成されるソース接地増幅回路からなり、
   前記出力部は、前記第２カレントミラー回路の出力側トランジスタ（８ｂ）で構成され、
   前記電流増加調整部（５２）は、前記電流検出部として、前記第２カレントミラー回路に組み込まれる電流検出用トランジスタ（３４）を備えると共に、定電流回路（５３）を備え、
   前記定電流回路より供給される参照電流と、前記出力電流との差電流を、前記制御電流の一部とすることを特徴とする請求項８記載のレギュレータ回路。
10. 前記電流増加調整部は、グランド側に構成され、制御側トランジスタが前記定電流回路と直列に接続される第３カレントミラー回路（５４）と、
    電源側に構成され、制御側トランジスタが前記第３カレントミラー回路の出力側トランジスタと直列に接続され、出力電流を、前記第２カレントミラー回路の制御側トランジスタと前記ソース接地増幅回路を構成する２つのトランジスタの共通接続点に供給する第４カレントミラー回路（５５）と、
    グランド側に構成され、制御側トランジスタが前記電流検出用トランジスタと直列に接続され、出力側トランジスタ（３３ｃ）が前記第３カレントミラー回路の制御側トランジスタ（５４ａ）と並列に接続される第５カレントミラー回路（３３’）とを備えることを特徴とする請求項９記載のレギュレータ回路。

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