JP7177661B2

JP7177661B2 - リニア電源回路

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Publication number: JP7177661B2
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Inventors: 健永田; 勲田古部; 雄平山口
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Description

本発明は、リニア電源回路に関する。

ＬＤＯ［low drop out］などのリニア電源回路は様々なデバイスの電源手段として用いられている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２００３－８４８４３号公報

リニア電源回路は、負荷が急激に変化した場合でも出力電圧の変動を小さく抑えられるように、高速応答が可能であることが望ましい。また、出力コンデンサの静電容量を小さくした場合でも回路面積を大幅に増大させることなく位相補償が可能であることが望ましい。

本発明は、上記の状況に鑑み、高速応答が可能であって、出力コンデンサの静電容量を小さくした場合でも回路面積を大幅に増大させることなく位相補償が可能なリニア電源回路を提供することを目的とする。

上記目的を達成するために、本発明の一局面に係るリニア電源回路は、入力電圧が印加される入力端と出力電圧が印加される出力端との間に設けられた出力トランジスタと、前記出力電圧に基づく電圧と基準電圧との差に基づいて前記出力トランジスタを駆動するドライバと、位相補償回路と、を備えるリニア電源回路であって、前記ドライバは、前記出力電圧に基づく電圧と前記基準電圧との差に応じた電圧を出力する差動増幅器と、前記差動増幅器の出力が一端に印加されグランド電位が他端に印加される第１容量と、前記差動増幅器の出力に基づく電圧を電流に変換して出力する変換器と、前記変換器の出力を電流増幅する電流増幅器と、を備え、前記差動増幅器及び前記変換器の電源電圧が前記出力電圧に依存する電圧であり、前記位相補償回路は、前記リニア電源回路及び前記出力端に接続される出力コンデンサの伝達関数のポールであって前記出力コンデンサが関与しないポールを低域にシフトさせることにより前記伝達関数のゲインを低下させる構成（第１の構成）とする。

上記目的を達成するために、本発明の他の局面に係るリニア電源回路は、入力電圧が印加される入力端と出力電圧が印加される出力端との間に設けられた出力トランジスタと、前記出力電圧に基づく電圧と基準電圧との差に基づいて前記出力トランジスタを駆動するドライバと、位相補償回路と、を備えるリニア電源回路であって、前記ドライバは、前記出力電圧に基づく電圧と前記基準電圧との差に応じた電圧を出力する差動増幅器と、前記差動増幅器の出力が一端に印加され前記出力電圧に基づく電圧が他端に印加される第１容量と、前記差動増幅器の出力に基づく電圧を電流に変換して出力する変換器と、前記変換器の出力を電流増幅する電流増幅器と、を備え、前記差動増幅器の電源電圧が第１定電圧であり、前記電流増幅器の電源電圧が第２定電圧である、又は、前記差動増幅器の電源電圧及び前記電流増幅器の電源電圧が前記入力電圧である、のいずれかであり、前記位相補償回路は、前記リニア電源回路及び前記出力端に接続される出力コンデンサの伝達関数のポールであって前記出力コンデンサが関与しないポールを低域にシフトさせることにより前記伝達関数のゲインを低下させる構成（第２の構成）とする。

また、上記第１又は第２の構成であるリニア電源回路において、前記位相補償回路は、前記出力トランジスタ及び前記ドライバ内のトランジスタのいずれか一つである第１トランジスタに並列接続される第２トランジスタと、前記第１トランジスタの制御端子と前記第２トランジスタの制御端子との間に設けられる抵抗と、前記第２トランジスタの制御端子と前記第２トランジスタの第１端子との間に設けられる第２容量と、を備える構成（第３の構成）であってもよい。

また、上記第３の構成であるリニア電源回路において、前記第２容量は、前記第２トランジスタの寄生容量である構成（第４の構成）であってもよい。

また、上記第３又は第４の構成であるリニア電源回路において、前記第１トランジスタは前記出力トランジスタである構成（第５の構成）であってもよい。

また、上記第３～第５いずれかの構成であるリニア電源回路において、前記第２トランジスタのサイズは、前記第１トランジスタのサイズより大きい構成（第６の構成）であってもよい。

また、上記第１の構成であるリニア電源回路において、前記電流増幅器の電源電圧が定電圧である構成（第７の構成）であってもよい。

また、上記第７の構成であるリニア電源回路において、前記差動増幅器及び前記変換器の耐圧は、前記電流増幅器の耐圧より低い構成（第８の構成）であってもよい。

また、上記第１～第８いずれかの構成であるリニア電源回路において、前記差動増幅器のゲインは、前記電流増幅器のゲインより小さい構成（第９の構成）であってもよい。

また、上記第１～第９いずれかの構成であるリニア電源回路において、前記電流増幅器は、電流シンク型カレントミラー回路と電流ソース型カレントミラー回路とをそれぞれ複数備え、複数の前記電流シンク型カレントミラー回路と複数の前記電流ソース型カレントミラー回路とが交互に多段に接続され、前記電流シンク型カレントミラー回路それぞれのミラー比が５以下であり、前記電流ソース型カレントミラー回路それぞれのミラー比が５以下である構成（第１０の構成）であってもよい。

また、本発明に係る車両は、上記第１～第１０いずれかの構成であるリニア電源回路を備える構成（第１１の構成）とする。

本発明によれば、リニア電源回路において高速応答が可能であって、出力コンデンサの静電容量を小さくした場合でも回路面積を大幅に増大させることなく位相補償が可能である。

本発明者が開発したリニア電源回路の構成を示す図図１に示すリニア電源回路の出力特性を示すタイムチャート図１に示すリニア電源回路及び出力コンデンサの伝達関数のゲイン特性を示す図図１に示すリニア電源回路及び出力コンデンサの伝達関数のゲイン特性を示す図第１実施形態に係るリニア電源回路の構成を示す図電流増幅器の一構成例を示す図出力トランジスタの伝達関数のゲイン特性を示す図出力トランジスタ及び位相補償回路の伝達関数のゲイン特性を示す図第２実施形態に係るリニア電源回路の構成を示す図電流増幅器の他の構成例を示す図車両の外観図リニア電源回路の変形例の要部を示す図

＜１．高速応答が可能なリニア電源回路＞
図１は、高速応答が可能なリニア電源回路として本発明者が開発したリニア電源回路の構成を示す図である。図１に示すリニア電源回路は、入力端Ｔ１と、出力端Ｔ２と、出力トランジスタ１と、ドライバ２と、基準電圧生成部３と、抵抗４及び５と、を備える。

図１に示すリニア電源回路には出力コンデンサ６及び負荷７が外付けされる。具体的には、出力コンデンサ６及び負荷７が外付けで出力端Ｔ２に並列接続される。図１に示すリニア電源回路は、入力電圧ＶＩＮを降圧して出力電圧ＶＯＵＴを生成し、出力電圧ＶＯＵＴを負荷７に供給する。

出力トランジスタ１は、入力電圧ＶＩＮが印加される入力端Ｔ１と出力電圧ＶＯＵＴが印加される出力端Ｔ２との間に設けられる。

ドライバ２は、出力トランジスタ１を駆動する。具体的には、ドライバ２は、出力トランジスタ１のゲートにゲート信号Ｇ１を供給して出力トランジスタ１を駆動する。出力トランジスタ１の導通度（裏を返せばオン抵抗値）はゲート信号Ｇ１によって制御される。なお、図１に示す構成では、出力トランジスタ１として、ＰＭＯＳＦＥＴ［P-channel type MOSFET］が用いられている。従って、ゲート信号Ｇ１が低いほど、出力トランジスタ１の導通度が高くなり、出力電圧ＶＯＵＴが上昇する。逆に、ゲート信号Ｇ１が高いほど、出力トランジスタ１の導通度が低くなり、出力電圧ＶＯＵＴが低下する。ただし、出力トランジスタ１としては、ＰＭＯＳＦＥＴに代えて、ＮＭＯＳＦＥＴを用いてもよいし、バイポーラトランジスタを用いてもよい。

基準電圧生成部３は基準電圧ＶＲＥＦを生成する。抵抗４及び５は、出力電圧ＶＯＵＴの分圧である帰還電圧ＶＦＢを生成する。

ドライバ２の非反転入力端（＋）に基準電圧ＶＲＥＦが印加され、ドライバ２の反転入力端（－）に帰還電圧ＶＦＢが印加される。ドライバ２は、帰還電圧ＶＦＢと基準電圧ＶＲＥＦとの差分値ΔＶ（＝ＶＲＥＦ－ＶＦＢ）に基づいて出力トランジスタ１を駆動する。ドライバ２は、差分値ΔＶが大きいほどゲート信号Ｇ１を高くし、逆に、差分値ΔＶが小さいほどゲート信号Ｇ１を低くする。

ドライバ２は、差動増幅器２１と、容量２２と、ＰＭＯＳＦＥＴ２３と、電流増幅器２４と、ＰＭＯＳＦＥＴ２５と、を備える。

差動増幅器２１は、帰還電圧ＶＦＢと基準電圧ＶＲＥＦとの差に応じた電圧を出力する。差動増幅器２１の電源電圧は出力電圧ＶＯＵＴである。すなわち、差動増幅器２１は、出力電圧ＶＯＵＴとグランド電位との間の電圧で駆動する。なお、差動増幅器２１の電源電圧として、出力電圧ＶＯＵＴの代わりに、出力電圧ＶＯＵＴより低い電圧であって出力電圧ＶＯＵＴに依存する電圧を用いてもよい。

差動増幅器２１の耐圧は、電流増幅器２４の耐圧より低い。また差動増幅器２１のゲインは、電流増幅器２４のゲインより小さい。これにより、差動増幅器２１の小型化を図ることができる。

容量２２の一端に差動増幅器２１の出力が印加され、容量２２の他端にグランド電位が印加される。

ＰＭＯＳＦＥＴ２３のソースに出力電圧ＶＯＵＴが印加され、ＰＭＯＳＦＥＴ２３のゲートに差動増幅器２１の出力に基づく電圧（差動増幅器２１と容量２２との接続ノード電圧）が印加される。ＰＭＯＳＦＥＴ２３は、差動増幅器２１の出力に基づく電圧を電流に変換してドレインから出力する。差動増幅器２１と容量２２との接続ノードが高周波帯域でグランド接地になるため、ドライバ２の高速応答を実現することができる。

電流増幅器２４は、ＰＭＯＳＦＥＴ２３のドレインから出力される電流Ｉａを電流増幅する。電流増幅器２４の電源電圧は定電圧ＶＲＥＧである。すなわち、電流増幅器２４は、定電圧ＶＲＥＧとグランド電位との間の電圧で駆動する。

ＰＭＯＳＦＥＴ２５は、出力トランジスタ１とともにカレントミラー回路を構成している。ＰＭＯＳＦＥＴ２５は、電流増幅器２４から出力される電流Ｉｂを電圧に変換して出力トランジスタ１のゲートに供給する。

図２は、図１に示すリニア電源回路の出力特性を示すタイムチャートである。図２は、出力電圧ＶＯＵＴの設定値がＶＳであり、出力コンデンサ６の静電容量が所定値である状態において、負荷７を第１の状態から第２の状態に切り替えた後再び第１の状態に戻した場合のタイムチャートである。第１の状態は出力電流ＩＯＵＴの理論値がＩ１となる軽負荷状態であり、第２の状態は出力電流ＩＯＵＴの理論値がＩ２（＞Ｉ１）となる重負荷状態である。

図１に示すリニア電源回路は高速応答が可能であるため、行き過ぎ量ＯＳを小さくすることができる。

図３は、図１に示すリニア電源回路及び出力コンデンサ６の伝達関数のゲイン特性を示す図である。第１ポール周波数ＦＰ１は、出力コンデンサ６によって生じる第１ポールの周波数である。第２ポール周波数ＦＰ２は、出力トランジスタ１のソースとゲートとの間に形成される寄生容量ＣＰＤによって生じる第２ポールの周波数である。

図３に示す伝達関数では、第１ポール周波数ＦＰ１と第２ポール周波数ＦＰ２とが十分に離れているため、位相補償がとり易くなっている。

ところが、出力コンデンサ６の静電容量を小さくすると、第１ポールが高域にシフトし、図１に示すリニア電源回路及び出力コンデンサ６の伝達関数のゲイン特性は図４に示すようになる。なお、図４において、比較のために図３に示すゲイン特性を太い点線で示す。

図４に示すゲイン特性では、第１ポールの高域シフトに伴って、ゼロクロス周波数ＦＺＣも高域にシフトし、ゼロクロス周波数ＦＺＣが第２ポール周波数ＦＰ２に近づくため、位相補償が難しくなる。一方、出力コンデンサ６の静電容量が小さい場合でも第１ポール周波数ＦＰ１と第２ポール周波数ＦＰ２とが十分に離れるように図１に示すリニア電源回路の内部回路を改良すると、図１に示すリニア電源回路の回路面積が大幅に増大してしまう。

＜２．第１実施形態＞
図５は、図１に示すリニア電源回路の問題点を解決するために本発明者が開発したリニア電源回路の第１実施形態を示す図である。図５において図１と同一の部分には同一の符号を付し詳細な説明を省略する。

図５に示すリニア電源回路は、位相補償回路８を備える点で、図１に示すリニア電源回路と異なっている。

図５に示すリニア電源回路は、図１に示すリニア電源回路と同様に、差動増幅器２１と容量２２との接続ノードが高周波帯域でグランド接地になるため、ドライバ２の高速応答を実現することができる。

差動増幅器２１及びＰＭＯＳＦＥＴ２３の耐圧は、電流増幅器２４の耐圧より低い。また差動増幅器２１のゲインは、電流増幅器２４のゲインより小さい。これにより、差動増幅器２１及びＰＭＯＳＦＥＴ２３の小型化を図ることができる。

ＰＭＯＳＦＥＴ２３の耐圧は、電流増幅器２４の耐圧より低い。これにより、ＰＭＯＳＦＥＴ２３の小型化を図ることができる。

図６は、電流増幅器２４一構成例を示す図である。電流増幅器２４は、電流シンク型カレントミラー回路ＣＭ＿１、ＣＭ＿２、・・・、及びＣＭ＿ｎと、電流ソース型カレントミラー回路ＣＭ＿３、・・・、及びＣＭ＿ｎ－１（ただしＣＭ＿ｎ－１は図６において不図示）と、を備える。電流シンク型カレントミラー回路ＣＭ＿１及び定電流Ｉ１を流す定電流源ＣＳ１と電流シンク型カレントミラー回路ＣＭ＿ｎとの間において電流増幅器２４の入力から出力に向かって、電流シンク型カレントミラー回路と電流ソース型カレントミラー回路とが交互に配置される。各カレントミラー回路で発生するポールをできるだけ低帯域に寄らないようにするために、各カレントミラー回路のミラー比（入力側トランジスタのサイズに対する出力側トランジスタのサイズ）は５以下であることが好ましく、より好ましくは３以下である。但し、各カレントミラー回路のミラー比を小さくするほど、電流増幅器２４の回路面積は大きくなってしまうので、周波数特性の改善と小型化とのトレードオフを考慮して各カレントミラー回路のミラー比を決定すればよい。

図５に戻り、位相補償回路８の構成について説明する。位相補償回路８は、ＰＭＯＳＦＥＴ８１と、抵抗８２と、容量８３と、を備える。

ＰＭＯＳＦＥＴ８１は出力トランジスタ１に並列接続される。すなわち、ＰＭＯＳＦＥＴ８１のソースは出力トランジスタ１のソースに接続され、ＰＭＯＳＦＥＴ８１のドレインは出力トランジスタ１のドレインに接続される。本実施形態では、ＰＭＯＳＦＥＴ８１を流れる電流が出力トランジスタ１を流れる電流より大きくなるように、ＰＭＯＳＦＥＴ８１のサイズを出力トランジスタ１のサイズより大きくしている。

抵抗８２の一端は出力トランジスタ１及びＰＭＯＳＦＥＴ２５の各ゲートに接続され、抵抗８２の他端はＰＭＯＳＦＥＴ８１のゲートに接続される。

容量８３はＰＭＯＳＦＥＴ８１のゲートとソースとの間に設けられる。本実施形態では、ＰＭＯＳＦＥＴ８１の寄生容量を容量８３として用いている。なお、位相補償回路８は、ＰＭＯＳＦＥＴ８１のゲートとドレインとの間に設けられる容量をさらに備えてもよい。

次に、図７及び図８を参照して、位相補償回路８の機能について説明する。図７は、出力トランジスタ１の伝達関数のゲイン特性を示す図である。第１ポール周波数ＦＰ１’は、寄生容量ＣＰＤによって生じる第１ポールの周波数である。出力トランジスタ１の伝達関数の第１ポールは、出力コンデンサ６が関与しないポールである。

図８は、出力トランジスタ１及び位相補償回路８の伝達関数のゲイン特性を示す図である。なお、図８において、比較のために図７に示すゲイン特性を太い点線で示す。

ＣＲ回路（抵抗８２及び容量８３）がゲートに接続されているＰＭＯＳＦＥＴ８１に電流が流れることで、第１ポール周波数ＦＰ１’は位相補償回路８の無い場合（図７参照）と比較して低域にシフトする。第１ポール周波数ＦＰ１’が低域にシフトすることで、第１ポール周波数ＦＰ１’が低域にシフトしない場合と比較して第１ポール周波数ＦＰ１’より高域のゲインが低下する。

また、ＰＭＯＳＦＥＴ８１と出力トランジスタ１とが並列接続されており、出力トランジスタ１は抵抗８２の影響を受けないため、第１ポール周波数ＦＰ１’が低域にシフトする前の元の位置にもポールが存在することになり、そのポールの周波数が第２ポール周波数ＦＰ２’となる。第１ポール周波数ＦＰ１’が低域にシフトしてゲインが低下することで、ゼロクロス周波数ＦＺＣ’が低域にシフトする。

第１ポール周波数ＦＰ１’及び第２ポール周波数ＦＰ２’は図５に示すリニア電源回路及び出力コンデンサ６の伝達関数の第２ポール周波数に関連している。そのため、位相補償回路８は、図５に示すリニア電源回路及び出力コンデンサ６の伝達関数の第２ポール周波数を位相補償回路８の無い場合（図４参照）と比較して低域にシフトさせることができる。そして、当該シフトにより、位相補償回路８は、図５に示すリニア電源回路及び出力コンデンサ６の伝達関数の第２ポール周波数より高域において、図５に示すリニア電源回路及び出力コンデンサ６の伝達関数のゲインを位相補償回路８の無い場合（図４参照）に比べて低下させることができる。その結果、図５に示すリニア電源回路及び出力コンデンサ６の伝達関数のゼロクロス周波数が低域にシフトする。つまり、図５に示すリニア電源回路は、出力コンデンサ６の静電容量を小さくした場合でも位相補償回路８の追加のみで（回路面積の大幅な増大なしで）位相補償が可能である。

＜３．第２実施形態＞
図９Ａは、第２実施形態に係るリニア電源回路の構成を示す図である。図９Ａにおいて図５と同一の部分には同一の符号を付し詳細な説明を省略する。

本実施形態では、ドライバ２は、差動増幅器２１’と、容量２２’と、ＮＭＯＳＦＥＴ２３’と、電流増幅器２４と、ＰＭＯＳＦＥＴ２５と、を備える。

差動増幅器２１’は、帰還電圧ＶＦＢと基準電圧ＶＲＥＦとの差に応じた電圧を出力する。差動増幅器２１’の電源電圧は第１定電圧ＶＲＥＧ１である。すなわち、差動増幅器２１’は、第１定電圧ＶＲＥＧ１とグランド電位との間の電圧で駆動する。

差動増幅器２１’及びＮＭＯＳＦＥＴ２３’の耐圧は、電流増幅器２４の耐圧より低い。また差動増幅器２１’のゲインは、電流増幅器２４のゲインより小さい。これにより、差動増幅器２１’ 及びＮＭＯＳＦＥＴ２３’の小型化を図ることができる。

容量２２’の一端に差動増幅器２１’の出力が印加され、容量２２’の他端に出力電圧ＶＯＵＴが印加される。なお、出力電圧ＶＯＵＴの代わりに、出力電圧ＶＯＵＴに依存する電圧を容量２２の他端に印加してもよい。

ＮＭＯＳＦＥＴ２３’のソースにグランド電位が印加され、ＮＭＯＳＦＥＴ２３’のゲートに差動増幅器２１’の出力に基づく電圧（差動増幅器２１’と容量２２’との接続ノード電圧）が印加される。ＮＭＯＳＦＥＴ２３’は、差動増幅器２１’の出力に基づく電圧を電流に変換してドレインから出力する。差動増幅器２１’と容量２２’との接続ノードが高周波帯域で出力電圧ＶＯＵＴ接地になるため、ドライバ２の高速応答を実現することができる。

電流増幅器２４は、ＮＭＯＳＦＥＴ２３’のドレインから出力される電流Ｉａを電流増幅する。電流増幅器２４の電源電圧は第２定電圧ＶＲＥＧ２である。すなわち、電流増幅器２４は、第２定電圧ＶＲＥＧ２とグランド電位との間の電圧で駆動する。第１定電圧ＶＲＥＧ１と第２定電圧ＶＲＥＧ２とは同一の値であってもよく、互いに異なる値であってもよい。本構成例では、電流増幅器２４からＮＭＯＳＦＥＴ２３’に向かって電流Ｉａが流れるので、電流増幅器２４を例えば図９Ｂに示す回路構成にすればよい。

図９Ａに示す本実施形態に係るリニア電源回路は、図５に示す第１実施形態に係るリニア電源回路と同様の効果を奏する。また、図９Ａに示す本実施形態に係るリニア電源回路は、出力電圧ＶＯＵＴの設定値が低い場合でも差動増幅器２１’の動作を確保することができる。なお、低電圧を入力電圧ＶＩＮとして用いる場合は、第１定電圧ＶＲＥＧ１の代わりに入力電圧ＶＩＮを差動増幅器２１’の電源電圧として用い、第２定電圧ＶＲＥＧ２の代わりに入力電圧ＶＩＮを電流増幅器２４の電源電圧として用いてもよい。

＜４．用途＞
図１０は、車両Ｘの外観図である。本構成例の車両Ｘは、不図示のバッテリから出力される電圧の供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８を搭載している。なお、本図における電子機器Ｘ１１～Ｘ１８の搭載位置は、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行う制動ユニットである。

電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明したリニア電源回路は、電子機器Ｘ１１～Ｘ１８のいずれにも組み込むことが可能である。

＜５．その他＞
上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

例えば、上述した第１実施形態及び第２実施形態では、位相補償回路８内のＰＭＯＳＦＥＴ８１を出力トランジスタ１に並列接続し、ＰＭＯＳＦＥＴ８１のサイズを出力トランジスタ１のサイズより大きくすることで、位相補償回路８によるゲインの低下を大きくしたが、ＰＭＯＳＦＥＴ８１を出力トランジスタ１ではなくドライバ２内のトランジスタに並列接続してもよい。例えば、図１１に示すように、電流増幅器２４内のカレントミラー回路ＣＭ＿ｎ－１を構成するＰＭＯＳＦＥＴにＰＭＯＳＦＥＴ８１を並列接続してもよい。この場合にも、位相補償回路８によるゲインの低下を大きくする観点からＰＭＯＳＦＥＴ８１のサイズを電流増幅器２４内のカレントミラー回路ＣＭ＿ｎ－１を構成するＰＭＯＳＦＥＴのサイズより大きくすることが望ましい。

位相補償回路は、リニア電源回路及び出力コンデンサの伝達関数のポールであって出力コンデンサが関与しないポールを低域にシフトさせることにより、リニア電源回路及び出力コンデンサの伝達関数のゲインを低下させることができる回路であればよく、単なる例示に過ぎない位相補償回路８の具体的な回路構成に限定されない。

１出力トランジスタ
２ドライバ
８位相補償回路
２１、２１’ 差動増幅器
２２、２２’ 容量
２３ＰＭＯＳＦＥＴ（変換器の一例）
２３’ ＮＭＯＳＦＥＴ（変換器の他の例）
２４電流増幅器
８１ＰＭＯＳＦＥＴ
８２抵抗
８３容量
Ｘ車両

Claims

入力電圧が印加される入力端と出力電圧が印加される出力端との間に設けられた出力トランジスタと、
前記出力電圧に基づく電圧と基準電圧との差に基づいて前記出力トランジスタを駆動するドライバと、
位相補償回路と、
を備えるリニア電源回路であって、
前記ドライバは、前記出力電圧に基づく電圧と前記基準電圧との差に応じた電圧を出力する差動増幅器と、前記差動増幅器の出力が一端に印加されグランド電位が他端に印加される第１容量と、前記差動増幅器の出力に基づく電圧を電流に変換して出力する変換器と、前記変換器の出力を電流増幅する電流増幅器と、を備え、
前記差動増幅器及び前記変換器の電源電圧が前記出力電圧に依存する電圧であり、
前記位相補償回路は、前記リニア電源回路及び前記出力端に接続される出力コンデンサの伝達関数のポールであって前記出力コンデンサが関与しないポールを低域にシフトさせることにより前記伝達関数のゲインを低下させ、
前記位相補償回路は、
前記出力トランジスタ及び前記ドライバ内のトランジスタのいずれか一つである第１トランジスタに並列接続される第２トランジスタと、
前記第１トランジスタの制御端子と前記第２トランジスタの制御端子との間に設けられる抵抗と、
前記第２トランジスタの制御端子と前記第２トランジスタの第１端子との間に設けられる第２容量と、
を備える、リニア電源回路。
入力電圧が印加される入力端と出力電圧が印加される出力端との間に設けられた出力トランジスタと、
前記出力電圧に基づく電圧と基準電圧との差に基づいて前記出力トランジスタを駆動するドライバと、
位相補償回路と、
を備えるリニア電源回路であって、
前記ドライバは、前記出力電圧に基づく電圧と前記基準電圧との差に応じた電圧を出力する差動増幅器と、前記差動増幅器の出力が一端に印加され前記出力電圧に基づく電圧が他端に印加される第１容量と、前記差動増幅器の出力に基づく電圧を電流に変換して出力する変換器と、前記変換器の出力を電流増幅する電流増幅器と、を備え、
前記差動増幅器の電源電圧が第１定電圧であり、前記電流増幅器の電源電圧が第２定電圧である、又は、前記差動増幅器の電源電圧及び前記電流増幅器の電源電圧が前記入力電圧である、のいずれかであり、
前記位相補償回路は、前記リニア電源回路及び前記出力端に接続される出力コンデンサの伝達関数のポールであって前記出力コンデンサが関与しないポールを低域にシフトさせることにより前記伝達関数のゲインを低下させ、
前記位相補償回路は、
前記出力トランジスタ及び前記ドライバ内のトランジスタのいずれか一つである第１トランジスタに並列接続される第２トランジスタと、
前記第１トランジスタの制御端子と前記第２トランジスタの制御端子との間に設けられる抵抗と、
前記第２トランジスタの制御端子と前記第２トランジスタの第１端子との間に設けられる第２容量と、
を備える、リニア電源回路。
入力電圧が印加される入力端と出力電圧が印加される出力端との間に設けられた出力トランジスタと、
前記出力電圧に基づく電圧と基準電圧との差に基づいて前記出力トランジスタを駆動するドライバと、
位相補償回路と、
を備えるリニア電源回路であって、
前記ドライバは、前記出力電圧に基づく電圧と前記基準電圧との差に応じた電圧を出力する差動増幅器と、前記差動増幅器の出力が一端に印加されグランド電位が他端に印加される第１容量と、前記差動増幅器の出力に基づく電圧を電流に変換して出力する変換器と、前記変換器の出力を電流増幅する電流増幅器と、を備え、
前記差動増幅器及び前記変換器の電源電圧が前記出力電圧に依存する電圧であり、
前記位相補償回路は、前記リニア電源回路及び前記出力端に接続される出力コンデンサの伝達関数のポールであって前記出力コンデンサが関与しないポールを低域にシフトさせることにより前記伝達関数のゲインを低下させ、
前記電流増幅器は、電流シンク型カレントミラー回路と電流ソース型カレントミラー回路とをそれぞれ複数備え、
複数の前記電流シンク型カレントミラー回路と複数の前記電流ソース型カレントミラー回路とが交互に多段に接続され、
前記電流シンク型カレントミラー回路それぞれのミラー比が５以下であり、
前記電流ソース型カレントミラー回路それぞれのミラー比が５以下である、リニア電源回路。
入力電圧が印加される入力端と出力電圧が印加される出力端との間に設けられた出力トランジスタと、
前記出力電圧に基づく電圧と基準電圧との差に基づいて前記出力トランジスタを駆動するドライバと、
位相補償回路と、
を備えるリニア電源回路であって、
前記ドライバは、前記出力電圧に基づく電圧と前記基準電圧との差に応じた電圧を出力する差動増幅器と、前記差動増幅器の出力が一端に印加され前記出力電圧に基づく電圧が他端に印加される第１容量と、前記差動増幅器の出力に基づく電圧を電流に変換して出力する変換器と、前記変換器の出力を電流増幅する電流増幅器と、を備え、
前記差動増幅器の電源電圧が第１定電圧であり、前記電流増幅器の電源電圧が第２定電圧である、又は、前記差動増幅器の電源電圧及び前記電流増幅器の電源電圧が前記入力電圧である、のいずれかであり、
前記位相補償回路は、前記リニア電源回路及び前記出力端に接続される出力コンデンサの伝達関数のポールであって前記出力コンデンサが関与しないポールを低域にシフトさせることにより前記伝達関数のゲインを低下させ、
前記電流増幅器は、電流シンク型カレントミラー回路と電流ソース型カレントミラー回路とをそれぞれ複数備え、
複数の前記電流シンク型カレントミラー回路と複数の前記電流ソース型カレントミラー回路とが交互に多段に接続され、
前記電流シンク型カレントミラー回路それぞれのミラー比が５以下であり、
前記電流ソース型カレントミラー回路それぞれのミラー比が５以下である、リニア電源回路。
前記第２容量は、前記第２トランジスタの寄生容量である、請求項１又は請求項２に記載のリニア電源回路。
前記第１トランジスタは前記出力トランジスタである、請求項１、請求項２、又は請求項５のいずれか一項に記載のリニア電源回路。
前記第２トランジスタのサイズは、前記第１トランジスタのサイズより大きい、請求項１、請求項２、請求項５、又は請求項６のいずれか一項に記載のリニア電源回路。
前記電流増幅器の電源電圧が定電圧である、請求項１又は請求項３に記載のリニア電源回路。
前記差動増幅器及び前記変換器の耐圧は、前記電流増幅器の耐圧より低い、請求項８に記載のリニア電源回路。
前記差動増幅器のゲインは、前記電流増幅器のゲインより小さい、請求項１～９のいずれか一項に記載のリニア電源回路。
請求項１～１０のいずれか一項に記載のリニア電源回路を備える、車両。