JP7230249B2

JP7230249B2 - リニア電源回路

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Publication number: JP7230249B2
Application number: JP2022008567A
Authority: JP
Inventors: 勲田古部; 雄平山口; 哲夫立石; 健永田
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Priority date: 2018-10-31
Filing date: 2022-01-24
Publication date: 2023-02-28
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Description

本発明は、リニア電源回路に関する。

ＬＤＯ［low drop out］などのリニア電源回路は様々なデバイスの電源手段として用いられている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２００３－８４８４３号公報

リニア電源回路は、負荷が急激に変化した場合でも出力電圧の変動を小さく抑えられるように、高速応答が可能であることが望ましい。リニア電源回路の出力電圧は、リニア電源回路が組み込まれるデバイスに適した値に設定される必要があり、低電圧（例えば１Ｖ以下）化される場合又は高電圧（例えば５Ｖ以上）化される場合がある。

本発明は、上記の状況に鑑み、出力電圧を低電圧化した場合でも、問題なく動作して高速応答が可能なリニア電源回路を提供することを第１の目的とする。

本発明は、上記の状況に鑑み、出力電圧を高電圧化した場合でも、問題なく動作して高速応答が可能なリニア電源回路を提供することを第２の目的とする。

上記第１の目的を達成するために、本発明の一局面に係るリニア電源回路は、入力電圧が印加される入力端と出力電圧が印加される出力端との間に設けられた出力トランジスタと、前記出力電圧に基づく電圧と基準電圧との差に基づいて前記出力トランジスタを駆動するドライバと、を備え、前記ドライバは、前記出力電圧に基づく電圧と前記基準電圧との差に応じた電圧を出力する差動増幅器と、前記差動増幅器の出力が一端に印加され前記出力電圧に基づく電圧が他端に印加される容量と、前記差動増幅器の出力に基づく電圧を電流に変換して出力する変換器と、前記変換器の出力を電流増幅する電流増幅器と、を備え、前記差動増幅器の電源電圧が第１定電圧又は前記入力電圧である構成（第１の構成）とする。

また、上記第１の構成であるリニア電源回路において、前記差動増幅器の電源電圧が前記第１定電圧であり、前記電流増幅器の電源電圧が第２定電圧である構成（第２の構成）であってもよい。

また、上記第１又は第２の構成であるリニア電源回路において、前記差動増幅器及び前記変換器の耐圧は、前記出力電圧より高い構成（第３の構成）であってもよい。

また、上記第１の構成であるリニア電源回路において、前記差動増幅器の電源電圧及び前記電流増幅器の電源電圧が前記入力電圧である構成（第４の構成）であってもよい。

また、上記第４の構成であるリニア電源回路において、前記差動増幅器及び前記変換器の耐圧は、前記電流増幅器の耐圧より低い構成（第５の構成）であってもよい。

また、上記第１～第５いずれかの構成であるリニア電源回路において、前記差動増幅器のゲインは、前記電流増幅器のゲインより小さい構成（第６の構成）であってもよい。

また、上記第１～第６いずれかの構成であるリニア電源回路において、前記電流増幅器は、電流シンク型カレントミラー回路と電流ソース型カレントミラー回路とをそれぞれ複数備え、前記電流シンク型カレントミラー回路それぞれのミラー比が５以下であり、前記電流ソース型カレントミラー回路それぞれのミラー比が５以下である構成（第７の構成）であってもよい。

また、上記第１～第７いずれかの構成であるリニア電源回路において、前記変換器は、ＮＭＯＳＦＥＴ又はＮＰＮトランジスタである構成（第８の構成）であってもよい。

また、上記第８の構成であるリニア電源回路において、前記差動増幅器の差動対トランジスタは、ＰＭＯＳＦＥＴ又はＰＮＰトランジスタである構成（第９の構成）であってもよい。

また、本発明の一局面に係る車両は、上記第１～第９いずれかの構成であるリニア電源回路を備える構成（第１０の構成）とする。

上記第２の目的を達成するために、本発明の他の局面に係るリニア電源回路は、入力電圧が印加される入力端と出力電圧が印加される出力端との間に設けられた出力トランジスタと、前記出力電圧の分圧と基準電圧との差に基づいて前記出力トランジスタを駆動するドライバと、を備え、前記ドライバは、前記出力電圧の分圧と前記基準電圧との差に応じた電圧を出力する差動増幅器と、前記差動増幅器の出力が一端に印加されグランド電位が他端に印加される容量と、前記差動増幅器の出力に基づく電圧を電流に変換して出力する変換器と、前記変換器の出力を電流増幅する電流増幅器と、を備え、前記差動増幅器及び前記変換器の電源電圧が前記出力電圧より低い電圧であって前記出力電圧に依存する電圧である構成（第１１の構成）とする。

また、上記第１１の構成であるリニア電源回路において、前記分圧は前記差動増幅器及び前記変換器の電源電圧より低い構成（第１２の構成）であってもよい。

また、上記第１１又は第１２の構成であるリニア電源回路において、前記差動増幅器及び前記変換器の耐圧は、前記出力電圧より低い構成（第１３の構成）であってもよい。

また、上記第１１～第１３いずれかの構成であるリニア電源回路において、前記電流増幅器の電源電圧が定電圧である構成（第１４の構成）であってもよい。

また、上記第１４の構成であるリニア電源回路において、前記差動増幅器及び前記変換器の耐圧は、前記電流増幅器の耐圧より低い構成（第１５の構成）であってもよい。

また、上記第１１～第１５いずれかの構成であるリニア電源回路において、前記差動増幅器のゲインは、前記電流増幅器のゲインより小さい構成（第１６の構成）であってもよい。

また、上記第１１～第１６いずれかの構成であるリニア電源回路において、前記電流増幅器は、電流シンク型カレントミラー回路と電流ソース型カレントミラー回路とをそれぞれ複数備え、前記電流シンク型カレントミラー回路それぞれのミラー比が５以下であり、前記電流ソース型カレントミラー回路それぞれのミラー比が５以下である構成（第１７の構成）であってもよい。

また、上記第１１～第１７いずれかの構成であるリニア電源回路において、前記出力電圧から前記差動増幅器及び前記変換器の電源電圧を生成する生成部をさらに備え、前記生成部は、ハイインピーダンス入力の素子を備える構成（第１８の構成）であってもよい。

また、上記第１８の構成であるリニア電源回路において、前記素子の耐圧は前記出力電圧以上であり、前記生成部の前記素子を除く部分の耐圧は前記出力電圧より低い構成（第１９の構成）であってもよい。

また、上記第１１～第１９いずれかの構成であるリニア電源回路において、前記出力端から出力される出力電流に関する情報を前記電流増幅器にフィードバックするフィードバック部を備え、前記ドライバは、前記出力電圧の分圧と基準電圧との差、及び、前記情報に基づいて前記出力トランジスタを駆動し、前記フィードバック部は、前記差動増幅器の出力から前記出力端までの第１経路の第１所定位置に前記情報をフィードバックし、前記電流増幅器の入力から前記出力端までの第２経路の第２所定位置から前記情報を取得し、前記第２所定位置は前記第１所定位置よりも前記出力端側に位置し、前記電流増幅器は、電流シンク型カレントミラー回路と電流ソース型カレントミラー回路とをそれぞれ複数備え、いずれかの前記電流シンク型カレントミラー回路の入力側が前記第１所定位置であり、前記フィードバック部は、前記情報に応じた電流を前記第１所定位置から引き抜き、前記フィードバック部によって前記第１所定位置から引き抜かれる電流と、入力側が前記第１所定位置である前記電流シンク型カレントミラー回路によって前記第１所定位置から引き抜かれる電流との合成電流の最大値は、前記変換器の出力に依存しない構成（第２０の構成）であってもよい。

また、本発明の他の局面に係る車両は、上記第１１～第２０いずれかの構成であるリニア電源回路を備える構成（第２１の構成）とする。

本発明の一局面によれば、リニア電源回路において出力電圧を低電圧化した場合でも、問題なく動作して高速応答が可能である。

本発明の他の局面によれば、リニア電源回路において出力電圧を高電圧化した場合でも、問題なく動作して高速応答が可能である。

本発明者が開発したリニア電源回路の構成を示す図図１に示すリニア電源回路の出力特性を示すタイムチャート第１実施形態に係るリニア電源回路の構成を示す図図１に示すリニア電源回路で用いられる差動増幅器の一構成例を示す図図３に示すリニア電源回路で用いられる差動増幅器の一構成例を示す図図３に示すリニア電源回路で用いられる電流増幅器の一構成例を示す図定電圧生成回路の一構成例を示す図図３に示すリニア電源回路の変形例を示す図第２実施形態に係るリニア電源回路の構成を示す図図８に示すリニア電源回路の一構成例を示す図図８に示すリニア電源回路の他の構成例を示す図図８に示すリニア電源回路で用いられる電流増幅器の一構成例を示す図図８に示すリニア電源回路で用いられる電流増幅器及びフィードバッグ部の一構成例を示す図図８に示すリニア電源回路で用いられる電流増幅器及びフィードバッグ部の他の構成例を示す図図８に示すリニア電源回路で用いられる電流増幅器及びフィードバッグ部の更に他の構成例を示す図車両の外観図

＜１．高速応答が可能なリニア電源回路＞
図１は、高速応答が可能なリニア電源回路として本発明者が開発したリニア電源回路の構成を示す図である。図１に示すリニア電源回路は、入力端Ｔ１と、出力端Ｔ２と、出力トランジスタ１と、ドライバ２と、基準電圧生成部３と、抵抗４及び５と、を備える。

図１に示すリニア電源回路には出力コンデンサ６及び負荷７が外付けされる。具体的には、出力コンデンサ６及び負荷７が外付けで出力端Ｔ２に並列接続される。図１に示すリニア電源回路は、入力電圧ＶＩＮを降圧して出力電圧ＶＯＵＴを生成し、出力電圧ＶＯＵＴを負荷７に供給する。

出力トランジスタ１は、入力電圧ＶＩＮが印加される入力端Ｔ１と出力電圧ＶＯＵＴが印加される出力端Ｔ２との間に設けられる。

ドライバ２は、出力トランジスタ１を駆動する。具体的には、ドライバ２は、出力トランジスタ１のゲートにゲート信号Ｇ１を供給して出力トランジスタ１を駆動する。出力トランジスタ１の導通度（裏を返せばオン抵抗値）はゲート信号Ｇ１によって制御される。なお、図１に示す構成では、出力トランジスタ１として、ＰＭＯＳＦＥＴ［P-channel type MOSFET］が用いられている。従って、ゲート信号Ｇ１が低いほど、出力トランジスタ１の導通度が高くなり、出力電圧ＶＯＵＴが上昇する。逆に、ゲート信号Ｇ１が高いほど、出力トランジスタ１の導通度が低くなり、出力電圧ＶＯＵＴが低下する。ただし、出力トランジスタ１としては、ＰＭＯＳＦＥＴに代えて、ＮＭＯＳＦＥＴを用いてもよいし、バイポーラトランジスタを用いてもよい。

基準電圧生成部３は基準電圧ＶＲＥＦを生成する。抵抗４及び５は、出力電圧ＶＯＵＴの分圧である帰還電圧ＶＦＢを生成する。

ドライバ２の非反転入力端（＋）に帰還電圧ＶＦＢが印加され、ドライバ２の反転入力端（－）に基準電圧ＶＲＥＦが印加される。ドライバ２は、帰還電圧ＶＦＢと基準電圧ＶＲＥＦとの差分値ΔＶ（＝ＶＦＢ－ＶＲＥＦ）に基づいて出力トランジスタ１を駆動する。ドライバ２は、差分値ΔＶが大きいほどゲート信号Ｇ１を高くし、逆に、差分値ΔＶが小さいほどゲート信号Ｇ１を低くする。

ドライバ２は、差動増幅器２１と、容量２２と、ＰＭＯＳＦＥＴ２３と、電流増幅器２４と、ＰＭＯＳＦＥＴ２５と、を備える。

差動増幅器２１は、帰還電圧ＶＦＢと基準電圧ＶＲＥＦとの差に応じた電圧を出力する。差動増幅器２１の電源電圧は出力電圧ＶＯＵＴである。すなわち、差動増幅器２１は、出力電圧ＶＯＵＴとグランド電位との間の電圧で駆動する。

差動増幅器２１の耐圧は、電流増幅器２４の耐圧より低い。また差動増幅器２１のゲインは、電流増幅器２４のゲインより小さい。これにより、差動増幅器２１の小型化を図ることができる。

容量２２の一端に差動増幅器２１の出力が印加され、容量２２の他端にグランド電位が印加される。

ＰＭＯＳＦＥＴ２３のソースに出力電圧ＶＯＵＴが印加され、ＰＭＯＳＦＥＴ２３のゲートに差動増幅器２１の出力に基づく電圧（差動増幅器２１と容量２２との接続ノード電圧）が印加される。ＰＭＯＳＦＥＴ２３は、差動増幅器２１の出力に基づく電圧を電流に変換してドレインから出力する。差動増幅器２１と容量２２との接続ノードが高周波帯域でグランド接地になるため、ドライバ２の高速応答を実現することができる。

電流増幅器２４は、ＰＭＯＳＦＥＴ２３のドレインから出力される電流Ｉａを電流増幅する。電流増幅器２４の電源電圧は定電圧ＶＲＥＧである。すなわち、電流増幅器２４は、定電圧ＶＲＥＧとグランド電位との間の電圧で駆動する。

ＰＭＯＳＦＥＴ２５は、出力トランジスタ１とともにカレントミラー回路を構成している。ＰＭＯＳＦＥＴ２５は、電流増幅器２４から出力される電流Ｉｂを電圧に変換して出力トランジスタ１のゲートに供給する。

図２は、図１に示すリニア電源回路の出力特性を示すタイムチャートである。図２は、出力電圧ＶＯＵＴの設定値がＶＳであり、出力コンデンサ６の静電容量が所定値である状態において、負荷７を第１の状態から第２の状態に切り替えた後再び第１の状態に戻した場合のタイムチャートである。第１の状態は出力電流ＩＯＵＴの理論値がＩ１となる軽負荷状態であり、第２の状態は出力電流ＩＯＵＴの理論値がＩ２（＞Ｉ１）となる重負荷状態である。

図１に示すリニア電源回路は高速応答が可能であるため、行き過ぎ量ＯＳを小さくすることができる。しかしながら、図１に示すリニア電源回路では、出力電圧ＶＯＵＴを差動増幅器２１の電源電圧として用いている。このため、出力電圧ＶＯＵＴを低電圧（例えば１Ｖ以下）化した場合、差動増幅器２１が動作できなくなるという第１の問題点がある。

また、図１に示すリニア電源回路では、差動増幅器２１の耐圧を出力電圧ＶＯＵＴ以上にする必要がある。このため、出力電圧ＶＯＵＴを高電圧（例えば５Ｖ以上）化した場合、差動増幅器２１の高耐圧化により差動増幅器２１の回路面積が増加し、その結果、差動増幅器２１での応答時間に遅延が生じて図１に示すリニア電源回路の応答性が劣化するという第２の問題点がある。

＜２．第１実施形態＞
図３は、第１実施形態に係るリニア電源回路の構成を示す図である。図３に示すリニア電源回路は、図１に示すリニア電源回路の第１の問題点を解決するために本発明者が開発したリニア電源回路の一例である。図３において図１と同一の部分には同一の符号を付し詳細な説明を省略する。

図３に示すリニア電源回路は、差動増幅器２１、コンデンサ２２、及びＰＭＯＳＦＥＴ２３の代わりに差動増幅器２１’、コンデンサ２２’、及びＮＭＯＳＦＥＴ２３’を備える点で、図１に示すリニア電源回路と異なっている。なお、ＮＭＯＳＦＥＴ２３’の代わりにＮＰＮトランジスタを用いてもよい。

差動増幅器２１’は、帰還電圧ＶＦＢと基準電圧ＶＲＥＦとの差に応じた電圧を出力する。ただし、出力電圧ＶＯＵＴが差動増幅器２１’の入力ダイナミックレンジに収まっていれば、抵抗４及び５を設けずに出力電圧ＶＯＵＴそのものを帰還電圧ＶＦＢとして用い、出力電圧ＶＯＵＴを差動増幅器２１’に直接入力しても構わない。

差動増幅器２１’の電源電圧は第１定電圧ＶＲＥＧ１である。すなわち、差動増幅器２１’は、第１定電圧ＶＲＥＧ１とグランド電位との間の電圧で駆動する。図１に示すリニア電源回路で用いる差動増幅器２１が例えば図４に示すように差動対トランジスタとしてＮＭＯＳＦＥＴを備えるのに対して、図３に示すリニア電源回路で用いる差動増幅器２１’は例えば図５に示すように差動対トランジスタとしてＰＭＯＳＦＥＴを備える。なお、差動増幅器２１’では、ＰＭＯＳＦＥＴの代わりにＰＮＰトランジスタを差動対トランジスタとして用いてもよい。ただし、差動増幅器２１’は、差動対トランジスタとしてＰＭＯＳＦＥＴ又はＰＮＰトランジスタを備える増幅器に限定されない。例えば、差動対トランジスタとしてＮＭＯＳＦＥＴ又はＮＰＮトランジスタを備えるフォールデッド・カスコード型の増幅器を、差動増幅器２１’として用いることができる。

容量２２’の一端に差動増幅器２１’の出力が印加され、容量２２’の他端に出力電圧ＶＯＵＴが印加される。なお、出力電圧ＶＯＵＴの代わりに、出力電圧ＶＯＵＴに依存する電圧を容量２２’の他端に印加してもよい。

ＮＭＯＳＦＥＴ２３’のドレインに第２定電圧ＶＲＥＧ２が印加され、ＮＭＯＳＦＥＴ２３’のゲートに差動増幅器２１’の出力に基づく電圧（差動増幅器２１’と容量２２’との接続ノード電圧）が印加される。ＮＭＯＳＦＥＴ２３’は、差動増幅器２１’の出力に基づく電圧を電流に変換してソースから出力する。差動増幅器２１’と容量２２’との接続ノードが高周波帯域で出力電圧ＶＯＵＴ接地になるため、ドライバ２の高速応答を実現することができる。

第１定電圧ＶＲＥＧ１と第２定電圧ＶＲＥＧ２とは同一の値であってもよく、互いに異なる値であってもよい。

図３に示すリニア電源回路は、図１に示すリニア電源回路と同様の効果を奏する。また、図３に示すリニア電源回路は、出力電圧ＶＯＵＴの設定値が低い場合でも差動増幅器２１’の動作を確保することができる。すなわち、図３に示すリニア電源回路は、出力電圧ＶＯＵＴを低電圧（例えば１Ｖ以下）化した場合でも、問題なく動作して高速応答が可能である。したがって、例えば、図３に示すリニア電源回路において、出力電圧を低電圧（例えば１Ｖ以下）化し、第１定電圧ＶＲＥＧ１及び第２定電圧ＶＲＥＧ２を出力電圧ＶＯＵＴより高くし、差動増幅器２１’の耐圧を第１定電圧ＶＲＥＧ１以上にし、ＮＭＯＳＦＥＴ２３’の耐圧を第２定電圧ＶＲＥＧ２以上にすればよい。

差動増幅器２１’の耐圧は、電流増幅器２４の耐圧より低い。また差動増幅器２１’のゲインは、電流増幅器２４のゲインより小さい。これにより、差動増幅器２１’の小型化を図ることができる。

ＮＭＯＳＦＥＴ２３’の耐圧は、電流増幅器２４の耐圧より低い。これにより、ＮＭＯＳＦＥＴ２３’の小型化を図ることができる。

＜３．構成例＞
図６は、図３に示すリニア電源回路で用いられる電流増幅器２４の一構成例を示す図である。電流増幅器２４は、電流ソース型カレントミラー回路ＣＭ＿１、ＣＭ＿２、ＣＭ＿４、・・・、及びＣＭ＿ｎ－１（ただしＣＭ＿ｎ－１は図６において不図示）と、電流シンク型カレントミラー回路ＣＭ＿３、・・・、及びＣＭ＿ｎと、を備える。電流ソース型カレントミラー回路ＣＭ＿１及び定電流Ｉ１を流す定電流源ＣＳ１と電流シンク型カレントミラー回路ＣＭ＿ｎとの間において電流増幅器２４の入力から出力に向かって、電流ソース型カレントミラー回路と電流シンク型カレントミラー回路とが交互に配置される。各カレントミラー回路で発生するポールをできるだけ低帯域に寄らないようにするために、各カレントミラー回路のミラー比（入力側トランジスタのサイズに対する出力側トランジスタのサイズ）は５以下であることが好ましく、より好ましくは３以下である。但し、各カレントミラー回路のミラー比を小さくするほど、電流増幅器２４の回路面積は大きくなってしまうので、周波数特性の改善と小型化とのトレードオフを考慮して各カレントミラー回路のミラー比を決定すればよい。

図７Ａは、第１定電圧ＶＲＥＧ１を生成する定電圧生成回路の一構成例を示す図である。図７Ａに示す定電圧生成回路は、抵抗１１と、ツェナーダイオード１２と、ＮＭＯＳＦＥＴ１３とによって構成される。図７Ａに示す定電圧生成回路によって生成される第１定電圧ＶＲＥＧ１の値は、ツェナーダイオード１２のツェナー電圧からＮＭＯＳＦＥＴ１３のゲート－ソース間電圧を引いた値となる。なお、ＮＭＯＳＦＥＴ１３の代わりにＮＰＮトランジスタを用いてもよい。第２定電圧ＶＲＥＧ２を生成する定電圧生成回路も第１定電圧ＶＲＥＧ１を生成する定電圧生成回路と同様の回路構成にすればよい。第１定電圧ＶＲＥＧ１を生成する定電圧生成回路と第２定電圧ＶＲＥＧ２を生成する定電圧生成回路とで共通化できる部分については共通化することが望ましい。第１定電圧ＶＲＥＧ１と第２定電圧ＶＲＥＧ２とを同一の値にする場合、単一の定電圧生成回路によって第１定電圧ＶＲＥＧ１及び第２定電圧ＶＲＥＧ２を生成することができる。

上記の定電圧生成回路は図３に示すリニア電源回路の内部に設けることが好ましいが、図３に示すリニア電源回路に定電圧入力端子を設け、第１定電圧ＶＲＥＧ１及び第２定電圧ＶＲＥＧ２を図３に示すリニア電源回路の外部から図３に示すリニア電源回路に供給してもよい。なお、低電圧を入力電圧ＶＩＮとして用いる場合は、例えば図７Ｂに示すように、第１定電圧ＶＲＥＧ１の代わりに入力電圧ＶＩＮを差動増幅器２１’の電源電圧として用い、第２定電圧ＶＲＥＧ２の代わりに入力電圧ＶＩＮを電流増幅器２４の電源電圧として用いてもよい。この場合、第１定電圧ＶＲＥＧ１を生成する定電圧生成回路及び第２定電圧ＶＲＥＧ２を生成する定電圧生成回路が不要になる。

＜４．一実施形態＞
図８は、第２実施形態に係るリニア電源回路の構成を示す図である。図８に示すリニア電源回路は、図１に示すリニア電源回路の第２の問題点を解決するために本発明者が開発したリニア電源回路の一例である。図８において図１と同一の部分には同一の符号を付し詳細な説明を省略する。

図８に示すリニア電源回路は、差動増幅器２１の電源電圧及びＰＭＯＳＦＥＴ２３のソースに印加される電圧を出力電圧ＶＯＵＴではなく電圧Ｖ１にしている点で、図１に示すリニア電源回路と異なっている。電圧Ｖ１は、出力電圧ＶＯＵＴより低い電圧であって出力電圧ＶＯＵＴに依存する電圧である。

図８に示すリニア電源回路は、図１に示すリニア電源回路と同様に、差動増幅器２１と容量２２との接続ノードが高周波帯域でグランド接地になるため、ドライバ２の高速応答を実現することができる。

図８に示すリニア電源回路では、上記の通り差動増幅器２１の電源電圧を電圧Ｖ１としている。また、帰還電圧ＶＦＢを、電圧Ｖ１より低くしている。したがって、図８に示すリニア電源回路では、差動増幅器２１の耐圧を出力電圧ＶＯＵＴ以上にする必要はなく、差動増幅器２１の耐圧は電圧Ｖ１以上であれば足りる。このため、出力電圧ＶＯＵＴを高電圧（例えば５Ｖ以上）化した場合でも、差動増幅器２１を高耐圧化せずに済む。したがって、差動増幅器２１及びＰＭＯＳＦＥＴ２３の耐圧は電圧Ｖ１以上出力電圧ＶＯＵＴ未満にするとよい。

図８に示すリニア電源回路によると、出力電圧を高電圧化（例えば５Ｖ以上）した場合でも、差動増幅器２１の高耐圧化（回路面積増加）を抑えることができるので、高速応答が可能である。

ＰＭＯＳＦＥＴ２３の耐圧は、電流増幅器２４の耐圧より低い。これにより、ＰＭＯＳＦＥＴ２３の小型化を図ることができる。

＜５．構成例＞
図９Ａは、図８に示すリニア電源回路の一構成例を示す図である。図９Ａにおいて図８と同一の部分には同一の符号を付し詳細な説明を省略する。

本構成例では、リニア電源回路は、電圧Ｖ１を生成する生成部８を備える。生成部８は、抵抗８１と、ＮＭＯＳＦＥＴ８２と、電流源８３と、を備える。抵抗８１の一端及びＮＭＯＳＦＥＴ８２のドレインは出力端子Ｔ２に接続される。抵抗８１の他端及びＮＭＯＳＦＥＴ８２のゲートは抵抗４に接続される。ＮＭＯＳＦＥＴ８２のソースは電流源８３を介してグランド電位に接続される。ＮＭＯＳＦＥＴ８２と電流源８３との接続ノード電圧が電圧Ｖ１となる。

生成部８の抵抗８１は帰還電圧ＶＦＢの生成にも関与している。図９Ａに示すリニア電源回路では、抵抗８１、４、及び５によって帰還電圧ＶＦＢが生成される。電圧Ｖ１は差動増幅器１及びＰＭＯＳＦＥＴ２３の電源電圧であるため生成部８は差動増幅器１及びＰＭＯＳＦＥＴ２３の電源電流を供給することになるが、ＮＭＯＳＦＥＴ８２がハイインピーダンス入力の素子（入力インピーダンスが抵抗値で∞とみなせる素子）であるため、ＮＭＯＳＦＥＴ８２を設けることで抵抗８１での無駄な電力消費を防止することができる。生成部８並びに抵抗４及び５の回路定数は、例えば、抵抗８１、４、及び５を流れる電流の値と電流源８３を流れる電流の値とが略同一になるように設定すればよい。

生成部８において、ＮＭＯＳＦＥＴ８２の耐圧を出力電圧ＶＯＵＴ以上とし、生成部８のＮＭＯＳＦＥＴ８２を除く部分（抵抗８１、電流源８３）の耐圧は出力電圧ＶＯＵＴ未満とすることが望ましい。これにより、生成部８の小型化を図ることができる。

図９Ｂは、図８に示すリニア電源回路の他の構成例を示す図である。図９Ｂにおいて図９Ａと同一の部分には同一の符号を付し詳細な説明を省略する。本構成例では、生成部８が、抵抗８１、ＮＭＯＳＦＥＴ８２、及び電流源８３の他に、容量８４を備える。容量８４は、ＮＭＯＳＦＥＴ８２のゲート－ソース間に設けられる。図９Ａに示す構成例と同様に、本構成例においても、生成部８のＮＭＯＳＦＥＴ８２を除く部分（抵抗８１、電流源８３、容量８４）の耐圧は出力電圧ＶＯＵＴ未満とすることが望ましい。これにより、生成部８の小型化を図ることができる。

図１０Ａは、図８に示すリニア電源回路で用いられる電流増幅器２４の一構成例を示す図である。電流増幅器２４は、電流シンク型カレントミラー回路ＣＭ＿１、ＣＭ＿２、・・・、及びＣＭ＿ｎと、電流ソース型カレントミラー回路ＣＭ＿３、・・・、及びＣＭ＿ｎ－１（ただしＣＭ＿ｎ－１は図１０Ａにおいて不図示）と、を備える。電流シンク型カレントミラー回路ＣＭ＿１及び定電流Ｉ１を流す定電流源ＣＳ１と電流シンク型カレントミラー回路ＣＭ＿ｎとの間において電流増幅器２４の入力から出力に向かって、電流シンク型カレントミラー回路と電流ソース型カレントミラー回路とが交互に配置される。各カレントミラー回路で発生するポールをできるだけ低帯域に寄らないようにするために、各カレントミラー回路のミラー比（入力側トランジスタのサイズに対する出力側トランジスタのサイズ）は５以下であることが好ましく、より好ましくは３以下である。但し、各カレントミラー回路のミラー比を小さくするほど、電流増幅器２４の回路面積は大きくなってしまうので、周波数特性の改善と小型化とのトレードオフを考慮して各カレントミラー回路のミラー比を決定すればよい。

なお、図８に示すリニア電源回路にフィードバック部９を追加してもよい。フィードバック部９は、差動増幅器２１の出力から出力端Ｔ２までの第１経路の第１所定位置に上記の情報をフィードバックする。具体的には、フィードバック部９は、出力端Ｔ２から出力される出力電流ＩＯＵＴに関する情報を電流増幅器２４に電流の負帰還する。したがって、電流増幅器２４は、ＰＭＯＳＦＥＴ２３のドレインから出力される電流Ｉａ、及び、上記の情報に基づく電流Ｉｂを出力する。

図１０Ｂに示す構成例では、フィードバック部９として機能するＮＭＯＳＦＥＴ９１は、差動増幅器２１の入力から出力端Ｔ２までの第２経路の第２所定位置から上記の情報を取得する。なお、第２所定位置は上記の第１所定位置よりも出力端Ｔ２側に位置する。具体的には、ＮＭＯＳＦＥＴ９１はカレントミラー回路ＣＭ＿ｎから上記の情報を取得する。本例では、上記の情報は、電流Ｉｂに関する情報である。ＰＭＯＳＦＥＴ２５及び出力トランジスタ１によって構成されるカレントミラー回路は、電流Ｉｂに応じた出力電流ＩＯＵＴを生成しているので、上記の情報は、出力電流ＩＯＵＴに関する情報である。ＮＭＯＳＦＥＴ９１は、上記の情報を電流シンク型カレントミラー回路ＣＭ＿１と定電流源ＣＳ１との接続ノードにフィードバックする。

図１０Ｂに示す電流増幅器２４及びフィードバック部９は、リニア電源回路の過電流保護回路として機能する。

図１０Ｂでは、電流シンク型カレントミラー回路ＣＭ＿２の入力側が上記の第１所定位置である。以下、上記の第１所定位置を接続ノードｎ１と称す。

フィードバック部９は、上記の情報に応じた電流Ｉｘを接続ノードｎ１から引き抜く。電流シンク型カレントミラー回路ＣＭ＿２は、電流シンク型カレントミラー回路ＣＭ＿２の入力側トランジスタのドレイン電流である電流Ｉｙを接続ノードｎ１から引き抜く。

電流Ｉａが零であるとき、電流Ｉｘと電流Ｉｙとの合成電流は最大となる。電流Ｉｘと電流Ｉｙとの合成電流の最大値は電流Ｉ１と等しい。つまり、下記（１）式が成り立つ。
Ｉｘ＋Ｉｙ≦Ｉ１・・・（１）

そして、電流Ｉｘ及び電流Ｉｙのいずれも電流Ｉｂに略比例するので、上記（１）式は次のようになる。
Ｉｂ≦Ｉ１／Ｃ（Ｃは定数）

したがって、負荷の状態によって電流Ｉｂが増大しようとしても、電流Ｉｂの増大には制限がかかる。すなわち、電流Ｉｂに対して過電流保護がかかる。

上記の第１所定位置は図１０Ｂに示す位置よりも出力端Ｔ２側に位置してもよい。例えば、図１０Ｃに示す構成例のようにＮＭＯＳＦＥＴ９１が上記の情報をカレントミラー回路ＣＭ＿３とカレントミラー回路ＣＭ＿４（図１０Ｃにおいて不図示）との接続ノードにフィードバックしてもよい。図１０Ｃに示す構成例も図１０Ｂに示す構成例と同様にリニア電源回路の過電流保護回路として機能する。

上記の第２所定位置は図１０Ｂに示す位置よりも電流増幅器２４の入力側に位置してもよい。例えば、図１０Ｄに示す構成例のようにＮＭＯＳＦＥＴ９１が上記の情報をカレントミラー回路ＣＭ＿ｎ－２から取得してもよい。図１０Ｄに示す構成例も図１０Ｂに示す構成例と同様にリニア電源回路の過電流保護回路として機能する。

＜６．用途＞
図１１は、車両Ｘの外観図である。本構成例の車両Ｘは、不図示のバッテリから出力される電圧の供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８を搭載している。なお、本図における電子機器Ｘ１１～Ｘ１８の搭載位置は、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行う制動ユニットである。

電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明したリニア電源回路は、電子機器Ｘ１１～Ｘ１８のいずれにも組み込むことが可能である。

＜７．その他＞
上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

１出力トランジスタ
２ドライバ
８生成部
９フィードバック部
２１、２１’ 差動増幅器
２２、２２’ 容量
２３ＰＭＯＳＦＥＴ（変換器の一例）
２３’ ＮＭＯＳＦＥＴ（変換器の他の例）
２４電流増幅器
Ｘ車両

Claims

入力電圧が印加される入力端と出力電圧が印加される出力端との間に設けられた出力トランジスタと、
前記出力電圧の分圧と基準電圧との差に基づいて前記出力トランジスタを駆動するドライバと、
を備え、
前記ドライバは、前記分圧と前記基準電圧との差に応じた電圧を出力する差動増幅器と、前記差動増幅器の出力が一端に印加されグランド電位が他端に印加される容量と、前記差動増幅器の出力に基づく電圧を電流に変換して出力する変換器と、前記変換器の出力を電流増幅する電流増幅器と、を備え、
前記差動増幅器及び前記変換器の電源電圧が前記出力電圧より低い電圧であって前記出力電圧に依存する電圧であり、
前記電流増幅器は、電流シンク型カレントミラー回路と電流ソース型カレントミラー回路とをそれぞれ複数備え、
複数の前記電流シンク型カレントミラー回路と複数の前記電流ソース型カレントミラー回路とが交互に多段に接続され、
前記電流シンク型カレントミラー回路それぞれのミラー比が５以下であり、
前記電流ソース型カレントミラー回路それぞれのミラー比が５以下である、
リニア電源回路。
前記分圧は前記差動増幅器及び前記変換器の電源電圧より低い、請求項１に記載のリニア電源回路。
前記差動増幅器及び前記変換器の耐圧は、前記出力電圧より低い、請求項１又は請求項２に記載のリニア電源回路。
前記電流増幅器の電源電圧が定電圧である、請求項１～３のいずれか一項に記載のリニア電源回路。
前記出力電圧から前記差動増幅器及び前記変換器の電源電圧を生成する生成部をさらに備え、
前記生成部は、ハイインピーダンス入力の素子を備える、請求項１～４のいずれか一項に記載のリニア電源回路。
前記素子の耐圧は前記出力電圧以上であり、前記生成部の前記素子を除く部分の耐圧は前記出力電圧より低い、請求項５に記載のリニア電源回路。
前記出力端から出力される出力電流に関する情報を前記電流増幅器にフィードバックするフィードバック部を備え、
前記ドライバは、前記出力電圧の分圧と基準電圧との差、及び、前記情報に基づいて前記出力トランジスタを駆動し、
前記フィードバック部は、前記差動増幅器の出力から前記出力端までの第１経路の第１所定位置に前記情報をフィードバックし、前記電流増幅器の入力から前記出力端までの第２経路の第２所定位置から前記情報を取得し、
前記第２所定位置は前記第１所定位置よりも前記出力端側に位置し、
いずれかの前記電流シンク型カレントミラー回路の入力側が前記第１所定位置であり、
前記フィードバック部は、前記情報に応じた電流を前記第１所定位置から引き抜き、
前記フィードバック部によって前記第１所定位置から引き抜かれる電流と、入力側が前記第１所定位置である前記電流シンク型カレントミラー回路によって前記第１所定位置から引き抜かれる電流との合成電流の最大値は、前記変換器の出力に依存しない、請求項１～６のいずれか一項に記載のリニア電源回路。
前記差動増幅器及び前記変換器の耐圧は、前記電流増幅器の耐圧より低い、請求項４に記載のリニア電源回路。
前記差動増幅器のゲインは、前記電流増幅器のゲインより小さい、請求項１～８のいずれか一項に記載のリニア電源回路。
請求項１～９のいずれか一項に記載のリニア電源回路を備える、車両。