JP2005339467A

JP2005339467A - レギュレータ回路及び液晶表示装置

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Publication number: JP2005339467A
Application number: JP2004161105A
Authority: JP
Inventors: Masayuki Takekuni; 将之竹國
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2004-05-31
Filing date: 2004-05-31
Publication date: 2005-12-08

Abstract

【課題】
同一半導体基板上にＭＯＳＦＥＴ回路で構成される差動増幅回路部と出力回路部からなる２段型演算増幅回路、及び、基準電圧発生回路を備えてなるレギュレータ回路において、演算増幅器のオフセットばらつきを抑制する。
【解決手段】
基準電圧発生回路２の出力する基準電圧Ｖｒｅｆを差動増幅回路部３の一方入力に接続し、出力回路部４の出力電圧Ｖｏｕｔを帰還抵抗Ｒ１，Ｒ２により分圧して差動増幅回路部３の他方入力に接続し、差動増幅回路部３の出力を出力回路部４の入力に接続して構成するとともに、差動増幅回路部３の電源電圧として、出力回路部４の電源電圧より低い電圧を供給する。更に、差動増幅回路部３を構成するＭＯＳＦＥＴは、出力回路部４を構成するＭＯＳＦＥＴより低耐圧のＭＯＳＦＥＴ製造プロセスにて形成する。
【選択図】図１

Description

本発明は、同一半導体基板上にＭＯＳＦＥＴ回路で構成される差動増幅回路部と出力回路部からなる２段型演算増幅回路、及び、基準電圧発生回路を備えてなるレギュレータ回路に関する。

従来、液晶表示装置を備えた携帯電話で使用される電源回路内には、図３に示すようなレギュレータ回路５が内蔵されている。携帯電話用等で使用されるレギュレータ回路５の出力電圧Ｖｏｕｔは、主に液晶パネルを駆動するソース駆動回路の電源電圧とゲート駆動回路に必要な電源（高電圧）を生成するために使用される。レギュレータ回路５には、携帯電話のシステムから供給される電圧ＶＤＤを入力し基準電圧Ｖｒｅｆを生成する基準電圧発生回路２を備え、この基準電圧Ｖｒｅｆがレギュレータ回路５の差動増幅回路部３の基準電圧として使用される。

レギュレータ回路５の出力電圧Ｖｏｕｔとしては、通常５Ｖが使用される。電圧値５Ｖが使用されるのは、図示していないが、出力電圧Ｖｏｕｔを利用するソース駆動回路やゲート駆動回路の形成に、ロジック系プロセスを適用できるためである。レギュレータ回路５の差動増幅回路部３と出力回路部４の電源電圧ＶＤＣは、携帯電話等のシステムから供給される電圧ＶＤＤを昇圧回路１により５Ｖよりも高電圧（出力回路部４の出力電圧Ｖｏｕｔとして５Ｖが出力可能となる十分な電源電圧）に昇圧したものを使用する。現在、携帯電話で使用されているシステムから供給される電圧ＶＤＤは、１．８Ｖ〜３．３Ｖで、その入力される電圧ＶＤＤに応じて、昇圧回路１により２倍〜３倍に昇圧され差動増幅回路部３と出力回路部４の電源電圧ＶＤＣとして使用していた。

図４に示すように、レギュレータ回路５の差動増幅回路部３と出力回路部４をＣＭＯＳ回路で構成したＣＭＯＳ演算増幅器６においては、５Ｖより高電圧の電源電圧ＶＤＣを共通に使用する差動増幅回路部３と出力回路部４は、同じ製造プロセスで形成される同じ耐圧特性の中耐圧ＭＯＳＦＥＴにより構成していた。

また、差動増幅回路におけるオフセット電圧値Ｖｏｓは、図６に示す一般化された回路構成において、以下の数１で表される。

（数１）
Ｖｏｓ＝Ｖｔ１＋√（２Ｉ_Ｄ１／μｎＣｏｘ（Ｗ／Ｌ）_１）
−Ｖｔ２−√（２Ｉ_Ｄ２／μｎＣｏｘ（Ｗ／Ｌ）_２）

ここで、Ｖｔ１とＶｔ２は、図６の差動増幅回路の差動対を構成するＭＯＳＦＥＴ対のＭ１とＭ２の閾値電圧である。また、Ｉ_Ｄ１とＩ_Ｄ２は、該ＭＯＳＦＥＴ対Ｍ１、Ｍ２の各ドレイン電流で、（Ｗ／Ｌ）_１と（Ｗ／Ｌ）_２は、該ＭＯＳＦＥＴ対Ｍ１、Ｍ２の各ゲート幅とゲート長との比で、μｎＣｏｘは導電係数とゲート容量の積である。数１より明らかなように、差動増幅回路におけるオフセット電圧値Ｖｏｓは、ＭＯＳＦＥＴのゲート幅Ｗとゲート長Ｌに依存するシステマティックオフセットと、閾値電圧により決定されるランダムオフセットが存在する。閾値電圧に関するばらつきについては、製造プロセスにおける製造工程の洗浄度、均一度に左右されるため、図７に例示する中心対象構造（Ｃｏｍｍｏｎ−Ｃｅｎｔｒｏｉｄｓｔｒｕｃｔｕｒｅ）を用いて、ＭＯＳＦＥＴ対Ａ，Ｂ（図６のＭ１、Ｍ２に相当）を複数分割してその重心が一致するように配置し、ＭＯＳＦＥＴ対の対称線に平行な方向に電流を流す回路レイアウトによってオフセット電圧を抑える対処法がある。

一般に、図５に示すように、シリコン（Ｓｉ）のバンドギャップを利用して所望の基準電圧（Ｖｒｅｆ）を発生し、演算増幅器によりその基準電圧（Ｖｒｅｆ）の抵抗比（（Ｒ１＋Ｒ２）／Ｒ１）倍に所望の出力電圧（Ｖｏｕｔ）を生成する場合の演算増幅器における出力電圧のばらつきについては、
（１）基準電圧発生回路にて発生する基準電圧のばらつき、
（２）帰還抵抗（Ｒ１，Ｒ２）の各抵抗値に対するプロセスばらつき、
（３）基準電圧を所望の出力電圧に変換する演算増幅器のオフセットばらつきが考えられる。ここで、（１）〜（３）の各要因により出力電圧（Ｖｏｕｔ）にばらつきが発生する。（１）と（２）は最悪、外付けの精度の良い定電圧ダイオードや精度の良い抵抗器を付加することで、出力電圧のばらつきを抑制することが可能である。

演算増幅器のオフセットばらつきについては、上述の差動増幅回路の回路レイアウトの工夫による抑制に加えて、下記の特許文献１または２に開示されている、当該オフセット電圧を一旦コンデンサ等の容量に蓄積した後に比較演算することにより補償する方法により抑制可能である。
特開２００１−２９２０４１号公報特許第３４６３３１６号明細書

本発明は、上述の問題点に鑑みてなされたもので、その目的は、同一半導体基板上にＭＯＳＦＥＴ回路で構成される差動増幅回路部と出力回路部からなる２段型演算増幅回路、及び、基準電圧発生回路を備えてなるレギュレータ回路において、上述した公知の演算増幅器のオフセットばらつき抑制手法に加えて或いは代えて、演算増幅器のオフセットばらつきを抑制したレギュレータ回路を提供することにある。

上記目的を達成するため、本発明に係るレギュレータ回路は、同一半導体基板上にＭＯＳＦＥＴ回路で構成される差動増幅回路部と出力回路部からなる２段型演算増幅回路、及び、基準電圧発生回路を備えてなるレギュレータ回路であって、前記基準電圧発生回路の出力する基準電圧を前記差動増幅回路部の一方入力に接続し、前記出力回路部の出力電圧を帰還抵抗により分圧して前記差動増幅回路部の他方入力に接続し、前記差動増幅回路部の出力を前記出力回路部の入力に接続して構成するとともに、前記差動増幅回路部の電源電圧として、前記出力回路部の電源電圧より低い電圧を供給することを特徴とする。

上記特徴により、出力回路部を５Ｖ以上の中耐圧系ＭＯＳＦＥＴで構成し、差動増幅回路部を、より低耐圧の低電圧動作用のロジック系のＭＯＳＦＥＴで構成することが可能となる。この結果、差動増幅回路部のＭＯＳＦＥＴのゲート酸化膜厚を、出力回路部のＭＯＳＦＥＴのゲート酸化膜厚より薄くでき、閾値電圧Ｖｔのばらつきを小さくすることができる。従って、数１に示すオフセット電圧値のランダムオフセットが抑制され、従来の差動増幅回路部のＭＯＳＦＥＴに出力回路部と同じ中耐圧系ＭＯＳＦＥＴを用いた場合と比較して、演算増幅回路のオフセットばらつきを抑制することができる。

また、差動増幅回路部の低電圧化により、低消費電力化が図れ、更に、差動増幅回路部がロジック系のＭＯＳＦＥＴで構成できるため、差動増幅回路部の回路レイアウトに要するレイアウト面積が小さくなり、レギュレータ回路を含む半導体チップのチップ面積を縮小することができる。

更に、本発明に係るレギュレータ回路を備えた液晶表示装置によれば、液晶パネルを駆動するソース駆動回路やゲート駆動回路に必要な各電源電圧を高精度に生成することができ、液晶表示装置の高性能化が図られる。

次に、本発明に係るレギュレータ回路（以下、適宜「本発明回路」と称す。）の一実施の形態につき、図１及び図２を参照して説明する。

図１に本発明回路１０の一実施例を示す。本発明回路１０は、基準電圧発生回路２、差動増幅回路部３と出力回路部４からなる２段型演算増幅回路を備えて構成される。基準電圧発生回路２の出力する基準電圧Ｖｒｅｆを差動増幅回路部３の一方入力に接続し、出力回路部４の出力電圧Ｖｏｕｔを帰還抵抗Ｒ１，Ｒ２により分圧して差動増幅回路部３の他方入力に接続し、差動増幅回路部３の出力を出力回路部４の入力に接続して構成される。図２に、差動増幅回路部３と出力回路部４からなる２段型演算増幅回路のＭＯＳＦＥＴレベルの回路図を示す。ここで、差動増幅回路部３と出力回路部４からなる２段型演算増幅回路は、同一半導体基板上に形成され、差動増幅回路部３の各ＭＯＳＦＥＴは、出力回路部４の耐圧５Ｖ以上の中耐圧系ＭＯＳＦＥＴよりゲート酸化膜厚の薄いロジック系ＭＯＳＦＥＴで構成されている。ここで、図２に示すように、基準電圧発生回路２が発生する基準電圧Ｖｒｅｆが差動増幅回路部３の差動入力対を構成するＭＯＳＦＥＴ対Ｍ１，Ｍ２の一方（Ｍ１）のゲート端子に接続し、帰還抵抗Ｒ１，Ｒ２の中間接続ノードがＭＯＳＦＥＴ対Ｍ１，Ｍ２の他方（Ｍ２）のゲート端子に接続している。従って、図１及び図２に示す回路構成により、出力回路部４の出力端子には、基準電圧Ｖｒｅｆに帰還抵抗Ｒ１，Ｒ２の抵抗比（（Ｒ１＋Ｒ２）／Ｒ１）を乗じた電圧値で定まる出力電圧Ｖｏｕｔが出力される。尚、出力回路部４では、ロジック系電源電圧（ＶＤＤ）以上の電圧が差動増幅回路部３に帰還されるのを回避するべく出力電圧Ｖｏｕｔを抵抗比（Ｒ１／（Ｒ１＋Ｒ２））で分圧している。

一例として、基準電圧Ｖｒｅｆが１．２５Ｖ、ロジック系電源電圧ＶＤＤが３Ｖ、チャージポンプ回路等で構成される昇圧回路１の昇圧倍率を３倍にして中耐圧系電源電圧ＶＤＣ＝９Ｖにて、出力回路部４を駆動してＶｏｕｔとして５Ｖを出力する場合を想定すると、Ｖｒｅｆ＝１．２５Ｖという低電圧により、差動増幅回路部３の入力ＭＯＳＦＥＴ対Ｍ１，Ｍ２については、ゲート酸化膜厚の薄いロジック系ＭＯＳＦＥＴで構成可能であり、その電源についてもロジック系電源ＶＤＤによる駆動が可能となる。

また、差動増幅回路部３の出力電圧を出力回路部４において５Ｖの出力電圧Ｖｏｕｔへと変換するのであるが、中耐圧系電源電圧ＶＤＣ＝９Ｖより出力電圧Ｖｏｕｔを生成するため、出力回路部４は、上述の如く中耐圧系ＭＯＳＦＥＴにて構成することとなる。帰還抵抗Ｒ１，Ｒ２については、５Ｖの出力電圧Ｖｏｕｔとするため、Ｒ２／Ｒ１＝３となるように設定する。

尚、本発明回路１０の回路構成は、図２に示す具体的な回路構成に限定されるものではなく、差動増幅回路部３及び出力回路部４の回路構成は適宜変更可能である。

本発明回路１０は、単独で種々の回路に適用してもよいが、液晶表示装置に組み込んで使用するのも好ましい実施の形態である。本発明回路１０を備えた液晶表示装置によれば、本発明回路１０の演算増幅回路のオフセットばらつきが抑制され、本発明回路１０の出力電圧Ｖｏｕｔのばらつきが小さいため、液晶パネルを駆動するソース駆動回路やゲート駆動回路に必要な各電源電圧を高精度に生成することができ、液晶表示装置の高性能化が図られる。

本発明に係るレギュレータ回路の一実施形態における回路構成を示す回路ブロック図本発明に係るレギュレータ回路における２段型演算増幅回路の回路構成例を示す回路図従来のレギュレータ回路の回路構成例を示す回路ブロック図従来のレギュレータ回路の差動増幅回路部及び出力回路部の回路構成例を示す回路図本発明に係るレギュレータ回路の技術的背景を説明するための回路図差動増幅回路のオフセット電圧値を説明するための回路図差動増幅回路のＭＯＳＦＥＴ対のレイアウト手法を示すレイアウト図と等価回路図

符号の説明

１０：本発明に係るレギュレータ回路
１：昇圧回路
２：基準電圧発生回路
３：差動増幅回路部
４：出力回路部
５：従来のレギュレータ回路
６：従来の演算増幅器
Ｒ１、Ｒ２：帰還抵抗
Ｖｒｅｆ：基準電圧
Ｖｏｕｔ：出力電圧
ＶＤＣ：中耐圧系電源電圧
ＶＤＤ：ロジック系電源電圧

Claims

同一半導体基板上にＭＯＳＦＥＴ回路で構成される差動増幅回路部と出力回路部からなる２段型演算増幅回路、及び、基準電圧発生回路を備えてなるレギュレータ回路であって、
前記基準電圧発生回路の出力する基準電圧を前記差動増幅回路部の一方入力に接続し、前記出力回路部の出力電圧を帰還抵抗により分圧して前記差動増幅回路部の他方入力に接続し、前記差動増幅回路部の出力を前記出力回路部の入力に接続して構成するとともに、
前記差動増幅回路部の電源電圧として、前記出力回路部の電源電圧より低い電圧を供給することを特徴とするレギュレータ回路。
前記出力回路部の電源電圧として、前記差動増幅回路部に供給される電源電圧と同電圧レベルの電圧を昇圧回路で昇圧して供給することを特徴とする請求項１に記載のレギュレータ回路。
前記差動増幅回路部を構成するＭＯＳＦＥＴは、前記出力回路部を構成するＭＯＳＦＥＴより低耐圧のＭＯＳＦＥＴ製造プロセスにて形成されていることを特徴とする請求項１または２に記載のレギュレータ回路。
請求項１〜３の何れか１項に記載のレギュレータ回路を備えていることを特徴とする液晶表示装置。