JPH10133754A - レギュレータ回路及び半導体集積回路装置 - Google Patents
レギュレータ回路及び半導体集積回路装置Info
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- JPH10133754A JPH10133754A JP8285647A JP28564796A JPH10133754A JP H10133754 A JPH10133754 A JP H10133754A JP 8285647 A JP8285647 A JP 8285647A JP 28564796 A JP28564796 A JP 28564796A JP H10133754 A JPH10133754 A JP H10133754A
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- H02M3/1563—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators without using an external clock
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
Abstract
(57)【要約】
【課題】 レギュレータ回路の回路面積を削減すること
を目的とする。 【解決手段】 出力回路（６）と、出力回路の出力電圧
（Vcc2）を制御する出力電圧制御回路（５）と、出力電
圧制御回路へ基準電圧（Vref）を供給する基準電圧発生
回路（４）とを有するレギュレータ回路（２）におい
て、基準電圧発生回路（４）及び出力電圧制御回路
（５）に電源を供給する電源回路（７）が、前記出力回
路（６）に電源を供給する回路とは別に設けられている
ことを特徴とする。
を目的とする。 【解決手段】 出力回路（６）と、出力回路の出力電圧
（Vcc2）を制御する出力電圧制御回路（５）と、出力電
圧制御回路へ基準電圧（Vref）を供給する基準電圧発生
回路（４）とを有するレギュレータ回路（２）におい
て、基準電圧発生回路（４）及び出力電圧制御回路
（５）に電源を供給する電源回路（７）が、前記出力回
路（６）に電源を供給する回路とは別に設けられている
ことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、与えられた電源電
圧を降圧して被供給回路へ出力するレギュレータ回路に
関する。特に、一つのチップ内にレギュレータ回路と被
供給回路とが集積化された半導体集積回路におけるレギ
ュレータ回路に関する。
圧を降圧して被供給回路へ出力するレギュレータ回路に
関する。特に、一つのチップ内にレギュレータ回路と被
供給回路とが集積化された半導体集積回路におけるレギ
ュレータ回路に関する。
【０００２】
【従来の技術】図８に、一つのチップ（１）内にレギュ
レータ回路（２）と被供給回路である内部回路（３）と
が集積化された半導体集積回路の一例を示す。チップ
（１）に供給された外部電源電圧（Vcc1）は、レギュレ
ータ回路（２）で降圧されて所定の内部電源電圧（Vcc
2）に変換され、内部回路（３）へ供給される。このよ
うなレギュレータ回路（２）は、内部回路（３）におい
てはＭＯＳトランジスタ等の素子が微細化されていてそ
の耐圧が小さい一方で、チップ（１）の外のシステムは
微細化が遅れていて比較的高い電源電圧（Vcc1）で駆動
されている場合などに必要となるものである。例えば、
外部システムの電源電圧がVcc1＝５Ｖ、内部回路（３）
の電源電圧がVcc2＝ 3.3Ｖという例がよく見られる。
レータ回路（２）と被供給回路である内部回路（３）と
が集積化された半導体集積回路の一例を示す。チップ
（１）に供給された外部電源電圧（Vcc1）は、レギュレ
ータ回路（２）で降圧されて所定の内部電源電圧（Vcc
2）に変換され、内部回路（３）へ供給される。このよ
うなレギュレータ回路（２）は、内部回路（３）におい
てはＭＯＳトランジスタ等の素子が微細化されていてそ
の耐圧が小さい一方で、チップ（１）の外のシステムは
微細化が遅れていて比較的高い電源電圧（Vcc1）で駆動
されている場合などに必要となるものである。例えば、
外部システムの電源電圧がVcc1＝５Ｖ、内部回路（３）
の電源電圧がVcc2＝ 3.3Ｖという例がよく見られる。
【０００３】図９に、従来のレギュレータ回路（２）の
ブロック構成図を示す。レギュレータ回路（２）は、基
準電圧発生回路（４）、出力電圧制御回路（５）、及び
出力回路（６）の各回路ブロックよりなり、基準電圧発
生回路（４）が発生した基準電圧（Vref）と出力回路
（６）からのフィードバック電圧（Vf）とを出力電圧制
御回路（５）で比較し、比較結果に基づくコントロール
信号（Vc）が出力回路（６）をコントロールして、出力
回路（６）が出力する内部電源電圧（Vcc2）を所定の一
定値に保つ。そして、従来技術では、これらすべての回
路ブロック（４〜６）が、外部電源電圧（Vcc1）によっ
て駆動されている。
ブロック構成図を示す。レギュレータ回路（２）は、基
準電圧発生回路（４）、出力電圧制御回路（５）、及び
出力回路（６）の各回路ブロックよりなり、基準電圧発
生回路（４）が発生した基準電圧（Vref）と出力回路
（６）からのフィードバック電圧（Vf）とを出力電圧制
御回路（５）で比較し、比較結果に基づくコントロール
信号（Vc）が出力回路（６）をコントロールして、出力
回路（６）が出力する内部電源電圧（Vcc2）を所定の一
定値に保つ。そして、従来技術では、これらすべての回
路ブロック（４〜６）が、外部電源電圧（Vcc1）によっ
て駆動されている。
【０００４】
【発明が解決しようとする課題】ところで、外部電源電
圧（Vcc1）は内部回路（３）の電源電圧（Vcc2）より高
いから、外部電源電圧（Vcc1）によって駆動されるレギ
ュレータ回路（２）の各回路ブロック（４〜６）を構成
するＭＯＳトランジスタ等の素子は、内部回路（３）を
構成する素子よりもサイズが大きいものを使用しなけれ
ばならない。つまり、ＭＯＳトランジスタの耐圧を高め
るため、そのゲート長を長くし、更にソース及びドレイ
ンの面積を大きくしなければならない。従って、レギュ
レータ回路（２）の各回路ブロック（４〜６）が占有す
る素子面積が大きくなり、チップ（１）の面積が大きく
なってしまうという問題がある。
圧（Vcc1）は内部回路（３）の電源電圧（Vcc2）より高
いから、外部電源電圧（Vcc1）によって駆動されるレギ
ュレータ回路（２）の各回路ブロック（４〜６）を構成
するＭＯＳトランジスタ等の素子は、内部回路（３）を
構成する素子よりもサイズが大きいものを使用しなけれ
ばならない。つまり、ＭＯＳトランジスタの耐圧を高め
るため、そのゲート長を長くし、更にソース及びドレイ
ンの面積を大きくしなければならない。従って、レギュ
レータ回路（２）の各回路ブロック（４〜６）が占有す
る素子面積が大きくなり、チップ（１）の面積が大きく
なってしまうという問題がある。
【０００５】また、チップ（１）内の内部回路（３）の
機能によっては、内部回路（３）が何らかの基準電圧を
必要とする場合がある。このような場合に、内部回路
（３）の中に新たに基準電圧発生回路を設けるのではな
く、内部回路（３）の基準電圧としてレギュレータ回路
（２）の基準電圧発生回路（４）より出力される基準電
圧（Vref）を使用することにして、基準電圧発生回路
（４）をレギュレータ回路（２）と内部回路（３）とで
共用するようにすれば、チップ（１）の面積を著しく削
減することができる。
機能によっては、内部回路（３）が何らかの基準電圧を
必要とする場合がある。このような場合に、内部回路
（３）の中に新たに基準電圧発生回路を設けるのではな
く、内部回路（３）の基準電圧としてレギュレータ回路
（２）の基準電圧発生回路（４）より出力される基準電
圧（Vref）を使用することにして、基準電圧発生回路
（４）をレギュレータ回路（２）と内部回路（３）とで
共用するようにすれば、チップ（１）の面積を著しく削
減することができる。
【０００６】しかし、レギュレータ回路（２）の基準電
圧発生回路（４）は外部電源電圧（Vcc1）によって駆動
されているから、基準電圧発生回路（４）より出力され
る基準電圧（Vref）は、過渡的に外部電源電圧（Vcc1）
にまで達する可能性がある。従って、この基準電圧を素
子耐圧が低い内部回路（３）へ入力すると、内部回路
（３）が破壊してしまう恐れがある。よって、レギュレ
ータ回路（２）の基準電圧発生回路（４）とは別に、内
部回路（３）の中に新たに基準電圧発生回路を設けなけ
ればならず、チップ（１）の面積を削減できないという
問題がある。
圧発生回路（４）は外部電源電圧（Vcc1）によって駆動
されているから、基準電圧発生回路（４）より出力され
る基準電圧（Vref）は、過渡的に外部電源電圧（Vcc1）
にまで達する可能性がある。従って、この基準電圧を素
子耐圧が低い内部回路（３）へ入力すると、内部回路
（３）が破壊してしまう恐れがある。よって、レギュレ
ータ回路（２）の基準電圧発生回路（４）とは別に、内
部回路（３）の中に新たに基準電圧発生回路を設けなけ
ればならず、チップ（１）の面積を削減できないという
問題がある。
【０００７】
【課題を解決するための手段】請求項１に記載のレギュ
レータ回路は、基準電圧発生回路（４）及び出力電圧制
御回路（５）に電源を供給する電源回路（７）が、出力
回路（６）に電源を供給する回路とは別に設けられてい
ることを特徴とする。この構成によれば、基準電圧発生
回路（４）と出力電圧制御回路（５）のみを、低電圧の
電源で駆動することができるから、これらの回路をサイ
ズが小さい低耐圧素子で形成することができ、占有する
素子面積を小さくすることがでる。更に、基準電圧発生
回路（４）より出力される基準電圧（Vref）を、内部回
路（３）の基準電圧としても使用することができる。
レータ回路は、基準電圧発生回路（４）及び出力電圧制
御回路（５）に電源を供給する電源回路（７）が、出力
回路（６）に電源を供給する回路とは別に設けられてい
ることを特徴とする。この構成によれば、基準電圧発生
回路（４）と出力電圧制御回路（５）のみを、低電圧の
電源で駆動することができるから、これらの回路をサイ
ズが小さい低耐圧素子で形成することができ、占有する
素子面積を小さくすることがでる。更に、基準電圧発生
回路（４）より出力される基準電圧（Vref）を、内部回
路（３）の基準電圧としても使用することができる。
【０００８】請求項２に記載のレギュレータ回路は、基
準電圧発生回路（４）及び出力電圧制御回路（５）に電
源を供給する電源回路が、出力回路（６）に供給される
電源電圧（Vcc1）を降圧する簡易降圧回路（７）である
ことを特徴とする。この構成によれば、基準電圧発生回
路（４）及び出力電圧制御回路（５）に供給する低電圧
の電源電圧（ＶR ）が、レギュレータの内部で生成され
るから、この低電圧の電源電圧（ＶR ）を外部からレギ
ュレータに与える必要がなくなる。
準電圧発生回路（４）及び出力電圧制御回路（５）に電
源を供給する電源回路が、出力回路（６）に供給される
電源電圧（Vcc1）を降圧する簡易降圧回路（７）である
ことを特徴とする。この構成によれば、基準電圧発生回
路（４）及び出力電圧制御回路（５）に供給する低電圧
の電源電圧（ＶR ）が、レギュレータの内部で生成され
るから、この低電圧の電源電圧（ＶR ）を外部からレギ
ュレータに与える必要がなくなる。
【０００９】請求項３に記載のレギュレータ回路は、簡
易降圧回路（７）が、出力回路（６）に供給される電源
電圧（Vcc1）を分圧して降圧電圧（ＶR ）を発生する抵
抗分圧回路（Ｒ1 ，Ｒ2 ）よりなることを特徴とする。
この構成によれば、簡易な回路構成で簡易降圧回路
（７）を形成することができる。請求項４に記載のレギ
ュレータ回路は、簡易降圧回路（７）が、出力回路
（６）に供給される電源電圧（Vcc1）を分圧した電圧
（ＶN ）を入力とするボルテージフォロア回路よりなる
ことを特徴とする。具体的には、簡易降圧回路（７）
が、ドレインが出力回路（６）に供給される電源電圧
（Vcc1）を受け、ゲートが出力回路（６）に供給される
電源電圧（Vcc1）を分圧した電圧（ＶN ）を受け、ソー
スから降圧電圧（ＶR ）を出力する、ソースフォロア接
続されたトランジスタ（71）よりなることを特徴とす
る。この構成によれば、降圧電圧（ＶR ）が負荷に依存
しないから、基準電圧発生回路（４）及び出力電圧制御
回路（５）の負荷量の変動が無視できない場合や、基準
電圧発生回路（４）が発生する基準電圧（Vref）を内部
回路（３）の基準電圧としても使用する場合に有効であ
る。
易降圧回路（７）が、出力回路（６）に供給される電源
電圧（Vcc1）を分圧して降圧電圧（ＶR ）を発生する抵
抗分圧回路（Ｒ1 ，Ｒ2 ）よりなることを特徴とする。
この構成によれば、簡易な回路構成で簡易降圧回路
（７）を形成することができる。請求項４に記載のレギ
ュレータ回路は、簡易降圧回路（７）が、出力回路
（６）に供給される電源電圧（Vcc1）を分圧した電圧
（ＶN ）を入力とするボルテージフォロア回路よりなる
ことを特徴とする。具体的には、簡易降圧回路（７）
が、ドレインが出力回路（６）に供給される電源電圧
（Vcc1）を受け、ゲートが出力回路（６）に供給される
電源電圧（Vcc1）を分圧した電圧（ＶN ）を受け、ソー
スから降圧電圧（ＶR ）を出力する、ソースフォロア接
続されたトランジスタ（71）よりなることを特徴とす
る。この構成によれば、降圧電圧（ＶR ）が負荷に依存
しないから、基準電圧発生回路（４）及び出力電圧制御
回路（５）の負荷量の変動が無視できない場合や、基準
電圧発生回路（４）が発生する基準電圧（Vref）を内部
回路（３）の基準電圧としても使用する場合に有効であ
る。
【００１０】請求項５に記載のレギュレータ回路は、簡
易降圧回路（７）が、出力回路（６）に供給される電源
電圧（Vcc1）を、１個又は直列接続された複数のダイオ
ードで降圧した降圧電圧（ＶR ）を出力することを特徴
とする。この構成によっても、降圧電圧（ＶR ）が負荷
に依存しないから、基準電圧発生回路（４）及び出力電
圧制御回路（５）の負荷量の変動が無視できない場合
や、基準電圧発生回路（４）が発生する基準電圧（Vre
f）を内部回路（３）の基準電圧としても使用する場合
に有効である。
易降圧回路（７）が、出力回路（６）に供給される電源
電圧（Vcc1）を、１個又は直列接続された複数のダイオ
ードで降圧した降圧電圧（ＶR ）を出力することを特徴
とする。この構成によっても、降圧電圧（ＶR ）が負荷
に依存しないから、基準電圧発生回路（４）及び出力電
圧制御回路（５）の負荷量の変動が無視できない場合
や、基準電圧発生回路（４）が発生する基準電圧（Vre
f）を内部回路（３）の基準電圧としても使用する場合
に有効である。
【００１１】請求項６に記載のレギュレータ回路は、基
準電圧発生回路（４）及び出力電圧制御回路（５）に電
源を供給する電源回路が、出力回路（６）に供給される
電源電圧（Vcc1）を降圧する降圧回路（84）の出力電圧
（ＶR ）、又は前記出力回路（６）の出力電圧（Vcc2）
のうちいずれか一方を選択して出力するスタートアップ
回路（８）であることを特徴とする。この構成によれ
ば、レギュレータ回路（２）自身の出力電圧（Vcc2）
が、基準電圧発生回路（４）及び出力電圧制御回路
（５）に電源として供給される。従って、外部電源電圧
（Vcc1）が変動したとしても、基準電圧発生回路（４）
及び出力電圧制御回路（５）の電源電圧が変動すること
はなく、出力回路（６）に対して常に安定したコントロ
ール信号（Vc）を出力することができ、よって、安定し
た内部電源電圧（Vcc2）を出力し続けることができる。
準電圧発生回路（４）及び出力電圧制御回路（５）に電
源を供給する電源回路が、出力回路（６）に供給される
電源電圧（Vcc1）を降圧する降圧回路（84）の出力電圧
（ＶR ）、又は前記出力回路（６）の出力電圧（Vcc2）
のうちいずれか一方を選択して出力するスタートアップ
回路（８）であることを特徴とする。この構成によれ
ば、レギュレータ回路（２）自身の出力電圧（Vcc2）
が、基準電圧発生回路（４）及び出力電圧制御回路
（５）に電源として供給される。従って、外部電源電圧
（Vcc1）が変動したとしても、基準電圧発生回路（４）
及び出力電圧制御回路（５）の電源電圧が変動すること
はなく、出力回路（６）に対して常に安定したコントロ
ール信号（Vc）を出力することができ、よって、安定し
た内部電源電圧（Vcc2）を出力し続けることができる。
【００１２】請求項７に記載のレギュレータ回路は、ス
タートアップ回路（８）が、出力回路（６）の出力電圧
（Vcc2）を監視する制御部（82）と、制御部の指示によ
って、降圧回路（84）の出力電圧（ＶR ）、又は出力回
路（６）の出力電圧（Vcc2）のうちいずれか一方を選択
するスイッチ（81）とを有することを特徴とする。この
構成によって、電源投入後出力電圧（Vcc2）が立ち上が
るまでは降圧回路（84）の出力電圧（ＶR ）を、出力電
圧（Vcc2）が安定した後は出力回路（６）の出力電圧
（Vcc2）を、基準電圧発生回路（４）及び出力電圧制御
回路（５）に供給することができる。従って、電源投入
から安定状態に至る移行を、自動的に行うことができ
る。
タートアップ回路（８）が、出力回路（６）の出力電圧
（Vcc2）を監視する制御部（82）と、制御部の指示によ
って、降圧回路（84）の出力電圧（ＶR ）、又は出力回
路（６）の出力電圧（Vcc2）のうちいずれか一方を選択
するスイッチ（81）とを有することを特徴とする。この
構成によって、電源投入後出力電圧（Vcc2）が立ち上が
るまでは降圧回路（84）の出力電圧（ＶR ）を、出力電
圧（Vcc2）が安定した後は出力回路（６）の出力電圧
（Vcc2）を、基準電圧発生回路（４）及び出力電圧制御
回路（５）に供給することができる。従って、電源投入
から安定状態に至る移行を、自動的に行うことができ
る。
【００１３】請求項８に記載のレギュレータ回路は、ス
タートアップ回路（８）の降圧回路（84）が、出力回路
（６）に供給される電源電圧（Vcc1）を分圧して降圧電
圧（ＶR ）を発生する抵抗分圧回路（Ｒ8 ，Ｒ9 ）であ
ることを特徴とする。この構成によれば、簡易な回路構
成で簡易降圧回路（７）を形成することができる。請求
項９に記載のレギュレータ回路は、スタートアップ回路
（８）の降圧回路（84）が、出力回路（６）に供給され
る電源電圧（Vcc1）を分圧した電圧（ＶN）を入力とす
るボルテージフォロア回路よりなることを特徴とする。
具体的には、降圧回路（84）が、ドレインが出力回路
（６）に供給される電源電圧（Vcc1）を受け、ゲートが
出力回路（６）に供給される電源電圧（Vcc1）を分圧し
た電圧（ＶN ）を受け、ソースから降圧電圧（ＶR ）を
出力する、ソースフォロア接続されたトランジスタ（7
1）よりなることを特徴とする。この構成によれば、外
部電源電圧（Vcc1）の投入時においても、負荷電流の変
動の影響を受けることなく、安定した降圧電圧（ＶR ）
を基準電圧発生回路（４）及び出力電圧制御回路（５）
へ供給することができる。
タートアップ回路（８）の降圧回路（84）が、出力回路
（６）に供給される電源電圧（Vcc1）を分圧して降圧電
圧（ＶR ）を発生する抵抗分圧回路（Ｒ8 ，Ｒ9 ）であ
ることを特徴とする。この構成によれば、簡易な回路構
成で簡易降圧回路（７）を形成することができる。請求
項９に記載のレギュレータ回路は、スタートアップ回路
（８）の降圧回路（84）が、出力回路（６）に供給され
る電源電圧（Vcc1）を分圧した電圧（ＶN）を入力とす
るボルテージフォロア回路よりなることを特徴とする。
具体的には、降圧回路（84）が、ドレインが出力回路
（６）に供給される電源電圧（Vcc1）を受け、ゲートが
出力回路（６）に供給される電源電圧（Vcc1）を分圧し
た電圧（ＶN ）を受け、ソースから降圧電圧（ＶR ）を
出力する、ソースフォロア接続されたトランジスタ（7
1）よりなることを特徴とする。この構成によれば、外
部電源電圧（Vcc1）の投入時においても、負荷電流の変
動の影響を受けることなく、安定した降圧電圧（ＶR ）
を基準電圧発生回路（４）及び出力電圧制御回路（５）
へ供給することができる。
【００１４】請求項１０に記載のレギュレータ回路は、
スタートアップ回路（８）の降圧回路（84）が、出力回
路（６）に供給される電源電圧（Vcc1）を、１個又は直
列接続された複数のダイオードで降圧した降圧電圧（Ｖ
R ）を出力することを特徴とする。この構成によって
も、外部電源電圧（Vcc1）の投入時においても、負荷電
流の変動の影響を受けることなく、安定した降圧電圧
（ＶR ）を基準電圧発生回路（４）及び出力電圧制御回
路（５）へ供給することができる。
スタートアップ回路（８）の降圧回路（84）が、出力回
路（６）に供給される電源電圧（Vcc1）を、１個又は直
列接続された複数のダイオードで降圧した降圧電圧（Ｖ
R ）を出力することを特徴とする。この構成によって
も、外部電源電圧（Vcc1）の投入時においても、負荷電
流の変動の影響を受けることなく、安定した降圧電圧
（ＶR ）を基準電圧発生回路（４）及び出力電圧制御回
路（５）へ供給することができる。
【００１５】請求項１１に記載の半導体集積回路装置
は、請求項１乃至請求項１０に記載したレギュレータ回
路（２）と、レギュレータ回路の出力電圧（Vcc2）を供
給される内部回路（３）とを、１チップ（１）内に集積
したことを特徴とする。この構成によって、占有面積の
小さいレギュレータ回路（２）をチップ内に形成するこ
とができるとともに、レギュレータ回路（２）の基準電
圧発生回路（４）より出力される基準電圧（Vref）を、
内部回路（３）の基準電圧としても使用することができ
る。
は、請求項１乃至請求項１０に記載したレギュレータ回
路（２）と、レギュレータ回路の出力電圧（Vcc2）を供
給される内部回路（３）とを、１チップ（１）内に集積
したことを特徴とする。この構成によって、占有面積の
小さいレギュレータ回路（２）をチップ内に形成するこ
とができるとともに、レギュレータ回路（２）の基準電
圧発生回路（４）より出力される基準電圧（Vref）を、
内部回路（３）の基準電圧としても使用することができ
る。
【００１６】請求項１１に記載の半導体集積回路装置
は、レギュレータ回路（２）の基準電圧発生回路（４）
及び出力電圧制御回路（５）に供給される降圧電圧（Ｖ
R ）と、レギュレータ回路の出力電圧（Vcc2）とが、略
同一であることを特徴とする。この構成によれば、レギ
ュレータ回路（２）の基準電圧発生回路（４）及び出力
電圧制御回路（５）を構成するＭＯＳトランジスタ等の
素子のサイズを、内部回路（３）を構成する素子のサイ
ズに合わせることができ、チップの設計が簡易となる。
は、レギュレータ回路（２）の基準電圧発生回路（４）
及び出力電圧制御回路（５）に供給される降圧電圧（Ｖ
R ）と、レギュレータ回路の出力電圧（Vcc2）とが、略
同一であることを特徴とする。この構成によれば、レギ
ュレータ回路（２）の基準電圧発生回路（４）及び出力
電圧制御回路（５）を構成するＭＯＳトランジスタ等の
素子のサイズを、内部回路（３）を構成する素子のサイ
ズに合わせることができ、チップの設計が簡易となる。
【００１７】
【発明の実施の形態】図１に、本発明のレギュレータ回
路のブロック構成図を示す。本発明のレギュレータ回路
は、外部電源電圧（Vcc1）を供給されて降圧電圧
（ＶR ）を出力する簡易降圧回路（７）を有し、基準電
圧発生回路（４）と出力電圧制御回路（５）とがその降
圧電圧（ＶR ）によって駆動される。そして、最終段の
出力回路（６）のみが外部電源電圧（Vcc1）によって駆
動される。
路のブロック構成図を示す。本発明のレギュレータ回路
は、外部電源電圧（Vcc1）を供給されて降圧電圧
（ＶR ）を出力する簡易降圧回路（７）を有し、基準電
圧発生回路（４）と出力電圧制御回路（５）とがその降
圧電圧（ＶR ）によって駆動される。そして、最終段の
出力回路（６）のみが外部電源電圧（Vcc1）によって駆
動される。
【００１８】即ち、基準電圧発生回路（４）と出力電圧
制御回路（５）については、基準電圧発生回路（４）が
所定の基準電圧（Vref）を発生し、且つ出力電圧制御回
路（５）が出力回路（６）に対するコントロール信号
（Vc）を出力しさえすればよいのであるから、外部電源
電圧（Vcc1）で駆動する必要はなく、これより低い電圧
で駆動すれば十分である。更に、基準電圧発生回路
（４）と出力電圧制御回路（５）とはともに演算増幅器
により構成されているから、電源電圧の変動についてそ
れほど神経質になる必要はない。そこで、本発明のレギ
ュレータ回路では、簡易な構成よりなる簡易降圧回路
（７）を設け、これが出力する降圧電圧（ＶR ）によっ
て基準電圧発生回路（４）及び出力電圧制御回路（５）
を駆動している。
制御回路（５）については、基準電圧発生回路（４）が
所定の基準電圧（Vref）を発生し、且つ出力電圧制御回
路（５）が出力回路（６）に対するコントロール信号
（Vc）を出力しさえすればよいのであるから、外部電源
電圧（Vcc1）で駆動する必要はなく、これより低い電圧
で駆動すれば十分である。更に、基準電圧発生回路
（４）と出力電圧制御回路（５）とはともに演算増幅器
により構成されているから、電源電圧の変動についてそ
れほど神経質になる必要はない。そこで、本発明のレギ
ュレータ回路では、簡易な構成よりなる簡易降圧回路
（７）を設け、これが出力する降圧電圧（ＶR ）によっ
て基準電圧発生回路（４）及び出力電圧制御回路（５）
を駆動している。
【００１９】この構成により、基準電圧発生回路（４）
と出力電圧制御回路（５）とを、サイズが小さい低耐圧
素子で形成することができるため、レギュレータ回路
（２）が占有する素子面積を小さくすることができ、よ
って、チップ（１）の面積を削減することができる。更
に、この構成により、基準電圧発生回路（４）より出力
される基準電圧（Vref）が、過渡期においても外部電源
電圧（Vcc1）にまで達することはないから、基準電圧発
生回路（４）が発生する基準電圧（Vref）を内部回路
（３）へ入力して、内部回路（３）における基準電圧と
しても使用することができる。従って、内部回路（３）
の中に新たに基準電圧発生回路を設ける必要がなく、チ
ップ（１）の面積を著しく削減することができる。
と出力電圧制御回路（５）とを、サイズが小さい低耐圧
素子で形成することができるため、レギュレータ回路
（２）が占有する素子面積を小さくすることができ、よ
って、チップ（１）の面積を削減することができる。更
に、この構成により、基準電圧発生回路（４）より出力
される基準電圧（Vref）が、過渡期においても外部電源
電圧（Vcc1）にまで達することはないから、基準電圧発
生回路（４）が発生する基準電圧（Vref）を内部回路
（３）へ入力して、内部回路（３）における基準電圧と
しても使用することができる。従って、内部回路（３）
の中に新たに基準電圧発生回路を設ける必要がなく、チ
ップ（１）の面積を著しく削減することができる。
【００２０】そして、降圧電圧（ＶR ）の電圧値は、基
準電圧発生回路（４）及び出力電圧制御回路（５）の演
算増幅器を正常に駆動できる範囲であればよく、特定の
値に制限されるものではない。しかし、降圧電圧
（ＶR ）の電圧値を内部回路（３）へ供給される内部電
源電圧（Vcc2）の電圧値に合わせれば、基準電圧発生回
路（４）及び出力電圧制御回路（５）を構成するＭＯＳ
トランジスタ等の素子のサイズを、内部回路（３）を構
成する素子のサイズに合わせることができ、チップの設
計が簡易となる。
準電圧発生回路（４）及び出力電圧制御回路（５）の演
算増幅器を正常に駆動できる範囲であればよく、特定の
値に制限されるものではない。しかし、降圧電圧
（ＶR ）の電圧値を内部回路（３）へ供給される内部電
源電圧（Vcc2）の電圧値に合わせれば、基準電圧発生回
路（４）及び出力電圧制御回路（５）を構成するＭＯＳ
トランジスタ等の素子のサイズを、内部回路（３）を構
成する素子のサイズに合わせることができ、チップの設
計が簡易となる。
【００２１】なお、このような構成によっても、レギュ
レータ回路としての機能、即ち、基準電圧発生回路
（４）が発生した基準電圧（Vref）と出力回路（６）か
らのフィードバック電圧（Vf）とを出力電圧制御部
（５）で比較し、比較結果に基づくコントロール信号
（Vc）が出力回路（６）をコントロールして、出力回路
（６）が出力する内部電源電圧（Vcc2）を所定の一定値
に保つ、という機能は、従来技術と何ら変わることはな
い。
レータ回路としての機能、即ち、基準電圧発生回路
（４）が発生した基準電圧（Vref）と出力回路（６）か
らのフィードバック電圧（Vf）とを出力電圧制御部
（５）で比較し、比較結果に基づくコントロール信号
（Vc）が出力回路（６）をコントロールして、出力回路
（６）が出力する内部電源電圧（Vcc2）を所定の一定値
に保つ、という機能は、従来技術と何ら変わることはな
い。
【００２２】図２に、本発明の第１の実施の形態を示
す。本実施の形態においては、簡易降圧回路（７）が、
直列接続された抵抗Ｒ1 と抵抗Ｒ2 とで外部電源電圧
（Vcc1）を分圧する抵抗分圧回路で構成されている。抵
抗Ｒ1 と抵抗Ｒ2 との接続点から、降圧電圧（ＶR ）が
出力される。抵抗Ｒ1 と抵抗Ｒ2 との抵抗値の比を調節
することによって、５Ｖ未満の任意の降圧電圧（ＶR ）
を発生させることができる。この降圧電圧（ＶR ）が、
基準電圧発生回路（４）及び出力電圧制御回路（５）へ
供給され、これらの回路を駆動する。
す。本実施の形態においては、簡易降圧回路（７）が、
直列接続された抵抗Ｒ1 と抵抗Ｒ2 とで外部電源電圧
（Vcc1）を分圧する抵抗分圧回路で構成されている。抵
抗Ｒ1 と抵抗Ｒ2 との接続点から、降圧電圧（ＶR ）が
出力される。抵抗Ｒ1 と抵抗Ｒ2 との抵抗値の比を調節
することによって、５Ｖ未満の任意の降圧電圧（ＶR ）
を発生させることができる。この降圧電圧（ＶR ）が、
基準電圧発生回路（４）及び出力電圧制御回路（５）へ
供給され、これらの回路を駆動する。
【００２３】ここで、簡易降圧回路（７）は単純な抵抗
分圧回路で構成されているから、外部電源電圧（Vcc1）
が変動した場合、及び降圧電圧（ＶR ）が供給されてい
る負荷の重さが変動した場合には、降圧電圧（ＶR ）が
変動する。しかし、降圧電圧（ＶR ）が供給される回路
は基準電圧発生回路（４）及び出力電圧制御回路（５）
のみであり、これらの回路は演算増幅器（41，51）より
なるから、負荷としての重さの変動は小さく、自ら降圧
電圧（ＶR ）を変動させることはほとんどない。更に、
これらの回路は演算増幅器（41，51）よりなるから、外
部要因によって降圧電圧（ＶR ）が変動しても、その影
響を受けにくい。従って、簡易降圧回路（７）として
は、図２に示したような単純な抵抗分圧回路（Ｒ1 ，Ｒ
2 ）で十分である。
分圧回路で構成されているから、外部電源電圧（Vcc1）
が変動した場合、及び降圧電圧（ＶR ）が供給されてい
る負荷の重さが変動した場合には、降圧電圧（ＶR ）が
変動する。しかし、降圧電圧（ＶR ）が供給される回路
は基準電圧発生回路（４）及び出力電圧制御回路（５）
のみであり、これらの回路は演算増幅器（41，51）より
なるから、負荷としての重さの変動は小さく、自ら降圧
電圧（ＶR ）を変動させることはほとんどない。更に、
これらの回路は演算増幅器（41，51）よりなるから、外
部要因によって降圧電圧（ＶR ）が変動しても、その影
響を受けにくい。従って、簡易降圧回路（７）として
は、図２に示したような単純な抵抗分圧回路（Ｒ1 ，Ｒ
2 ）で十分である。
【００２４】基準電圧発生回路（４）は、いわゆるバン
ドギャップリファレンス（ＢＧＲ）回路よりなる。この
バンドギャップリファレンス（ＢＧＲ）回路は、二つの
トランジスタ（42，43）のエミッタ・ベース間電圧（Ｖ
BE）の僅かな差を利用して、温度変化による基準電圧
（Vref）の変動を相殺するように機能する。この回路の
演算増幅器（41）は、外部電源電圧（Vcc1）より低い降
圧電圧（ＶR ）で駆動されるから、サイズが小さい低耐
圧素子で構成される。
ドギャップリファレンス（ＢＧＲ）回路よりなる。この
バンドギャップリファレンス（ＢＧＲ）回路は、二つの
トランジスタ（42，43）のエミッタ・ベース間電圧（Ｖ
BE）の僅かな差を利用して、温度変化による基準電圧
（Vref）の変動を相殺するように機能する。この回路の
演算増幅器（41）は、外部電源電圧（Vcc1）より低い降
圧電圧（ＶR ）で駆動されるから、サイズが小さい低耐
圧素子で構成される。
【００２５】出力電圧制御回路（５）は、演算増幅器
（51）よりなり、基準電圧発生回路（４）が発生する基
準電圧（Vref）と出力回路（６）からのフィードバック
電圧（Vf）とを入力して比較し、比較結果に応じたコン
トロール信号（Vc）を出力する。この回路の演算増幅器
（51）も、外部電源電圧（Vcc1）より低い降圧電圧（Ｖ
R ）で駆動されるから、サイズが小さい低耐圧素子で構
成される。
（51）よりなり、基準電圧発生回路（４）が発生する基
準電圧（Vref）と出力回路（６）からのフィードバック
電圧（Vf）とを入力して比較し、比較結果に応じたコン
トロール信号（Vc）を出力する。この回路の演算増幅器
（51）も、外部電源電圧（Vcc1）より低い降圧電圧（Ｖ
R ）で駆動されるから、サイズが小さい低耐圧素子で構
成される。
【００２６】出力回路（６）は、その入力トランジスタ
（61）が出力電圧制御回路（５）からのコントロール信
号（Vc）を受けて駆動され、そのコントロール信号（V
c）に応じたドレイン電流がカレントミラー回路（62）
により出力トランジスタ（63）へ写しとられ、写しとら
れた電流が出力抵抗（Ｒ3 ，Ｒ4 ）を流れることによっ
て内部電源電圧（Vcc2）が発生する。
（61）が出力電圧制御回路（５）からのコントロール信
号（Vc）を受けて駆動され、そのコントロール信号（V
c）に応じたドレイン電流がカレントミラー回路（62）
により出力トランジスタ（63）へ写しとられ、写しとら
れた電流が出力抵抗（Ｒ3 ，Ｒ4 ）を流れることによっ
て内部電源電圧（Vcc2）が発生する。
【００２７】そして、出力回路（６）から出力される内
部電源電圧（Vcc2）の電圧値は、つぎのような回路機能
によって、常に一定に保たれる。即ち、仮に内部電源電
圧（Vcc2）が何らかの原因によって上昇したとすると、
これに吊られてフィードバック電圧（Vf）も上昇し、こ
れが演算増幅器の反転入力（−）へ入力されて演算増幅
器から出力されるコントロール信号（Vc）の電圧が低下
し、出力回路（６）の入力トランジスタ（61）のドレイ
ン電流が減少し、よって出力トランジスタ（63）のドレ
イン電流が減少し、出力抵抗（Ｒ3 ，Ｒ4 ）を流れる電
流も減少して、内部電源電圧（Vcc2）の電圧値を低下さ
せるように機能する。
部電源電圧（Vcc2）の電圧値は、つぎのような回路機能
によって、常に一定に保たれる。即ち、仮に内部電源電
圧（Vcc2）が何らかの原因によって上昇したとすると、
これに吊られてフィードバック電圧（Vf）も上昇し、こ
れが演算増幅器の反転入力（−）へ入力されて演算増幅
器から出力されるコントロール信号（Vc）の電圧が低下
し、出力回路（６）の入力トランジスタ（61）のドレイ
ン電流が減少し、よって出力トランジスタ（63）のドレ
イン電流が減少し、出力抵抗（Ｒ3 ，Ｒ4 ）を流れる電
流も減少して、内部電源電圧（Vcc2）の電圧値を低下さ
せるように機能する。
【００２８】本実施の形態によれば、抵抗分圧回路（Ｒ
1 ，Ｒ2 ）よりなる簡易な構成の簡易降圧回路（７）を
設けるこによって、基準電圧発生回路（４）と出力電圧
制御回路（５）とをサイズが小さい低耐圧素子で形成す
ることができ、チップ（１）の面積を削減することがで
きる。図３に、本発明の第２の実施の形態を示す。本実
施の形態は、簡易降圧回路（７）の構成に関するもので
ある。上述の図２に示した簡易降圧回路（７）は単純な
抵抗分圧回路であるので、降圧電圧（ＶR ）が供給され
ている負荷の重さが変動した場合には、降圧電圧
（ＶR ）が変動する。従って、この変動に起因する降圧
電圧（ＶR ）の変動が無視できない場合や、基準電圧発
生回路（４）が発生する基準電圧（Vref）を内部回路
（３）の基準電圧としても使用する場合には、図３の本
実施の形態が有効になる。
1 ，Ｒ2 ）よりなる簡易な構成の簡易降圧回路（７）を
設けるこによって、基準電圧発生回路（４）と出力電圧
制御回路（５）とをサイズが小さい低耐圧素子で形成す
ることができ、チップ（１）の面積を削減することがで
きる。図３に、本発明の第２の実施の形態を示す。本実
施の形態は、簡易降圧回路（７）の構成に関するもので
ある。上述の図２に示した簡易降圧回路（７）は単純な
抵抗分圧回路であるので、降圧電圧（ＶR ）が供給され
ている負荷の重さが変動した場合には、降圧電圧
（ＶR ）が変動する。従って、この変動に起因する降圧
電圧（ＶR ）の変動が無視できない場合や、基準電圧発
生回路（４）が発生する基準電圧（Vref）を内部回路
（３）の基準電圧としても使用する場合には、図３の本
実施の形態が有効になる。
【００２９】図３の本実施の形態の簡易降圧回路（７）
は、外部電源電圧（Vcc1）端子と降圧電圧（ＶR ）出力
端子との間にソースフォロア接続されたＭＯＳトランジ
スタ（71）で構成されている。そして、ＭＯＳトランジ
スタ（71）のゲートには、抵抗分圧回路（Ｒ5 ，Ｒ6 ）
の両抵抗の接続点のノードの電圧（ＶN ）が入力されて
いる。このような構成によれば、ＭＯＳトランジスタ
（71）に流れるドレイン電流の値に関係なく、降圧電圧
（ＶR ）は、常に、ＶR ＝ＶN −ＶTH （ＶTHは、ＭＯ
Ｓトランジスタの閾値電圧）の一定値に保たれる。従っ
て、降圧電圧（Ｖ R ）を供給される負荷の重さが変動し
て負荷電流が増加しても、降圧電圧（ＶR）はほとんど
変化しない。
は、外部電源電圧（Vcc1）端子と降圧電圧（ＶR ）出力
端子との間にソースフォロア接続されたＭＯＳトランジ
スタ（71）で構成されている。そして、ＭＯＳトランジ
スタ（71）のゲートには、抵抗分圧回路（Ｒ5 ，Ｒ6 ）
の両抵抗の接続点のノードの電圧（ＶN ）が入力されて
いる。このような構成によれば、ＭＯＳトランジスタ
（71）に流れるドレイン電流の値に関係なく、降圧電圧
（ＶR ）は、常に、ＶR ＝ＶN −ＶTH （ＶTHは、ＭＯ
Ｓトランジスタの閾値電圧）の一定値に保たれる。従っ
て、降圧電圧（Ｖ R ）を供給される負荷の重さが変動し
て負荷電流が増加しても、降圧電圧（ＶR）はほとんど
変化しない。
【００３０】本実施の形態によれば、ソースフォロア接
続されたＭＯＳトランジスタ（71）と抵抗分圧回路（Ｒ
5 ，Ｒ6 ）よりなる簡易な構成の簡易降圧回路（７）を
設けるこによって、降圧電圧（ＶR ）が負荷に依存しな
くなるから、基準電圧発生回路（４）及び出力電圧制御
回路（５）の負荷量の変動が無視できない場合や、基準
電圧発生回路（４）が発生する基準電圧（Vref）を内部
回路（３）の基準電圧としても使用する場合に有効であ
る。
続されたＭＯＳトランジスタ（71）と抵抗分圧回路（Ｒ
5 ，Ｒ6 ）よりなる簡易な構成の簡易降圧回路（７）を
設けるこによって、降圧電圧（ＶR ）が負荷に依存しな
くなるから、基準電圧発生回路（４）及び出力電圧制御
回路（５）の負荷量の変動が無視できない場合や、基準
電圧発生回路（４）が発生する基準電圧（Vref）を内部
回路（３）の基準電圧としても使用する場合に有効であ
る。
【００３１】図４に、本発明の第３の実施の形態を示
す。本実施の形態も、簡易降圧回路（７）の構成に関す
るものであって、図３の実施の形態と同様に、負荷の重
さの変動に起因する降圧電圧（ＶR ）の変動が無視でき
ない場合に有効となる形態である。図４の本実施の形態
の簡易降圧回路（７）は、外部電源電圧（Vcc1）端子と
降圧電圧（ＶR ）出力端子との間に、複数のダイオード
（Di）を直列に順方向接続したものである。このような
構成によれば、降圧電圧（ＶR ）は、ダイオード（Di）
の個数をｎとして、ＶR ＝ Vcc1−ｎ・ＶF （ＶF は、
ダイオードの順方向電圧）となる。ここで、ダイオード
（Di）の順方向の電圧・電流特性は非線形であるから、
順方向電流が変動しても順方向電圧（ＶF ）はほとんど
変動しない。従って、降圧電圧（ＶR ）を供給される負
荷の重さが変動して負荷電流が増加しても、ダイオード
の順方向電圧（ＶF ）はほとんど変化せず、よって、降
圧電圧（ＶR ）もほとんど変化しない。
す。本実施の形態も、簡易降圧回路（７）の構成に関す
るものであって、図３の実施の形態と同様に、負荷の重
さの変動に起因する降圧電圧（ＶR ）の変動が無視でき
ない場合に有効となる形態である。図４の本実施の形態
の簡易降圧回路（７）は、外部電源電圧（Vcc1）端子と
降圧電圧（ＶR ）出力端子との間に、複数のダイオード
（Di）を直列に順方向接続したものである。このような
構成によれば、降圧電圧（ＶR ）は、ダイオード（Di）
の個数をｎとして、ＶR ＝ Vcc1−ｎ・ＶF （ＶF は、
ダイオードの順方向電圧）となる。ここで、ダイオード
（Di）の順方向の電圧・電流特性は非線形であるから、
順方向電流が変動しても順方向電圧（ＶF ）はほとんど
変動しない。従って、降圧電圧（ＶR ）を供給される負
荷の重さが変動して負荷電流が増加しても、ダイオード
の順方向電圧（ＶF ）はほとんど変化せず、よって、降
圧電圧（ＶR ）もほとんど変化しない。
【００３２】本実施の形態によれば、複数のダイオード
（Di）よりなる簡易な構成の簡易降圧回路（７）を設け
るこによって、降圧電圧（ＶR ）が負荷にほとんど依存
しなくなるから、基準電圧発生回路（４）及び出力電圧
制御回路（５）の負荷量の変動が無視できない場合や、
基準電圧発生回路（４）が発生する基準電圧（Vref）を
内部回路（ ）の基準電圧としても使用する場合に有効
である。
（Di）よりなる簡易な構成の簡易降圧回路（７）を設け
るこによって、降圧電圧（ＶR ）が負荷にほとんど依存
しなくなるから、基準電圧発生回路（４）及び出力電圧
制御回路（５）の負荷量の変動が無視できない場合や、
基準電圧発生回路（４）が発生する基準電圧（Vref）を
内部回路（ ）の基準電圧としても使用する場合に有効
である。
【００３３】図５に、本発明の第４の実施の形態を示
す。本実施の形態は、図２に示した実施の形態と比較し
て、出力電圧制御回路（５）及び出力回路（６）の構成
が異なっており、いわゆるスイッチングレギュレータを
構成している。そして、本実施の形態においても、図２
に示した実施の形態と同様に、抵抗分圧回路（Ｒ1 ，Ｒ
2 ）よりなる簡易降圧回路（７）で降圧電圧（ＶR ）を
発生させ、この降圧電圧（ＶR ）で基準電圧発生回路
（４）及び出力電圧制御回路（５）を駆動している。
す。本実施の形態は、図２に示した実施の形態と比較し
て、出力電圧制御回路（５）及び出力回路（６）の構成
が異なっており、いわゆるスイッチングレギュレータを
構成している。そして、本実施の形態においても、図２
に示した実施の形態と同様に、抵抗分圧回路（Ｒ1 ，Ｒ
2 ）よりなる簡易降圧回路（７）で降圧電圧（ＶR ）を
発生させ、この降圧電圧（ＶR ）で基準電圧発生回路
（４）及び出力電圧制御回路（５）を駆動している。
【００３４】従って、本実施の形態においても、簡易な
構成の簡易降圧回路（７）を設けるこによって、基準電
圧発生回路（４）と出力電圧制御回路（５）とをサイズ
が小さい低耐圧素子で形成することができ、チップ
（１）の面積を削減することができる。図６に、本発明
のレギュレータ回路の第２の原理的なブロック構成図を
示す。上述の図１〜図５に示した簡易降圧回路（７）で
は、外部電源電圧（Vcc1）が変動すると、これに吊られ
て降圧電圧（ＶR ）も変動するから、基準電圧発生回路
（４）及び出力電圧制御回路（５）の電源電圧が変動す
ることになり、出力回路（６）に対するコントロール精
度が低下する。図６のブロック構成は、このような外部
電源電圧（Vcc1）の変動を無視できない場合に有効にな
るものである。
構成の簡易降圧回路（７）を設けるこによって、基準電
圧発生回路（４）と出力電圧制御回路（５）とをサイズ
が小さい低耐圧素子で形成することができ、チップ
（１）の面積を削減することができる。図６に、本発明
のレギュレータ回路の第２の原理的なブロック構成図を
示す。上述の図１〜図５に示した簡易降圧回路（７）で
は、外部電源電圧（Vcc1）が変動すると、これに吊られ
て降圧電圧（ＶR ）も変動するから、基準電圧発生回路
（４）及び出力電圧制御回路（５）の電源電圧が変動す
ることになり、出力回路（６）に対するコントロール精
度が低下する。図６のブロック構成は、このような外部
電源電圧（Vcc1）の変動を無視できない場合に有効にな
るものである。
【００３５】図６のブロック構成では、図１〜図５にお
ける簡易降圧回路（７）に代えて、スタートアップ回路
（８）を使用する。スタートアップ回路（８）は、外部
電源電圧（Vcc1）を抵抗（Ｒ8 ，Ｒ9 ）によって分圧し
た降圧電圧（ＶR ）を入力するとともに、出力回路
（６）が出力する内部電源電圧（Vcc2）をも入力し、ス
イッチ（81）を切り換えることによって両者のうちのい
ずれかを選択して、基準電圧発生回路（４）及び出力電
圧制御回路（５）に供給するものである。
ける簡易降圧回路（７）に代えて、スタートアップ回路
（８）を使用する。スタートアップ回路（８）は、外部
電源電圧（Vcc1）を抵抗（Ｒ8 ，Ｒ9 ）によって分圧し
た降圧電圧（ＶR ）を入力するとともに、出力回路
（６）が出力する内部電源電圧（Vcc2）をも入力し、ス
イッチ（81）を切り換えることによって両者のうちのい
ずれかを選択して、基準電圧発生回路（４）及び出力電
圧制御回路（５）に供給するものである。
【００３６】ここで、スイッチ（81）は、外部電源電圧
（Vcc1）を投入した当初は側にあって、降圧電圧（Ｖ
R ）を基準電圧発生回路（４）及び出力電圧制御回路
（５）に供給する。これによって基準電圧発生回路
（４）及び出力電圧制御回路（５）が作動し、出力回路
（６）から内部電源電圧（Vcc2）が出力されるが、この
内部電源電圧（Vcc2）が安定した時点で、スイッチ（8
1）を側に切り換える。すると、内部電源電圧（Vcc
2）自体が基準電圧発生回路（４）及び出力電圧制御回
路（５）の電源電圧となって、以後も安定した内部電源
電圧（Vcc2）が出力回路（６）から出力され続ける。
（Vcc1）を投入した当初は側にあって、降圧電圧（Ｖ
R ）を基準電圧発生回路（４）及び出力電圧制御回路
（５）に供給する。これによって基準電圧発生回路
（４）及び出力電圧制御回路（５）が作動し、出力回路
（６）から内部電源電圧（Vcc2）が出力されるが、この
内部電源電圧（Vcc2）が安定した時点で、スイッチ（8
1）を側に切り換える。すると、内部電源電圧（Vcc
2）自体が基準電圧発生回路（４）及び出力電圧制御回
路（５）の電源電圧となって、以後も安定した内部電源
電圧（Vcc2）が出力回路（６）から出力され続ける。
【００３７】この構成によれば、スイッチ（81）が側
に切り換わった後は、出力回路（６）が出力する安定化
電圧である内部電源電圧（Vcc2）自体が、基準電圧発生
回路（４）及び出力電圧制御回路（５）に電源として供
給される。従って、外部電源電圧（Vcc1）が変動したと
しても、基準電圧発生回路（４）及び出力電圧制御回路
（５）の電源電圧が変動することはなく、出力回路
（６）に対して常に安定したコントロール信号（Vc）を
出力することができ、よって、安定した内部電源電圧
（Vcc2）が出力され続ける。
に切り換わった後は、出力回路（６）が出力する安定化
電圧である内部電源電圧（Vcc2）自体が、基準電圧発生
回路（４）及び出力電圧制御回路（５）に電源として供
給される。従って、外部電源電圧（Vcc1）が変動したと
しても、基準電圧発生回路（４）及び出力電圧制御回路
（５）の電源電圧が変動することはなく、出力回路
（６）に対して常に安定したコントロール信号（Vc）を
出力することができ、よって、安定した内部電源電圧
（Vcc2）が出力され続ける。
【００３８】図７に、本発明の第５の実施の形態を示
す。本実施の形態は、図６のブロック構成を具体化した
ものである。本実施の形態では、スタートアップ回路
（８）が制御部（82）、インバータ（83）、簡易降圧部
（84）、及びスイッチ（81）より構成されている。スイ
ッチ（81）は、外部電源電圧（Vcc1）を簡易降圧部（8
4）で降圧した降圧電圧（ＶR ）、又は出力回路（６）
が出力する内部電源電圧（Vcc2）のうちのいずれかを選
択して、基準電圧発生回路（４）及び出力電圧制御回路
（５）へ供給する機能を有する。
す。本実施の形態は、図６のブロック構成を具体化した
ものである。本実施の形態では、スタートアップ回路
（８）が制御部（82）、インバータ（83）、簡易降圧部
（84）、及びスイッチ（81）より構成されている。スイ
ッチ（81）は、外部電源電圧（Vcc1）を簡易降圧部（8
4）で降圧した降圧電圧（ＶR ）、又は出力回路（６）
が出力する内部電源電圧（Vcc2）のうちのいずれかを選
択して、基準電圧発生回路（４）及び出力電圧制御回路
（５）へ供給する機能を有する。
【００３９】本実施の形態の回路動作を説明する。先
ず、外部電源電圧（Vcc1）が投入された直後は、出力回
路（６）の出力である内部電源電圧（Vcc2）は未だ立ち
上がっていないから、スタートアップ回路（８）の制御
部（82）のトランジスタ（85）はオフ状態にある。従っ
て、インバータ（83）の入力はＨレベル、よってインバ
ータ（83）の出力はＬレベルにある。スイッチ（81）
は、インバータ（83）のＬレベル出力を受けて、側の
経路をオンし、側の経路をオフする。これにより、簡
易降圧部（84）で発生した降圧電圧（ＶR ）が、基準電
圧発生回路（４）及び出力電圧制御回路（５）へ供給さ
れ、これらの回路が動作を始める。
ず、外部電源電圧（Vcc1）が投入された直後は、出力回
路（６）の出力である内部電源電圧（Vcc2）は未だ立ち
上がっていないから、スタートアップ回路（８）の制御
部（82）のトランジスタ（85）はオフ状態にある。従っ
て、インバータ（83）の入力はＨレベル、よってインバ
ータ（83）の出力はＬレベルにある。スイッチ（81）
は、インバータ（83）のＬレベル出力を受けて、側の
経路をオンし、側の経路をオフする。これにより、簡
易降圧部（84）で発生した降圧電圧（ＶR ）が、基準電
圧発生回路（４）及び出力電圧制御回路（５）へ供給さ
れ、これらの回路が動作を始める。
【００４０】そして、出力電圧制御回路（５）が出力回
路（６）をコントロールすることにより、出力回路
（６）から出力される内部電源電圧（Vcc2）が立ち上が
る。すると、制御部（82）のトランジスタ（85）がオン
し、インバータ（83）の入力はＬレベル、よってインバ
ータ（83）の出力はＨレベルになる。スイッチ（81）
は、インバータ（83）のＨレベル出力を受けて、側の
経路をオンし、側の経路をオフする。これにより、出
力回路（６）が出力している内部電源電圧（Vcc2）が基
準電圧発生回路（４）及び出力電圧制御回路（５）へ供
給され、以後、これらの回路は、内部電源電圧（Vcc2）
により駆動されて、安定動作を続ける。
路（６）をコントロールすることにより、出力回路
（６）から出力される内部電源電圧（Vcc2）が立ち上が
る。すると、制御部（82）のトランジスタ（85）がオン
し、インバータ（83）の入力はＬレベル、よってインバ
ータ（83）の出力はＨレベルになる。スイッチ（81）
は、インバータ（83）のＨレベル出力を受けて、側の
経路をオンし、側の経路をオフする。これにより、出
力回路（６）が出力している内部電源電圧（Vcc2）が基
準電圧発生回路（４）及び出力電圧制御回路（５）へ供
給され、以後、これらの回路は、内部電源電圧（Vcc2）
により駆動されて、安定動作を続ける。
【００４１】なお、スタートアップ回路（８）の簡易降
圧部（84）は、図６及び図７に記載したような抵抗分圧
回路（Ｒ8 ，Ｒ9 ）で構成するのが簡易である。しか
し、簡易降圧部（84）として、図３に示したソースフォ
ロア接続されたＭＯＳトランジスタ（71）による構成、
又は図４に示したダイオード（Di）の順方向電圧降下を
利用する構成をとることもできる。これらの構成をとれ
ば、外部電源電圧（Vcc1）の投入時においても、負荷電
流の変動の影響を受けることなく、安定した降圧電圧
（ＶR ）を基準電圧発生回路（４）及び出力電圧制御回
路（５）へ供給することができる。
圧部（84）は、図６及び図７に記載したような抵抗分圧
回路（Ｒ8 ，Ｒ9 ）で構成するのが簡易である。しか
し、簡易降圧部（84）として、図３に示したソースフォ
ロア接続されたＭＯＳトランジスタ（71）による構成、
又は図４に示したダイオード（Di）の順方向電圧降下を
利用する構成をとることもできる。これらの構成をとれ
ば、外部電源電圧（Vcc1）の投入時においても、負荷電
流の変動の影響を受けることなく、安定した降圧電圧
（ＶR ）を基準電圧発生回路（４）及び出力電圧制御回
路（５）へ供給することができる。
【００４２】本実施の形態によれば、レギュレータ回路
の出力である内部電源電圧（Vcc2）自体を基準電圧発生
回路（４）及び出力電圧制御回路（５）の電源として使
用するので、外部電源電圧（Vcc1）が変動したとしても
これらの回路が影響を受けることはなく、よって安定し
た内部電源電圧（Vcc2）が出力され続ける。
の出力である内部電源電圧（Vcc2）自体を基準電圧発生
回路（４）及び出力電圧制御回路（５）の電源として使
用するので、外部電源電圧（Vcc1）が変動したとしても
これらの回路が影響を受けることはなく、よって安定し
た内部電源電圧（Vcc2）が出力され続ける。
【００４３】
【発明の効果】以上述べたように、本発明によれば、レ
ギュレータ回路（２）の基準電圧発生回路（４）と出力
電圧制御回路（５）とを、サイズが小さい低耐圧素子で
形成することができるため、レギュレータ回路（２）が
占有する素子面積を小さくすることができ、よって、チ
ップ（１）の面積を削減することができる。
ギュレータ回路（２）の基準電圧発生回路（４）と出力
電圧制御回路（５）とを、サイズが小さい低耐圧素子で
形成することができるため、レギュレータ回路（２）が
占有する素子面積を小さくすることができ、よって、チ
ップ（１）の面積を削減することができる。
【００４４】更に、この構成により、基準電圧発生回路
（４）より出力される基準電圧（Vref）が、過渡期にお
いても外部電源電圧（Vcc1）にまで達することはないか
ら、基準電圧発生回路（４）が発生する基準電圧（Vre
f）を内部回路（３）へ入力して、内部回路（３）にお
ける基準電圧としても使用することができる。従って、
内部回路（３）の中に新たに基準電圧発生回路を設ける
必要がなく、チップ（１）の面積を著しく削減すること
ができる。
（４）より出力される基準電圧（Vref）が、過渡期にお
いても外部電源電圧（Vcc1）にまで達することはないか
ら、基準電圧発生回路（４）が発生する基準電圧（Vre
f）を内部回路（３）へ入力して、内部回路（３）にお
ける基準電圧としても使用することができる。従って、
内部回路（３）の中に新たに基準電圧発生回路を設ける
必要がなく、チップ（１）の面積を著しく削減すること
ができる。
【００４５】
【図１】本発明の原理的な構成を示すブロック図であ
る。
る。
【図２】本発明の第１の実施の形態を示す図である。
【図３】本発明の第２の実施の形態に係る簡易降圧回路
を示す図である。
を示す図である。
【図４】本発明の第３の実施の形態に係る簡易降圧回路
を示す図である。
を示す図である。
【図５】本発明の第４の実施の形態を示す図である。
【図６】本発明の第２の原理的な構成を示すブロック図
である。
である。
【図７】本発明の第５の実施の形態を示す図である。
【図８】レギュレータ回路を有する半導体集積回路装置
を示す図である。
を示す図である。
【図９】従来のレギュレータ回路のブロック図である。
１ ・・・ チップ ２ ・・・ レギュレータ回路 ３ ・・・ 内部回路 ４ ・・・ 基準電圧発生回路 ５ ・・・ 出力電圧制御回路 ６ ・・・ 出力回路 ７ ・・・ 簡易降圧回路 ８ ・・・ スタートアップ回路 ４１・・・ 演算増幅器 ４２・・・ トランジスタ ４３・・・ トランジスタ ５１・・・ 演算増幅器 ６１・・・ 入力トランジスタ ６２・・・ カレントミラー回路 ６３・・・ 出力トランジスタ ７１・・・ ソースフォロア・トランジスタ ８１・・・ スイッチ ８２・・・ 制御部 ８３・・・ インバータ ８４・・・ 簡易降圧部 ８５・・・ トランジスタ
Claims (12)
- 【請求項１】 出力回路（６）と、該出力回路の出力
電圧（Vcc2）を制御する出力電圧制御回路（５）と、該
出力電圧制御回路へ基準電圧（Vref）を供給する基準電
圧発生回路（４）とを有するレギュレータ回路（２）に
おいて、 前記基準電圧発生回路（４）及び出力電圧制御回路
（５）に電源を供給する電源回路（７）が、前記出力回
路（６）に電源を供給する回路とは別に設けられている
ことを特徴とするレギュレータ回路。 - 【請求項２】 前記基準電圧発生回路（４）及び出力
電圧制御回路（５）に電源を供給する電源回路は、前記
出力回路（６）に供給される電源電圧（Vcc1）を降圧す
る簡易降圧回路（７）であることを特徴とする請求項１
に記載のレギュレータ回路。 - 【請求項３】 前記簡易降圧回路（７）は、前記出力
回路（６）に供給される電源電圧（Vcc1）を分圧して降
圧電圧（ＶR ）を発生する抵抗分圧回路（Ｒ 1 ，Ｒ2 ）
を有することを特徴とする請求項２に記載のレギュレー
タ回路。 - 【請求項４】 前記簡易降圧回路（７）は、前記出力
回路（６）に供給される電源電圧（Vcc1）を分圧した電
圧（ＶN ）を入力とするボルテージフォロア回路よりな
ることを特徴とする請求項２に記載のレギュレータ回
路。 - 【請求項５】 前記簡易降圧回路（７）は、前記出力
回路（６）に供給される電源電圧（Vcc1）を、１個又は
直列接続された複数のダイオードで降圧した降圧電圧
（ＶR ）を出力することを特徴とする請求項２に記載の
レギュレータ回路。 - 【請求項６】 前記基準電圧発生回路（４）及び出力
電圧制御回路（５）に電源を供給する電源回路は、前記
出力回路（６）に供給される電源電圧（Vcc1）を降圧す
る降圧回路（84）の出力電圧（ＶR ）、又は前記出力回
路（６）の出力電圧（Vcc2）のうちいずれか一方を選択
して出力するスタートアップ回路（８）であることを特
徴とする請求項１に記載のレギュレータ回路。 - 【請求項７】 前記スタートアップ回路（８）は、前
記出力回路（６）の出力電圧（Vcc2）を監視する制御部
（82）と、該制御部の指示によって、前記降圧回路（8
4）の出力電圧（ＶR ）、又は前記出力回路（６）の出
力電圧（Vcc2）のうちいずれか一方を選択するスイッチ
（81）とを有することを特徴とする請求項６に記載のレ
ギュレータ回路。 - 【請求項８】 前記降圧回路（84）は、前記出力回路
（６）に供給される電源電圧（Vcc1）を分圧して降圧電
圧（ＶR ）を発生する抵抗分圧回路（Ｒ8 ，Ｒ9 ）であ
ることを特徴とする請求項６又は請求項７に記載のレギ
ュレータ回路。 - 【請求項９】 前記降圧回路（84）は、前記出力回路
（６）に供給される電源電圧（Vcc1）を分圧した電圧
（ＶN ）を入力とするボルテージフォロア回路よりなる
ことを特徴とする請求項６又は請求項７に記載のレギュ
レータ回路。 - 【請求項１０】 前記降圧回路（84）は、前記出力回
路（６）に供給される電源電圧（Vcc1）を、１個又は直
列接続された複数のダイオードで降圧した降圧電圧（Ｖ
R ）を出力することを特徴とする請求項６又は請求項７
に記載のレギュレータ回路。 - 【請求項１１】 請求項１乃至請求項１０に記載した
レギュレータ回路（２）と、該レギュレータ回路の出力
電圧（Vcc2）を供給される内部回路（３）とを、１チッ
プ（１）内に集積したことを特徴とする半導体集積回路
装置。 - 【請求項１２】 前記レギュレータ回路（２）の基準
電圧発生回路（４）及び出力電圧制御回路（５）に供給
される降圧電圧（ＶR ）と、該レギュレータ回路の出力
電圧（Vcc2）とが、同一であることを特徴とする請求項
１１に記載の半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8285647A JPH10133754A (ja) | 1996-10-28 | 1996-10-28 | レギュレータ回路及び半導体集積回路装置 |
| US08/871,954 US5861771A (en) | 1996-10-28 | 1997-06-10 | Regulator circuit and semiconductor integrated circuit device having the same |
| KR1019970030587A KR100264718B1 (ko) | 1996-10-28 | 1997-07-02 | 조정기회로및반도체집적회로장치 |
| FR9708405A FR2755318B1 (fr) | 1996-10-28 | 1997-07-03 | Circuit regulateur et dispositif a circuit integre a semi-conducteur le comprenant |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8285647A JPH10133754A (ja) | 1996-10-28 | 1996-10-28 | レギュレータ回路及び半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10133754A true JPH10133754A (ja) | 1998-05-22 |
Family
ID=17694249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8285647A Pending JPH10133754A (ja) | 1996-10-28 | 1996-10-28 | レギュレータ回路及び半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5861771A (ja) |
| JP (1) | JPH10133754A (ja) |
| KR (1) | KR100264718B1 (ja) |
| FR (1) | FR2755318B1 (ja) |
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| JP2022058735A (ja) * | 2018-10-31 | 2022-04-12 | ローム株式会社 | リニア電源回路 |
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