JP3423957B2 - 降圧回路 - Google Patents
降圧回路Info
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
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Description
【０００１】
【発明の属する技術分野】本発明は、外部から供給され
る外部電源電圧を降圧して内部回路にそれぞれ供給す
る、半導体集積回路装置が備える降圧回路に関する。
る外部電源電圧を降圧して内部回路にそれぞれ供給す
る、半導体集積回路装置が備える降圧回路に関する。
【０００２】
【従来の技術】近年の半導体記憶装置などの半導体集積
回路装置では、外部から供給される外部電源電圧ＶＥＸ
をそのまま使用するだけでなく、降圧、または昇圧して
所定の内部電源電圧ＶＣＣを生成し、必要とする内部回
路にそれぞれ供給することにより、低消費電力化や素子
の信頼性向上を図っている。
回路装置では、外部から供給される外部電源電圧ＶＥＸ
をそのまま使用するだけでなく、降圧、または昇圧して
所定の内部電源電圧ＶＣＣを生成し、必要とする内部回
路にそれぞれ供給することにより、低消費電力化や素子
の信頼性向上を図っている。
【０００３】外部電源電圧ＶＥＸを降圧して内部電源電
圧（降圧電圧）ＶＣＣを生成する降圧回路は、内部回路
の構成要素であるトランジスタのゲート耐圧を越える電
圧が印加されないように保護するためのものであり、一
般に、所定の基準電圧を発生する基準電圧発生回路と、
基準電圧と出力電圧である内部電源電圧を比較し、それ
らが一致するように制御する比較器と、内部電源電圧Ｖ
ＣＣを内部回路に供給するための出力トランジスタとに
よって構成されている。
圧（降圧電圧）ＶＣＣを生成する降圧回路は、内部回路
の構成要素であるトランジスタのゲート耐圧を越える電
圧が印加されないように保護するためのものであり、一
般に、所定の基準電圧を発生する基準電圧発生回路と、
基準電圧と出力電圧である内部電源電圧を比較し、それ
らが一致するように制御する比較器と、内部電源電圧Ｖ
ＣＣを内部回路に供給するための出力トランジスタとに
よって構成されている。
【０００４】ところで、近年の半導体集積回路装置には
装置全体の消費電流をより低減することが求められてい
るため、降圧回路の消費電流も低減することが望まし
い。しかしながら、降圧回路で使用する比較器（アン
プ）は、一般に、動作状態のときに数十μＡ以上の定常
電流を流す必要があるため、消費電流を低減することが
困難である。
装置全体の消費電流をより低減することが求められてい
るため、降圧回路の消費電流も低減することが望まし
い。しかしながら、降圧回路で使用する比較器（アン
プ）は、一般に、動作状態のときに数十μＡ以上の定常
電流を流す必要があるため、消費電流を低減することが
困難である。
【０００５】そこで、このような要求に応えるため、例
えば、半導体記憶装置のスタンバイ時に降圧回路の動作
を停止させて消費電流を低減する手法が特開平１１−４
５９４７号公報で提案されている。この特開平１１−４
５９４７号公報で開示された回路を図１２に示す。
えば、半導体記憶装置のスタンバイ時に降圧回路の動作
を停止させて消費電流を低減する手法が特開平１１−４
５９４７号公報で提案されている。この特開平１１−４
５９４７号公報で開示された回路を図１２に示す。
【０００６】図１２は従来の降圧回路の構成を示す回路
図である。
図である。
【０００７】図１２に示すように、特開平１１−４５９
４７号公報で開示された半導体記憶装置は、外部から供
給される外部電源電圧ＶＥＸを降圧し、内部電源電圧Ｖ
ＣＣとして内部回路１に供給する降圧回路２と、外部電
源と内部回路１の電源供給端子間に挿入され、ダイオー
ドを用いて外部電源電圧ＶＥＸを降圧するダイオード回
路３とを有する構成である。
４７号公報で開示された半導体記憶装置は、外部から供
給される外部電源電圧ＶＥＸを降圧し、内部電源電圧Ｖ
ＣＣとして内部回路１に供給する降圧回路２と、外部電
源と内部回路１の電源供給端子間に挿入され、ダイオー
ドを用いて外部電源電圧ＶＥＸを降圧するダイオード回
路３とを有する構成である。
【０００８】降圧回路２は外部から供給されるチップセ
レクト信号ＣＳによって動作／非動作が制御される。ま
た、ダイオード回路３は、外部電源から内部回路１に向
かって順方向に接続された複数のダイオード（図１２で
はＤ１１、Ｄ１２）によって構成され、各ダイオードの
順方向電圧による電圧降下で降圧回路２から出力される
内部電源電圧ＶＣＣと等しい電圧を内部回路１に供給す
る。
レクト信号ＣＳによって動作／非動作が制御される。ま
た、ダイオード回路３は、外部電源から内部回路１に向
かって順方向に接続された複数のダイオード（図１２で
はＤ１１、Ｄ１２）によって構成され、各ダイオードの
順方向電圧による電圧降下で降圧回路２から出力される
内部電源電圧ＶＣＣと等しい電圧を内部回路１に供給す
る。
【０００９】このような構成において、図１２に示した
回路が搭載される半導体記憶装置がスタンバイ状態にあ
るときには、チップセレクト信号ＣＳが不図示の制御装
置によってネゲート（ハイレベルに設定）され、降圧回
路２が動作停止状態に設定されて内部回路１にダイオー
ド回路３を介して必要な電力が供給される。
回路が搭載される半導体記憶装置がスタンバイ状態にあ
るときには、チップセレクト信号ＣＳが不図示の制御装
置によってネゲート（ハイレベルに設定）され、降圧回
路２が動作停止状態に設定されて内部回路１にダイオー
ド回路３を介して必要な電力が供給される。
【００１０】一方、半導体記憶装置が通常の動作状態に
あるときには、チップセレクト信号ＣＳがアサート（ロ
ウレベルに設定）され、降圧回路２が動作状態に設定さ
れて内部回路１に降圧回路２を介して必要な電力が供給
される。
あるときには、チップセレクト信号ＣＳがアサート（ロ
ウレベルに設定）され、降圧回路２が動作状態に設定さ
れて内部回路１に降圧回路２を介して必要な電力が供給
される。
【００１１】このように、スタンバイ時に降圧回路２の
動作を停止させ、内部回路１に外部電源からダイオード
を介して必要な電力を供給することで半導体記憶装置の
スタンバイ時の消費電流を低減している。
動作を停止させ、内部回路１に外部電源からダイオード
を介して必要な電力を供給することで半導体記憶装置の
スタンバイ時の消費電流を低減している。
【００１２】
【発明が解決しようとする課題】プリント基板上に実装
された任意の半導体ＩＣに供給される外部電源電圧ＶＥ
Ｘは、同じプリント基板上に実装された他の半導体ＩＣ
等に電流が流れることによって変動する（以下、電源バ
ンプと称す）。
された任意の半導体ＩＣに供給される外部電源電圧ＶＥ
Ｘは、同じプリント基板上に実装された他の半導体ＩＣ
等に電流が流れることによって変動する（以下、電源バ
ンプと称す）。
【００１３】上述したような従来の降圧回路のうち、図
１２に示した降圧回路では、スタンバイ時に内部回路へ
ダイオードを介して内部電源電圧ＶＣＣを供給する構成
であるため、電源バンプによって外部電源電圧ＶＥＸが
上昇すると、降圧電圧に加えて電源バンプによる電圧上
昇分も内部回路に印加される。一般に、スタンバイ時の
内部回路の消費電流は非常に少ないため、スタンバイ時
に電源バンプによって外部電源電圧ＶＥＸが上昇する
と、その後外部電源電圧ＶＥＸが低下しても、内部回路
に印加される内部電源電圧ＶＣＣは、電源供給ラインの
容量及び負荷容量により上昇した電圧でそのまま長時間
維持される。また、このとき、スタンバイ状態から動作
状態に移っても、降圧回路が所定の降圧電圧を出力する
までにはある程度の時間が必要であるため、その間に降
圧電圧よりも高い電圧が印加され続けることになる。
１２に示した降圧回路では、スタンバイ時に内部回路へ
ダイオードを介して内部電源電圧ＶＣＣを供給する構成
であるため、電源バンプによって外部電源電圧ＶＥＸが
上昇すると、降圧電圧に加えて電源バンプによる電圧上
昇分も内部回路に印加される。一般に、スタンバイ時の
内部回路の消費電流は非常に少ないため、スタンバイ時
に電源バンプによって外部電源電圧ＶＥＸが上昇する
と、その後外部電源電圧ＶＥＸが低下しても、内部回路
に印加される内部電源電圧ＶＣＣは、電源供給ラインの
容量及び負荷容量により上昇した電圧でそのまま長時間
維持される。また、このとき、スタンバイ状態から動作
状態に移っても、降圧回路が所定の降圧電圧を出力する
までにはある程度の時間が必要であるため、その間に降
圧電圧よりも高い電圧が印加され続けることになる。
【００１４】したがって、降圧電圧よりも高い電圧が長
時間印加されるため、内部回路の構成要素であるトラン
ジスタのゲート酸化膜の絶縁性能が劣化し、トランジス
タ特性が悪化するおそれがあった。
時間印加されるため、内部回路の構成要素であるトラン
ジスタのゲート酸化膜の絶縁性能が劣化し、トランジス
タ特性が悪化するおそれがあった。
【００１５】一方、降圧回路に、基準電圧発生回路、比
較器、及び出力トランジスタを有する構成では、上述し
たように、比較器に数十μＡ以上の定常電流を流す必要
があるため、消費電流を低減することが困難である。
較器、及び出力トランジスタを有する構成では、上述し
たように、比較器に数十μＡ以上の定常電流を流す必要
があるため、消費電流を低減することが困難である。
【００１６】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、降圧電
圧よりも高い電圧が長時間印加されることによる内部回
路のトランジスタの特性悪化を防止し、内部回路の消費
電流を低減することが可能な降圧回路を提供することを
目的とする。
る問題点を解決するためになされたものであり、降圧電
圧よりも高い電圧が長時間印加されることによる内部回
路のトランジスタの特性悪化を防止し、内部回路の消費
電流を低減することが可能な降圧回路を提供することを
目的とする。
【００１７】
【課題を解決するための手段】上記目的を達成するため
本発明の降圧回路は、外部から供給される外部電源電圧
を降圧し、内部電源電圧として内部回路に供給する、半
導体集積回路装置が備えた降圧回路であって、前記外部
電源電圧から所望の電圧だけ降圧し、前記内部電源電圧
として出力するダイオード回路と、前記外部電源電圧が
低下したときに、前記ダイオード回路から出力される前
記内部電源電圧をプルダウンするためのプルダウン用ト
ランジスタと、前記プルダウン用トランジスタの動作を
制御するための制御回路と、を有する構成である。
本発明の降圧回路は、外部から供給される外部電源電圧
を降圧し、内部電源電圧として内部回路に供給する、半
導体集積回路装置が備えた降圧回路であって、前記外部
電源電圧から所望の電圧だけ降圧し、前記内部電源電圧
として出力するダイオード回路と、前記外部電源電圧が
低下したときに、前記ダイオード回路から出力される前
記内部電源電圧をプルダウンするためのプルダウン用ト
ランジスタと、前記プルダウン用トランジスタの動作を
制御するための制御回路と、を有する構成である。
【００１８】このとき、前記ダイオード回路は、前記外
部電源電圧から前記制御回路に向かって順方向に接続さ
れた、少なくとも１つのダイオードで構成されていても
よく、前記外部電源電圧から前記制御回路に向かって順
方向にダイオード接続された、少なくとも１つのトラン
ジスタで構成されていてもよい。
部電源電圧から前記制御回路に向かって順方向に接続さ
れた、少なくとも１つのダイオードで構成されていても
よく、前記外部電源電圧から前記制御回路に向かって順
方向にダイオード接続された、少なくとも１つのトラン
ジスタで構成されていてもよい。
【００１９】また、前記ダイオード回路は、前記外部電
源電圧と前記制御回路間に挿入された降圧用トランジス
タを有し、該降圧用トランジスタのソース、ドレイン間
の電圧を所望の値に制御するための補償回路を有してい
てもよく、前記補償回路は、外部電源と接地電位間に直
列に挿入される、前記降圧用トランジスタの温度依存性
を相殺するようなオン抵抗になるように所定の基準電圧
がゲートに印加される補償用トランジスタ、及び前記補
償用トランジスタと直列に接続される少なくとも１つの
抵抗器と、前記抵抗器と前記補償用トランジスタの接続
部位、及び前記外部電源間に挿入されるコンデンサと、
を有する構成が望ましい。
源電圧と前記制御回路間に挿入された降圧用トランジス
タを有し、該降圧用トランジスタのソース、ドレイン間
の電圧を所望の値に制御するための補償回路を有してい
てもよく、前記補償回路は、外部電源と接地電位間に直
列に挿入される、前記降圧用トランジスタの温度依存性
を相殺するようなオン抵抗になるように所定の基準電圧
がゲートに印加される補償用トランジスタ、及び前記補
償用トランジスタと直列に接続される少なくとも１つの
抵抗器と、前記抵抗器と前記補償用トランジスタの接続
部位、及び前記外部電源間に挿入されるコンデンサと、
を有する構成が望ましい。
【００２０】このとき、前記コンデンサは、トランジス
タ容量で構成されていてもよい。
タ容量で構成されていてもよい。
【００２１】一方、前記制御回路は、前記内部電源電圧
が印加される第１のトランジスタ、前記第１のトランジ
スタとゲートが共通に接続され、該ゲートとドレインが
接続された第２のトランジスタ、前記第１のトランジス
タに直列に接続される第１の抵抗器、及び前記第２のト
ランジスタに直列に接続される第２の抵抗器を有するカ
レントミラー回路と、前記第２のトランジスタのドレイ
ンと外部電源間に挿入されるコンデンサと、を有する構
成であってもよく、前記コンデンサは、トランジスタ容
量で構成されていてもよい。
が印加される第１のトランジスタ、前記第１のトランジ
スタとゲートが共通に接続され、該ゲートとドレインが
接続された第２のトランジスタ、前記第１のトランジス
タに直列に接続される第１の抵抗器、及び前記第２のト
ランジスタに直列に接続される第２の抵抗器を有するカ
レントミラー回路と、前記第２のトランジスタのドレイ
ンと外部電源間に挿入されるコンデンサと、を有する構
成であってもよく、前記コンデンサは、トランジスタ容
量で構成されていてもよい。
【００２２】ここで、前記第１のトランジスタのサブス
レショルド電圧をＶｔ１とし、前記第２のトランジスタ
のサブスレショルド電圧をＶｔ２としたとき、Ｖｔ１＞
Ｖｔ２であることが望ましい。
レショルド電圧をＶｔ１とし、前記第２のトランジスタ
のサブスレショルド電圧をＶｔ２としたとき、Ｖｔ１＞
Ｖｔ２であることが望ましい。
【００２３】また、前記第２のトランジスタのソースと
外部電源間に挿入される第２のコンデンサを有していて
もよく、前記第２のコンデンサは、トランジスタ容量で
構成されていてもよい。
外部電源間に挿入される第２のコンデンサを有していて
もよく、前記第２のコンデンサは、トランジスタ容量で
構成されていてもよい。
【００２４】さらに、前記第１のトランジスタ及び前記
第２の基板端子に、それぞれ前記外部電源電圧が印加さ
れていてもよく、前記第１のトランジスタの基板端子に
前記外部電源電圧が印加され、前記第２のトランジスタ
の基板端子が該第２のトランジスタのソースと接続され
ていてもよい。
第２の基板端子に、それぞれ前記外部電源電圧が印加さ
れていてもよく、前記第１のトランジスタの基板端子に
前記外部電源電圧が印加され、前記第２のトランジスタ
の基板端子が該第２のトランジスタのソースと接続され
ていてもよい。
【００２５】また、前記ダイオード回路は、前記外部電
源電圧から前記制御回路に向かって順方向に、前記第１
のトランジスタ及び前記第２のトランジスタと直列に接
続されるダイオード、または少なくとも前記第１のトラ
ンジスタと直列に接続されるダイオードを有し、前記第
２のトランジスタと直列に接続されるダイオードの数よ
りも、前記第１のトランジスタと直列に接続されるダイ
オードの数が多く設けられた構成であってもよい。
源電圧から前記制御回路に向かって順方向に、前記第１
のトランジスタ及び前記第２のトランジスタと直列に接
続されるダイオード、または少なくとも前記第１のトラ
ンジスタと直列に接続されるダイオードを有し、前記第
２のトランジスタと直列に接続されるダイオードの数よ
りも、前記第１のトランジスタと直列に接続されるダイ
オードの数が多く設けられた構成であってもよい。
【００２６】上記のように構成された降圧回路では、外
部電源電圧から所望の電圧だけ降圧し、内部電源電圧と
して出力するダイオード回路と、外部電源電圧が低下し
たときにダイオード回路から出力される内部電源電圧を
プルダウンするためのプルダウン用トランジスタと、プ
ルダウン用トランジスタの動作を制御するための制御回
路とを有することで、外部電源電圧が低下したときに内
部電源電圧も追従して低下するため、従来の降圧回路の
ように内部回路に降圧電圧よりも高い電圧が長時間印加
されることがなくなる。
部電源電圧から所望の電圧だけ降圧し、内部電源電圧と
して出力するダイオード回路と、外部電源電圧が低下し
たときにダイオード回路から出力される内部電源電圧を
プルダウンするためのプルダウン用トランジスタと、プ
ルダウン用トランジスタの動作を制御するための制御回
路とを有することで、外部電源電圧が低下したときに内
部電源電圧も追従して低下するため、従来の降圧回路の
ように内部回路に降圧電圧よりも高い電圧が長時間印加
されることがなくなる。
【００２７】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００２８】（第１の実施の形態）図１は本発明の降圧
回路の第１の実施の形態の構成を示す回路図である。
回路の第１の実施の形態の構成を示す回路図である。
【００２９】図１において、本実施形態の降圧回路２０
０は、内部回路１００に内部電源電圧ＶＣＣを供給する
ためのダイオード回路２０１と、外部電源電圧ＶＥＸの
変動を検出するためのカレントミラー回路２０２、及び
トランジスタ容量であるＰチャネルＭＯＳＦＥＴ（以
下、ＰチャネルＭＯＳＦＥＴは全てＰＭＯＳトランジス
タと称す）Ｐ３と、外部電源電圧ＶＥＸが変動したとき
に内部電源電圧ＶＣＣをプルダウンするためのＮチャネ
ルＭＯＳＦＥＴ（以下、ＮチャネルＭＯＳＦＥＴは全て
ＮＭＯＳトランジスタと称す）Ｎ１とを有する構成であ
る。なお、ＰＭＯＳトランジスタＰ３の代わりにコンデ
ンサが設けられていてもよい。
０は、内部回路１００に内部電源電圧ＶＣＣを供給する
ためのダイオード回路２０１と、外部電源電圧ＶＥＸの
変動を検出するためのカレントミラー回路２０２、及び
トランジスタ容量であるＰチャネルＭＯＳＦＥＴ（以
下、ＰチャネルＭＯＳＦＥＴは全てＰＭＯＳトランジス
タと称す）Ｐ３と、外部電源電圧ＶＥＸが変動したとき
に内部電源電圧ＶＣＣをプルダウンするためのＮチャネ
ルＭＯＳＦＥＴ（以下、ＮチャネルＭＯＳＦＥＴは全て
ＮＭＯＳトランジスタと称す）Ｎ１とを有する構成であ
る。なお、ＰＭＯＳトランジスタＰ３の代わりにコンデ
ンサが設けられていてもよい。
【００３０】ＮＭＯＳトランジスタＮ１のドレインは、
内部回路１００の電源供給ライン１０１に接続され、ソ
ースは接地電位に接続されている。また、ＮＭＯＳトラ
ンジスタＮ１のゲートは、後述するダイオード回路のダ
イオードＤ１のカソードと接続されている。
内部回路１００の電源供給ライン１０１に接続され、ソ
ースは接地電位に接続されている。また、ＮＭＯＳトラ
ンジスタＮ１のゲートは、後述するダイオード回路のダ
イオードＤ１のカソードと接続されている。
【００３１】カレントミラー回路２０２は、基板端子が
外部電源２０３とそれぞれ接続され、ゲートが共通に接
続されたＰＭＯＳトランジスタＰ１、Ｐ２と、一端がＰ
ＭＯＳトランジスタＰ１のドレイン及びＮＭＯＳトラン
ジスタＮ１のゲートに接続され、他端が接地電位に接続
された抵抗器Ｒ１と、一端がＰＭＯＳトランジスタＰ２
のドレインに接続され、他端が接地電位に接続された抵
抗器Ｒ２とを有する構成である。なお、ＰＭＯＳトラン
ジスタＰ３は、外部電源２０３とＰＭＯＳトランジスタ
Ｐ２のドレイン間に挿入されている。また、ＰＭＯＳト
ランジスタＰ２のゲートとドレインが共通に接続され、
カレントミラー回路２０２は、ＰＭＯＳトランジスタＰ
１に流れる電流がＰＭＯＳトランジスタＰ２に流れる電
流と等しくなるように動作する。
外部電源２０３とそれぞれ接続され、ゲートが共通に接
続されたＰＭＯＳトランジスタＰ１、Ｐ２と、一端がＰ
ＭＯＳトランジスタＰ１のドレイン及びＮＭＯＳトラン
ジスタＮ１のゲートに接続され、他端が接地電位に接続
された抵抗器Ｒ１と、一端がＰＭＯＳトランジスタＰ２
のドレインに接続され、他端が接地電位に接続された抵
抗器Ｒ２とを有する構成である。なお、ＰＭＯＳトラン
ジスタＰ３は、外部電源２０３とＰＭＯＳトランジスタ
Ｐ２のドレイン間に挿入されている。また、ＰＭＯＳト
ランジスタＰ２のゲートとドレインが共通に接続され、
カレントミラー回路２０２は、ＰＭＯＳトランジスタＰ
１に流れる電流がＰＭＯＳトランジスタＰ２に流れる電
流と等しくなるように動作する。
【００３２】ダイオード回路２０１は、外部電源２０３
とカレントミラー回路２０２間に挿入されるダイオード
Ｄ１、Ｄ２を有し、ダイオードＤ１のアノードは外部電
源２０３と接続され、カソードはカレントミラー回路２
０２のＰＭＯＳトランジスタＰ１のソース、ＮＭＯＳト
ランジスタＮ１のドレイン、及び内部回路１００の電源
供給ライン１０１にそれぞれ接続されている。また、ダ
イオードＤ２のアノードは外部電源２０３に接続され、
カソードはカレントミラー回路２０２のＰＭＯＳトラン
ジスタＰ２のソースに接続されている。
とカレントミラー回路２０２間に挿入されるダイオード
Ｄ１、Ｄ２を有し、ダイオードＤ１のアノードは外部電
源２０３と接続され、カソードはカレントミラー回路２
０２のＰＭＯＳトランジスタＰ１のソース、ＮＭＯＳト
ランジスタＮ１のドレイン、及び内部回路１００の電源
供給ライン１０１にそれぞれ接続されている。また、ダ
イオードＤ２のアノードは外部電源２０３に接続され、
カソードはカレントミラー回路２０２のＰＭＯＳトラン
ジスタＰ２のソースに接続されている。
【００３３】このような構成において、次に、本実施形
態の降圧回路の動作について図２及び図３を用いて説明
する。
態の降圧回路の動作について図２及び図３を用いて説明
する。
【００３４】図２は図１に示した降圧回路が供給する内
部電源電圧ＶＣＣの変化に対する内部回路の消費電流Ｉ
ｃｃの変化を示すグラフであり、図３は図１に示した降
圧回路に供給される外部電源電圧ＶＥＸの変化に対する
内部電源電圧ＶＣＣの変化を示すグラフである。なお、
図３のグラフは、スタンバイ状態時に外部電源電圧ＶＥ
Ｘが±１Ｖ変動したときの内部電源電圧ＶＣＣの変動の
様子を示している。
部電源電圧ＶＣＣの変化に対する内部回路の消費電流Ｉ
ｃｃの変化を示すグラフであり、図３は図１に示した降
圧回路に供給される外部電源電圧ＶＥＸの変化に対する
内部電源電圧ＶＣＣの変化を示すグラフである。なお、
図３のグラフは、スタンバイ状態時に外部電源電圧ＶＥ
Ｘが±１Ｖ変動したときの内部電源電圧ＶＣＣの変動の
様子を示している。
【００３５】内部回路１００の状態は、アクティブ状態
（通常の動作状態）とスタンバイ状態があり、図２に示
すように、アクティブ状態では、主としてＶＣＣ＝ＶＥ
Ｘ−Ｖｆ以下で動作し、スタンバイ状態では、主として
ＶＣＣ＝ＶＥＸ−Ｖｆ以上で動作する。なお、スタンバ
イ状態では、上述したように電源バンプの影響を受けや
すいため、以下では電源バンプ無し状態と電源バンプ有
り状態とに分けて考えることにする。
（通常の動作状態）とスタンバイ状態があり、図２に示
すように、アクティブ状態では、主としてＶＣＣ＝ＶＥ
Ｘ−Ｖｆ以下で動作し、スタンバイ状態では、主として
ＶＣＣ＝ＶＥＸ−Ｖｆ以上で動作する。なお、スタンバ
イ状態では、上述したように電源バンプの影響を受けや
すいため、以下では電源バンプ無し状態と電源バンプ有
り状態とに分けて考えることにする。
【００３６】アクティブ状態は、内部回路１００が通常
の動作状態のことであり、内部回路１００に電源電流が
流れることにより、降圧回路２００から出力される内部
電源電圧ＶＣＣは低下する方向（図２の左側）へ遷移す
る。しかしながら、ダイオードＤ１を介して外部電源２
０３から電力が供給され、内部電源電圧ＶＣＣは外部電
源電圧ＶＥＸからダイオードＤ１の順方向電圧Ｖｆだけ
低下した電圧で維持される。なお、このとき、内部電源
電圧ＶＣＣは電源供給ライン１０１の配線容量及び内部
回路１００内のトランジスタの負荷容量により比較的安
定な電圧となる。
の動作状態のことであり、内部回路１００に電源電流が
流れることにより、降圧回路２００から出力される内部
電源電圧ＶＣＣは低下する方向（図２の左側）へ遷移す
る。しかしながら、ダイオードＤ１を介して外部電源２
０３から電力が供給され、内部電源電圧ＶＣＣは外部電
源電圧ＶＥＸからダイオードＤ１の順方向電圧Ｖｆだけ
低下した電圧で維持される。なお、このとき、内部電源
電圧ＶＣＣは電源供給ライン１０１の配線容量及び内部
回路１００内のトランジスタの負荷容量により比較的安
定な電圧となる。
【００３７】一方、スタンバイ状態は、メモリセル等に
対してアクセスを行わない状態であり、例えば、ＳＲＡ
Ｍ等の場合は情報を記憶しておくための保持電流のみが
微少（数μＡ）に流れている状態である。この状態で
は、アクティブ状態よりも内部回路１００に流れる電源
電流が非常に少ないが、基本的にアクティブ状態と同様
にＶＥＸ−Ｖｆの内部電源電圧ＶＣＣが印加される。
対してアクセスを行わない状態であり、例えば、ＳＲＡ
Ｍ等の場合は情報を記憶しておくための保持電流のみが
微少（数μＡ）に流れている状態である。この状態で
は、アクティブ状態よりも内部回路１００に流れる電源
電流が非常に少ないが、基本的にアクティブ状態と同様
にＶＥＸ−Ｖｆの内部電源電圧ＶＣＣが印加される。
【００３８】まず、アクティブ状態、及びスタンバイ
（電源バンプ無し）状態における本実施形態の降圧回路
の消費電流について説明する。
（電源バンプ無し）状態における本実施形態の降圧回路
の消費電流について説明する。
【００３９】図１に示した降圧回路２００に流れる電流
は、ダイオードＤ１を介してＮＭＯＳトランジスタＮ１
のドレイン−ソース間に流れる電流Ｉ１と、ダイオード
Ｄ１、ＰＭＯＳトランジスタＰ１のドレイン−ソース
間、及び抵抗器Ｒ１に流れる電流Ｉ２と、ダイオードＤ
２、ＰＭＯＳトランジスタＰ１のドレイン−ソース間、
及び抵抗器Ｒ２に流れる電流Ｉ３とがある。
は、ダイオードＤ１を介してＮＭＯＳトランジスタＮ１
のドレイン−ソース間に流れる電流Ｉ１と、ダイオード
Ｄ１、ＰＭＯＳトランジスタＰ１のドレイン−ソース
間、及び抵抗器Ｒ１に流れる電流Ｉ２と、ダイオードＤ
２、ＰＭＯＳトランジスタＰ１のドレイン−ソース間、
及び抵抗器Ｒ２に流れる電流Ｉ３とがある。
【００４０】ここで、ＰＭＯＳトランジスタＰ１のサブ
スレッショルド電圧（しきい値電圧）をＶｔ１とし、Ｐ
ＭＯＳトランジスタＰ２のサブスレッショルド電圧をＶ
ｔ２とすると、本実施形態では、トランジスタのチャネ
ル領域に対する不純物注入量を変えてＶｔ１＞Ｖｔ２の
関係に設定し、電源バンプが無い状態ではＰＭＯＳトラ
ンジスタＰ１がＯＮしないように設定する。
スレッショルド電圧（しきい値電圧）をＶｔ１とし、Ｐ
ＭＯＳトランジスタＰ２のサブスレッショルド電圧をＶ
ｔ２とすると、本実施形態では、トランジスタのチャネ
ル領域に対する不純物注入量を変えてＶｔ１＞Ｖｔ２の
関係に設定し、電源バンプが無い状態ではＰＭＯＳトラ
ンジスタＰ１がＯＮしないように設定する。
【００４１】ＰＭＯＳトランジスタＰ１がＯＮしなけれ
ば、電流Ｉ２が流れないため、ＰＭＯＳトランジスタＰ
１のドレイン（ノードＢ）は０[Ｖ]になる。また、ノー
ドＢが０[Ｖ]であればＮＭＯＳトランジスタＮ１がＯＮ
しないため、電流Ｉ１も流れない。
ば、電流Ｉ２が流れないため、ＰＭＯＳトランジスタＰ
１のドレイン（ノードＢ）は０[Ｖ]になる。また、ノー
ドＢが０[Ｖ]であればＮＭＯＳトランジスタＮ１がＯＮ
しないため、電流Ｉ１も流れない。
【００４２】このように、ＰＭＯＳトランジスタＰ１、
Ｐ２のサブスレッショルド電圧をＶｔ１＞Ｖｔ２に設定
することによって、Ｉ１＝Ｉ２＝０[ｍＡ]となるため、
降圧回路２００の消費電流はＩ３のみとなる。
Ｐ２のサブスレッショルド電圧をＶｔ１＞Ｖｔ２に設定
することによって、Ｉ１＝Ｉ２＝０[ｍＡ]となるため、
降圧回路２００の消費電流はＩ３のみとなる。
【００４３】電流Ｉ３は外部電源電圧ＶＥＸの電圧変動
をモニタするために流しているだけであるため、抵抗器
Ｒ２を非常に大きな抵抗値にすることができる。例え
ば、抵抗器Ｒ２を１×１０7（１０Ｍ）[Ω]に設定すれ
ば、外部電源電圧ＶＥＸ＝３．３[Ｖ]、Ｖｆ＝０．７
[Ｖ]とすると、Ｉ３＝（ＶＥＸ−Ｖｆ）／Ｒ２＝０．２
６[μＡ]＜[１μＡ]となる。
をモニタするために流しているだけであるため、抵抗器
Ｒ２を非常に大きな抵抗値にすることができる。例え
ば、抵抗器Ｒ２を１×１０7（１０Ｍ）[Ω]に設定すれ
ば、外部電源電圧ＶＥＸ＝３．３[Ｖ]、Ｖｆ＝０．７
[Ｖ]とすると、Ｉ３＝（ＶＥＸ−Ｖｆ）／Ｒ２＝０．２
６[μＡ]＜[１μＡ]となる。
【００４４】したがって、アクティブ状態及び電源バン
プが無いスタンバイ状態では、降圧回路に流れる電流を
１[μＡ]以下にすることが可能であるため、降圧回路の
消費電流を大幅に低減することができる。
プが無いスタンバイ状態では、降圧回路に流れる電流を
１[μＡ]以下にすることが可能であるため、降圧回路の
消費電流を大幅に低減することができる。
【００４５】次に、電源バンプが発生しているスタンバ
イ状態における本実施形態の降圧回路２００の消費電流
について説明する。
イ状態における本実施形態の降圧回路２００の消費電流
について説明する。
【００４６】図１２に示した従来の降圧回路では、外部
電源電圧ＶＥＸが１[Ｖ]上昇すると、それに追従して内
部電源電圧ＶＣＣも１[Ｖ]上昇する。また、上述したよ
うに、外部電源電圧ＶＥＸが低下しても内部電源電圧Ｖ
ＣＣは上昇したままで維持される。この場合、内部回路
には外部電源電圧ＶＥＸよりも高い電圧が長時間印加さ
れてしまう。
電源電圧ＶＥＸが１[Ｖ]上昇すると、それに追従して内
部電源電圧ＶＣＣも１[Ｖ]上昇する。また、上述したよ
うに、外部電源電圧ＶＥＸが低下しても内部電源電圧Ｖ
ＣＣは上昇したままで維持される。この場合、内部回路
には外部電源電圧ＶＥＸよりも高い電圧が長時間印加さ
れてしまう。
【００４７】これに対して、本実施形態の降圧回路２０
０では、外部電源電圧ＶＥＸが上昇すると従来と同様に
内部電源電圧ＶＣＣも上昇するが、外部電源電圧ＶＥＸ
が低下すると、ＮＭＯＳトランジスタＮ１がオンするこ
とで内部電源電圧ＶＣＣを低下させる。これによって電
源バンプが発生している場合でもＶＣＣ＝ＶＥＸ−Ｖｆ
の関係を維持する（図３参照）。この外部電源電圧ＶＥ
Ｘが低下したときの降圧回路２００の動作について詳細
に説明する。
０では、外部電源電圧ＶＥＸが上昇すると従来と同様に
内部電源電圧ＶＣＣも上昇するが、外部電源電圧ＶＥＸ
が低下すると、ＮＭＯＳトランジスタＮ１がオンするこ
とで内部電源電圧ＶＣＣを低下させる。これによって電
源バンプが発生している場合でもＶＣＣ＝ＶＥＸ−Ｖｆ
の関係を維持する（図３参照）。この外部電源電圧ＶＥ
Ｘが低下したときの降圧回路２００の動作について詳細
に説明する。
【００４８】外部電源電圧ＶＥＸの初期状態の電圧を、
例えば、３．３[Ｖ]とすると、ＰＭＯＳトランジスタＰ
１、Ｐ２のソース電位ＶＣＣは、ＶＣＣ＝ＶＥＸ（３．
３[Ｖ]）−Ｖｆ（０．７[Ｖ]）＝２．６[Ｖ]である。
例えば、３．３[Ｖ]とすると、ＰＭＯＳトランジスタＰ
１、Ｐ２のソース電位ＶＣＣは、ＶＣＣ＝ＶＥＸ（３．
３[Ｖ]）−Ｖｆ（０．７[Ｖ]）＝２．６[Ｖ]である。
【００４９】また、ノードＡ（ＰＭＯＳトランジスタＰ
２のドレイン）の電位Ｖａは、Ｖａ＝ＶＥＸ−Ｖｆ−Ｖ
ｔ２＝２．６[Ｖ]−Ｖｔ２である。
２のドレイン）の電位Ｖａは、Ｖａ＝ＶＥＸ−Ｖｆ−Ｖ
ｔ２＝２．６[Ｖ]−Ｖｔ２である。
【００５０】これらの関係から、ＰＭＯＳトランジスタ
Ｐ１のゲート−ソース間電圧Ｖｇｓ（ＶＣＣ−ノードＡ
の電位Ｖａ）は、Ｖｇｓ＝Ｖｔ２となる。
Ｐ１のゲート−ソース間電圧Ｖｇｓ（ＶＣＣ−ノードＡ
の電位Ｖａ）は、Ｖｇｓ＝Ｖｔ２となる。
【００５１】本実施例では、ＰＭＯＳトランジスタＰ１
のサブスレッショルド電圧Ｖｔ１とＰＭＯＳトランジス
タＰ２のサブスレッショルド電圧Ｖｔ２をＶｔ１＞Ｖｔ
２に設定し、ＰＭＯＳトランジスタＰ１がＯＮしないよ
うにしているため、ノードＢ（ＰＭＯＳトランジスタＰ
１のドレイン）は０[Ｖ]である。
のサブスレッショルド電圧Ｖｔ１とＰＭＯＳトランジス
タＰ２のサブスレッショルド電圧Ｖｔ２をＶｔ１＞Ｖｔ
２に設定し、ＰＭＯＳトランジスタＰ１がＯＮしないよ
うにしているため、ノードＢ（ＰＭＯＳトランジスタＰ
１のドレイン）は０[Ｖ]である。
【００５２】一方、外部電源電圧ＶＥＸが１[Ｖ]低下す
ると（３．３[Ｖ]から２．３[Ｖ]に変化すると）、ＰＭ
ＯＳトランジスタＰ３から成るトランジスタ容量を介し
てノードＡの電位Ｖａは、２．６[Ｖ]−Ｖｔ２から１．
６[Ｖ]−Ｖｔ２に低下する。
ると（３．３[Ｖ]から２．３[Ｖ]に変化すると）、ＰＭ
ＯＳトランジスタＰ３から成るトランジスタ容量を介し
てノードＡの電位Ｖａは、２．６[Ｖ]−Ｖｔ２から１．
６[Ｖ]−Ｖｔ２に低下する。
【００５３】したがって、ＰＭＯＳトランジスタＰ１の
ゲート−ソース間の電圧Ｖｇｓは、Ｖｇｓ＝Ｖｔ２＋１
[Ｖ]に上昇するため、ＰＭＯＳトランジスタＰ１、Ｐ２
のサブスレッショルド電圧がＶｔ２＋１[Ｖ]＞Ｖｔ１＞
Ｖｔ２であれば、ＰＭＯＳトランジスタＰ１がＯＮし、
電流Ｉ２が流れてノードＢの電位Ｖｂが上昇する。ノー
ドＢの電位Ｖｂが上昇するとＮＭＯＳトランジスタＮ１
がＯＮするため、電流Ｉ１が流れて内部電源電圧ＶＣＣ
は低下する方向に遷移する。
ゲート−ソース間の電圧Ｖｇｓは、Ｖｇｓ＝Ｖｔ２＋１
[Ｖ]に上昇するため、ＰＭＯＳトランジスタＰ１、Ｐ２
のサブスレッショルド電圧がＶｔ２＋１[Ｖ]＞Ｖｔ１＞
Ｖｔ２であれば、ＰＭＯＳトランジスタＰ１がＯＮし、
電流Ｉ２が流れてノードＢの電位Ｖｂが上昇する。ノー
ドＢの電位Ｖｂが上昇するとＮＭＯＳトランジスタＮ１
がＯＮするため、電流Ｉ１が流れて内部電源電圧ＶＣＣ
は低下する方向に遷移する。
【００５４】内部電源電圧ＶＣＣが低下すると、ＰＭＯ
ＳトランジスタＰ１のゲート−ソース間電圧ＶｇｓがＶ
ｔ２＋１[Ｖ]からＶｔ２に戻るため、ノードＢが接地電
位まで徐々に低下し、ＮＭＯＳトランジスタＮ１の電流
が徐々に低減し、ノードＢが接地電位に達するとＮＭＯ
ＳトランジスタＮ１はＯＦＦする。これら一連の動作に
よって内部電源電圧ＶＣＣは、ＶＣＣ＝ＶＥＸ（２．３
[Ｖ]）−Ｖｆ（０．７[Ｖ]）＝１．６[Ｖ]まで低下す
る。
ＳトランジスタＰ１のゲート−ソース間電圧ＶｇｓがＶ
ｔ２＋１[Ｖ]からＶｔ２に戻るため、ノードＢが接地電
位まで徐々に低下し、ＮＭＯＳトランジスタＮ１の電流
が徐々に低減し、ノードＢが接地電位に達するとＮＭＯ
ＳトランジスタＮ１はＯＦＦする。これら一連の動作に
よって内部電源電圧ＶＣＣは、ＶＣＣ＝ＶＥＸ（２．３
[Ｖ]）−Ｖｆ（０．７[Ｖ]）＝１．６[Ｖ]まで低下す
る。
【００５５】このように、カレントミラー回路２０２と
トランジスタ容量を用いて外部電源電圧ＶＥＸの電圧変
動をモニターすることで、外部電源電圧ＶＥＸが電源バ
ンプによって変動しても、それに追従して内部電源電圧
ＶＣＣが変化する。
トランジスタ容量を用いて外部電源電圧ＶＥＸの電圧変
動をモニターすることで、外部電源電圧ＶＥＸが電源バ
ンプによって変動しても、それに追従して内部電源電圧
ＶＣＣが変化する。
【００５６】したがって、本実施形態の降圧回路２００
では、従来と同様に内部回路１００に降圧電圧よりも高
い電圧が印加されるが、その高い電圧が長時間印加され
ることがないため、内部回路１００のトランジスタのゲ
ート酸化膜の絶縁性能が劣化することがなく、トランジ
スタ特性の悪化が防止される。
では、従来と同様に内部回路１００に降圧電圧よりも高
い電圧が印加されるが、その高い電圧が長時間印加され
ることがないため、内部回路１００のトランジスタのゲ
ート酸化膜の絶縁性能が劣化することがなく、トランジ
スタ特性の悪化が防止される。
【００５７】（第２の実施の形態）次に本発明の降圧回
路の第２の実施の形態について図面を参照して説明す
る。図４は本発明の降圧回路の第２の実施の形態の構成
を示す回路図である。
路の第２の実施の形態について図面を参照して説明す
る。図４は本発明の降圧回路の第２の実施の形態の構成
を示す回路図である。
【００５８】図４に示すように、本実施形態の降圧回路
は、カレントミラー回路のＰＭＯＳトランジスタＰ２の
ソース（ノードＣ）と外部電源間にトランジスタ容量で
あるＰＭＯＳトランジスタＰ４を設けた点が第１の実施
の形態と異なっている。その他の構成は第１の実施の形
態と同様であるため、その説明は省略する。
は、カレントミラー回路のＰＭＯＳトランジスタＰ２の
ソース（ノードＣ）と外部電源間にトランジスタ容量で
あるＰＭＯＳトランジスタＰ４を設けた点が第１の実施
の形態と異なっている。その他の構成は第１の実施の形
態と同様であるため、その説明は省略する。
【００５９】このように、ノードＡ（ＰＭＯＳトランジ
スタＰ２のドレイン）と外部電源間だけでなく、ノード
Ｃと外部電源間にもトランジスタ容量を設けることで、
外部電源電圧ＶＥＸの電圧変動をより正確にモニタする
ことができる。
スタＰ２のドレイン）と外部電源間だけでなく、ノード
Ｃと外部電源間にもトランジスタ容量を設けることで、
外部電源電圧ＶＥＸの電圧変動をより正確にモニタする
ことができる。
【００６０】したがって、外部電源電圧ＶＥＸの電源バ
ンプに対する内部電源電圧ＶＣＣの追従性を第１の実施
の形態よりも向上させることができる。
ンプに対する内部電源電圧ＶＣＣの追従性を第１の実施
の形態よりも向上させることができる。
【００６１】（第３の実施の形態）次に本発明の降圧回
路の第３の実施の形態について図面を参照して説明す
る。図５は本発明の降圧回路の第３の実施の形態の構成
を示す回路図である。
路の第３の実施の形態について図面を参照して説明す
る。図５は本発明の降圧回路の第３の実施の形態の構成
を示す回路図である。
【００６２】図５に示すように、本実施形態の降圧回路
は、カレントミラー回路の構成要素であるＰＭＯＳトラ
ンジスタＰ２の基板端子をそのソースと接続した点が第
１の実施の形態と異なっている。その他の構成は第１の
実施の形態と同様であるため、その説明は省略する。
は、カレントミラー回路の構成要素であるＰＭＯＳトラ
ンジスタＰ２の基板端子をそのソースと接続した点が第
１の実施の形態と異なっている。その他の構成は第１の
実施の形態と同様であるため、その説明は省略する。
【００６３】電源バンプが発生していない状態でＰＭＯ
ＳトランジスタＰ１に定常電流が流れることは降圧回路
の消費電流の増加を招くために好ましくない。したがっ
て、第１の実施の形態では、ＰＭＯＳトランジスタＰ
１、Ｐ２のサブスレッショルド電圧をＶｔ１＞Ｖｔ２に
設定することで、ＰＭＯＳトランジスタＰ１が電源バン
プが無い状態でＯＮしないように設定している。
ＳトランジスタＰ１に定常電流が流れることは降圧回路
の消費電流の増加を招くために好ましくない。したがっ
て、第１の実施の形態では、ＰＭＯＳトランジスタＰ
１、Ｐ２のサブスレッショルド電圧をＶｔ１＞Ｖｔ２に
設定することで、ＰＭＯＳトランジスタＰ１が電源バン
プが無い状態でＯＮしないように設定している。
【００６４】本実施形態では、電源バンプが無い状態で
ＰＭＯＳトランジスタＰ１をより確実にＯＮさせない工
夫として、ＰＭＯＳトランジスタＰ２の基板端子をその
ソース（ノードＣ）に接続する。
ＰＭＯＳトランジスタＰ１をより確実にＯＮさせない工
夫として、ＰＭＯＳトランジスタＰ２の基板端子をその
ソース（ノードＣ）に接続する。
【００６５】ノードＣと基板端子が同電位の場合、基板
に対するバイアス効果の影響が無くなるため、基板端子
を外部電源に接続したときと比べてサブスレッショルド
電圧Ｖｔ２が低下する。このことにより、第１の実施の
形態よりも確実にＰＭＯＳトランジスＰ１がＯＮしない
ようになる。
に対するバイアス効果の影響が無くなるため、基板端子
を外部電源に接続したときと比べてサブスレッショルド
電圧Ｖｔ２が低下する。このことにより、第１の実施の
形態よりも確実にＰＭＯＳトランジスＰ１がＯＮしない
ようになる。
【００６６】（第４の実施の形態）次に本発明の降圧回
路の第４の実施の形態について図面を参照して説明す
る。図６は本発明の降圧回路の第４の実施の形態の構成
を示す回路図である。
路の第４の実施の形態について図面を参照して説明す
る。図６は本発明の降圧回路の第４の実施の形態の構成
を示す回路図である。
【００６７】図６に示すように、本実施形態の降圧回路
は、ダイオード回路の構成要素であるダイオードＤ１に
ダイオードＤ３を直列に接続し、ダイオードＤ２にダイ
オードＤ４を直列に接続した点が第１の実施の形態と異
なっている。その他の構成は第１の実施の形態と同様で
あるため、その説明は省略する。
は、ダイオード回路の構成要素であるダイオードＤ１に
ダイオードＤ３を直列に接続し、ダイオードＤ２にダイ
オードＤ４を直列に接続した点が第１の実施の形態と異
なっている。その他の構成は第１の実施の形態と同様で
あるため、その説明は省略する。
【００６８】図６に示したダイオードＤ１、Ｄ３の順方
向電圧をそれぞれＶｆとすると、内部電源電圧ＶＣＣ
は、ＶＣＣ＝ＶＥＸ−２Ｖｆとなる。このように、ダイ
オードの数を増やすことによって、より低い降圧電圧を
得ることができるため、外部電源電圧ＶＥＸに依存せず
に所望の内部電源電圧ＶＣＣを得ることができる。な
お、図６では２つのダイオードが直列に接続された構成
を示しているが、さらに多くのダイオードから構成され
ていてもよい。
向電圧をそれぞれＶｆとすると、内部電源電圧ＶＣＣ
は、ＶＣＣ＝ＶＥＸ−２Ｖｆとなる。このように、ダイ
オードの数を増やすことによって、より低い降圧電圧を
得ることができるため、外部電源電圧ＶＥＸに依存せず
に所望の内部電源電圧ＶＣＣを得ることができる。な
お、図６では２つのダイオードが直列に接続された構成
を示しているが、さらに多くのダイオードから構成され
ていてもよい。
【００６９】（第５の実施の形態）次に本発明の降圧回
路の第５の実施の形態について図面を参照して説明す
る。図７は本発明の降圧回路の第５の実施の形態の構成
を示す回路図である。
路の第５の実施の形態について図面を参照して説明す
る。図７は本発明の降圧回路の第５の実施の形態の構成
を示す回路図である。
【００７０】図７に示すように、本実施形態の降圧回路
は、ダイオード回路の構成要素であるダイオードＤ１の
みにダイオードＤ３を直列に接続した点が第１の実施の
形態と異なっている。その他の構成は第１の実施の形態
と同様であるため、その説明は省略する。
は、ダイオード回路の構成要素であるダイオードＤ１の
みにダイオードＤ３を直列に接続した点が第１の実施の
形態と異なっている。その他の構成は第１の実施の形態
と同様であるため、その説明は省略する。
【００７１】第３の実施の形態では、ＰＭＯＳトランジ
スタＰ２の基板端子とそのソースを接続することで、電
源バンプが無い状態でＰＭＯＳトランジスタＰ１がＯＮ
しないように設定している。
スタＰ２の基板端子とそのソースを接続することで、電
源バンプが無い状態でＰＭＯＳトランジスタＰ１がＯＮ
しないように設定している。
【００７２】本実施形態では、ＰＭＯＳトランジスタＰ
１のソースに直列に接続されるダイオードの数のみを増
やすことで、ＰＭＯＳトランジスタＰ１がＯＮしないよ
うに設定する。
１のソースに直列に接続されるダイオードの数のみを増
やすことで、ＰＭＯＳトランジスタＰ１がＯＮしないよ
うに設定する。
【００７３】図７において、ＰＭＯＳトランジスタＰ１
のソース電位ＶＣＣは、ＶＣＣ＝ＶＥＸ−２Ｖｆであ
る。一方、ＰＭＯＳトランジスタＰ２のソース（ノード
Ｃ）の電位Ｖｃは、Ｖｃ＝ＶＥＸ−Ｖｆである。また、
ＰＭＯＳトランジスタＰ２のドレイン（ノードＡ）の電
位Ｖａは、Ｖａ＝Ｖｃ−Ｖｔ２＝ＶＥＸ−Ｖｆ−Ｖｔ２
である。
のソース電位ＶＣＣは、ＶＣＣ＝ＶＥＸ−２Ｖｆであ
る。一方、ＰＭＯＳトランジスタＰ２のソース（ノード
Ｃ）の電位Ｖｃは、Ｖｃ＝ＶＥＸ−Ｖｆである。また、
ＰＭＯＳトランジスタＰ２のドレイン（ノードＡ）の電
位Ｖａは、Ｖａ＝Ｖｃ−Ｖｔ２＝ＶＥＸ−Ｖｆ−Ｖｔ２
である。
【００７４】したがって、ＰＭＯＳトランジスタＰ１の
ゲート−ソース間電圧Ｖｇｓは、Ｖｇｓ＝ＶＣＣ−Ｖａ
＝−Ｖｆ＋Ｖｔ２であり、Ｖｔ１＞Ｖｔ２＞Ｖｇｓ（−
Ｖｆ＋Ｖｔ２）の関係から、ＰＭＯＳトランジスタＰ１
をより確実にＯＮしないようび設定できる。
ゲート−ソース間電圧Ｖｇｓは、Ｖｇｓ＝ＶＣＣ−Ｖａ
＝−Ｖｆ＋Ｖｔ２であり、Ｖｔ１＞Ｖｔ２＞Ｖｇｓ（−
Ｖｆ＋Ｖｔ２）の関係から、ＰＭＯＳトランジスタＰ１
をより確実にＯＮしないようび設定できる。
【００７５】なお、図７では、ＰＭＯＳトランジスタＰ
１のソースに２つのダイオードが直列に接続され、ＰＭ
ＯＳトランジスタＰ２のソースに１つのダイオードが接
続された構成を示しているが、ＰＭＯＳトランジスタＰ
１に直列に接続されるダイオードの数がＰＭＯＳトラン
ジスタＰ２に直列に接続されるダイオードの数よりも多
ければダイオードの数はいくつであってもよく、ＰＭＯ
ＳトランジスタＰ１のみにダイオードが接続され、ＰＭ
ＯＳトランジスタＰ２に接続されるダイオードが無い構
成であってもよい。
１のソースに２つのダイオードが直列に接続され、ＰＭ
ＯＳトランジスタＰ２のソースに１つのダイオードが接
続された構成を示しているが、ＰＭＯＳトランジスタＰ
１に直列に接続されるダイオードの数がＰＭＯＳトラン
ジスタＰ２に直列に接続されるダイオードの数よりも多
ければダイオードの数はいくつであってもよく、ＰＭＯ
ＳトランジスタＰ１のみにダイオードが接続され、ＰＭ
ＯＳトランジスタＰ２に接続されるダイオードが無い構
成であってもよい。
【００７６】（第６の実施の形態）次に本発明の降圧回
路の第６の実施の形態について図面を参照して説明す
る。図８は本発明の降圧回路の第６の実施の形態の構成
を示す回路図である。
路の第６の実施の形態について図面を参照して説明す
る。図８は本発明の降圧回路の第６の実施の形態の構成
を示す回路図である。
【００７７】図８に示すように、本実施形態の降圧回路
は、ダイオード回路の構成要素であるダイオードＤ１、
Ｄ２の代わりに、ダイオード接続（ドレインとゲートを
接続）されたＮＭＯＳトランジスタＮ２、Ｎ３を設けた
点が第１の実施の形態と異なっている。その他の構成は
第１の実施の形態と同様であるため、その説明は省略す
る。
は、ダイオード回路の構成要素であるダイオードＤ１、
Ｄ２の代わりに、ダイオード接続（ドレインとゲートを
接続）されたＮＭＯＳトランジスタＮ２、Ｎ３を設けた
点が第１の実施の形態と異なっている。その他の構成は
第１の実施の形態と同様であるため、その説明は省略す
る。
【００７８】このような構成でも、ＮＭＯＳトランジス
タＮ２、Ｎ３がそれぞれダイオードとして動作するた
め、第１の実施の形態と同様の効果を得ることができ
る。
タＮ２、Ｎ３がそれぞれダイオードとして動作するた
め、第１の実施の形態と同様の効果を得ることができ
る。
【００７９】（第７の実施の形態）次に本発明の降圧回
路の第７の実施の形態について図面を参照して説明す
る。図９は本発明の降圧回路の第７の実施の形態の構成
を示す回路図である。
路の第７の実施の形態について図面を参照して説明す
る。図９は本発明の降圧回路の第７の実施の形態の構成
を示す回路図である。
【００８０】第４の実施の形態では、より低い降圧電圧
を得るために複数のダイオードを直列に接続した構成を
示している。しかしながら、ダイオードの数が増加する
と、それに比例して周囲温度の変動に対する順方向電圧
Ｖｆの変化量（温度依存性）が大きくなる。すなわち、
複数のダイオードを直列に接続して外部電源電圧から降
圧電圧を得る構成では、周囲温度の変動に対して安定し
た降圧電圧を得ることが難しい。
を得るために複数のダイオードを直列に接続した構成を
示している。しかしながら、ダイオードの数が増加する
と、それに比例して周囲温度の変動に対する順方向電圧
Ｖｆの変化量（温度依存性）が大きくなる。すなわち、
複数のダイオードを直列に接続して外部電源電圧から降
圧電圧を得る構成では、周囲温度の変動に対して安定し
た降圧電圧を得ることが難しい。
【００８１】図９に示すように、本実施形態の降圧回路
は、ダイオード回路の構成要素であるダイオードＤ１、
Ｄ２の代わりにＮＭＯＳトランジスタＮ２、Ｎ３をそれ
ぞれ設け、ＮＭＯＳトランジスタＮ２、Ｎ３のソース・
ドレイン間の電圧を一定に制御するための補償回路３０
０を設けた構成である。
は、ダイオード回路の構成要素であるダイオードＤ１、
Ｄ２の代わりにＮＭＯＳトランジスタＮ２、Ｎ３をそれ
ぞれ設け、ＮＭＯＳトランジスタＮ２、Ｎ３のソース・
ドレイン間の電圧を一定に制御するための補償回路３０
０を設けた構成である。
【００８２】補償回路３００は、外部電源と接地電位間
に挿入される、直列に接続された複数の抵抗器（図９で
は、抵抗器Ｒ３、Ｒ４、Ｒ５）、及びＮＭＯＳトランジ
スタＮ４と、トランジスタ容量であるＰＭＯＳトランジ
スタＰ５とを有する構成である。なお、ＰＭＯＳトラン
ジスタＰ５は、抵抗器Ｒ３、Ｒ４の接続点と外部電源間
に挿入され、外部電源電圧ＶＥＸの変動に応じてＮＭＯ
ＳトランジスタＮ２、Ｎ３のゲート電圧を制御するため
のものである。また、ＮＭＯＳトランジスタＮ４のゲー
トには所定の基準電圧ＶＲＥＦが印加される。その他の
構成は第１の実施の形態と同様であるため、その説明は
省略する。
に挿入される、直列に接続された複数の抵抗器（図９で
は、抵抗器Ｒ３、Ｒ４、Ｒ５）、及びＮＭＯＳトランジ
スタＮ４と、トランジスタ容量であるＰＭＯＳトランジ
スタＰ５とを有する構成である。なお、ＰＭＯＳトラン
ジスタＰ５は、抵抗器Ｒ３、Ｒ４の接続点と外部電源間
に挿入され、外部電源電圧ＶＥＸの変動に応じてＮＭＯ
ＳトランジスタＮ２、Ｎ３のゲート電圧を制御するため
のものである。また、ＮＭＯＳトランジスタＮ４のゲー
トには所定の基準電圧ＶＲＥＦが印加される。その他の
構成は第１の実施の形態と同様であるため、その説明は
省略する。
【００８３】このような構成において、ＮＭＯＳトラン
ジスタＮ２、Ｎ３のゲート（ノードＤ）には、抵抗器Ｒ
３とＮＭＯＳトランジスタＮ４の抵抗比で決まる電圧Ｖ
ｄが印加される。ＮＭＯＳトランジスタＮ４のオン抵抗
は基準電圧ＶＲＥＦによって制御され、基準電圧ＶＲＥ
Ｆは、例えば、図１０に示すようなバンドギャップ・リ
ファレンス回路から成る基準電圧発生回路によって安定
的に供給される。
ジスタＮ２、Ｎ３のゲート（ノードＤ）には、抵抗器Ｒ
３とＮＭＯＳトランジスタＮ４の抵抗比で決まる電圧Ｖ
ｄが印加される。ＮＭＯＳトランジスタＮ４のオン抵抗
は基準電圧ＶＲＥＦによって制御され、基準電圧ＶＲＥ
Ｆは、例えば、図１０に示すようなバンドギャップ・リ
ファレンス回路から成る基準電圧発生回路によって安定
的に供給される。
【００８４】ここで、基準電圧ＶＲＥＦの温度依存性を
ＮＭＯＳトランジスタＮ２、Ｎ３の温度依存性を相殺す
るように設定すれば、上記目的が達成される。すなわ
ち、基準電圧ＶＲＥＦを用いる目的はＮＭＯＳトランジ
スタＮ４のオン抵抗を所望の値にするためと、ＮＭＯＳ
トランジスタＮ２、Ｎ３の温度依存性を相殺することで
ある。
ＮＭＯＳトランジスタＮ２、Ｎ３の温度依存性を相殺す
るように設定すれば、上記目的が達成される。すなわ
ち、基準電圧ＶＲＥＦを用いる目的はＮＭＯＳトランジ
スタＮ４のオン抵抗を所望の値にするためと、ＮＭＯＳ
トランジスタＮ２、Ｎ３の温度依存性を相殺することで
ある。
【００８５】ＮＭＯＳトランジスタＮ２のサブスレッシ
ョルド電圧をＶｔｎとし、抵抗器Ｒ３の電圧降下をＶｒ
３とすると、内部電源電圧ＶＣＣは、ＶＣＣ＝ＶＥＸ−
Ｖｒ３−Ｖｔｎとなる。
ョルド電圧をＶｔｎとし、抵抗器Ｒ３の電圧降下をＶｒ
３とすると、内部電源電圧ＶＣＣは、ＶＣＣ＝ＶＥＸ−
Ｖｒ３−Ｖｔｎとなる。
【００８６】このとき、内部電源電圧ＶＣＣの微調整
は、抵抗器Ｒ３の電圧降下Ｖｒ３の値を調整すれば可能
であり、図９に示すように、抵抗器Ｒ３と直列に複数の
抵抗器Ｒ４，Ｒ５を接続しておき、抵抗器Ｒ４、Ｒ５と
並列に接続されたヒューズを切断、または切断しないこ
とにより容易に設定可能である。
は、抵抗器Ｒ３の電圧降下Ｖｒ３の値を調整すれば可能
であり、図９に示すように、抵抗器Ｒ３と直列に複数の
抵抗器Ｒ４，Ｒ５を接続しておき、抵抗器Ｒ４、Ｒ５と
並列に接続されたヒューズを切断、または切断しないこ
とにより容易に設定可能である。
【００８７】（第８の実施の形態）次に本発明の降圧回
路の第８の実施の形態について図面を参照して説明す
る。図１１は本発明の降圧回路の第８の実施の形態の構
成を示す回路図である。
路の第８の実施の形態について図面を参照して説明す
る。図１１は本発明の降圧回路の第８の実施の形態の構
成を示す回路図である。
【００８８】図１１に示すように、本実施形態では、半
導体記憶装置の情報を記憶するためのメモリセル４０
０、及びそれらを制御するための周辺回路５００に、内
部電源電圧を供給するための降圧回路２００ａ、２００
ｂがそれぞれに設けられた構成である。
導体記憶装置の情報を記憶するためのメモリセル４０
０、及びそれらを制御するための周辺回路５００に、内
部電源電圧を供給するための降圧回路２００ａ、２００
ｂがそれぞれに設けられた構成である。
【００８９】降圧回路２００ａ、２００ｂの構成は、上
述した第１の実施の形態〜第７の実施の形態に示された
ものと同様であるため、その説明は省略する。
述した第１の実施の形態〜第７の実施の形態に示された
ものと同様であるため、その説明は省略する。
【００９０】このように、メモリセル４００及び周辺回
路５００にそれぞれ専用の降圧回路２００ａ、２００ｂ
を設けることで、周辺回路５００に電流が流れることに
よるメモリセル４００への影響を最小限に抑制すること
ができる。
路５００にそれぞれ専用の降圧回路２００ａ、２００ｂ
を設けることで、周辺回路５００に電流が流れることに
よるメモリセル４００への影響を最小限に抑制すること
ができる。
【００９１】なお、上記第１の実施の形態〜第７の実施
の形態ではカレントミラー回路をＰＭＯＳトランジスタ
で構成する回路例を示しているが、外部電源側に抵抗器
を設け、接地電位側にトランジスタを設ける構成であれ
ば、ＮＭＯＳトランジスタで構成することも可能であ
る。
の形態ではカレントミラー回路をＰＭＯＳトランジスタ
で構成する回路例を示しているが、外部電源側に抵抗器
を設け、接地電位側にトランジスタを設ける構成であれ
ば、ＮＭＯＳトランジスタで構成することも可能であ
る。
【００９２】また、上記第１の実施の形態〜第７の実施
の形態では正の外部電源電圧を用いて正の内部電源電圧
ＶＣＣを内部回路に供給する回路例を示しているが、外
部電源を接地電位に変更し、接地電位を負の外部電源に
変更すれば、負の内部電源電圧を内部回路に供給する構
成も可能である。
の形態では正の外部電源電圧を用いて正の内部電源電圧
ＶＣＣを内部回路に供給する回路例を示しているが、外
部電源を接地電位に変更し、接地電位を負の外部電源に
変更すれば、負の内部電源電圧を内部回路に供給する構
成も可能である。
【００９３】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００９４】外部電源電圧から所望の電圧だけ降圧し、
内部電源電圧として出力するダイオード回路と、外部電
源電圧が低下したときにダイオード回路から出力される
内部電源電圧をプルダウンするためのプルダウン用トラ
ンジスタと、プルダウン用トランジスタの動作を制御す
るための制御回路とを有することで、外部電源電圧が低
下したときに内部電源電圧も追従して低下するため、従
来の降圧回路のように、内部回路に降圧電圧よりも高い
電圧が長時間印加されることがなくなる。
内部電源電圧として出力するダイオード回路と、外部電
源電圧が低下したときにダイオード回路から出力される
内部電源電圧をプルダウンするためのプルダウン用トラ
ンジスタと、プルダウン用トランジスタの動作を制御す
るための制御回路とを有することで、外部電源電圧が低
下したときに内部電源電圧も追従して低下するため、従
来の降圧回路のように、内部回路に降圧電圧よりも高い
電圧が長時間印加されることがなくなる。
【００９５】したがって、内部回路のトランジスタのゲ
ート酸化膜の絶縁性能が劣化することがなく、トランジ
スタ特性の悪化が防止される。
ート酸化膜の絶縁性能が劣化することがなく、トランジ
スタ特性の悪化が防止される。
【００９６】また、制御回路を、内部電源電圧が印加さ
れる第１のトランジスタ、第１のトランジスタとゲート
が共通に接続され、該ゲートとドレインが接続された第
２のトランジスタ、第１のトランジスタに直列に接続さ
れる第１の抵抗器、及び第２のトランジスタに直列に接
続される第２の抵抗器を有するカレントミラー回路と、
第２のトランジスタのドレインと外部電源間に挿入され
るコンデンサとを有する構成とし、第１のトランジスタ
のサブスレショルド電圧をＶｔ１、及び第２のトランジ
スタのサブスレショルド電圧をＶｔ２をＶｔ１＞Ｖｔ２
の関係にすること、第１のトランジスタの基板端子に外
部電源電圧を印加し、第２のトランジスタの基板端子を
該第２のトランジスタのソースと接続すること、あるい
は、ダイオード回路に、外部電源電圧から制御回路に向
かって順方向に、第１のトランジスタ及び第２のトラン
ジスタと直列に接続されるダイオードをそれぞれ有し、
第２のトランジスタと直列に接続されるダイオードの数
よりも、第１のトランジスタと直列に接続されるダイオ
ードの数が多く設けることで、内部回路がアクティブ状
態及びスタンバイ（電源バンプ無し）状態で、降圧回路
に流れる電流を少なくすることが可能であるため、降圧
回路の消費電流を低減することができる。
れる第１のトランジスタ、第１のトランジスタとゲート
が共通に接続され、該ゲートとドレインが接続された第
２のトランジスタ、第１のトランジスタに直列に接続さ
れる第１の抵抗器、及び第２のトランジスタに直列に接
続される第２の抵抗器を有するカレントミラー回路と、
第２のトランジスタのドレインと外部電源間に挿入され
るコンデンサとを有する構成とし、第１のトランジスタ
のサブスレショルド電圧をＶｔ１、及び第２のトランジ
スタのサブスレショルド電圧をＶｔ２をＶｔ１＞Ｖｔ２
の関係にすること、第１のトランジスタの基板端子に外
部電源電圧を印加し、第２のトランジスタの基板端子を
該第２のトランジスタのソースと接続すること、あるい
は、ダイオード回路に、外部電源電圧から制御回路に向
かって順方向に、第１のトランジスタ及び第２のトラン
ジスタと直列に接続されるダイオードをそれぞれ有し、
第２のトランジスタと直列に接続されるダイオードの数
よりも、第１のトランジスタと直列に接続されるダイオ
ードの数が多く設けることで、内部回路がアクティブ状
態及びスタンバイ（電源バンプ無し）状態で、降圧回路
に流れる電流を少なくすることが可能であるため、降圧
回路の消費電流を低減することができる。
【図１】本発明の降圧回路の第１の実施の形態の構成を
示す回路図である。
示す回路図である。
【図２】図１に示した降圧回路が供給する内部電源電圧
ＶＣＣの変化に対する内部回路の消費電流Ｉｃｃの変化
を示すグラフである。
ＶＣＣの変化に対する内部回路の消費電流Ｉｃｃの変化
を示すグラフである。
【図３】図１に示した降圧回路に供給される外部電源電
圧ＶＥＸの変化に対する内部電源電圧ＶＣＣの変化を示
すグラフである。
圧ＶＥＸの変化に対する内部電源電圧ＶＣＣの変化を示
すグラフである。
【図４】本発明の降圧回路の第２の実施の形態の構成を
示す回路図である。
示す回路図である。
【図５】本発明の降圧回路の第３の実施の形態の構成を
示す回路図である。
示す回路図である。
【図６】本発明の降圧回路の第４の実施の形態の構成を
示す回路図である。
示す回路図である。
【図７】本発明の降圧回路の第５の実施の形態の構成を
示す回路図である。
示す回路図である。
【図８】本発明の降圧回路の第６の実施の形態の構成を
示す回路図である。
示す回路図である。
【図９】本発明の降圧回路の第７の実施の形態の構成を
示す回路図である。
示す回路図である。
【図１０】図９に示した降圧回路に供給する基準電圧発
生回路の一構成例を示す回路図である。
生回路の一構成例を示す回路図である。
【図１１】本発明の降圧回路の第８の実施の形態の構成
を示す回路図である。
を示す回路図である。
【図１２】従来の降圧回路の構成を示す回路図である。
１００ 内部回路
１０１ 電源供給ライン
２００、２００ａ、２００ｂ 降圧回路
２０１ ダイオード回路
２０２ カレントミラー回路
３００ 補償回路
４００ メモリセル
５００ 周辺回路
Ｄ１〜Ｄ５ ダイオード
Ｎ１〜Ｎ６ ＮＭＯＳトランジスタ
Ｐ１〜Ｐ８ ＰＭＯＳトランジスタ
Ｒ１〜Ｒ７ 抵抗器
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
G05F 3/26
G11C 11/407
G11C 11/413
H01L 27/04
Claims (14)
- 【請求項１】 外部から供給される外部電源電圧を降圧
し、内部電源電圧として内部回路に供給する、半導体集
積回路装置が備えた降圧回路であって、 前記外部電源電圧から所望の電圧だけ降圧し、前記内部
電源電圧として出力するダイオード回路と、 前記外部電源電圧が低下したときに、前記ダイオード回
路から出力される前記内部電源電圧をプルダウンするた
めのプルダウン用トランジスタと、 前記プルダウン用トランジスタの動作を制御するための
制御回路と、を有する降圧回路。 - 【請求項２】 前記ダイオード回路は、 前記外部電源電圧から前記制御回路に向かって順方向に
接続された、少なくとも１つのダイオードから成る請求
項１記載の降圧回路。 - 【請求項３】 前記ダイオード回路は、 前記外部電源電圧から前記制御回路に向かって順方向に
ダイオード接続された、少なくとも１つのトランジスタ
から成る請求項１記載の降圧回路。 - 【請求項４】 前記ダイオード回路は、前記外部電源電
圧と前記制御回路間に挿入された降圧用トランジスタを
有し、 該降圧用トランジスタのソース、ドレイン間の電圧を所
望の値に制御するための補償回路を有する請求項１記載
の降圧回路。 - 【請求項５】 前記補償回路は、 外部電源と接地電位間に直列に挿入される、前記降圧用
トランジスタの温度依存性を相殺するようなオン抵抗に
なるように所定の基準電圧がゲートに印加される補償用
トランジスタ、及び前記補償用トランジスタと直列に接
続される少なくとも１つの抵抗器と、 前記抵抗器と前記補償用トランジスタの接続部位、及び
前記外部電源間に挿入されるコンデンサと、を有する請
求項４記載の降圧回路。 - 【請求項６】 前記コンデンサは、 トランジスタ容量から成る請求項５記載の降圧回路。
- 【請求項７】 前記制御回路は、 前記内部電源電圧が印加される第１のトランジスタ、前
記第１のトランジスタとゲートが共通に接続され、該ゲ
ートとドレインが接続された第２のトランジスタ、前記
第１のトランジスタに直列に接続される第１の抵抗器、
及び前記第２のトランジスタに直列に接続される第２の
抵抗器を有するカレントミラー回路と、 前記第２のトランジスタのドレインと外部電源間に挿入
されるコンデンサと、を有する請求項１記載の降圧回
路。 - 【請求項８】 前記コンデンサは、 トランジスタ容量から成る請求項７記載の降圧回路。
- 【請求項９】 前記第１のトランジスタのサブスレショ
ルド電圧をＶｔ１とし、前記第２のトランジスタのサブ
スレショルド電圧をＶｔ２としたとき、 Ｖｔ１＞Ｖｔ２である請求項７記載の降圧回路。 - 【請求項１０】 前記第２のトランジスタのソースと外
部電源間に挿入される第２のコンデンサを有する請求項
７記載の降圧回路。 - 【請求項１１】 前記第２のコンデンサは、 トランジスタ容量から成る請求項１０記載の降圧回路。
- 【請求項１２】 前記第１のトランジスタ及び前記第２
の基板端子に、それぞれ前記外部電源電圧が印加された
請求項７記載の降圧回路。 - 【請求項１３】 前記第１のトランジスタの基板端子に
前記外部電源電圧が印加され、前記第２のトランジスタ
の基板端子が該第２のトランジスタのソースと接続され
た請求項７記載の降圧回路。 - 【請求項１４】 前記ダイオード回路は、 前記外部電源電圧から前記制御回路に向かって順方向
に、前記第１のトランジスタ及び前記第２のトランジス
タと直列に接続されるダイオード、または少なくとも前
記第１のトランジスタと直列に接続されるダイオードを
有し、 前記第２のトランジスタと直列に接続されるダイオード
の数よりも、前記第１のトランジスタと直列に接続され
るダイオードの数が多く設けられた請求項７記載の降圧
回路。
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| US8495423B2 (en) * | 2009-08-11 | 2013-07-23 | International Business Machines Corporation | Flash-based memory system with robust backup and restart features and removable modules |
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