JP5219876B2 - バイアス電流発生回路 - Google Patents
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Description
請求項2にかかる発明は、請求項1に記載のバイアス電流発生回路において、前記ダイオードは、ダイオード接続され且つ基板電極と前記正電源電圧端子との間に第2の抵抗が接続されたPMOSトランジスタからなることを特徴とする。
請求項3にかかる発明は、請求項1に記載のバイアス電流発生回路において、前記ダイオードは、1或いは複数直列のPN接合ダイオード、又はダイオード接続された1或いは複数直列のトランジスタからなることを特徴とする。
図1に本発明の第1の実施例のバイアス電流発生回路を示す。1Aは図11で説明したバイアス電流発生回路本体である。本実施例では、このバイアス電流発生回路本体1AのトランジスタMP1のソースと正電源電圧VDDの端子との間に、ゲートとドレインを共通接続したダイオード接続のPMOSトランジスタMP3を接続する。そして、そのトランジスタMP3のドレイン(ノードN3)と負電源電圧VSSの端子との間に第2のキャパシタC2を接続する。
ここで、トランジスタMP1,MP2の寄生容量Cpは、トランジスタMP1のゲート・ソース間容量Cgs(MP1)がほぼ支配的となり、Wをゲート幅、Lをゲート長、Coxをゲート酸化膜容量、Covを単位ゲート幅当りのオーバーラップ容量とすると、
となる。
素子特性が揃っているとし、トランジスタMN1,MN2によりIref=Ioutが成立するので、
となる。
図5に第2の実施例のバイアス電流発生回路を示す。図5では、図1〜図4におけるトランジスタMP3について、基板電極と正電源電圧VDDの端子との間に抵抗R2を挿入したものである。
図6に、図1〜図4におけるトランジスタMP3を、N個の直列接続のトランジスタMP31〜MP3Nに置き換えた第3の実施例のバイアス電流発生回路を示す。この実施例では、ダイオードがN個直列接続されることになり、バイアス電流発生回路本体1A〜1Dに印加する正電源電圧が低下するが、正電源電圧の急激な低下時のバイアス電流発生回路1A〜1Dの正電源電圧VDDの端子に対する分離がより効果的となる。
図7に、図1〜図4におけるトランジスタMP3を、ダイオード接続のNMOSトランジスタMN3に置き換えた第4の実施例のバイアス電流発生回路を示す。この実施例では、トランジスタMN3の基板を負電源電圧VSSの端子に接続する。この実施例は、第1の実施例と同様に動作する。
図8に、BiCMOS構造において、図1〜図4におけるトランジスタMP3を、N個の直列接続のPN接合ダイオードD1〜DNに置き換えた第5の実施例のバイアス電流発生回路を示す。なお、PN接合ダイオードは1個であってもよい。
図9に、図1〜図4におけるトランジスタMP3を、ダイオード接続のN個のNMOSトランジスタMN31〜MN3Nを接続した第6の実施例のバイアス電流発生回路を示す。各トランジスタMN31〜MN3Nは基板電極がソースに接続されている。この実施例も、第3の実施例と同様に動作する
図10に、図6に示したバイアス電流発生回路における正電源電圧VDDの端子側のトランジスタMP3Nの基板電極とソースとの間に、図5と同様の抵抗R2を接続した第7の実施例のバイアス電流発生回路を示す。
<その他の実施例>
MP1,MP2,MP3,MP31〜MP3N:PMOSトランジスタ
MN1,MN2,MN3,MN31〜MN3N:NMOSトランジスタ
R1,R2:抵抗
C1,C2:キャパシタ
D1〜DN:ダイオード
N1〜N3:ノード
Claims (3)
- 第1の極性の基準側および出力側トランジスタからなる第1のカレントミラー回路と、第2の極性の基準側および出力側トランジスタからなる第2のカレントミラー回路と、前記第1のカレントミラー回路の基準側トランジスタのドレイン又はコレクタと前記第2のカレントミラー回路の出力側トランジスタのドレイン又はコレクタとの共通接続点としての第1のノードと、前記第1のカレントミラー回路の出力側トランジスタのドレイン又はコレクタと前記第2のカレントミラー回路の基準側トランジスタのドレイン又はコレクタとの共通接続点としての第2のノードと、前記第1のカレントミラー回路の基準側および出力側トランジスタのソース又はエミッタ間、又は前記第2のカレントミラー回路の基準側および出力側トランジスタのソース又はエミッタ間に接続された第1の抵抗と、前記第1のノードと前記第2のカレントミラー回路の出力側トランジスタのソースあるいはエミッタとの間、又は前記第2のノードと前記第1のカレントミラー回路の基準側トランジスタのエミッタあるいはソースとの間に接続された第1のキャパシタと、を有するバイアス電流発生回路本体と、
前記第1のカレントミラー回路の基準側又は出力側トランジスタのソース又はエミッタを第3のノードとし、前記第2のカレントミラー回路の出力側又は基準側トランジスタのソース又はエミッタを負電源電圧端子への接続点として、前記第3のノードと前記負電源電圧端子との間に接続された第2のキャパシタと、
前記第3のノードと正電源電圧端子との間に、前記第3のノード側がカソード、前記正電源電圧端子側がアノードとなるように接続されたダイオードと、
を備えたことを特徴とするバイアス電流発生回路。 - 請求項1に記載のバイアス電流発生回路において、
前記ダイオードは、ダイオード接続され且つ基板電極と前記正電源電圧端子との間に第2の抵抗が接続されたPMOSトランジスタからなることを特徴とするバイアス電流発生回路。 - 請求項1に記載のバイアス電流発生回路において、
前記ダイオードは、1或いは複数直列のPN接合ダイオード、又はダイオード接続された1或いは複数直列のトランジスタからなることを特徴とするバイアス電流発生回路。
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