JP2002328732A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
- Publication number
- JP2002328732A JP2002328732A JP2001136503A JP2001136503A JP2002328732A JP 2002328732 A JP2002328732 A JP 2002328732A JP 2001136503 A JP2001136503 A JP 2001136503A JP 2001136503 A JP2001136503 A JP 2001136503A JP 2002328732 A JP2002328732 A JP 2002328732A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- drain
- gate
- power supply
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S323/00—Electricity: power supply or regulation systems
- Y10S323/901—Starting circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
- Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 回路面積を実質的に増大させることなく、低
電源電圧下でも安定かつ高精度な高速起動を実現するこ
と。 【解決手段】 ＮＭＯＳトランジスタ１０，１２は電流
ミラー回路を形成し、同一のドレイン電流Ｉを流す。Ｐ
ＭＯＳトランジスタ１４，１６は電流ミラー回路を形成
し、電流ミラー回路にドレイン電流Ｉを供給する。抵抗
１８はＰＭＯＳトランジスタ１４，１６のそれぞれのソ
ース電圧の間にオフセットを与える。ダイオード接続さ
れているＮＭＯＳトランジスタ１０のゲート・ドレイン
と正極側電源電圧ＶDDの端子との間にスタートアップ用
のコンデンサ２２が接続されている。また、ダイオード
接続されているＰＭＯＳトランジスタ１６のゲート・ド
レインと負極側電源電圧ＶSSの端子との間にスタートア
ップ用のコンデンサ２４が接続されている。
電源電圧下でも安定かつ高精度な高速起動を実現するこ
と。 【解決手段】 ＮＭＯＳトランジスタ１０，１２は電流
ミラー回路を形成し、同一のドレイン電流Ｉを流す。Ｐ
ＭＯＳトランジスタ１４，１６は電流ミラー回路を形成
し、電流ミラー回路にドレイン電流Ｉを供給する。抵抗
１８はＰＭＯＳトランジスタ１４，１６のそれぞれのソ
ース電圧の間にオフセットを与える。ダイオード接続さ
れているＮＭＯＳトランジスタ１０のゲート・ドレイン
と正極側電源電圧ＶDDの端子との間にスタートアップ用
のコンデンサ２２が接続されている。また、ダイオード
接続されているＰＭＯＳトランジスタ１６のゲート・ド
レインと負極側電源電圧ＶSSの端子との間にスタートア
ップ用のコンデンサ２４が接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、バイアス電圧等の
所定の基準電圧を発生する基準電圧発生回路に係り、特
にＭＯＳ型の基準電圧発生回路に関する。
所定の基準電圧を発生する基準電圧発生回路に係り、特
にＭＯＳ型の基準電圧発生回路に関する。
【０００２】
【従来の技術】たとえば、アナログ回路において定電流
源を動作させるには、基準電圧発生回路から定電流源に
一定電圧レベルのバイアス電圧または基準電圧を与える
必要がある。
源を動作させるには、基準電圧発生回路から定電流源に
一定電圧レベルのバイアス電圧または基準電圧を与える
必要がある。
【０００３】図１５に、従来の典型的な基準電圧発生回
路の回路構成を示す。この基準電圧発生回路は、一対の
ＮＭＯＳトランジスタ１００，１０２と、一対のＰＭＯ
Ｓトランジスタ１０４，１０６と、抵抗１０８とで構成
される。両ＮＭＯＳトランジスタ１００，１０２によっ
て電流ミラー回路が形成され、片側のＮＭＯＳトランジ
スタたとえば１０２のドレインから出力端子１１０が取
り出される。
路の回路構成を示す。この基準電圧発生回路は、一対の
ＮＭＯＳトランジスタ１００，１０２と、一対のＰＭＯ
Ｓトランジスタ１０４，１０６と、抵抗１０８とで構成
される。両ＮＭＯＳトランジスタ１００，１０２によっ
て電流ミラー回路が形成され、片側のＮＭＯＳトランジ
スタたとえば１０２のドレインから出力端子１１０が取
り出される。
【０００４】定常状態で各ＭＯＳトランジスタ１００〜
１０６は飽和状態で動作する。電流ミラー回路の両ＮＭ
ＯＳトランジスタ１００，１０２を流れる電流をＩ、Ｐ
ＭＯＳトランジスタ１０４のゲート・ソース間電圧をＶ
gs1、抵抗１０８の抵抗値をＲとすると、出力端子１１
０に得られる基準電圧Ｖrefは次の式（１）で与えられ
る。 Ｖref＝ＶDD−（Ｉ・Ｒ＋Ｖgs1） ‥‥‥（１）
１０６は飽和状態で動作する。電流ミラー回路の両ＮＭ
ＯＳトランジスタ１００，１０２を流れる電流をＩ、Ｐ
ＭＯＳトランジスタ１０４のゲート・ソース間電圧をＶ
gs1、抵抗１０８の抵抗値をＲとすると、出力端子１１
０に得られる基準電圧Ｖrefは次の式（１）で与えられ
る。 Ｖref＝ＶDD−（Ｉ・Ｒ＋Ｖgs1） ‥‥‥（１）
【０００５】また、電流Ｉは次の式（２）で与えられ
る。 Ｉ＝（Ｉ1/2／Ｋ21/2−Ｉ1/2／Ｋ11/2）／Ｒ ‥‥‥（２）
る。 Ｉ＝（Ｉ1/2／Ｋ21/2−Ｉ1/2／Ｋ11/2）／Ｒ ‥‥‥（２）
【０００６】ここで、Ｋ1、Ｋ2は次の式（３），（４）
で与えられる。 Ｋ1＝μＣox（Ｗ1／Ｌ1）／２ ‥‥‥（３） Ｋ2＝μＣox（Ｗ2／Ｌ2）／２ ‥‥‥（４）
で与えられる。 Ｋ1＝μＣox（Ｗ1／Ｌ1）／２ ‥‥‥（３） Ｋ2＝μＣox（Ｗ2／Ｌ2）／２ ‥‥‥（４）
【０００７】ここで、Ｗ1，Ｌ1はＰＭＯＳトランジスタ
１０４のチャンネル幅、チャンネル長であり、Ｗ2，Ｌ2
はＰＭＯＳトランジスタ１０６のチャンネル幅、チャン
ネル長である。
１０４のチャンネル幅、チャンネル長であり、Ｗ2，Ｌ2
はＰＭＯＳトランジスタ１０６のチャンネル幅、チャン
ネル長である。
【０００８】この基準電圧発生回路では、電源を投入す
ると、正極側電源電圧ＶDDの端子と負極側電源電圧ＶSS
の端子との間で各ＭＯＳトランジスタ１００〜１０６を
貫通する微小なリーク電流が流れることによって、ＰＭ
ＯＳトランジスタ１０４，１０６のゲート電圧が次第に
低下する一方で、ＮＭＯＳトランジスタ１００，１０２
のゲート電圧が次第に上昇する。そして、各ＭＯＳトラ
ンジスタ１００〜１０６において、ゲート電圧がある程
度のドレイン電流を流せるほどの電位に達すると、一瞬
に飽和領域に移行して安定な動作点に達することができ
る。
ると、正極側電源電圧ＶDDの端子と負極側電源電圧ＶSS
の端子との間で各ＭＯＳトランジスタ１００〜１０６を
貫通する微小なリーク電流が流れることによって、ＰＭ
ＯＳトランジスタ１０４，１０６のゲート電圧が次第に
低下する一方で、ＮＭＯＳトランジスタ１００，１０２
のゲート電圧が次第に上昇する。そして、各ＭＯＳトラ
ンジスタ１００〜１０６において、ゲート電圧がある程
度のドレイン電流を流せるほどの電位に達すると、一瞬
に飽和領域に移行して安定な動作点に達することができ
る。
【０００９】
【発明が解決しようとする課題】しかしながら、上記の
ように主としてＭＯＳトランジスタのリーク電流に依拠
する起動法では、電源投入時から所望の出力電圧（基準
電圧）Ｖrefが得られるまでの起動時間が長くかかって
しまう。このため、電源投入時に即座に動作可能にした
いアプリケーションや、パワーセーブモード（待機状
態）から動作モードへ即座に切り替えたいアプリケーシ
ョン等で不便を来している。
ように主としてＭＯＳトランジスタのリーク電流に依拠
する起動法では、電源投入時から所望の出力電圧（基準
電圧）Ｖrefが得られるまでの起動時間が長くかかって
しまう。このため、電源投入時に即座に動作可能にした
いアプリケーションや、パワーセーブモード（待機状
態）から動作モードへ即座に切り替えたいアプリケーシ
ョン等で不便を来している。
【００１０】この問題に対処するため、従来は、たとえ
ば、図１６に示すように、ＰＭＯＳトランジスタ１０６
のゲート・ドレインとＮＭＯＳトランジスタ１００のゲ
ート・ドレインとの間に、ダイオード接続されたＮＭＯ
Ｓトランジスタ１１２からなるスタートアップ回路を設
けていた。このスタートアップ回路によれば、電源投入
直後にＮＭＯＳトランジスタ１１２を介してＰＭＯＳト
ランジスタ１０６のゲート・ドレイン側からＮＭＯＳト
ランジスタ１００のゲート・ドレイン側へ電流を流すこ
とで、各ＭＯＳトランジスタ１００〜１０６が飽和領域
の安定な動作点に移行するまでの所要時間を短くするこ
とができる。
ば、図１６に示すように、ＰＭＯＳトランジスタ１０６
のゲート・ドレインとＮＭＯＳトランジスタ１００のゲ
ート・ドレインとの間に、ダイオード接続されたＮＭＯ
Ｓトランジスタ１１２からなるスタートアップ回路を設
けていた。このスタートアップ回路によれば、電源投入
直後にＮＭＯＳトランジスタ１１２を介してＰＭＯＳト
ランジスタ１０６のゲート・ドレイン側からＮＭＯＳト
ランジスタ１００のゲート・ドレイン側へ電流を流すこ
とで、各ＭＯＳトランジスタ１００〜１０６が飽和領域
の安定な動作点に移行するまでの所要時間を短くするこ
とができる。
【００１１】しかしながら、そのような能動素子（ＭＯ
Ｓトランジスタ１１２）を用いるスタートアップ回路
は、回路面積の著しい増大を招くだけでなく、起動終了
後のオフ条件が非常に厳しいという欠点がある。つま
り、起動完了後の安定動作状態では、ＭＯＳトランジス
タ１１２をオフ状態に保持するために両ノードｎ1，ｎ2
間の電位差をＭＯＳトランジスタ１１２のしきい値電圧
Ｖt以上に確保しなければならず、実際のアプリケーシ
ョンでこのオフ条件を満たすのは非常に難しく、特に低
電源電圧を使用する場合は殆ど不可能である。
Ｓトランジスタ１１２）を用いるスタートアップ回路
は、回路面積の著しい増大を招くだけでなく、起動終了
後のオフ条件が非常に厳しいという欠点がある。つま
り、起動完了後の安定動作状態では、ＭＯＳトランジス
タ１１２をオフ状態に保持するために両ノードｎ1，ｎ2
間の電位差をＭＯＳトランジスタ１１２のしきい値電圧
Ｖt以上に確保しなければならず、実際のアプリケーシ
ョンでこのオフ条件を満たすのは非常に難しく、特に低
電源電圧を使用する場合は殆ど不可能である。
【００１２】本発明は、かかる従来技術の問題点に鑑み
てなされたもので、高速起動を安定に行える基準電圧発
生回路を提供することを目的とする。
てなされたもので、高速起動を安定に行える基準電圧発
生回路を提供することを目的とする。
【００１３】本発明の別の目的は、回路面積を実質的に
増大させることなく、しかも低電源電圧下でも使用可能
なスタートアップ回路を備えた基準電圧発生回路を提供
することにある。
増大させることなく、しかも低電源電圧下でも使用可能
なスタートアップ回路を備えた基準電圧発生回路を提供
することにある。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の基準電圧発生回路は、ゲートとドレイン間
が短絡され、ソースが第１の電位を与える第１の電源電
圧端子に接続されているＭＯＳトランジスタと、前記Ｍ
ＯＳトランジスタのゲート・ドレインと第２の電位を与
える第２の電源電圧端子との間に接続されたコンデンサ
と、回路内の所定のノードに接続された出力端子とを有
し、前記ＭＯＳトランジスタを飽和状態で動作させて、
前記出力端子より所定レベルの基準電圧を出力する構成
とした。
め、本発明の基準電圧発生回路は、ゲートとドレイン間
が短絡され、ソースが第１の電位を与える第１の電源電
圧端子に接続されているＭＯＳトランジスタと、前記Ｍ
ＯＳトランジスタのゲート・ドレインと第２の電位を与
える第２の電源電圧端子との間に接続されたコンデンサ
と、回路内の所定のノードに接続された出力端子とを有
し、前記ＭＯＳトランジスタを飽和状態で動作させて、
前記出力端子より所定レベルの基準電圧を出力する構成
とした。
【００１５】上記の構成においては、電源投入時に、コ
ンデンサの容量結合効果により、ダイオード接続されて
いるＭＯＳトラジスタのゲート・ドレインの電位をソー
ス側と反対側の電源電圧の方に引っ張ることにより、該
ＭＯＳトラジスタを飽和領域の安定な動作点へ迅速に誘
導し、回路全体を高速起動させることができる。
ンデンサの容量結合効果により、ダイオード接続されて
いるＭＯＳトラジスタのゲート・ドレインの電位をソー
ス側と反対側の電源電圧の方に引っ張ることにより、該
ＭＯＳトラジスタを飽和領域の安定な動作点へ迅速に誘
導し、回路全体を高速起動させることができる。
【００１６】本発明の基準電圧発生回路において、好ま
しくは、前記ＭＯＳトランジスタおよび前記ノードに一
定の電流を流すための電流ミラー回路を有する構成とし
てよい。この場合の一態様として、前記電流ミラー回路
が前記ＭＯＳトランジスタを含む構成としてよい。
しくは、前記ＭＯＳトランジスタおよび前記ノードに一
定の電流を流すための電流ミラー回路を有する構成とし
てよい。この場合の一態様として、前記電流ミラー回路
が前記ＭＯＳトランジスタを含む構成としてよい。
【００１７】本発明の基準電圧発生回路の好適な一態様
は、ゲートとドレイン間が短絡され、ソースが第１の電
位を与える第１の電源電圧端子に接続されている第１導
電型の第１のＭＯＳトランジスタと、前記第１のＭＯＳ
トランジスタと協働して電流ミラー回路を形成するため
に、ゲートが前記第１のＭＯＳトランジスタのゲートに
接続され、ソースが前記第１の電源電圧端子に接続され
ている第１導電型の第２のＭＯＳトランジスタと、ドレ
インが前記第１のＭＯＳトランジスタのドレインに接続
され、ソースが第２の電位を与える第２の電源電圧端子
に接続されている第２導電型の第３のＭＯＳトランジス
タと、ドレインが前記第２のＭＯＳトランジスタのドレ
インに接続され、ソースが前記第２の電源電圧端子に接
続されている第２導電型の第４のＭＯＳトランジスタ
と、前記第３のＭＯＳトランジスタおよび前記第４のＭ
ＯＳトランジスタのそれぞれのゲート・ソース間電圧に
オフセットを与えるためのオフセット回路と、前記第１
のＭＯＳトランジスタのゲート・ドレインと前記第２の
電源電圧端子との間に接続されたコンデンサと、前記第
１のＭＯＳトランジスタまたは前記第２のＭＯＳトラン
ジスタのドレインに接続された基準電圧出力端子とを有
する構成である。
は、ゲートとドレイン間が短絡され、ソースが第１の電
位を与える第１の電源電圧端子に接続されている第１導
電型の第１のＭＯＳトランジスタと、前記第１のＭＯＳ
トランジスタと協働して電流ミラー回路を形成するため
に、ゲートが前記第１のＭＯＳトランジスタのゲートに
接続され、ソースが前記第１の電源電圧端子に接続され
ている第１導電型の第２のＭＯＳトランジスタと、ドレ
インが前記第１のＭＯＳトランジスタのドレインに接続
され、ソースが第２の電位を与える第２の電源電圧端子
に接続されている第２導電型の第３のＭＯＳトランジス
タと、ドレインが前記第２のＭＯＳトランジスタのドレ
インに接続され、ソースが前記第２の電源電圧端子に接
続されている第２導電型の第４のＭＯＳトランジスタ
と、前記第３のＭＯＳトランジスタおよび前記第４のＭ
ＯＳトランジスタのそれぞれのゲート・ソース間電圧に
オフセットを与えるためのオフセット回路と、前記第１
のＭＯＳトランジスタのゲート・ドレインと前記第２の
電源電圧端子との間に接続されたコンデンサと、前記第
１のＭＯＳトランジスタまたは前記第２のＭＯＳトラン
ジスタのドレインに接続された基準電圧出力端子とを有
する構成である。
【００１８】この態様の変形例として、前記第１のＭＯ
Ｓトランジスタのゲート・ドレインと前記第２の電源電
圧端子との間に接続されたコンデンサと代替または併用
して、前記第４のＭＯＳトランジスタのゲート・ドレイ
ンと前記第１の電源電圧端子との間にコンデンサを接続
する構成も可能である。
Ｓトランジスタのゲート・ドレインと前記第２の電源電
圧端子との間に接続されたコンデンサと代替または併用
して、前記第４のＭＯＳトランジスタのゲート・ドレイ
ンと前記第１の電源電圧端子との間にコンデンサを接続
する構成も可能である。
【００１９】上記各態様の構成において、好ましくは、
オフセット機能を担う前記第３のＭＯＳトランジスタお
よび前記第４のＭＯＳトランジスタにおいて、それぞれ
のゲートが相互に接続され、前記第４のＭＯＳトランジ
スタのゲートとドレイン間が短絡されている構成として
よい。あるいは、前記第３のＭＯＳトランジスタのゲー
トが前記第４のＭＯＳトランジスタのドレインに接続さ
れ、前記第４のＭＯＳトランジスタのゲートが前記第３
のＭＯＳトランジスタのソースに接続される構成を採る
こともできる。
オフセット機能を担う前記第３のＭＯＳトランジスタお
よび前記第４のＭＯＳトランジスタにおいて、それぞれ
のゲートが相互に接続され、前記第４のＭＯＳトランジ
スタのゲートとドレイン間が短絡されている構成として
よい。あるいは、前記第３のＭＯＳトランジスタのゲー
トが前記第４のＭＯＳトランジスタのドレインに接続さ
れ、前記第４のＭＯＳトランジスタのゲートが前記第３
のＭＯＳトランジスタのソースに接続される構成を採る
こともできる。
【００２０】本発明の基準電圧発生回路において、好ま
しくは、前記オフセット回路が、前記第２の電源電圧端
子と前記第３のＭＯＳトランジスタのソースもしくは前
記第４のＭＯＳトランジスタのソースとの間に接続され
る抵抗を含む構成であってよい。
しくは、前記オフセット回路が、前記第２の電源電圧端
子と前記第３のＭＯＳトランジスタのソースもしくは前
記第４のＭＯＳトランジスタのソースとの間に接続され
る抵抗を含む構成であってよい。
【００２１】
【発明の実施の形態】以下、図１〜図１４を参照して本
発明の好適な実施形態を説明する。
発明の好適な実施形態を説明する。
【００２２】図１に、本発明の一実施形態による基準電
圧発生回路の構成を示す。この基準電圧発生回路は、一
対のＮＭＯＳトランジスタ１０，１２と、一対のＰＭＯ
Ｓトランジスタ１４，１６と、抵抗１８と、コンデンサ
２２，２４とを有している。
圧発生回路の構成を示す。この基準電圧発生回路は、一
対のＮＭＯＳトランジスタ１０，１２と、一対のＰＭＯ
Ｓトランジスタ１４，１６と、抵抗１８と、コンデンサ
２２，２４とを有している。
【００２３】両ＮＭＯＳトランジスタ１０，１２は電流
ミラー回路を形成し、同一のドレイン電流Ｉを流す。よ
り詳細には、ＮＭＯＳトランジスタ１０側がダイオード
接続されており、つまりゲートとドレインが短絡される
とともに、ソースが負極側電源電圧ＶSSの端子に直接接
続されており、ＮＭＯＳトランジスタ１２側は、ゲート
がＮＭＯＳトランジスタ１０のゲートに接続され、ソー
スが負極側電源電圧Ｖ SSの端子に直接接続されている。
ミラー回路を形成し、同一のドレイン電流Ｉを流す。よ
り詳細には、ＮＭＯＳトランジスタ１０側がダイオード
接続されており、つまりゲートとドレインが短絡される
とともに、ソースが負極側電源電圧ＶSSの端子に直接接
続されており、ＮＭＯＳトランジスタ１２側は、ゲート
がＮＭＯＳトランジスタ１０のゲートに接続され、ソー
スが負極側電源電圧Ｖ SSの端子に直接接続されている。
【００２４】ＰＭＯＳトランジスタ１４，１６は電流ミ
ラー回路を形成し、電流ミラー回路にドレイン電流Ｉを
供給する。ＰＭＯＳトランジスタ１６はダイオード接続
されており、つまりゲートとドレインが短絡されるとと
もに、ソースが正極側電源電圧ＶDDの端子に直接接続さ
れている。ＰＭＯＳトランジスタ１６のゲート・ドレイ
ンはＮＭＯＳトランジスタ１２のドレインに接続されて
おり、その接続点またはノードＮ2から出力端子２０が
取り出されている。ＰＭＯＳトランジスタ１４は、ゲー
トがＰＭＯＳトランジスタ１６のゲートに接続され、ド
レインがＮＭＯＳトランジスタ１０のゲート・ドレイン
に接続され、ソースが抵抗１８を介して正極側電源電圧
ＶDDの端子に接続されている。
ラー回路を形成し、電流ミラー回路にドレイン電流Ｉを
供給する。ＰＭＯＳトランジスタ１６はダイオード接続
されており、つまりゲートとドレインが短絡されるとと
もに、ソースが正極側電源電圧ＶDDの端子に直接接続さ
れている。ＰＭＯＳトランジスタ１６のゲート・ドレイ
ンはＮＭＯＳトランジスタ１２のドレインに接続されて
おり、その接続点またはノードＮ2から出力端子２０が
取り出されている。ＰＭＯＳトランジスタ１４は、ゲー
トがＰＭＯＳトランジスタ１６のゲートに接続され、ド
レインがＮＭＯＳトランジスタ１０のゲート・ドレイン
に接続され、ソースが抵抗１８を介して正極側電源電圧
ＶDDの端子に接続されている。
【００２５】抵抗１８は電圧オフセットまたはバイアス
手段であり、この抵抗１８における電圧降下（ＲＩ）の
分だけＰＭＯＳトランジスタ１４，１６のそれぞれのゲ
ート・ソース間電圧の間にオフセットが生じ、そのオフ
セットに応じた電圧レベルを有する出力電圧Ｖrefがノ
ードＮ2に得られるようになっている。
手段であり、この抵抗１８における電圧降下（ＲＩ）の
分だけＰＭＯＳトランジスタ１４，１６のそれぞれのゲ
ート・ソース間電圧の間にオフセットが生じ、そのオフ
セットに応じた電圧レベルを有する出力電圧Ｖrefがノ
ードＮ2に得られるようになっている。
【００２６】この実施形態において、コンデンサ２２，
２４はスタートアップ回路を構成するものである。より
詳細には、コンデンサ２２は、ダイオード接続されてい
るＮＭＯＳトランジスタ１０のゲート・ドレインと正極
側電源電圧ＶDDの端子との間に接続され、電源投入時に
容量結合効果によってＮＭＯＳトランジスタ１０のゲー
ト・ドレインをＶDD 側へ引き上げることにより、ＮＭＯ
Ｓトランジスタ１０の飽和領域内の動作点への移行を速
めるものである。
２４はスタートアップ回路を構成するものである。より
詳細には、コンデンサ２２は、ダイオード接続されてい
るＮＭＯＳトランジスタ１０のゲート・ドレインと正極
側電源電圧ＶDDの端子との間に接続され、電源投入時に
容量結合効果によってＮＭＯＳトランジスタ１０のゲー
ト・ドレインをＶDD 側へ引き上げることにより、ＮＭＯ
Ｓトランジスタ１０の飽和領域内の動作点への移行を速
めるものである。
【００２７】一方、コンデンサ２４は、ダイオード接続
されているＰＭＯＳトランジスタ１６のゲート・ドレイ
ンと負極側電源電圧ＶSSの端子との間に接続され、電源
投入時に容量結合効果によってＰＭＯＳトランジスタ１
６のゲート・ドレインをＶSS側に引き下げることによ
り、ＰＭＯＳトランジスタ１６の飽和領域の動作点への
移行を速めるものである。
されているＰＭＯＳトランジスタ１６のゲート・ドレイ
ンと負極側電源電圧ＶSSの端子との間に接続され、電源
投入時に容量結合効果によってＰＭＯＳトランジスタ１
６のゲート・ドレインをＶSS側に引き下げることによ
り、ＰＭＯＳトランジスタ１６の飽和領域の動作点への
移行を速めるものである。
【００２８】図２に、この基準電圧発生回路における各
部の寄生容量を示す。ＰＭＯＳトランジスタ１４回りで
は、ゲート−ソース間容量Ｃa、ゲート−ドレイン間容
量Ｃb、ドレイン−基板間接合容量Ｃiが存在する。ＰＭ
ＯＳトランジスタ１６回りでは、ゲート−ソース間容量
Ｃc、ドレイン−基板間接合容量Ｃdが存在する。ＮＭＯ
Ｓトランジスタ１０回りでは、ドレイン−基板間接合容
量Ｃe，ゲート−ソース間容量Ｃfが存在する。ＮＭＯＳ
トランジスタ１２回りでは、ゲート−ソース間容量Ｃ
g、ゲート−ドレイン間容量Ｃh、ドレイン−基板間接合
容量Ｃjが存在する。なお、ダイオード接続されている
ＮＭＯＳトランジスタ１０およびＰＭＯＳトランジスタ
１６においては、ゲート・ドレイン間が短絡されている
ので、ゲート−ドレイン間容量は無視できる。
部の寄生容量を示す。ＰＭＯＳトランジスタ１４回りで
は、ゲート−ソース間容量Ｃa、ゲート−ドレイン間容
量Ｃb、ドレイン−基板間接合容量Ｃiが存在する。ＰＭ
ＯＳトランジスタ１６回りでは、ゲート−ソース間容量
Ｃc、ドレイン−基板間接合容量Ｃdが存在する。ＮＭＯ
Ｓトランジスタ１０回りでは、ドレイン−基板間接合容
量Ｃe，ゲート−ソース間容量Ｃfが存在する。ＮＭＯＳ
トランジスタ１２回りでは、ゲート−ソース間容量Ｃ
g、ゲート−ドレイン間容量Ｃh、ドレイン−基板間接合
容量Ｃjが存在する。なお、ダイオード接続されている
ＮＭＯＳトランジスタ１０およびＰＭＯＳトランジスタ
１６においては、ゲート・ドレイン間が短絡されている
ので、ゲート−ドレイン間容量は無視できる。
【００２９】上記の寄生容量のうち、Ｃa，Ｃb，Ｃc，
Ｃdはスタートアップ用コンデンサ２４の容量Ｃ24と対
抗する関係にあり、Ｃe，Ｃf，Ｃg，Ｃhはスタートアッ
プ用コンデンサ２２の容量Ｃ22と対抗する関係にある。
ただし、寄生容量Ｃi，Ｃjはコンデンサ容量Ｃ22，Ｃ24
をそれぞれ補助する関係にある。
Ｃdはスタートアップ用コンデンサ２４の容量Ｃ24と対
抗する関係にあり、Ｃe，Ｃf，Ｃg，Ｃhはスタートアッ
プ用コンデンサ２２の容量Ｃ22と対抗する関係にある。
ただし、寄生容量Ｃi，Ｃjはコンデンサ容量Ｃ22，Ｃ24
をそれぞれ補助する関係にある。
【００３０】図３に、この基準電圧発生回路における起
動時（０~１００μｓ）の各部の電圧波形（シミュレー
ション）を示す。また、図４には、起動直後（０~１０
０ｎｓ）の各部の電圧波形を時間軸を拡大して示す。図
中、ＶN1，ＶN2はそれぞれノードＮ1，Ｎ2の電位であ
り、ＶBIASは抵抗１８の電圧オフセット効果を受けるＰ
ＭＯＳトランジスタ１４のソース電位である。ＶN2は出
力電圧（Ｖref）でもある。正極側電源電圧ＶDDを２．
７ボルト、負極側電源電圧ＶSSを０ボルトに設定してい
る。
動時（０~１００μｓ）の各部の電圧波形（シミュレー
ション）を示す。また、図４には、起動直後（０~１０
０ｎｓ）の各部の電圧波形を時間軸を拡大して示す。図
中、ＶN1，ＶN2はそれぞれノードＮ1，Ｎ2の電位であ
り、ＶBIASは抵抗１８の電圧オフセット効果を受けるＰ
ＭＯＳトランジスタ１４のソース電位である。ＶN2は出
力電圧（Ｖref）でもある。正極側電源電圧ＶDDを２．
７ボルト、負極側電源電圧ＶSSを０ボルトに設定してい
る。
【００３１】図示の電圧波形は、コンデンサ２２，２４
の容量Ｃ22，Ｃ24をそれぞれ０．０１ｐＦに設定した場
合（実施例）と、それぞれ０．１ｐＦに設定した場合
（実施例）である。比較例としてコンデンサ２２，２
４を全く付けない場合の電圧波形も示している。
の容量Ｃ22，Ｃ24をそれぞれ０．０１ｐＦに設定した場
合（実施例）と、それぞれ０．１ｐＦに設定した場合
（実施例）である。比較例としてコンデンサ２２，２
４を全く付けない場合の電圧波形も示している。
【００３２】なお、このシミュレーションにおいて各寄
生容量は次の値に選ばれている。コンデンサ２４と対抗
する寄生容量Ｃa，Ｃb，Ｃc，Ｃdの値は次のとおりであ
る。 Ｃa＝２４ｆＦ Ｃb＝２４ｆＦ Ｃc＝ ５ｆＦ Ｃd＝４２ｆＦ 合計９５ｆＦ＝０．０９５ｐＦ
生容量は次の値に選ばれている。コンデンサ２４と対抗
する寄生容量Ｃa，Ｃb，Ｃc，Ｃdの値は次のとおりであ
る。 Ｃa＝２４ｆＦ Ｃb＝２４ｆＦ Ｃc＝ ５ｆＦ Ｃd＝４２ｆＦ 合計９５ｆＦ＝０．０９５ｐＦ
【００３３】コンデンサ２２と対抗する寄生容量Ｃe，
Ｃf，Ｃg，Ｃhの値は次のとおりである。 Ｃe＝２４ｆＦ Ｃf＝ ５ｆＦ Ｃg＝ ５ｆＦ Ｃh＝ ５ｆＦ 合計３９ｆＦ＝０．０３９ｐＦ
Ｃf，Ｃg，Ｃhの値は次のとおりである。 Ｃe＝２４ｆＦ Ｃf＝ ５ｆＦ Ｃg＝ ５ｆＦ Ｃh＝ ５ｆＦ 合計３９ｆＦ＝０．０３９ｐＦ
【００３４】コンデンサ２２，２４を補助する寄生容量
Ｃi，Ｃjの値は次のとおりである。 Ｃi＝１９１ｆＦ Ｃj＝ ２４ｆＦ
Ｃi，Ｃjの値は次のとおりである。 Ｃi＝１９１ｆＦ Ｃj＝ ２４ｆＦ
【００３５】図３に示すように、この実施形態において
は、スタートアップ用コンデンサ２２，２４を備えるこ
とにより、電源投入時から各ノードの電圧ＶN1，ＶN2が
所期の安定値に至るまで所要時間、つまり各ＭＯＳトラ
ンジスタ１０〜１６のドレイン電圧が飽和領域内の安定
な動作点に到達するまでの所要時間（起動時間）が著し
く短くなる。すなわち、スタートアップ用コンデンサ２
２，２４を付けない場合（比較例）、起動時間は約５５
μｓであるのに対して、実施例（Ｃ22＝０．０１ｐ
Ｆ）では約１２μｓまで短縮され、実施例（Ｃ22＝
０．１ｐＦ）では約２０ｎｓ（正確には１０ｎｓ）まで
短縮される。
は、スタートアップ用コンデンサ２２，２４を備えるこ
とにより、電源投入時から各ノードの電圧ＶN1，ＶN2が
所期の安定値に至るまで所要時間、つまり各ＭＯＳトラ
ンジスタ１０〜１６のドレイン電圧が飽和領域内の安定
な動作点に到達するまでの所要時間（起動時間）が著し
く短くなる。すなわち、スタートアップ用コンデンサ２
２，２４を付けない場合（比較例）、起動時間は約５５
μｓであるのに対して、実施例（Ｃ22＝０．０１ｐ
Ｆ）では約１２μｓまで短縮され、実施例（Ｃ22＝
０．１ｐＦ）では約２０ｎｓ（正確には１０ｎｓ）まで
短縮される。
【００３６】ここで、この基準電圧発生回路における起
動時の各部の詳細な動作を説明する。先ず、図３および
図４の比較例に相当する図５および図６の電圧波形につ
き、スタートアップ用コンデンサ２２，２４を全く付け
ない場合の動作を説明する。
動時の各部の詳細な動作を説明する。先ず、図３および
図４の比較例に相当する図５および図６の電圧波形につ
き、スタートアップ用コンデンサ２２，２４を全く付け
ない場合の動作を説明する。
【００３７】図５に示すように、起動時はフェーズI，I
I，III，IV の順序で各部の状態が段階的に変化または
遷移する。
I，III，IV の順序で各部の状態が段階的に変化または
遷移する。
【００３８】図６に示すように、電源投入直後のフェー
ズIでは、寄生容量Ｃa，Ｃc，Ｃdの容量結合効果により
ノードＮ2の電位ＶN2（Ｖref）が電源電圧ＶDDの立ち上
がりにつられて２．１ボルト近くまで持ち上がる。ノー
ドＮ2の電位ＶN2はＰＭＯＳトランジスタ１６のゲート
・ドレインの電位であるから、この電位ＶN2の持ち上が
りはＰＭＯＳトランジスタ１６をオフ状態に保持する方
向に作用する。
ズIでは、寄生容量Ｃa，Ｃc，Ｃdの容量結合効果により
ノードＮ2の電位ＶN2（Ｖref）が電源電圧ＶDDの立ち上
がりにつられて２．１ボルト近くまで持ち上がる。ノー
ドＮ2の電位ＶN2はＰＭＯＳトランジスタ１６のゲート
・ドレインの電位であるから、この電位ＶN2の持ち上が
りはＰＭＯＳトランジスタ１６をオフ状態に保持する方
向に作用する。
【００３９】一方、ＰＭＯＳトランジスタ１４側では、
上記寄生容量Ｃa，Ｃc，Ｃdへの充電のため抵抗１８に
小さな電流が流れることにより、ソース電位ＶBIASが電
源電圧ＶDDよりも少しだけ（抵抗１８の電圧降下だけ）
低い値（約２．６ボルト）まで持ち上がる。
上記寄生容量Ｃa，Ｃc，Ｃdへの充電のため抵抗１８に
小さな電流が流れることにより、ソース電位ＶBIASが電
源電圧ＶDDよりも少しだけ（抵抗１８の電圧降下だけ）
低い値（約２．６ボルト）まで持ち上がる。
【００４０】ノードＮ1の電位ＶN1は、ＮＭＯＳトラン
ジスタ１０がオフ状態になっているため寄生容量Ｃiの
容量結合効果により持ち上がる（Ａの状態）。しかし、
ある程度（約０．８ボルト）まで持ち上がると、ＮＭＯ
Ｓトランジスタ１０がオンし始めることにより、電位Ｖ
N1の持ち上がりが止って均衡状態（Ｂの状態）となる。
すなわち、寄生容量Ｃiの容量結合効果による持ち上げ
とＮＭＯＳトランジスタ１０に流れる電流による引き下
げとのバランスによって決まる電圧で均衡する状態とな
る。
ジスタ１０がオフ状態になっているため寄生容量Ｃiの
容量結合効果により持ち上がる（Ａの状態）。しかし、
ある程度（約０．８ボルト）まで持ち上がると、ＮＭＯ
Ｓトランジスタ１０がオンし始めることにより、電位Ｖ
N1の持ち上がりが止って均衡状態（Ｂの状態）となる。
すなわち、寄生容量Ｃiの容量結合効果による持ち上げ
とＮＭＯＳトランジスタ１０に流れる電流による引き下
げとのバランスによって決まる電圧で均衡する状態とな
る。
【００４１】フェーズI の終期において、ノードＮ2の
電位ＶN2は、上記のような容量結合によって持ち上がり
きった後、ＰＭＯＳトランジスタ１６がオフ状態のまま
ＮＭＯＳトランジスタ１２が弱くオンすることにより、
少し下がり始める。このため、電源電圧ＶDDの立ち上が
りが終了する頃（約２０ｎｓ）にピークが生じる。やが
て、ＮＭＯＳトランジスタ１２がオフすると、ノードＮ
2はハイインピーダンス状態となり、フェーズII の期間
中はノードＮ2の電位Ｖ2Nがほぼ一定に保たれる。もっ
とも、これで本来の安定状態（飽和状態での安定状態）
になったわけではなく、この電圧レベルは所期（定常
時）のレベルではない。
電位ＶN2は、上記のような容量結合によって持ち上がり
きった後、ＰＭＯＳトランジスタ１６がオフ状態のまま
ＮＭＯＳトランジスタ１２が弱くオンすることにより、
少し下がり始める。このため、電源電圧ＶDDの立ち上が
りが終了する頃（約２０ｎｓ）にピークが生じる。やが
て、ＮＭＯＳトランジスタ１２がオフすると、ノードＮ
2はハイインピーダンス状態となり、フェーズII の期間
中はノードＮ2の電位Ｖ2Nがほぼ一定に保たれる。もっ
とも、これで本来の安定状態（飽和状態での安定状態）
になったわけではなく、この電圧レベルは所期（定常
時）のレベルではない。
【００４２】ＰＭＯＳトランジスタ１４側では、フェー
ズII に移行しても、抵抗１８を通じて寄生容量への充
電がしばらく続くため、ソース電位ＶBIASは電源電圧Ｖ
DDよりもまだ少しだけ低い値に維持される。しかし、Ｐ
ＭＯＳトランジスタ１４がオフしているため、ソース電
位ＶBIASは徐々に電源電圧ＶDDに近づいていく。
ズII に移行しても、抵抗１８を通じて寄生容量への充
電がしばらく続くため、ソース電位ＶBIASは電源電圧Ｖ
DDよりもまだ少しだけ低い値に維持される。しかし、Ｐ
ＭＯＳトランジスタ１４がオフしているため、ソース電
位ＶBIASは徐々に電源電圧ＶDDに近づいていく。
【００４３】一方で、各ＭＯＳトランジスタ１０〜１６
でリーク電流が流れることにより、ノードＮ2の電位Ｖ
N2は徐々に降下する一方、ノードＮ1の電位ＶN1は徐々
に上昇する。
でリーク電流が流れることにより、ノードＮ2の電位Ｖ
N2は徐々に降下する一方、ノードＮ1の電位ＶN1は徐々
に上昇する。
【００４４】そして、フェーズIII において、ノードＮ
1，Ｎ2の電位ＶN1，ＶN2が所定の臨界値に達すると、す
なわち各ＭＯＳトランジスタ１０〜１６、特にダイオー
ド接続されているＮＭＯＳトランジスタ１０およびＰＭ
ＯＳトランジスタ１６に流れる電流が所定の臨界値まで
増大すると、ＮＭＯＳトランジスタ１０およびＰＭＯＳ
トランジスタ１６さらにはＮＭＯＳトランジスタ１２お
よびＰＭＯＳトランジスタ１４が瞬時に飽和領域の動作
点に移行し、各部の電位または電圧が所期値になる。こ
うして、フェーズIVでは安定動作状態または定常状態と
なる。定常状態では、電流ミラー回路により電流Ｉが所
期の一定電流値に保たれ、ＰＭＯＳトランジスタ１４の
ソース電位ＶBIASは電源電圧ＶＶDDより抵抗１８の電圧
降下（ＩＲ）だけ低い一定電位に保たれる。
1，Ｎ2の電位ＶN1，ＶN2が所定の臨界値に達すると、す
なわち各ＭＯＳトランジスタ１０〜１６、特にダイオー
ド接続されているＮＭＯＳトランジスタ１０およびＰＭ
ＯＳトランジスタ１６に流れる電流が所定の臨界値まで
増大すると、ＮＭＯＳトランジスタ１０およびＰＭＯＳ
トランジスタ１６さらにはＮＭＯＳトランジスタ１２お
よびＰＭＯＳトランジスタ１４が瞬時に飽和領域の動作
点に移行し、各部の電位または電圧が所期値になる。こ
うして、フェーズIVでは安定動作状態または定常状態と
なる。定常状態では、電流ミラー回路により電流Ｉが所
期の一定電流値に保たれ、ＰＭＯＳトランジスタ１４の
ソース電位ＶBIASは電源電圧ＶＶDDより抵抗１８の電圧
降下（ＩＲ）だけ低い一定電位に保たれる。
【００４５】この実施形態では、電源投入直後のフェー
ズI において、コンデンサ２２が寄生容量Ｃe，Ｃf，Ｃ
g，Ｃhに対抗して（好ましくは打ち勝って）ノードＮ1
の電位ＶN1を正極側電源電圧ＶDD側に引き上げる方向に
作用する一方で、コンデンサ２４が寄生容量Ｃa，Ｃb，
Ｃc，Ｃdに対抗して（好ましくは打ち勝って）ノードＮ
2の電位ＶN2を負極側電源電圧ＶSS側に引き下げる方向
に作用することにより、フェーズI，II，III，IV の移
行速度を速め、高速に飽和状態の安定な動作点へ誘導す
ることができる。
ズI において、コンデンサ２２が寄生容量Ｃe，Ｃf，Ｃ
g，Ｃhに対抗して（好ましくは打ち勝って）ノードＮ1
の電位ＶN1を正極側電源電圧ＶDD側に引き上げる方向に
作用する一方で、コンデンサ２４が寄生容量Ｃa，Ｃb，
Ｃc，Ｃdに対抗して（好ましくは打ち勝って）ノードＮ
2の電位ＶN2を負極側電源電圧ＶSS側に引き下げる方向
に作用することにより、フェーズI，II，III，IV の移
行速度を速め、高速に飽和状態の安定な動作点へ誘導す
ることができる。
【００４６】特に、両コンデンサ容量Ｃ22，Ｃ24を０．
１ｐＦとする実施例では、図３および図４に示すよう
に、フェーズII，III の段階を実質的になくし（飛ば
し）、フェーズI（立ち上げ）からフェーズIV（安定動
作状態）へ一瞬に移行することが可能であり、超高速の
起動を安定かつ高精度に実現することができる。
１ｐＦとする実施例では、図３および図４に示すよう
に、フェーズII，III の段階を実質的になくし（飛ば
し）、フェーズI（立ち上げ）からフェーズIV（安定動
作状態）へ一瞬に移行することが可能であり、超高速の
起動を安定かつ高精度に実現することができる。
【００４７】このように超高速起動が可能なため、電源
投入時に即座に動作可能状態にしたいアプリケーション
や、パワーセーブモード（待機状態）から動作モードへ
即座に切り替えたいアプリケーション等で大きな利点と
なる。
投入時に即座に動作可能状態にしたいアプリケーション
や、パワーセーブモード（待機状態）から動作モードへ
即座に切り替えたいアプリケーション等で大きな利点と
なる。
【００４８】また、スタートアップ用コンデンサ２２，
２４を付加することに伴なう回路面積の増大は殆ど問題
にならないほどわずかである。
２４を付加することに伴なう回路面積の増大は殆ど問題
にならないほどわずかである。
【００４９】さらに、コンデンサ２２，２４はチャージ
アップによって自動的にオフ状態になるので、従来のス
タートアップ回路（図１６）のようなオフ条件を考慮す
る必要はなく、低電源電圧での使用が可能であり、たと
えば携帯電話や携帯端末等のアプリケーション等で非常
に有利である。
アップによって自動的にオフ状態になるので、従来のス
タートアップ回路（図１６）のようなオフ条件を考慮す
る必要はなく、低電源電圧での使用が可能であり、たと
えば携帯電話や携帯端末等のアプリケーション等で非常
に有利である。
【００５０】図７および図８にこの実施形態の一変形例
の構成を示す。図７の変形例はスタートアップ回路とし
てコンデンサ２２を付加するのみでコンデンサ２４を省
く構成であり、図８の変形例はスタートアップ回路とし
てコンデンサ２４を付加するのみでコンデンサ２２を省
く構成である。
の構成を示す。図７の変形例はスタートアップ回路とし
てコンデンサ２２を付加するのみでコンデンサ２４を省
く構成であり、図８の変形例はスタートアップ回路とし
てコンデンサ２４を付加するのみでコンデンサ２２を省
く構成である。
【００５１】図７の変形例における起動時（０~１００
μｓ）の各部の電圧波形（シミュレーション）を図９に
示し、起動直後（０~１００ｎｓ）の各部の電圧波形を
図１０に示す。シミュレーションの条件は上記実施形態
と同じである。このように、コンデンサ２２のみを付加
する構成でも、上記実施形態とほぼ同程度のスタートア
ップ効果が得られる。
μｓ）の各部の電圧波形（シミュレーション）を図９に
示し、起動直後（０~１００ｎｓ）の各部の電圧波形を
図１０に示す。シミュレーションの条件は上記実施形態
と同じである。このように、コンデンサ２２のみを付加
する構成でも、上記実施形態とほぼ同程度のスタートア
ップ効果が得られる。
【００５２】特に、実施例では、図１０に示すよう
に、立ち上げ（フェーズI）ではＮＭＯＳトランジスタ
１０のゲート・ドレインの電位でもあるノードＮ1の電
位ＶN1がコンデンサ２２の容量結合効果でより高いピー
ク電位（約０．９ボルト近く）まで上昇することによ
り、立ち上げ終了後にＰＭＯＳトランジスタ１６のゲー
ト・ドレインの電位でもある反対側のノードＮ2の電位
ＶN2を引き下げるスピードが顕著に速くなる。また、立
ち上げ終了後にＮＭＯＳトランジスタ１０が弱くオンし
始めるとノードＮ1の電位ＶN1が次第に低下するもの
の、コンデンサ２２がノードＮ1に電荷を供給すること
によりその電位低下を抑制し、ＮＭＯＳトランジスタ１
０がオフするのを顕著に遅らせる。
に、立ち上げ（フェーズI）ではＮＭＯＳトランジスタ
１０のゲート・ドレインの電位でもあるノードＮ1の電
位ＶN1がコンデンサ２２の容量結合効果でより高いピー
ク電位（約０．９ボルト近く）まで上昇することによ
り、立ち上げ終了後にＰＭＯＳトランジスタ１６のゲー
ト・ドレインの電位でもある反対側のノードＮ2の電位
ＶN2を引き下げるスピードが顕著に速くなる。また、立
ち上げ終了後にＮＭＯＳトランジスタ１０が弱くオンし
始めるとノードＮ1の電位ＶN1が次第に低下するもの
の、コンデンサ２２がノードＮ1に電荷を供給すること
によりその電位低下を抑制し、ＮＭＯＳトランジスタ１
０がオフするのを顕著に遅らせる。
【００５３】図８の変形例における起動時（０~１００
μｓ）の各部の電圧波形（シミュレーション）を図１１
に示し、起動直後（０~１００ｎｓ）の各部の電圧波形
を図１２に示す。シミュレーションの条件はやはり上記
実施形態と同じである。このように、コンデンサ２４の
みを付加する構成でも、上記実施形態とほぼ同程度のス
タートアップ効果が得られる。
μｓ）の各部の電圧波形（シミュレーション）を図１１
に示し、起動直後（０~１００ｎｓ）の各部の電圧波形
を図１２に示す。シミュレーションの条件はやはり上記
実施形態と同じである。このように、コンデンサ２４の
みを付加する構成でも、上記実施形態とほぼ同程度のス
タートアップ効果が得られる。
【００５４】特に、実施例では、図１２に示すよう
に、立ち上げ（フェーズI）ではＰＭＯＳトランジスタ
１６のゲート・ドレインの電位でもあるノードＮ2の電
位ＶN2がコンデンサ２４の容量結合効果でより低いピー
ク電位（約１．８ボルト近く）に抑えられることによ
り、立ち上げ終了後にＮＭＯＳトランジスタ１０のゲー
ト・ドレインの電位でもある反対側のノードＮ1の電位
ＶN1を引き上げるスピードが顕著に速くなる。
に、立ち上げ（フェーズI）ではＰＭＯＳトランジスタ
１６のゲート・ドレインの電位でもあるノードＮ2の電
位ＶN2がコンデンサ２４の容量結合効果でより低いピー
ク電位（約１．８ボルト近く）に抑えられることによ
り、立ち上げ終了後にＮＭＯＳトランジスタ１０のゲー
ト・ドレインの電位でもある反対側のノードＮ1の電位
ＶN1を引き上げるスピードが顕著に速くなる。
【００５５】図１３に、別の実施形態における基準電圧
発生回路の構成を示す。この基準電圧発生回路は上記実
施形態の基準電圧発生回路におけるＮＭＯＳトランジス
タとＰＭＯＳトランジスタとを機能的に相互に入れ替え
たものであり、ＮＭＯＳトランジスタ２０，２２側にオ
フセット回路を設けている。より詳細には、ＰＭＯＳト
ランジスタ２４がダイオード接続されており、つまりゲ
ートとドレインが短絡されるとともに、ソースが正極側
電源電圧ＶDDの端子に直接接続されている。ＰＭＯＳト
ランジスタ２６側は、ゲートがＰＭＯＳトランジスタ２
４のゲートに接続され、ソースが正極側電源電圧ＶDDの
端子に直接接続されている。ＰＭＯＳトランジスタ２
４，２６は電流ミラー回路を形成している。
発生回路の構成を示す。この基準電圧発生回路は上記実
施形態の基準電圧発生回路におけるＮＭＯＳトランジス
タとＰＭＯＳトランジスタとを機能的に相互に入れ替え
たものであり、ＮＭＯＳトランジスタ２０，２２側にオ
フセット回路を設けている。より詳細には、ＰＭＯＳト
ランジスタ２４がダイオード接続されており、つまりゲ
ートとドレインが短絡されるとともに、ソースが正極側
電源電圧ＶDDの端子に直接接続されている。ＰＭＯＳト
ランジスタ２６側は、ゲートがＰＭＯＳトランジスタ２
４のゲートに接続され、ソースが正極側電源電圧ＶDDの
端子に直接接続されている。ＰＭＯＳトランジスタ２
４，２６は電流ミラー回路を形成している。
【００５６】ＮＭＯＳトランジスタ２０，２２は電流ミ
ラー回路を形成し、電流ミラー回路にドレイン電流Ｉを
供給する。電流ミラー回路と同一のドレイン電流Ｉを流
す。ＮＭＯＳトランジスタ２２はダイオード接続されて
おり、つまりゲートとドレインが短絡されるとともに、
ソースが負極側電源電圧ＶSSの端子に直接接続されてい
る。ＮＭＯＳトランジスタ２２のゲート・ドレインはＰ
ＭＯＳトランジスタ２６のドレインに接続されており、
その接続点またはノードＮ2から出力端子３０が取り出
されている。ＮＭＯＳトランジスタ２０は、ゲートがＮ
ＭＯＳトランジスタ２２のゲートに接続され、ドレイン
がＰＭＯＳトランジスタ２４のゲート・ドレインに接続
され、ソースがオフセット回路の抵抗２８を介して負極
側電源電圧ＶSSの端子に接続されている。
ラー回路を形成し、電流ミラー回路にドレイン電流Ｉを
供給する。電流ミラー回路と同一のドレイン電流Ｉを流
す。ＮＭＯＳトランジスタ２２はダイオード接続されて
おり、つまりゲートとドレインが短絡されるとともに、
ソースが負極側電源電圧ＶSSの端子に直接接続されてい
る。ＮＭＯＳトランジスタ２２のゲート・ドレインはＰ
ＭＯＳトランジスタ２６のドレインに接続されており、
その接続点またはノードＮ2から出力端子３０が取り出
されている。ＮＭＯＳトランジスタ２０は、ゲートがＮ
ＭＯＳトランジスタ２２のゲートに接続され、ドレイン
がＰＭＯＳトランジスタ２４のゲート・ドレインに接続
され、ソースがオフセット回路の抵抗２８を介して負極
側電源電圧ＶSSの端子に接続されている。
【００５７】この実施形態では、ダイオード接続されて
いるＰＭＯＳトランジスタ２４のゲート・ドレインつま
りノードＮ1と負極側電源電圧ＶSSの端子との間にスタ
ートアップ用のコンデンサ３２が接続されている。この
コンデンサ３２と代替または併用して、ダイオード接続
されているＮＭＯＳトランジスタ２２のゲート・ドレイ
ンつまりノードＮ2と正極側電源電圧ＶDDの端子との間
にスタートアップ用のコンデンサ（図示せず）を接続す
る構成も可能である。この実施形態においても、上記実
施形態と同様の基準電圧発生機能が奏され、同様のスタ
ートアップ効果が得られる。
いるＰＭＯＳトランジスタ２４のゲート・ドレインつま
りノードＮ1と負極側電源電圧ＶSSの端子との間にスタ
ートアップ用のコンデンサ３２が接続されている。この
コンデンサ３２と代替または併用して、ダイオード接続
されているＮＭＯＳトランジスタ２２のゲート・ドレイ
ンつまりノードＮ2と正極側電源電圧ＶDDの端子との間
にスタートアップ用のコンデンサ（図示せず）を接続す
る構成も可能である。この実施形態においても、上記実
施形態と同様の基準電圧発生機能が奏され、同様のスタ
ートアップ効果が得られる。
【００５８】図１４に、別の実施形態における基準電圧
発生回路の構成を示す。この基準電圧発生回路はいわゆ
るしきい値参照型であり、オフセット機能を担う両ＮＭ
ＯＳトランジスタ４０，４２のそれぞれのゲートには、
それぞれのしきい値の差に応じたオフセットまたはバイ
アスが与えられる。この基準電圧発生回路では、ＰＭＯ
Ｓトランジスタ４４，４６が電流ミラー回路を形成して
いる。より詳細には、ＰＭＯＳトランジスタ４６がダイ
オード接続されており、つまりゲートとドレインが短絡
されるとともに、ソースが正極側電源電圧ＶDDの端子に
直接接続されており、ＰＭＯＳトランジスタ４４側は、
ゲートがＰＭＯＳトランジスタ４６のゲートに接続さ
れ、ソースが正極側電源電圧ＶDDの端子に直接接続され
ている。
発生回路の構成を示す。この基準電圧発生回路はいわゆ
るしきい値参照型であり、オフセット機能を担う両ＮＭ
ＯＳトランジスタ４０，４２のそれぞれのゲートには、
それぞれのしきい値の差に応じたオフセットまたはバイ
アスが与えられる。この基準電圧発生回路では、ＰＭＯ
Ｓトランジスタ４４，４６が電流ミラー回路を形成して
いる。より詳細には、ＰＭＯＳトランジスタ４６がダイ
オード接続されており、つまりゲートとドレインが短絡
されるとともに、ソースが正極側電源電圧ＶDDの端子に
直接接続されており、ＰＭＯＳトランジスタ４４側は、
ゲートがＰＭＯＳトランジスタ４６のゲートに接続さ
れ、ソースが正極側電源電圧ＶDDの端子に直接接続され
ている。
【００５９】ＮＭＯＳトランジスタ４０は、ゲートがＮ
ＭＯＳトランジスタ４２のソースに接続され、ソースが
負極側電源電圧ＶSSの端子に直接接続され、ドレインが
ＰＭＯＳトランジスタ４４のドレインに接続されてい
る。ＮＭＯＳトランジスタ４２は、ゲートがＮＭＯＳト
ランジスタ４０のドレインに接続され、ソースが抵抗４
８を介して負極側電源電圧ＶSSの端子に直接接続され、
ドレインがＰＭＯＳトランジスタ４６のゲート・ドレイ
ンに接続されている。また、このＮＭＯＳトランジスタ
４２のドレインつまりノードＮ2から出力端子５０が取
り出されている。
ＭＯＳトランジスタ４２のソースに接続され、ソースが
負極側電源電圧ＶSSの端子に直接接続され、ドレインが
ＰＭＯＳトランジスタ４４のドレインに接続されてい
る。ＮＭＯＳトランジスタ４２は、ゲートがＮＭＯＳト
ランジスタ４０のドレインに接続され、ソースが抵抗４
８を介して負極側電源電圧ＶSSの端子に直接接続され、
ドレインがＰＭＯＳトランジスタ４６のゲート・ドレイ
ンに接続されている。また、このＮＭＯＳトランジスタ
４２のドレインつまりノードＮ2から出力端子５０が取
り出されている。
【００６０】この実施形態では、ダイオード接続されて
いるＰＭＯＳトランジスタ４６のゲート・ドレインつま
りノードＮ2と負極側電源電圧ＶSSの端子との間にスタ
ートアップ用のコンデンサ５２が接続されている。この
実施形態でも、上記実施形態と同様の基準電圧発生機能
が奏され、同様のスタートアップ効果が得られる。
いるＰＭＯＳトランジスタ４６のゲート・ドレインつま
りノードＮ2と負極側電源電圧ＶSSの端子との間にスタ
ートアップ用のコンデンサ５２が接続されている。この
実施形態でも、上記実施形態と同様の基準電圧発生機能
が奏され、同様のスタートアップ効果が得られる。
【００６１】なお、上記した実施形態ではノードＮ2か
ら出力端子（２０，３０，５０）を取り出したが、反対
側のノードＮ1から出力端子を取り出す構成も可能であ
る。
ら出力端子（２０，３０，５０）を取り出したが、反対
側のノードＮ1から出力端子を取り出す構成も可能であ
る。
【００６２】本発明の基準電圧発生回路は定電流源回路
を用いる各種アプリケーションたとえば演算増幅器、Ｐ
ＬＬ回路、ＤＬＬ回路、Ｄ／Ａコンバータ、Ａ／Ｄコン
バータ、ＬＣＤドライバ等に適用可能であり、原理的に
は一定電圧レベルの基準電圧を用いる任意のアプリケー
ションに適用可能である。
を用いる各種アプリケーションたとえば演算増幅器、Ｐ
ＬＬ回路、ＤＬＬ回路、Ｄ／Ａコンバータ、Ａ／Ｄコン
バータ、ＬＣＤドライバ等に適用可能であり、原理的に
は一定電圧レベルの基準電圧を用いる任意のアプリケー
ションに適用可能である。
【００６３】
【発明の効果】以上説明したように、本発明の基準電圧
発生回路によれば、回路面積を実質的に増大させること
なく、しかも低電源電圧下でも使用可能なスタートアッ
プ機能により高速起動を安定かつ高精度に行うことがで
きる。
発生回路によれば、回路面積を実質的に増大させること
なく、しかも低電源電圧下でも使用可能なスタートアッ
プ機能により高速起動を安定かつ高精度に行うことがで
きる。
【図面の簡単な説明】
【図１】本発明の一実施形態による基準電圧発生回路の
構成を示す回路図である。
構成を示す回路図である。
【図２】実施形態の基準電圧発生回路における各部の寄
生容量を示す図である。
生容量を示す図である。
【図３】実施形態の基準電圧発生回路による起動時の各
部の電圧波形を示す図である。
部の電圧波形を示す図である。
【図４】実施形態の基準電圧発生回路における起動直後
の各部の電圧波形を時間軸を拡大して示す図である。
の各部の電圧波形を時間軸を拡大して示す図である。
【図５】実施形態の基準電圧発生回路による起動時の作
用を説明するための図である。
用を説明するための図である。
【図６】実施形態の基準電圧発生回路における起動直後
の作用を説明するための図である。
の作用を説明するための図である。
【図７】実施形態の一変形例による基準電圧発生回路の
構成を示す回路図である。
構成を示す回路図である。
【図８】実施形態の別の変形例による基準電圧発生回路
の構成を示す回路図である。
の構成を示す回路図である。
【図９】図８の変形例における起動時の各部の電圧波形
を示す図である。
を示す図である。
【図１０】図８の変形例における起動直後の各部の電圧
波形を時間軸を拡大して示す図である。
波形を時間軸を拡大して示す図である。
【図１１】図９の変形例における起動時の各部の電圧波
形を示す図である。
形を示す図である。
【図１２】図９の変形例における起動直後の各部の電圧
波形を時間軸を拡大して示す図である。
波形を時間軸を拡大して示す図である。
【図１３】実施形態の別の実施形態による基準電圧発生
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図１４】実施形態の別の実施形態による基準電圧発生
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図１５】従来の基準電圧発生回路の構成を示す回路図
である。
である。
【図１６】従来の基準電圧発生回路におけるスタートア
ップ回路の構成を示す回路図である。
ップ回路の構成を示す回路図である。
１０，１２，２０，２２，３０，３２ ＮＭＯＳトラ
ンジスタ １４，１６，２４，２６，４４，４６ ＰＭＯＳトラ
ンジスタ １８，２８，４８ 抵抗 ２０，３０，５０ 出力端子 ２２，２４，３２，５２ スタートアップ用コンデン
サ
ンジスタ １４，１６，２４，２６，４４，４６ ＰＭＯＳトラ
ンジスタ １８，２８，４８ 抵抗 ２０，３０，５０ 出力端子 ２２，２４，３２，５２ スタートアップ用コンデン
サ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年５月１０日（２００１．５．１
０）
０）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】図３に、この基準電圧発生回路における起
動時（０〜１００μｓ）の各部の電圧波形（シミュレー
ション）を示す。また、図４には、起動直後（０〜１０
０ｎｓ）の各部の電圧波形を時間軸を拡大して示す。図
中、ＶN1，ＶN2はそれぞれノードＮ1，Ｎ2の電位であ
り、ＶBIASは抵抗１８の電圧オフセット効果を受けるＰ
ＭＯＳトランジスタ１４のソース電位である。ＶN2は出
力電圧（Ｖref）でもある。正極側電源電圧ＶDDを２．
７ボルト、負極側電源電圧ＶSSを０ボルトに設定してい
る。
動時（０〜１００μｓ）の各部の電圧波形（シミュレー
ション）を示す。また、図４には、起動直後（０〜１０
０ｎｓ）の各部の電圧波形を時間軸を拡大して示す。図
中、ＶN1，ＶN2はそれぞれノードＮ1，Ｎ2の電位であ
り、ＶBIASは抵抗１８の電圧オフセット効果を受けるＰ
ＭＯＳトランジスタ１４のソース電位である。ＶN2は出
力電圧（Ｖref）でもある。正極側電源電圧ＶDDを２．
７ボルト、負極側電源電圧ＶSSを０ボルトに設定してい
る。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正内容】
【００５１】図７の変形例における起動時（０〜１００
μｓ）の各部の電圧波形（シミュレーション）を図９に
示し、起動直後（０〜１００ｎｓ）の各部の電圧波形を
図１０に示す。シミュレーションの条件は上記実施形態
と同じである。このように、コンデンサ２２のみを付加
する構成でも、上記実施形態とほぼ同程度のスタートア
ップ効果が得られる。
μｓ）の各部の電圧波形（シミュレーション）を図９に
示し、起動直後（０〜１００ｎｓ）の各部の電圧波形を
図１０に示す。シミュレーションの条件は上記実施形態
と同じである。このように、コンデンサ２２のみを付加
する構成でも、上記実施形態とほぼ同程度のスタートア
ップ効果が得られる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正内容】
【００５３】図８の変形例における起動時（０〜１００
μｓ）の各部の電圧波形（シミュレーション）を図１１
に示し、起動直後（０〜１００ｎｓ）の各部の電圧波形
を図１２に示す。シミュレーションの条件はやはり上記
実施形態と同じである。このように、コンデンサ２４の
みを付加する構成でも、上記実施形態とほぼ同程度のス
タートアップ効果が得られる。
μｓ）の各部の電圧波形（シミュレーション）を図１１
に示し、起動直後（０〜１００ｎｓ）の各部の電圧波形
を図１２に示す。シミュレーションの条件はやはり上記
実施形態と同じである。このように、コンデンサ２４の
みを付加する構成でも、上記実施形態とほぼ同程度のス
タートアップ効果が得られる。
Claims (9)
- 【請求項１】 ゲートとドレイン間が短絡され、ソース
が第１の電位を与える第１の電源電圧端子に接続されて
いるＭＯＳトランジスタと、 前記ＭＯＳトランジスタのゲート・ドレインと第２の電
位を与える第２の電源電圧端子との間に接続されたコン
デンサと、 回路内の所定のノードに接続された出力端子とを有し、
前記ＭＯＳトランジスタを飽和状態で動作させて、前記
出力端子より所定レベルの基準電圧を出力する基準電圧
発生回路。 - 【請求項２】 前記ＭＯＳトランジスタおよび前記ノー
ドに一定の電流を流すための電流ミラー回路を有する請
求項１に記載の基準電圧発生回路。 - 【請求項３】 前記電流ミラー回路が前記ＭＯＳトラン
ジスタを含む請求項２に記載の基準電圧発生回路。 - 【請求項４】 ゲートとドレイン間が短絡され、ソース
が第１の電位を与える第１の電源電圧端子に接続されて
いる第１導電型の第１のＭＯＳトランジスタと、 前記第１のＭＯＳトランジスタと協働して電流ミラー回
路を形成するために、ゲートが前記第１のＭＯＳトラン
ジスタのゲートに接続され、ソースが前記第１の電源電
圧端子に接続されている第１導電型の第２のＭＯＳトラ
ンジスタと、 ドレインが前記第１のＭＯＳトランジスタのドレインに
接続され、ソースが第２の電位を与える第２の電源電圧
端子に接続されている第２導電型の第３のＭＯＳトラン
ジスタと、 ドレインが前記第２のＭＯＳトランジスタのドレインに
接続され、ソースが前記第２の電源電圧端子に接続され
ている第２導電型の第４のＭＯＳトランジスタと、 前記第３のＭＯＳトランジスタおよび前記第４のＭＯＳ
トランジスタのそれぞれのゲート・ソース間電圧にオフ
セットを与えるためのオフセット回路と、 前記第１のＭＯＳトランジスタのゲート・ドレインと前
記第２の電源電圧端子との間に接続されたコンデンサ
と、 前記第１のＭＯＳトランジスタまたは前記第２のＭＯＳ
トランジスタのドレインに接続された基準電圧出力端子
とを有する基準電圧発生回路。 - 【請求項５】 ゲートとドレイン間が短絡され、ソース
が第１の電位を与える第１の電源電圧端子に接続されて
いる第１導電型の第１のＭＯＳトランジスタと、 前記第１のＭＯＳトランジスタと協働して電流ミラー回
路を形成するために、ゲートが前記第１のＭＯＳトラン
ジスタのゲートに接続され、ソースが前記第１の電源電
圧端子に接続されている第１導電型の第２のＭＯＳトラ
ンジスタと、 ドレインが前記第１のＭＯＳトランジスタのドレインに
接続され、ソースが第２の電位を与える第２の電源電圧
端子に接続されている第２導電型の第３のＭＯＳトラン
ジスタと、 ドレインが前記第２のＭＯＳトランジスタのドレインに
接続され、ソースが前記第２の電源電圧端子に接続され
ている第２導電型の第４のＭＯＳトランジスタと、 前記第３のＭＯＳトランジスタおよび前記第４のＭＯＳ
トランジスタのそれぞれのゲート・ソース間電圧にオフ
セットを与えるためのオフセット回路と、 前記第４のＭＯＳトランジスタのゲート・ドレインと前
記第１の電源電圧端子との間に接続されたコンデンサ
と、 前記第１のＭＯＳトランジスタまたは前記第２のＭＯＳ
トランジスタのドレインに接続された基準電圧出力端子
とを有する基準電圧発生回路。 - 【請求項６】 ゲートとドレイン間が短絡され、ソース
が第１の電位を与える第１の電源電圧端子に接続されて
いる第１導電型の第１のＭＯＳトランジスタと、 前記第１のＭＯＳトランジスタと協働して電流ミラー回
路を形成するために、ゲートが前記第１のＭＯＳトラン
ジスタのゲートに接続され、ソースが前記第１の電源電
圧端子に接続されている第１導電型の第２のＭＯＳトラ
ンジスタと、 ドレインが前記第１のＭＯＳトランジスタのドレインに
接続され、ソースが第２の電位を与える第２の電源電圧
端子に接続されている第２導電型の第３のＭＯＳトラン
ジスタと、 ドレインが前記第２のＭＯＳトランジスタのドレインに
接続され、ソースが前記第２の電源電圧端子に接続され
ている第２導電型の第４のＭＯＳトランジスタと、 前記第３のＭＯＳトランジスタおよび前記第４のＭＯＳ
トランジスタのそれぞれのゲート・ソース間電圧にオフ
セットを与えるためのオフセット回路と、 前記第１のＭＯＳトランジスタのゲート・ドレインと前
記第２の電源電圧端子との間に接続された第１のコンデ
ンサと、 前記第４のＭＯＳトランジスタのゲート・ドレインと前
記第１の電源電圧端子との間に接続された第２のコンデ
ンサと、 前記第１のＭＯＳトランジスタまたは前記第２のＭＯＳ
トランジスタのドレインに接続された基準電圧出力端子
とを有する基準電圧発生回路。 - 【請求項７】 前記第３のＭＯＳトランジスタおよび前
記第４のＭＯＳトランジスタのそれぞれのゲートが相互
に接続され、 前記第４のＭＯＳトランジスタのゲートとドレイン間が
短絡されている請求項４〜６のいずれかに記載の基準電
圧発生回路。 - 【請求項８】 前記第３のＭＯＳトランジスタのゲート
が前記第４のＭＯＳトランジスタのドレインに接続さ
れ、 前記第４のＭＯＳトランジスタのゲートが前記第３のＭ
ＯＳトランジスタのソースに接続される請求項４〜６の
いずれかに記載の基準電圧発生回路。 - 【請求項９】 前記オフセット回路が、前記第２の電源
電圧端子と前記第３のＭＯＳトランジスタのソースもし
くは前記第４のＭＯＳトランジスタのソースとの間に接
続される抵抗を含む請求項４〜８のいずれかに記載の基
準電圧発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001136503A JP2002328732A (ja) | 2001-05-07 | 2001-05-07 | 基準電圧発生回路 |
| US10/140,378 US6617835B2 (en) | 2001-05-07 | 2002-05-06 | MOS type reference voltage generator having improved startup capabilities |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001136503A JP2002328732A (ja) | 2001-05-07 | 2001-05-07 | 基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002328732A true JP2002328732A (ja) | 2002-11-15 |
Family
ID=18983767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001136503A Withdrawn JP2002328732A (ja) | 2001-05-07 | 2001-05-07 | 基準電圧発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6617835B2 (ja) |
| JP (1) | JP2002328732A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253891A (ja) * | 2005-03-09 | 2006-09-21 | Sanyo Electric Co Ltd | バイアス回路 |
| KR100940150B1 (ko) | 2007-12-03 | 2010-02-03 | 주식회사 동부하이텍 | 밴드갭 기준전압 발생을 위한 새로운 스타트-업 회로 |
| JP2010186360A (ja) * | 2009-02-13 | 2010-08-26 | New Japan Radio Co Ltd | バイアス電流発生回路 |
| JP2011018210A (ja) * | 2009-07-09 | 2011-01-27 | New Japan Radio Co Ltd | バイアス回路 |
| JP2019057204A (ja) * | 2017-09-22 | 2019-04-11 | 新日本無線株式会社 | 起動回路の故障検出方法 |
| JP2020141366A (ja) * | 2019-03-01 | 2020-09-03 | 力晶積成電子製造股▲ふん▼有限公司Ｐｏｗｅｒｃｈｉｐ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｒｐｏｒａｔｉｏｎ | 基準電圧発生回路及び不揮発性半導体記憶装置 |
| US10948939B2 (en) | 2018-01-26 | 2021-03-16 | Seiko Epson Corporation | Display driver, circuit device, electro-optical device, and electronic apparatus |
| JPWO2021161675A1 (ja) * | 2020-02-10 | 2021-08-19 | ||
| WO2021192040A1 (ja) * | 2020-03-24 | 2021-09-30 | 三菱電機株式会社 | バイアス回路、並びに、センサ機器及びワイヤレスセンサ機器 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6696881B1 (en) * | 2003-02-04 | 2004-02-24 | Sun Microsystems, Inc. | Method and apparatus for gate current compensation |
| US6744303B1 (en) * | 2003-02-21 | 2004-06-01 | Sun Microsystems, Inc. | Method and apparatus for tunneling leakage current compensation |
| KR100492095B1 (ko) * | 2003-02-24 | 2005-06-02 | 삼성전자주식회사 | 스타트업 회로를 갖는 바이어스회로 |
| KR100549947B1 (ko) * | 2003-10-29 | 2006-02-07 | 삼성전자주식회사 | 집적회로용 기준전압 발생회로 |
| JP4713280B2 (ja) * | 2005-08-31 | 2011-06-29 | 株式会社リコー | 基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路 |
| US7554313B1 (en) * | 2006-02-09 | 2009-06-30 | National Semiconductor Corporation | Apparatus and method for start-up circuit without a start-up resistor |
| KR100855984B1 (ko) * | 2007-02-27 | 2008-09-02 | 삼성전자주식회사 | 향상된 셋업 전압 특성을 갖는 기준전압 발생기 및 이를제어하는 방법 |
| JP5792477B2 (ja) * | 2011-02-08 | 2015-10-14 | アルプス電気株式会社 | 定電圧回路 |
| EP2498162B1 (en) | 2011-03-07 | 2014-04-30 | Dialog Semiconductor GmbH | Startup circuit for low voltage cascode beta multiplier current generator |
| CN102222891B (zh) * | 2011-06-20 | 2013-10-16 | 北京大学 | 利用电流镜的电源钳位esd保护电路 |
| CN103001200B (zh) * | 2012-12-14 | 2015-04-22 | 北京大学 | 多重rc触发电源钳位esd保护电路 |
| US10079227B2 (en) * | 2016-02-26 | 2018-09-18 | Texas Instruments Incorporated | Apparatus for rectified RC trigger of back-to-back MOS-SCR ESD protection |
| US9964975B1 (en) * | 2017-09-29 | 2018-05-08 | Nxp Usa, Inc. | Semiconductor devices for sensing voltages |
| JP7000187B2 (ja) * | 2018-02-08 | 2022-01-19 | エイブリック株式会社 | 基準電圧回路及び半導体装置 |
| CN112217571B (zh) * | 2019-07-09 | 2022-02-22 | 博通集成电路（上海）股份有限公司 | Cmos单管红外收发器 |
| CN115220515A (zh) * | 2021-04-16 | 2022-10-21 | 中国科学院微电子研究所 | 一种电压基准电路、元器件及设备 |
| CN115220516A (zh) * | 2021-04-16 | 2022-10-21 | 中国科学院微电子研究所 | 一种电压基准电路、元器件及设备 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0327409A (ja) * | 1989-06-23 | 1991-02-05 | Matsushita Electric Ind Co Ltd | バイアス回路 |
| JPH09114534A (ja) * | 1995-10-13 | 1997-05-02 | Seiko I Eishitsuku:Kk | 基準電圧発生回路 |
| JPH09265329A (ja) * | 1996-03-27 | 1997-10-07 | New Japan Radio Co Ltd | バイアス発生回路およびレギュレータ回路 |
| JPH1197628A (ja) * | 1997-09-19 | 1999-04-09 | Mitsubishi Electric Corp | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2641626B1 (fr) * | 1989-01-11 | 1991-06-14 | Sgs Thomson Microelectronics | Generateur de tension de reference stable |
| US5144223A (en) * | 1991-03-12 | 1992-09-01 | Mosaid, Inc. | Bandgap voltage generator |
| KR100323775B1 (ko) * | 1993-01-08 | 2002-06-20 | 이데이 노부유끼 | 모놀리식마이크로웨이브반도체집적회로및화합물반도체로이루어지는전계효과형트랜지스터의바이어스안정화회로 |
| US5929622A (en) * | 1998-07-01 | 1999-07-27 | Quantum Corporation | Balanced current mirror |
| JP3423957B2 (ja) * | 1999-11-25 | 2003-07-07 | Ｎｅｃエレクトロニクス株式会社 | 降圧回路 |
-
2001
- 2001-05-07 JP JP2001136503A patent/JP2002328732A/ja not_active Withdrawn
-
2002
- 2002-05-06 US US10/140,378 patent/US6617835B2/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0327409A (ja) * | 1989-06-23 | 1991-02-05 | Matsushita Electric Ind Co Ltd | バイアス回路 |
| JPH09114534A (ja) * | 1995-10-13 | 1997-05-02 | Seiko I Eishitsuku:Kk | 基準電圧発生回路 |
| JPH09265329A (ja) * | 1996-03-27 | 1997-10-07 | New Japan Radio Co Ltd | バイアス発生回路およびレギュレータ回路 |
| JPH1197628A (ja) * | 1997-09-19 | 1999-04-09 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4553759B2 (ja) * | 2005-03-09 | 2010-09-29 | 三洋電機株式会社 | バイアス回路 |
| JP2006253891A (ja) * | 2005-03-09 | 2006-09-21 | Sanyo Electric Co Ltd | バイアス回路 |
| KR100940150B1 (ko) | 2007-12-03 | 2010-02-03 | 주식회사 동부하이텍 | 밴드갭 기준전압 발생을 위한 새로운 스타트-업 회로 |
| JP2010186360A (ja) * | 2009-02-13 | 2010-08-26 | New Japan Radio Co Ltd | バイアス電流発生回路 |
| JP2011018210A (ja) * | 2009-07-09 | 2011-01-27 | New Japan Radio Co Ltd | バイアス回路 |
| JP2019057204A (ja) * | 2017-09-22 | 2019-04-11 | 新日本無線株式会社 | 起動回路の故障検出方法 |
| US10948939B2 (en) | 2018-01-26 | 2021-03-16 | Seiko Epson Corporation | Display driver, circuit device, electro-optical device, and electronic apparatus |
| JP2020141366A (ja) * | 2019-03-01 | 2020-09-03 | 力晶積成電子製造股▲ふん▼有限公司Ｐｏｗｅｒｃｈｉｐ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｒｐｏｒａｔｉｏｎ | 基準電圧発生回路及び不揮発性半導体記憶装置 |
| JPWO2021161675A1 (ja) * | 2020-02-10 | 2021-08-19 | ||
| JP7120463B2 (ja) | 2020-02-10 | 2022-08-17 | 三菱電機株式会社 | 赤外線検出素子 |
| US11971306B2 (en) | 2020-02-10 | 2024-04-30 | Mitsubishi Electric Corporation | Infrared detecting device |
| WO2021192040A1 (ja) * | 2020-03-24 | 2021-09-30 | 三菱電機株式会社 | バイアス回路、並びに、センサ機器及びワイヤレスセンサ機器 |
| CN115298634A (zh) * | 2020-03-24 | 2022-11-04 | 三菱电机株式会社 | 偏置电路、传感器设备以及无线传感器设备 |
| CN115298634B (zh) * | 2020-03-24 | 2023-10-31 | 三菱电机株式会社 | 偏置电路、传感器设备以及无线传感器设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030006746A1 (en) | 2003-01-09 |
| US6617835B2 (en) | 2003-09-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002328732A (ja) | 基準電圧発生回路 | |
| KR100381832B1 (ko) | 내부 전압 발생기 | |
| JP3037031B2 (ja) | パワーオン信号発生回路 | |
| JP4212767B2 (ja) | 高速電流スイッチ回路および高周波電流源 | |
| US7042299B2 (en) | Crystal oscillation circuit | |
| TWI454032B (zh) | 充電電路 | |
| KR20190141868A (ko) | 발진기 | |
| US7656201B2 (en) | Output buffer circuit | |
| TWI354196B (en) | Constant voltage outputting circuit | |
| JP2009152680A (ja) | 増幅回路 | |
| JP2004086750A (ja) | バンドギャップ回路 | |
| JPH04229313A (ja) | バッファ回路 | |
| KR20040000430A (ko) | 진폭변환회로 | |
| US20050094421A1 (en) | Integrated charge pump voltage converter | |
| US5252909A (en) | Constant-voltage generating circuit | |
| JP2001042830A (ja) | 電源装置、及びこれを用いた液晶表示装置 | |
| JP4941045B2 (ja) | カレントミラー回路 | |
| JP2002217691A (ja) | コンパレータ回路 | |
| JP3802409B2 (ja) | バイアス回路及び電源装置 | |
| JP2008017566A (ja) | 電源発生回路 | |
| US20240178794A1 (en) | Reducing Startup Time In A Crystal Oscillator | |
| JP4211369B2 (ja) | Ａｇｃ回路 | |
| JP7158218B2 (ja) | 定電流回路 | |
| US7859306B2 (en) | Load driving circuit | |
| JP4412067B2 (ja) | 直流電源装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080411 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091005 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100914 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100916 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20101102 |