WO2021192040A1 - バイアス回路、並びに、センサ機器及びワイヤレスセンサ機器 - Google Patents

バイアス回路、並びに、センサ機器及びワイヤレスセンサ機器 Download PDF

Info

Publication number
WO2021192040A1
WO2021192040A1 PCT/JP2020/013038 JP2020013038W WO2021192040A1 WO 2021192040 A1 WO2021192040 A1 WO 2021192040A1 JP 2020013038 W JP2020013038 W JP 2020013038W WO 2021192040 A1 WO2021192040 A1 WO 2021192040A1
Authority
WO
WIPO (PCT)
Prior art keywords
node
voltage
circuit
state
bias circuit
Prior art date
Application number
PCT/JP2020/013038
Other languages
English (en)
French (fr)
Inventor
友和 小島
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to JP2022509835A priority Critical patent/JPWO2021192040A1/ja
Priority to PCT/JP2020/013038 priority patent/WO2021192040A1/ja
Priority to US17/792,918 priority patent/US11967949B2/en
Priority to CN202080098640.4A priority patent/CN115298634B/zh
Priority to DE112020006949.4T priority patent/DE112020006949T5/de
Publication of WO2021192040A1 publication Critical patent/WO2021192040A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/0084—Arrangements for measuring currents or voltages or for indicating presence or sign thereof measuring voltage only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0036—Means reducing energy consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0081—Power supply means, e.g. to the switch driver

Definitions

  • the present disclosure relates to a bias circuit, and a sensor device and a wireless sensor device provided with the bias circuit.
  • a circuit called a self-bias circuit that generates a bias voltage that does not directly depend on the power supply voltage is known.
  • a bandgap reference circuit for generating a constant reference voltage and current against temperature fluctuations and process fluctuations in addition to power supply voltage fluctuations is also known.
  • Patent Document 1 describes, as an example of such a self-bias circuit, a reference current generation circuit that does not require a PN junction diode and has a temperature dependence of approximately zero. ..
  • a starting circuit including a constant current source is arranged in order to escape from the zero bias point and start at a stable operating point.
  • the present disclosure has been made to solve such problems, and the purpose of the present disclosure is to achieve both stable startability, low power consumption after startup, and high bias accuracy. It is to provide the configuration of the bias circuit.
  • a bias circuit a current mirror circuit having first conductive type first and second transistors, a current generation circuit having a second conductive type transistor, and a start control circuit. And a starter circuit.
  • the first conductive type first and second transistors are connected between the first power supply node that supplies the first voltage and the first and second nodes, respectively.
  • the current generation circuit is connected between the second power supply node that supplies the second voltage and the first and second nodes.
  • the control electrodes of the first and second transistors connected to each other are electrically connected to one of the first and second nodes, at least in the second state.
  • the start circuit switches the connection destination of the control electrode between the first state and the second state when the bias circuit is started.
  • the activation circuit includes first to third switches. The first switch is connected between the control electrode and the first voltage node that supplies the off voltage for turning off the first and second transistors. The second switch is connected between the third node and the control electrode. The third switch is connected between the second voltage node, which supplies the on-voltage for turning on the first and second transistors, and the third node. The first switch and the second switch are turned off in the first state and turned on in the second state. The third switch is turned on in the first state and turned off in the second state.
  • the sensor device includes the bias circuit, the sensor, and the amplifier circuit.
  • the sensor outputs a detection voltage according to the physical quantity to be measured.
  • the bias circuit outputs at least the bias current.
  • the amplifier circuit generates an output voltage based on the voltage detected from the sensor by the amplification operation using the bias current from the bias circuit.
  • the wireless sensor device includes the bias circuit, the sensor, the amplifier circuit, and the wireless communication unit.
  • the sensor outputs a detection voltage according to the physical quantity to be measured.
  • the bias circuit outputs at least the bias current.
  • the amplifier circuit generates an output voltage based on the voltage detected from the sensor by the amplification operation using the bias current from the bias circuit.
  • the wireless communication unit outputs a transmission signal according to a predetermined communication protocol by wireless communication. The transmission signal is generated based on digital data obtained by analog-digital conversion of the output voltage of the amplifier circuit.
  • the current mirror circuit and the current generation circuit are reliably supplied at the time of circuit start. In addition to generating current, no unnecessary current is generated in the start circuit after startup. As a result, it is possible to achieve both stable startability, low power consumption after start-up, and high accuracy of bias.
  • FIG. It is a circuit diagram which shows the structure of the bias circuit which concerns on a comparative example. It is a circuit diagram which shows the structure of the bias circuit which concerns on Embodiment 1.
  • FIG. It is a circuit diagram explaining the 1st configuration example of the start control circuit shown in FIG. It is a waveform diagram explaining the operation of a start control circuit. It is a circuit diagram explaining the 2nd configuration example of the start control circuit shown in FIG. It is a circuit diagram which shows the structure of the bias circuit which concerns on 1st modification of Embodiment 1. It is a circuit diagram which shows the structure of the bias circuit which concerns on the 2nd modification of Embodiment 1. It is a circuit diagram which shows the structure of the bias circuit which concerns on the 3rd modification of Embodiment 1.
  • FIG. 1 is a circuit diagram showing a configuration of a bias circuit according to a comparative example.
  • the bias circuit 100 includes a current generation circuit 110a, a current mirror circuit 120, and a start circuit 200.
  • the current generation circuit 110a and the current mirror circuit 120 are connected in series between the power supply node Nd that supplies the power supply voltage A VDD and the grounding node Ng that supplies the grounding voltage AGND via the nodes N1 and N2.
  • the current mirror circuit 120 has P-type field effect transistors (hereinafter, also simply referred to as “Metal Oxide Semiconductor) transistors” MP1 and MP2.
  • the epitaxial transistor MP1 is connected between the power supply node Nd and the node N1
  • the epitaxial transistor MP2 is connected between the power supply node Nd and the node N2.
  • the gate which is the "control electrode" of the MPa transistors MP1 and MP2, is commonly connected to the node N2.
  • the current generation circuit 110a has N-type field effect transistors (hereinafter, also simply referred to as “MOS FET transistors”) MN1 and MN2, and a resistance element R0.
  • the NMOS transistor MN2 is connected between the node N1 and the grounded node Ng.
  • the NMOS transistor MN1 is connected between the nodes N2 and N3, and the resistance element R0 is connected between the node N3 and the grounded node Ng.
  • the gate (control electrode) of the NMOS transistor MN1 is connected to the node N1, and the gate (control electrode) of the NMOS transistor MN2 is connected to the node N3.
  • the circuit configuration by the current generation circuit 110a and the current mirror circuit 120 is equivalent to the circuit configuration in which the start circuit is excluded from the reference current generation circuit (X2) shown in FIG. 2 of Patent Document 1.
  • the bias circuit 100 further includes an output transistor BP1 and an output transistor BN1 for outputting a bias current.
  • the output transistor BN1 is composed of an NMOS transistor connected between the bias output node No1 and the ground node Ng.
  • the gate of the output transistor BN1 is connected to the node N3.
  • a load for example, a resistor or a MIMO transistor
  • the output transistor BN1 is transferred to the current I2 of the node N2 via the bias output node No1.
  • a proportional reference current IREF1 is output.
  • the output transistor BP1 is composed of a MIMO transistor connected between the power supply node Nd and the bias output node No2.
  • the gate of the output transistor BP1 is connected to the node N2.
  • a load for example, a resistor or an NMOS transistor
  • the output transistor BP1 passes through the bias output node No. 2 to the current I2 of the node N2.
  • a proportional reference current IREF2 is output.
  • the bias circuit 100 can generate the reference currents IREF1 and IREF2, which are proportional to the currents I2 flowing through the nodes N2 and N3, as the bias currents.
  • the operation of the bias circuit 100 in the configuration in which the start circuit 200 is excluded will be described.
  • a voltage higher than the threshold voltage Vt of the NMOS transistor MN2 is generated in the node N3, so that the NMOS transistor MN2 generates a drain current.
  • the voltage of the node N1 rises above the ground voltage AGND, and the voltage of the node N2 falls below the power supply voltage A VDD, so that drain currents are also generated in the NMOS transistors MN1 and the MPa transistors MP1 and MP2. ..
  • the current I2 of the node N2 is represented by the following equation (1) using the above threshold value Vt when the electric resistance value of the resistance element R0 is also expressed as R0.
  • the current I2 Vt / R0 ... (1)
  • the current I2 does not depend on the power supply voltage A VDD. Further, the temperature dependence of the current I2 can be reduced by selecting the resistance element R0 so that the temperature-dependent polarity of the electric resistance value R0 is opposite to the temperature-dependent polarity of the threshold voltage Vt. can.
  • the reference currents IREF1 and IREF2 are proportional to the current I2, that is, (Vt / R0). Therefore, the bias circuit 100 can operate as a self-bias circuit that does not depend on the power supply voltage AVDD and has a small temperature dependence and generates a bias current with high accuracy.
  • the bias circuit 100 in the zero bias state, no voltage is generated at the node N3 (the ground voltage remains AGND), and the gate voltage of the NMOS transistor MN2 is 0 (V), so that the drain current is almost zero. Become. Therefore, the voltage of the node N1 connected to the gate of the NMOS transistor MN1 does not increase, and the drain current of the NMOS transistor MN1 becomes almost zero.
  • the start-up circuit 200 has a MPLS transistor TPJ1 and an NMOS transistors TNJ1 and TNJ2.
  • the MPLS transistor TPJ1 and the NMOS transistor TNJ1 are connected in series between the power supply node Nd and the ground node Ng via the node Ns.
  • the gates of the MOSFET transistor TPJ1 and the NMOS transistor TNJ1 are connected to the node N3.
  • the NMOS transistor TNJ2 is connected between the node N2 and the grounded node Ng.
  • the gate of the NMOS transistor TNJ2 is connected to the node Ns.
  • the MOSFET transistor TPJ1 and the NMOS transistor TNJ1 operate as a CMOS (Complementary MOS) inverter having node N3 as an input node and node Ns as an output node.
  • the NMOS transistor TNJ2 is driven according to the output voltage of the CMOS inverter.
  • the above-mentioned zero bias state occurs when the voltage of the node N3 does not rise from the ground voltage AGND.
  • the epitaxial transistor TPJ1 is fully turned on, so that the voltage of the node Ns rises to the power supply voltage A VDD.
  • the NMOS transistor TNJ2 is fully turned on, the voltage of the node N2 drops to the ground voltage AGND.
  • the gate voltage of the epitaxial transistors MP1 and MP2 drops to the ground voltage AGND, a drain current is generated in the photodiode-connected polyclonal transistor MP2, and a drain current is also generated in the epitaxial transistor MP1 due to the action of the current mirror.
  • the drain current of the MOSFET transistor MP1 causes the voltage of the node N1 to rise, so that the gate voltage of the NMOS transistor MN1 rises.
  • the voltage of the node N3 rises.
  • the start circuit 200 By arranging the start circuit 200 in this way, the voltage of the node N3 can escape from the ground voltage AGND, so that the zero bias state is surely removed and the bias circuit 100 is operated at a stable operating point according to the equation (1). Can be made to.
  • the gate voltage of the NMOS transistor TNJ1 is the same as the gate voltage of the NMOS transistor MN2 through which the current I1 flows. Further, since the gate voltage of the NMOS transistor TPJ1 is also equivalent to Vt of the NMOS transistor MN2, a drain current of the NMOS transistor TPJ1 is generated. As a result, in the start-up circuit 200, in parallel with the supply of the reference currents IREF1 and IREF2 due to the generation of the currents I1 and I2, the current IS1 at the same level as the current I1 is supplied to the power supply via the NMOS transistors TPJ1 and the NMOS transistor TNJ1. It occurs between the node Nd and the grounded node Ng.
  • this current IS1 is a leak current that is originally unnecessary for the bias circuit 100, there is a concern that the power consumption of the bias circuit 100 will increase. Further, when the leak current is added to the currents I1 and I2 due to wraparound, the reference currents IREF1 and IREF2 do not meet the design values based on the current I2 in the equation (1), and the accuracy of the bias current may decrease. I am concerned. That is, in the reference current generation circuit of Patent Document 1 and the comparative example of FIG. 1, there is a concern about the same problem caused by the start-up circuit.
  • circuit configuration of Embodiment 1 In the present embodiment, the configuration of the bias circuit for low power consumption and high bias accuracy, which is characteristic of the configuration of the start circuit, will be described.
  • FIG. 2 is a circuit diagram illustrating the configuration of the bias circuit according to the first embodiment.
  • the bias circuit 101 according to the first embodiment includes a current generation circuit 110a and a current mirror circuit 120 similar to the bias circuit 100 according to the comparative example, a start circuit 130, and a start control circuit 150. To be equipped.
  • Each of the current generation circuit 110a and the current mirror circuit 120 is configured in the same manner as the bias circuit 100 according to the comparative example, and is connected in series between the power supply node Nd and the ground node Ng via the nodes N1 and N2. ing.
  • the start-up control circuit 150 generates start-up control signals POFF and XPOFF based on the level of the power supply voltage A VDD.
  • FIG. 3 shows a circuit diagram illustrating a first configuration example of the start control circuit 150.
  • the start-up control circuit 150x according to the first configuration example includes resistance elements Rd1 to Rd3, diodes D0, a comparator 160, and inverters 162 and 164.
  • the electric resistance values of the resistance elements Rd1 to Rd3 are also referred to as Rd1 to Rd3.
  • the resistance elements Rd1 and Rd2 are directly connected between the power supply node Nd and the grounding node Ng via the node Nx to form a voltage dividing circuit.
  • the resistance element Rd3 is connected between the power supply node and the node Ny.
  • the diode D0 is connected between the node Ny and the grounded node Ng with the direction from the node Ny to the grounded node Ng as the forward direction.
  • the comparator 160 outputs a comparison result between the voltage VNx of the node Nx and the voltage VNy of the node Ny. Specifically, when VNx> VNy, the comparator 160 outputs a logical high level (hereinafter, simply referred to as “H level”) signal, and when VNy> VNx, the comparator 160 outputs a logical low level (hereinafter, simply “L”). (Called "level”) signal is output.
  • H level logical high level
  • L logical low level
  • the inverter 162 inverts the logic level of the output signal of the comparator 160 and outputs the start control signal XPOFF.
  • the voltage VNx represented by the following equation (2) is generated according to the voltage division ratio by the resistance elements RDd and Rd2.
  • VNx A VDD ⁇ Rd2 / (Rd1 + Rd2)... (2)
  • FIG. 4 shows a waveform diagram illustrating the operation of the activation control circuit 150x.
  • the power supply voltage A VDD increases in response to the power supply being turned on at time t0.
  • the power supply voltage A VDD becomes a steady state after time t2.
  • the voltage VNx rises in proportion to the power supply voltage A VDD as shown in the equation (2).
  • the voltage VNy Vf is constant. Therefore, the comparator 160 operates so as to output a comparison result between the voltage VNx and the determination voltage Vr represented by the following equation (3) in an equivalent manner.
  • Vr Vf ⁇ (Rd1 + Rd2) / Rd2 ... (3) Therefore, since the comparator 160 outputs the L level from time t0 to t1 (power-off state) when the power supply voltage A VDD is equal to or less than the determination voltage Vr, the start control signal POFF is the L level and the start control signal XPOFF is the H level. Is set to.
  • the determination voltage Vr can be adjusted in advance so that the bias circuit 101 has a margin with respect to the minimum operating voltage that can be operated.
  • the comparator 160 outputs the H level, so that the start control signal POFF is H level and the start control signal XPOFF is L. Set to level. In this way, the start-up control circuit 150x can generate start-up control signals POFF and XPOFF so as to distinguish between the power-off state and the power-on state according to the power supply voltage A VDD.
  • the power-off state corresponds to the "first state” that continues from before the start of the bias circuit 101, and the power-on state corresponds to the "second state” that transitions from the "first state” with the start. ..
  • FIG. 5 shows a second configuration example of the activation control circuit 150 shown in FIG.
  • the start control circuit 150y includes resistance elements Ra and Rb, polyclonal transistors MPa and MPb, and inverters 170, 172 and 174.
  • the electric resistance values of the resistance elements Ra and Rb are also referred to as Ra and Rb.
  • the MIMO transistor MPa is connected between the power supply node Nd and the node Na, and the MIMO transistor MPb is connected between the power supply node Nd and the node Nb.
  • the resistance element Ra is connected between the node Na and the ground node Ng, and the resistance element Rb is connected between the node Nb and the ground node Ng.
  • the inverter 170 outputs an L level signal when the voltage of the node Nb is lower than the threshold voltage of the inverter 170, and outputs an H level signal when the voltage of the node Nb is higher than the threshold voltage. do.
  • the inverter 172 inverts the logic level of the output signal of the inverter 170 and outputs the start control signal POFF.
  • the inverter 174 inverts the logic level of the output signal (startup control signal POFF) of the inverter 172 and outputs the startup control signal XPOFF.
  • the gate of the MIMO transistor MPa is connected to the node Na, and is further connected to the gate of the MIMO transistor MPb. That is, the MPa transistor MPa is diode-connected, and when the power supply voltage A VDD becomes higher than the absolute value of the threshold voltage Vtp of the MIMO transistor MPa (A VDD >>
  • the drain current Ida in the saturation region can be expressed by the following equation (4).
  • ⁇ V in the equation (4) is an overdrive voltage due to the drain current, and ⁇ V ⁇ 0 in the epitaxial transistor.
  • the MPa transistor MPa operates in the saturation region.
  • the power-off state and the power-on state are distinguished according to the increase in the power supply voltage A VDD.
  • the control signals POFF and XPOFF can be generated.
  • the start-up control circuit 150x in FIG. 3 needs to raise the power supply voltage A VDD to some extent in order to operate the comparator 160 (for example, A VDD ⁇ 1.8 (V)).
  • the comparator 160 op amp
  • the voltage detection accuracy of the start control circuit 150x is higher than that of the start control circuit 150y.
  • the start circuit 130 has at least switches S1 to S3 that are on / off controlled by start control signals POFF and XPOFF.
  • start control signals POFF and XPOFF start control signals
  • the switch S1 is connected between the gate of the epitaxial transistors MP1 and MP2 constituting the current mirror circuit 120 and the node that supplies the gate voltage (hereinafter, “off voltage”) at which the epitaxial transistors MP1 and MP2 are turned off.
  • the switch S1 is composed of the PRIVATE transistors SBP1 connected between the power supply node Nd and the gate of the MPa transistors MP1 and MP2. NS.
  • the power supply node Nd corresponds to one embodiment of the “first voltage node” that supplies the off voltage of the current mirror circuit 120
  • the ground node Ng corresponds to the on voltage of the current mirror circuit 120.
  • the second voltage node corresponds to one embodiment of the "second voltage node” that supplies.
  • Switch S1 is turned on in the power-off state, while it is turned off in the power-on state. Therefore, a start control signal POFF set to the L level in the power-off state and set to the H level in the power-on state is input to the gate of the epitaxial transistor SBP1.
  • the switch S2 is connected between the gate of the MPa transistors MP1 and MP2 and the node N2.
  • the switch S3 is connected between the node N2 and the node that supplies the gate voltage (hereinafter, “on voltage”) at which the epitaxial transistors MP1 and MP2 are turned on. Since the on-voltage of the MOSFET transistors MP1 and MP2 can be the ground voltage AGND, in FIG. 2, the switch S3 is composed of the NMOS transistors SBN3 connected between the ground node Ng and the node N2.
  • Switch S3 is turned on in the power-off state, while it is turned off in the power-on state. Therefore, the start control signal XPOFF, which is set to the H level in the power-off state and set to the L level in the power-on state, is input to the gate of the NMOS transistor SBN3.
  • the switch S2 turns off in the power-off state, but turns on in the power-on state, so it turns on and off complementaryly with the switch S2 and the switch S3. Therefore, the switch S2 can be configured by the NMOS transistor SBP2 in which the start control signal XPOFF common to the NMOS transistor SBN3 is input to the gate.
  • the node N2 is separated from the ground node Ng by turning off the switch S3, and is connected to the gate of the epitaxial transistors MP1 and MP2 by turning on the switch S2. That is, the switch S2 that is turned on can form a path that connects the node N2 and the gates of the MPa transistors MP1 and MP2 (current mirror circuit 120), which is similar to the bias circuit 100 in FIG.
  • the current mirror circuit 120 and the current generation circuit 110a have the same circuit configuration as the bias circuit 100 in FIG. 1 with the start circuit 200 removed.
  • the bias current can be supplied through the output transistors BP1 and BN1 by using the currents I1 and I2.
  • the gate voltage of the epitaxial transistors MP1 and MP2 constituting the current mirror circuit 120 is forced so that a drain current is generated at the transition from the power-off state to the power-on state.
  • the currents I1 and I2 can be reliably generated.
  • an unnecessary current that is not directly related to the currents I1 and I2, such as the current IS1 in the bias circuit of the comparative example of FIG. 1, does not flow in the start circuit 130. As a result, it is possible to achieve both stable start-up characteristics, low power consumption after start-up, and high bias accuracy.
  • the activation circuit 130 may include a switch S4.
  • the switch S4 is connected between the gate of the NMOS transistor MN1 of the current generation circuit 110a and the node that supplies the off voltage of the NMOS transistor. That is, the switch S4 is composed of an NMOS transistor SBN4 connected between the node N1 and the ground node Ng.
  • Switch S4 is turned on in the power-off state, while it is turned off in the power-on state. Therefore, the start control signal XPOFF, which is set to the H level in the power-off state and set to the L level in the power-on state, is input to the gate of the NMOS transistor SBN4.
  • the switch S4 in the power-off state, the path of the current I2 is cut off by both the MPa transistor MP2 and the NMOS transistor MN1. As a result, the effect of suppressing the leak current of the bias circuit 101 in the power-off state is enhanced. Therefore, it is possible to suppress the standby power of the bias circuit 101 in the power-off state.
  • the switch S4 in the power-on state, when the switch S4 is turned off, the NMOS transistor MN1 (and the node N1) is disconnected from the ground node Ng, so that it is understood that the switch S4 does not affect the operation of the bias circuit 101. ..
  • FIG. 2 shows a configuration example in which switches S2 and S3 are connected in series between the gates of the epitaxial transistors MP1 and MP2 and the grounded node Ng (on voltage) via the node N2.
  • switches S2 and S3 can be connected in series via separate and independent nodes.
  • the gates of the MPa transistors MP1 and MP2 and the node N2 are connected in the same manner as in FIG. Will be.
  • the circuit area can be suppressed by effectively utilizing the node N2 as the on-voltage holding node.
  • the power supply node Nd connected to the current mirror circuit 120 corresponds to one embodiment of the “first power supply node”, and the power supply voltage A VDD corresponds to the “first voltage”.
  • the ground node Ng connected to the current generation circuit 110a corresponds to one embodiment of the "second power supply node”, and the ground voltage AGND corresponds to the "second voltage”.
  • the P type corresponds to one embodiment of the "first conductive type”
  • the N type corresponds to one embodiment of the "second conductive type”.
  • the switches S1 to S4 of the start circuit 130 correspond to the "first switch” to the "fourth switch", respectively, and the epitaxial transistors MP1 and MP2 constituting the current mirror circuit 120 correspond to the "first transistor” and the "first transistor”. Each corresponds to one embodiment of the "second transistor”.
  • the NMOS transistor MN1 corresponds to one embodiment of the "third transistor”.
  • the nodes N1 and N2 correspond to one embodiment of the "first node” and the "second node", and in particular, the node N2 connected to the gate of the epitaxial transistors MP1 and MP2 becomes "one node". handle.
  • FIG. 2 illustrates a configuration in which the “third node” in which the on-voltage is held is shared with the node N2 (one node).
  • FIG. 6 is a circuit diagram showing the configuration of the bias circuit 102 according to the first modification of the first embodiment.
  • the bias circuit 102 according to the first modification of the first embodiment is different from the bias circuit 101 according to the first embodiment in that it further includes a capacitor 210. Since the other configurations of the bias circuit 102 are the same as those of the bias circuit 101 (FIG. 2), the detailed description will not be repeated.
  • the capacitor 210 is arranged at the connection node of the switch S2 and the switch S3 to hold the on voltage (ground voltage AGND) of the epitaxial transistors MP1 and MP2 by turning on the switch S3.
  • FIG. 6 FIG. 2
  • the switch S2 is connected between the gates of the epitaxial transistors MP1 and MP2 and the node N2
  • the switch S3 is connected between the node N2 and the grounded node Ng.
  • the capacitor 210 is connected between the node N2 and the grounded node Ng.
  • the gate voltage of the MPa transistors MP1 and MP2 is surely set to the on voltage at the transition from the power-off state to the power-on state, that is, at the timing when the switch S2 changes from off to on.
  • the drain currents of the MPa transistors MP1 and MP2 can be generated more reliably.
  • the bias circuit can be started more reliably, so that the startability can be further improved as compared with the first embodiment.
  • FIG. 7 is a circuit diagram showing the configuration of the bias circuit 103 according to the second modification of the first embodiment.
  • the NMOS transistor MN1 in the current generation circuit 110a is different from the bias circuit 101 according to the first embodiment. The difference is that it is replaced by the transistor MNL1. Since the other configurations of the bias circuit 103 are the same as those of the bias circuit 101 (FIG. 2), the detailed description will not be repeated.
  • the NMOS transistor MNL1 has a smaller threshold voltage than the NMOS transistor MN1.
  • the NMOS transistor MNL1 has a lower absolute value of the threshold voltage than the enhancement type transistor, that is, a so-called low VT transistor (for example, a threshold value).
  • the absolute value of the voltage is about 0.2 (V)).
  • the low VT transistor enhances the absolute value of the threshold voltage by lowering the impurity concentration of the P well or N well or thinning the gate oxide film as compared with the enhancement type transistor.
  • a transistor having a smaller threshold voltage (absolute value) than a normal enhancement type transistor will be simply referred to as “LVT”.
  • the NMOS transistor MNL1 is generated in response to the generation of the drain current of the NMOS transistors MP1 and MP2 at the transition to the power-on state.
  • the LVT can be defined as a transistor having a smaller absolute value of the threshold voltage than the NMOS transistors MN2 and BN1.
  • the startability can be further improved by arranging the LVT.
  • the NMOS transistor MNL1 corresponds to an embodiment of the “third transistor”
  • the NMOS transistor MN2 corresponds to an embodiment of the “fourth transistor”.
  • FIG. 8 is a circuit diagram showing the configuration of the bias circuit 104 according to the third modification of the first embodiment.
  • the bias circuit 104 according to the third modification of the first embodiment further includes a capacitor 210 similar to that of FIG. 6 in addition to the configuration of the bias circuit 103 of FIG. Since the other configurations of the bias circuit 104 are the same as those of the bias circuit 103, the detailed description will not be repeated.
  • the drain currents of the MPa transistors MP1 and MP2 are surely generated by the arrangement of the capacitors 210, and the node N3 by the arrangement of the NMOS transistors MNL1 (LVT).
  • the startability can be further improved in combination with a reliable increase in voltage.
  • Embodiment 2 a modified example of the circuit configuration of the bias circuit, specifically, a modified example of the current generation circuit will be described. As described below, even if the configuration of the bias circuit excluding the start circuit is different, the start circuit 130 described in the first and second embodiments can be applied in common.
  • FIG. 9 is a circuit diagram showing the configuration of the bias circuit 101a according to the first example of the second embodiment.
  • the bias circuit 101a according to the first example of the second embodiment has a different gate connection destination of the output transistor BP1 as compared with the bias circuit 101 according to the first embodiment. Specifically, the gate of the output transistor BP1 is directly connected to the node N2. Since the other configurations of the bias circuit 101a are the same as those of the bias circuit 101 according to the first embodiment, detailed description thereof will not be repeated. Therefore, the current I2 and the reference currents IREF1 and IREF2 are the same as those in the first embodiment (bias circuit 101).
  • a start circuit 130 having switches S1 to S3 (or S1 to S4) can be arranged.
  • the start circuit 130 in the power-off state, when the switch S1 is turned on, the epitaxial transistors MP1 and MP2 are completely turned off, and when the switch S2 is turned off and the switch S3 is turned on, the connection nodes (node N2) of the switches S2 and S3 are turned on.
  • the on-voltage of the epitaxial transistors MP1 and MP2 can be held by utilizing the parasitic capacitance.
  • the switches S1 and S3 are turned off and the switch S2 is turned on, so that the drain current is surely generated in the NMOS transistors MN1 and MN2 of the NMOS transistors MP1 and MP2 and the current generation circuit 110a. be able to.
  • the bias circuit 101a also has the same embodiment as the bias circuit 101 according to the first embodiment by controlling the gate voltage of the MPa transistors MP1 and MP2 during the power-off state and at the transition to the power-on state.
  • the same effect as in 1 can be enjoyed.
  • the switch S4 shown in FIG. 2 can be provided between the gate (that is, the node N1) of the NMOS transistors MN1 and MN2 and the ground node.
  • FIG. 10 is a circuit diagram showing the configuration of the bias circuit 101b according to the second example of the second embodiment.
  • the bias circuit 101b is different from the bias circuit 101a shown in FIG. 9 in that it includes a current generation circuit 110b instead of the current generation circuit 110a.
  • the current generation circuit 110b is connected between the nodes N1 and N2 and the grounding node Ng, similarly to the current generation circuit 110a.
  • the current generation circuit 110b includes the NMOS transistors MN1 and MN2 and the resistance element Rs.
  • the electrical resistance value of the resistance element Rs is also referred to as Rs.
  • an output transistor (SiO) BP having a gate connected to the node N2 is arranged.
  • the output transistor BP connected between the power supply node Nd and the bias output node No. can output the reference current IREF as the bias current.
  • the NMOS transistor MN1 is connected in series with the resistance element Rs between the node N2 and the grounded node Ng.
  • the NMOS transistor MN2 is connected between the node N1 and the grounded node Ng.
  • the gates of the NMOS transistors MN1 and MN2 are both connected to the node N1.
  • the transistor size (current driving force) of the NMOS transistor MN1 is designed to be k times (a real number of k ⁇ 1) that of the transistor of the NMOS transistor MN2.
  • the reference current IREF when each transistor operates in the strong inversion region is calculated by the following equation (5) using the gain coefficient ⁇ , the electric resistance value Rs, and the transistor size ratio k. It is known to be shown.
  • the gain coefficient ⁇ is an element constant determined by the surface average mobility ⁇ of the NMOS transistor MN1, the channel length L, the channel width W, and the gate capacitance Cox per unit area, as shown in the following equation (6). ..
  • the reference current IREF can be expressed by the following equation (7) using the electric resistance value Rs and the transistor size ratio k. Are known.
  • VT ⁇ ⁇ VT ⁇ ln (k) / Rs... (7)
  • VT is a thermal voltage and ⁇ is a sub-threshold constant determined by the process value.
  • ⁇ a sub-threshold constant determined by the process value.
  • thermal voltage VT k ⁇ T / q at the absolute temperature T (k: Boltzmann's coefficient, q: electron charge amount).
  • the node N1 connected to the gates of the NMOS transistors MN1 and NM2 is connected to the power supply node Nd and the ground node Ng via the transistor. Therefore, the arrangement of the start circuit is indispensable for the current generation circuit 110b.
  • the start circuit 130 having switches S1 to S3 can also be applied to the bias circuit 101b in which the current generation circuit 110b and the current mirror circuit 120 are connected to the power supply node Nd and the ground node Ng via the nodes N1 and N2. can.
  • the gate voltage of the epitaxial transistors MP1 and MP2 can be controlled by the start circuit 130 during the power-off state and at the transition to the power-off state. As a result, drain currents can be reliably generated in the MOSFET transistors MP1 and MP2 and the NMOS transistors MN1 and MN2 of the current generation circuit 110b.
  • the bias circuit 101b can also enjoy the same effect as the bias circuit 101 according to the first embodiment. Further, in the bias circuit 101b, the switch S4 shown in FIG. 2 can be provided between the gate (that is, the node N1) of the NMOS transistors MN1 and MN2 and the ground node.
  • FIG. 11 is a circuit diagram showing the configuration of the bias circuit 101c according to the third example of the second embodiment.
  • the bias circuit 101c is different from the bias circuit 101b shown in FIG. 10 in that it includes a current generation circuit 110c instead of the current generation circuit 110b.
  • the current generation circuit 110c is connected between the nodes N1 and N2 and the grounding node Ng, similarly to the current generation circuits 110a and 110b.
  • the current generation circuit 110c includes the NMOS transistors MN1 and MN2 and the resistance element Rs (electrical resistance value Rs).
  • the NMOS transistor MN1 is connected between the node N2 and the grounded node Ng.
  • the resistance element Rs is connected between the node N1 and the node N4.
  • the NMOS transistor MN2 is connected between the node N4 and the grounded node Ng.
  • the gate of the NMOS transistor MN1 is connected to the node N4, and the gate of the NMOS transistor NM2 is connected to the node N1.
  • the transistor size (current driving force) of the NMOS transistor MN1 is k times that of the transistor of the NMOS transistor MN2.
  • the reference current IREF output by the output transistor (SiO) BP is represented by the equation (5) or the equation (7) as in the bias circuit 101b.
  • a bias current can be generated regardless of whether each transistor operates in a strong inversion region or a weak inversion region. Further, in the bias circuit 101c, since the substrate bias effect does not occur, it is possible to improve the accuracy of the bias current as compared with the bias circuit 101b.
  • the start circuit 130 having switches S1 to S3 can also be applied to the bias circuit 101c in which the current generation circuit 110c and the current mirror circuit 120 are connected to the power supply node Nd and the ground node Ng via the nodes N1 and N2. can.
  • the bias circuit 101c also has the bias circuit 101 according to the first embodiment by controlling the gate voltage of the MPa transistors MP1 and MP2 during the power-off state and at the transition to the power-off state by the start circuit 130. A similar effect can be enjoyed. Further, in the bias circuit 101c, the switch S4 shown in FIG. 2 can be provided between the gate (that is, the node N1) of the NMOS transistors MN1 and MN2 and the ground node.
  • FIG. 12 is a circuit diagram showing the configuration of the bias circuit 101d according to the fourth example of the second embodiment.
  • the bias circuit 101d differs from the bias circuit 101b shown in FIG. 10 in that it includes a current generation circuit 110d instead of the current generation circuit 110b.
  • the current generation circuit 110d is connected between the nodes N1 and N2 and the grounding node Ng, similarly to the current generation circuits 110a to 110c.
  • the current generation circuit 110d includes NMOS transistors MN1 to MN3 and resistance elements Rs (electrical resistance value Rs).
  • the NMOS transistor MN1 is connected between the node N2 and the node N3, and the resistance element Rs is connected between the node N3 and the ground node Ng.
  • the NMOS transistor MN2 is connected between the node N1 and the node N4, and the NMOS transistor MN3 is connected between the node N4 and the ground node Ng.
  • the gates of the NMOS transistors MN1 and NM2 are connected to the node N1.
  • the gate of the NMOS transistor MN3 is connected to the node N4.
  • the NMOS transistors MN2 and MN3 connected between the node N1 and the grounded node Ng are diode-connected, so that the amplification stage is only the NMOS transistor MN1. Therefore, the bias circuit 101d can operate more stably than the bias circuits 101 and 101a, and phase compensation becomes unnecessary.
  • the start circuit 130 having switches S1 to S3 can also be applied to the bias circuit 101d in which the current generation circuit 110d and the current mirror circuit 120 are connected to the power supply node Nd and the ground node Ng via the nodes N1 and N2. can.
  • the bias circuit 101d also has the bias circuit 101 according to the first embodiment by controlling the gate voltage of the MPa transistors MP1 and MP2 during the power-off state and at the transition to the power-off state by the start circuit 130. A similar effect can be enjoyed. Further, in the bias circuit 101b, the switch S4 shown in FIG. 2 can be provided between the gate (that is, the node N1) of the NMOS transistors MN1 and MN2 and the ground node.
  • FIG. 13 is a circuit diagram showing the configuration of the bias circuit 101e according to the fifth example of the second embodiment.
  • the bias circuit 101e is different from the bias circuit 101b shown in FIG. 10 in that it includes a current generation circuit 110e instead of the current generation circuit 110b.
  • the current generation circuit 110e is connected between the nodes N1 and N2 and the grounding node Ng, similarly to the current generation circuits 110a to 110d.
  • the current generation circuit 110e includes an NMOS transistors MN1 and MN2, bipolar transistors (PNP transistors) QB1 and QB2, and resistance elements Rs (electrical resistance value Rs).
  • the NMOS transistor MN1 is connected between the nodes N2 and N3, and the NMOS transistor MN2 is connected between the nodes N1 and N4.
  • the gates of the NMOS transistors MN1 and MN2 are connected to the node N1.
  • the back gate (body) of the NMOS transistor MN1 is connected to the node N3, and the back gate (body) of the NMOS transistor MN2 is connected to the node N4.
  • the resistance element Rs and the PNP transistor QB1 are connected in series between the node N3 and the grounded node Ng.
  • the PNP transistor QB2 is connected between the node N4 and the grounded node Ng.
  • the bases of the PNP transistors QB1 and QB2 are connected to the ground node Ng.
  • the transistor size of the PNP transistor QB1 is k times (a real number of k ⁇ 1) that of the transistor of the PNP transistor QB2.
  • the basic operation of the current generation circuit 110e is the same as that of the current generation circuit 110a.
  • the reference currents IREF1 and IREF2 also have a current value proportional to the current I2.
  • the bias circuit 101e since there is no amplification action, the circuit operation is further stabilized. Therefore, the bias circuit 101e does not require phase compensation as in the bias circuit 101d (FIG. 12).
  • the start circuit 130 having switches S1 to S3 can also be applied to the bias circuit 101e in which the current generation circuit 110e and the current mirror circuit 120 are connected to the power supply node Nd and the ground node Ng via the nodes N1 and N2. can.
  • the bias circuit 101e also has the bias circuit 101 according to the first embodiment by controlling the gate voltage of the MPa transistors MP1 and MP2 during the power-off state and at the transition to the power-off state by the start circuit 130. A similar effect can be enjoyed. Further, in the bias circuit 101e, the switch S4 shown in FIG. 2 can be provided between the gate (that is, the node N1) of the NMOS transistors MN1 and MN2 and the ground node.
  • the current generation circuit 110 As described in the second embodiment, even if the configuration of the current generation circuit 110 (collectively referred to as the current generation circuits 110a to 110e) is changed, the current generation circuit 110 and the current mirror circuit are passed through the nodes N1 and N2.
  • the 120 In the configuration in which the 120 is connected in series between the power supply node Nd and the grounding node Ng, it is possible to commonly apply the start circuit 130 described in the first embodiment to ensure good startability.
  • the capacitor 210 can be further arranged between the connection node (node N2) of the switches S2 and S3 and the ground node Ng, as in FIG.
  • the NMOS transistor MN1 of the current generation circuit 110b can also be configured by LVT.
  • Embodiment 3 a bias circuit having a configuration in which the current mirror circuit 120 is composed of a P-type field effect transistor (NMR transistor) and the current generation circuit 110 is composed of an N-type field effect transistor (NMOS transistor) has been described. That is, a configuration example in which the P type corresponds to the "first conductive type” and the N type corresponds to the "second conductive type” has been described.
  • NMR transistor P-type field effect transistor
  • NMOS transistor N-type field effect transistor
  • the bias circuit according to the present embodiment it is also possible to replace the conductive type of the transistor from the configurations of the first and second embodiments. In the third embodiment, such a modification will be described.
  • FIG. 14 is a circuit diagram showing the configuration of the bias circuit according to the third embodiment.
  • the bias circuit 101x according to the third embodiment includes a current generation circuit 110x, a current mirror circuit 120, a start circuit 130, and a start control circuit 150.
  • the current generation circuit 110 and the current mirror circuit 120 are connected in series between the power supply node Nd and the ground node Ng via the nodes N1 and N2.
  • the start control circuit 150 is configured in the same manner as in the first embodiment to generate start control signals POFF and XPOFF. That is, as in the first and second embodiments, in the power-off state, the start control signal POFF is set to the L level, while the start control signal XPOFF is set to the H level. On the other hand, in the power-on state, the start control signal POFF is set to the H level, while the start control signal XPOFF is set to the L level.
  • the current mirror circuit 120 is composed of the NMOS transistors MN1 and MN2 and is connected between the grounded node Ng and the nodes N1 and N2.
  • the gates of the NMOS transistors MN1 and NM2 are connected to each other.
  • the current generation circuit 110x replaces the NMOS transistor with a NMOS transistor, and further, as for the connection destination, the nodes N1 and N2 are connected to the power supply node Nd. It can be configured by deforming the grounding node Ng side so as to connect to the node N1 or N2.
  • the off voltage of the transistors (NMOS transistors MN1 and MN2) constituting the current mirror circuit 120 is the ground voltage AGND, and the on voltage is the power supply voltage A VDD.
  • the grounding node Ng corresponds to one embodiment of the “first voltage node” that supplies the off voltage of the current mirror circuit 120
  • the power supply node Nd is the on voltage of the current mirror circuit 120.
  • the "second voltage node” that supplies.
  • the start-up circuit 130 includes at least switches S1 to S3.
  • the switch S1 is connected between the gates of the NMOS transistors MN1 and MN2 constituting the current mirror circuit 120 and the ground node Ng (that is, the node that supplies the off voltage).
  • the switch S1 is composed of an NMOS transistor SBN1 that receives a start control signal XPOFF at the gate. As a result, the switch S1 (IMS transistor SBN1) is turned on in the power-off state, while being turned off in the power-on state, as in the first and second embodiments.
  • the switch S2 is connected between the gates of the NMOS transistors MN1 and MN2 and the node N2.
  • the switch S2 is composed of an NMOS transistor SBN2 that receives a start control signal POFF at the gate.
  • the switch S2 IMS transistor SBN2 is turned off in the power-off state, while being turned on in the power-on state, as in the first and second embodiments.
  • the switch S3 is connected between the node N2 and the power supply node Nd (that is, the node that supplies the on-voltage).
  • the switch S2 is composed of a MIMO transistor SBP3 that receives a start control signal POFF at the gate.
  • the switch S3 (Pomycin transistor SBP3) is turned on in the power-off state, while being turned off in the power-on state, as in the first and second embodiments.
  • the NMOS transistors MN1 and MN2 are surely turned off by turning on the switch S1 and turning off the switch S2. Further, the power supply voltage A VDD (ON voltage) is held in the node N2 separated from the NMOS transistors MN1 and MN2 by turning off the switch S2 when the switch S3 is turned on.
  • VDD ON voltage
  • a drain current can be reliably generated in the NMOS transistors MN1 and MN2 constituting the current mirror circuit 120 at the time of transition from the power-off state to the power-on state. That is, as in the first and second embodiments, by controlling the gate voltage of the transistors (NMOS transistors MN1 and MN2) constituting the current mirror circuit 120 during the power-off state and at the transition to the power-off state.
  • the bias circuit 101x can be started stably, and the power consumption after the start can be reduced and the bias accuracy can be improved.
  • the gates of the NMOS transistors MN1 and MN2 and the node N2 are directly connected, and the switches S2 and S3 are connected in series via a separate independent node different from the node N2. It is also possible. Further, the same capacitor 210 as in FIG. 6 can be further arranged between the connection node (node N2) of the switches S2 and S3 and the ground node Ng.
  • the MOSFET transistor arranged in place of the NMOS transistor MN1 in the current generation circuits 110a to 110e can be configured by LVT.
  • the N type corresponds to one embodiment of the "first conductive type” and the P type corresponds to one embodiment of the "second conductive type”.
  • the ground node Ng connected to the current mirror circuit 120 corresponds to one embodiment of the “first power supply node”
  • the power supply node Nd connected to the current generation circuit 110 is the “second power supply node”. Will correspond to.
  • the ground voltage AGND corresponds to the "first voltage”
  • the power supply voltage A VDD corresponds to the "second voltage”.
  • the P-type field-effect transistor (PMOP transistor) is replaced with a PNP-type bipolar transistor
  • the N-type field-effect transistor (NMOS transistor) is replaced with an NPN-type bipolar transistor.
  • the "first and second transistors" in the present disclosure include both field effect transistors and bipolar transistors
  • the "first and second conductive types” include not only P-type and N-type, but also PNP-type and PNP-type. It also includes the NPN type.
  • a bias circuit having the same effect is realized by operating the start circuit 130 including at least the switches S1 to S3 on the base (control electrode) of the bipolar transistor constituting the current mirror circuit 120. be able to.
  • Embodiment 4 a configuration example of a device having the bias circuit described in the first to third embodiments as one of the elements will be described.
  • FIG. 15 is a block diagram illustrating a configuration example of the sensor device according to the first example of the fourth embodiment.
  • the sensor device 300 includes a bias circuit 101, a sensor 310, an amplifier circuit 320, an ADC (Analog to Digital Converter) 320, and an integrated circuit (IC: Integrated Circuit). It is equipped with 340.
  • the bias circuit 101 is a general term for the bias circuits 101 to 104, 101a to 101e, and 101x described in the first to third embodiments. As described above, the bias circuit 101 outputs at least a highly accurate bias current.
  • the sensor 310 is composed of, for example, an infrared sensor for detecting a person.
  • the sensor 310 outputs an analog voltage according to the physical quantity to be measured.
  • the amplifier circuit 320 uses the bias current from the bias circuit 101 to output an analog voltage obtained by amplifying the output voltage of the sensor 310.
  • the ADC 330 converts the analog voltage output by the amplifier circuit 320 into a plurality of bits of digital data. As a result, digital data indicating the output voltage of the sensor 310 can be obtained.
  • the digital data from the ADC 330 is input to the IC 340.
  • the IC 340 generates an output signal indicating the output voltage of the sensor 310 by processing the digital data as a signal. For example, in the IC 340, it is possible to execute noise removal processing or the like by applying a low-pass filter.
  • the power supply voltage A VDD and the ground voltage AGND are supplied to each element in FIG. 15 via the power supply node Nd and the ground node Ng described in the first to third embodiments.
  • the sensor device 300 is in the power-off state and the power-on state when the supply of the power supply voltage AVDD to the power supply node Nd is stopped and the supply of the power supply voltage AVDD by turning on the power is instructed from the outside of the sensor device 300. Will be one of.
  • the bias circuit 101 does not consume current in the power-off state, and can be reliably activated to generate a bias current with high accuracy at the time of transition to the power-on state. .. Further, in the power-on state, a useless current as described in Comparative Example and Patent Document 1 is not continuously generated. As a result, it is possible to reduce the power consumption of the entire system of the sensor device 300 by suppressing the power consumption of the bias circuit 101.
  • the bias circuit 101 is also suitable for applications in which the power-off state and the power-on state are frequently switched in order to intermittently operate the sensor device 300 for further reduction in power consumption. This is because the starting circuit 130 can reliably generate a bias current in response to the transition from the power-off state to the power-on state.
  • FIG. 16 is a block diagram illustrating a configuration example of the wireless sensor device according to the second example of the fourth embodiment.
  • the wireless sensor device 301 has the same bias circuit 101, sensor 310, amplifier circuit 320, and ADC 320 as in FIG. 15, and a computing unit (CPU: Central Processing Unit). It includes 350, a memory 360, and a wireless communication unit (IC) 370.
  • CPU Central Processing Unit
  • the arithmetic unit 350 can perform arbitrary signal processing on the digital data from the ADC 330 by executing the program stored in the memory 360.
  • the wireless communication unit 370 is configured to include an interface for transmitting or receiving a signal according to a predetermined wireless communication protocol, and can transmit and receive a signal to and from the wireless sensor device 301.
  • the data and information obtained by the signal processing in the arithmetic unit 350 that is, the transmission signal based on the digital data is transmitted to the outside of the wireless sensor device 301 according to a predetermined wireless communication protocol. Can be done.
  • the power supply voltage A VDD and the ground voltage AGND are also supplied to each element in FIG. 16 via the power supply node Nd and the ground node Ng described in the first to third embodiments.
  • the wireless sensor device 301 is in either the power-off state or the power-on state according to the supply stop of the power supply voltage A VDD and the supply start of the power supply voltage AVDD by turning on the power.
  • the wireless sensor device 301 shown in FIG. 16 also has the same effect as described in the sensor device 300 described above due to the good startability of the bias circuit 101, high bias accuracy after startup, and low power consumption. You can enjoy it.
  • the wireless communication unit 370 can receive a command or information from the outside of the wireless sensor device 301. Then, the arithmetic unit 350 can control the operation of the wireless sensor device 301 based on the received information and the information. For example, based on these information or commands, the power-on state and the power-off state can be switched by controlling the supply stop and supply start of the power supply voltage A VDD to the power supply node Nd inside the wireless sensor device 301. Is also possible. Also in this case, the bias circuit 101 can be reliably activated in response to the transition from the power-off state to the power-on state.
  • the bias circuit 101 can be applied to an analog circuit or an analog / digital mixed LSI (Large Scale Integrated circuit).

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Amplifiers (AREA)

Abstract

カレントミラー回路（１２０）及び電流生成回路（１１０ａ）は、第１ノード（Ｎ１）及び第２ノード（Ｎ２）を介して、電源ノード（Ｎｄ）及び接地ノード（Ｎｇ）の間に直列接続される。カレントミラー回路（１２０）を構成するトランジスタ（ＭＰ１，ＭＰ２）のゲートは、第１スイッチ（Ｓ１）を介して、当該トランジスタのオフ電圧（ＡＶＤＤ）を供給するノード（Ｎｄ）と接続され、かつ、第２スイッチ（Ｓ２）を介して第２ノード（Ｎ２）と接続される。第２ノード（Ｎ２）は、第３スイッチ（Ｓ３）を介して、当該トランジスタのオン電圧（ＡＧＮＤ）を供給するノード（Ｎｇ）と接続される。回路起動前には、第１スイッチ（Ｓ１）及び第３スイッチ（Ｓ３）がオンされる一方で、第２スイッチ（Ｓ２）がオフされる。回路起動後には、第１～第３スイッチ（Ｓ１～Ｓ３）のオンオフが入れ替えられる。

Description

バイアス回路、並びに、センサ機器及びワイヤレスセンサ機器
　本開示は、バイアス回路、並びに、当該バイアス回路を備えるセンサ機器及びワイヤレスセンサ機器に関する。
　近年、ＩｏＴ（Internet　of　Things）技術などの進展に伴って、高精度なセンサ及びセンサインタフェースの技術ニーズが高まってきている。具体的には、センサデバイスの情報を入力段の演算増幅器（又は、コンパレータ）で正確に受けてアナログ信号処理又はデジタル信号処理を行うことによって、センサで検出した情報を活用して人や物をつなぐシステム技術が必要となる。この際に、高精度なアナログ信号処理を行うには、高精度なバイアス回路が必須である。
　高精度のバイアス回路を実現するために、自己バイアス回路と呼ばれる、電源電圧に直接依存しないバイアス電圧を発生する回路が公知である。自己バイアス回路の一環としては、電源電圧変動に加えて、温度変動及びプロセスばらつきに対しても、一定の基準電圧及び電流を発生させるための、バンドギャップリファレンス回路も公知である。
　特開２０１１－１８６９８７号公報（特許文献１）には、このような自己バイアス回路の一例として、ＰＮ接合ダイオードを必要とせず、温度依存性が概略ゼロとなる基準電流生成回路が記載されている。
　自己バイアス回路では、動作の安定点が２つ存在することが知られている。一方は、良好なバイアスを発生させる安定な動作点であり、他方は、回路が全く動作しないゼロバイアスの動作点である。
　特許文献１の基準電流生成回路では、ゼロバイアス点を脱して安定的な動作点で起動するために、定電流源を含む起動回路が配置されている。
特開２０１１－１８６９８７号公報
　しかしながら、特許文献１の回路構成では、回路起動後において、起動回路の定電流源による電流を遮断すると、再度の起動の際に、基準電流（バイアス電流）を生成することができなくなる。この結果、バイアス電流の生成期間を通じて起動回路に継続的にリーク電流が発生することになり、消費電力が増加する。更に、このようなリーク電流の存在は、バイアス回路が発生するバイアス電流に加算されることで、バイアス電流の誤差要因となることも懸念される。
　本開示は、このような問題点を解決するためになされたものであって、本開示の目的は、安定的な起動性と、起動後の低消費電力化及びバイアスの高精度化とを両立するバイアス回路の構成を提供することである。
　本開示のある局面によれば、バイアス回路であって、第１導電型の第１及び第２のトランジスタを有するカレントミラー回路と、第２導電型のトランジスタを有する電流生成回路と、起動制御回路と、起動回路とを備える。第１導電型の第１及び第２のトランジスタは、第１の電圧を供給する第１の電源ノードと第１及び第２のノードとの間にそれぞれ接続される。電流生成回路は、第２の電圧を供給する第２の電源ノードと第１及び第２のノードとの間に接続される。起動制御回路は、バイアス回路の起動時において、起動前から続く第１の状態から、起動に伴う第２の状態への遷移を検知する。互いに接続された第１及び第２のトランジスタの制御電極は、少なくとも第２の状態において、第１及び第２のノードの一方のノードと電気的に接続される。起動回路は、バイアス回路の起動時に、制御電極の接続先を第１の状態及び第２の間で切り替える。起動回路は、第１から第３のスイッチを含む。第１のスイッチは、第１及び第２のトランジスタをオフさせるためのオフ電圧を供給する第１の電圧ノードと、制御電極との間に接続される。第２のスイッチは、第３のノードと制御電極との間に接続される。第３のスイッチは、第１及び第２のトランジスタをオンさせるためのオン電圧を供給する第２の電圧ノードと、第３のノードとの間に接続される。第１のスイッチ及び第２のスイッチは、第１の状態でオフされるとともに、第２の状態でオンされる。第３のスイッチは、第１の状態でオンされるととともに、第２の状態でオフされる。
　本開示の他のある局面によれば、センサ機器であって、上記バイアス回路と、センサと、増幅回路とを備える。センサは、測定対象の物理量に応じた検出電圧を出力する。バイアス回路は、少なくともバイアス電流を出力する。増幅回路は、バイアス回路からのバイアス電流を用いた増幅動作により、センサからの検出電圧に基づく出力電圧を生成する。
　本開示の更に他のある局面によれば、ワイヤレスセンサ機器であって、上記バイアス回路と、センサと、増幅回路と、無線通信部とを備える。センサは、測定対象の物理量に応じた検出電圧を出力する。バイアス回路は、少なくともバイアス電流を出力する。増幅回路は、バイアス回路からのバイアス電流を用いた増幅動作により、センサからの検出電圧に基づく出力電圧を生成する。無線通信部は、予め定められた通信プロトコルに従う送信信号を、無線通信によって出力する。送信信号は、増幅回路の出力電圧をアナログデジタル変換したデジタルデータに基づいて生成される。
　本開示によれば、起動回路によって、カレントミラー回路を構成するトランジスタの制御電極に対してオフ電圧及びオン電圧を強制的に供給することにより、回路起動時には、カレントミラー回路及び電流生成回路に確実に電流を生じさせるとともに、起動後には、起動回路に無用な電流が生じない。この結果、安定的な起動性と、起動後での低消費電力化及びバイアスの高精度化を両立することができる。
比較例に係るバイアス回路の構成を示す回路図である。 実施の形態１に係るバイアス回路の構成を示す回路図である。 図２に示された起動制御回路の第１の構成例を説明する回路図である。 起動制御回路の動作を説明する波形図である。 図２に示された起動制御回路の第２の構成例を説明する回路図である。 実施の形態１の第１の変形例に係るバイアス回路の構成を示す回路図である。 実施の形態１の第２の変形例に係るバイアス回路の構成を示す回路図である。 実施の形態１の第３の変形例に係るバイアス回路の構成を示す回路図である。 実施の形態２の第１の例に係るバイアス回路の構成を示す回路図である。 実施の形態２の第２の例に係るバイアス回路の構成を示す回路図である。 実施の形態２の第３の例に係るバイアス回路の構成を示す回路図である。 実施の形態２の第４の例に係るバイアス回路の構成を示す回路図である。 実施の形態２の第５の例に係るバイアス回路の構成を示す回路図である。 実施の形態３に係るバイアス回路の構成を示す回路図である。 実施の形態４の第１の例に係るセンサ機器の構成例を説明するブロック図である。 実施の形態４の第２の例に係るワイヤレスセンサ機器の構成例を説明するブロック図である。
　以下に、本開示の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。
　実施の形態１．
　（比較例の説明）
　図１は、比較例に係るバイアス回路の構成を示す回路図である。
　図１を参照して、比較例に係るバイアス回路１００は、電流生成回路１１０ａと、カレントミラー回路１２０と、起動回路２００とを含む。
　電流生成回路１１０ａ及びカレントミラー回路１２０は、ノードＮ１及びＮ２を介して、電源電圧ＡＶＤＤを供給する電源ノードＮｄと、接地電圧ＡＧＮＤを供給する接地ノードＮｇとの間に直列接続される。
　カレントミラー回路１２０は、Ｐ型の電界効果トランジスタ（以下、単に「ＰＭＯＳ（Metal　Oxide　Semiconductor）トランジスタ」とも表記）ＭＰ１，ＭＰ２を有する。ＰＭＯＳトランジスタＭＰ１は、電源ノードＮｄ及びノードＮ１の間に接続され、ＰＭＯＳトランジスタＭＰ２は、電源ノードＮｄ及びノードＮ２の間に接続される。ＰＭＯＳトランジスタＭＰ１及びＭＰ２の「制御電極」であるゲートは、ノードＮ２と共通に接続される。
　電流生成回路１１０ａは、Ｎ型の電界効果トランジスタ（以下、単に「ＮＭＯＳトランジスタ」とも表記）ＭＮ１，ＭＮ２と、抵抗素子Ｒ０とを有する。ＮＭＯＳトランジスタＭＮ２は、ノードＮ１及び接地ノードＮｇの間に接続される。ＮＭＯＳトランジスタＭＮ１は、ノードＮ２及びＮ３の間に接続され、抵抗素子Ｒ０は、ノードＮ３及び接地ノードＮｇの間に接続される。ＮＭＯＳトランジスタＭＮ１のゲート（制御電極）は、ノードＮ１と接続され、ＮＭＯＳトランジスタＭＮ２のゲート（制御電極）は、ノードＮ３と接続される。
　電流生成回路１１０ａ及びカレントミラー回路１２０による回路構成は、特許文献１の図２に示された基準電流生成回路（Ｘ２）から起動回路を除外した回路構成と同等である。
　バイアス回路１００は、バイアス電流を出力するための、出力トランジスタＢＰ１及び出力トランジスタＢＮ１を更に含む。出力トランジスタＢＮ１は、バイアス出力ノードＮｏ１及び接地ノードＮｇの間に接続されたＮＭＯＳトランジスタで構成される。出力トランジスタＢＮ１のゲートは、ノードＮ３と接続される。バイアス出力ノードＮｏ１と、電源ノードＮｄとの間に負荷（例えば、抵抗、又は、ＰＭＯＳトランジスタ等）を接続することにより、出力トランジスタＢＮ１からバイアス出力ノードＮｏ１を経由して、ノードＮ２の電流Ｉ２に比例する基準電流ＩＲＥＦ１が出力される。
　出力トランジスタＢＰ１は、電源ノードＮｄ及びバイアス出力ノードＮｏ２の間に接続されるＰＭＯＳトランジスタによって構成される。出力トランジスタＢＰ１のゲートは、ノードＮ２と接続される。バイアス出力ノードＮｏ２と、接地ノードＮｇとの間に負荷（例えば、抵抗、又は、ＮＭＯＳトランジスタ等）を接続することにより、出力トランジスタＢＰ１からバイアス出力ノードＮｏ２を経由して、ノードＮ２の電流Ｉ２に比例する基準電流ＩＲＥＦ２が出力される。このように、バイアス回路１００は、ノードＮ２及びＮ３を流れる電流Ｉ２に比例した基準電流ＩＲＥＦ１，ＩＲＥＦ２をバイアス電流として生成することができる。
　まず、起動回路２００が除外された構成でのバイアス回路１００の動作を説明する。
　バイアス回路１００の安定動作時には、ＮＭＯＳトランジスタＭＮ２のしきい値電圧Ｖｔよりも高い電圧がノードＮ３に生じることにより、ＮＭＯＳトランジスタＭＮ２がドレイン電流を発生する。同様にして、ノードＮ１の電圧が接地電圧ＡＧＮＤよりも上昇し、ノードＮ２の電圧が電源電圧ＡＶＤＤよりも低下することにより、ＮＭＯＳトランジスタＭＮ１、及び、ＰＭＯＳトランジスタＭＰ１，ＭＰ２にもドレイン電流が発生する。
　このとき、ノードＮ２の電流Ｉ２は、抵抗素子Ｒ０の電気抵抗値についてもＲ０と表記すると、上記しきい値Ｖｔを用いて電圧下記の式（１）で示される。
　Ｉ２＝Ｖｔ／Ｒ０　　…（１）
　式（１）から理解されるように、電流Ｉ２は、電源電圧ＡＶＤＤに依存しない。更に、電気抵抗値Ｒ０の温度依存性の極性が、しきい値電圧Ｖｔの温度依存性の極性と反対になるように抵抗素子Ｒ０を選ぶことで、電流Ｉ２の温度依存性を小さくすることができる。
　基準電流ＩＲＥＦ１，ＩＲＥＦ２は、電流Ｉ２、即ち、（Ｖｔ／Ｒ０）に比例する。従って、バイアス回路１００は、電源電圧ＡＶＤＤに依存せず、かつ、温度依存性も小さい、バイアス電流を高精度で発生する、自己バイアス回路として動作することができる。
　しかしながら、バイアス回路１００は、ゼロバイアス状態では、ノードＮ３に電圧が発生されず（接地電圧ＡＧＮＤのまま）、ＮＭＯＳトランジスタＭＮ２は、ゲート電圧が０（Ｖ）であるので、ドレイン電流がほぼゼロとなる。このため、ＮＭＯＳトランジスタＭＮ１のゲートと接続されたノードＮ１の電圧も上昇せず、ＮＭＯＳトランジスタＭＮ１についても、ドレイン電流がほぼゼロとなる。
　このように、ＮＭＯＳトランジスタＭＮ１，ＭＮ２にドレイン電流が生じないと、ＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲートと接続されたノードＮ２の電圧が接地電圧ＡＧＮＤ側に変化できないため、ＰＭＯＳトランジスタＭＰ１，ＭＰ２のドレイン電流も発生しない。この結果、バイアス回路１００では、ノードＮ１，Ｎ２での電流Ｉ１＝Ｉ２＝０となり、この状態（「ゼロバイアス状態」とも称する）から自然に抜け出すことができない。Ｉ１＝Ｉ２＝０であると、ＩＲＥＦ１＝ＩＲＥＦ２＝０となるので、バイアス回路１００は、バイアス電流を発生することができなくなる。
　従って、比較例のバイアス回路１００には、ゼロバイアス状態から抜け出すための起動回路２００が配置される。起動回路２００は、ＰＭＯＳトランジスタＴＰＪ１と、ＮＭＯＳトランジスタＴＮＪ１，ＴＮＪ２とを有する。
　ＰＭＯＳトランジスタＴＰＪ１及びＮＭＯＳトランジスタＴＮＪ１は、電源ノードＮｄ及び接地ノードＮｇの間に、ノードＮｓを介して直列接続される。ＰＭＯＳトランジスタＴＰＪ１及びＮＭＯＳトランジスタＴＮＪ１のゲートは、ノードＮ３と接続される。ＮＭＯＳトランジスタＴＮＪ２は、ノードＮ２及び接地ノードＮｇの間に接続される。ＮＭＯＳトランジスタＴＮＪ２のゲートは、ノードＮｓと接続される。
　ＰＭＯＳトランジスタＴＰＪ１及びＮＭＯＳトランジスタＴＮＪ１は、ノードＮ３を入力ノードとし、ノードＮｓを出力ノードとするＣＭＯＳ（Complementary　MOS）インバータとして作動する。ＮＭＯＳトランジスタＴＮＪ２は、当該ＣＭＯＳインバータの出力電圧に応じて駆動される。
　上述のゼロバイアス状態は、ノードＮ３の電圧が接地電圧ＡＧＮＤから上昇しないことによって発生する。一方で、起動回路２００では、ノードＮ３の電圧が接地電圧ＡＧＮＤのときには、ＰＭＯＳトランジスタＴＰＪ１がフルにオンするので、ノードＮｓの電圧が、電源電圧ＡＶＤＤへ上昇する。これに応じて、ＮＭＯＳトランジスタＴＮＪ２がフルにオンすることで、ノードＮ２の電圧は接地電圧ＡＧＮＤまで低下する。このため、ＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲート電圧が接地電圧ＡＧＮＤに低下し、ダイオード接続されたＰＭＯＳトランジスタＭＰ２にドレイン電流が生じ、カレントミラーの作用により、ＰＭＯＳトランジスタＭＰ１にもドレイン電流が生じる。
　ＰＭＯＳトランジスタＭＰ１のドレイン電流により、ノードＮ１の電圧が上昇することで、ＮＭＯＳトランジスタＭＮ１のゲート電圧が上昇する。やがて、当該ゲート電圧が十分高くなることで、ＮＭＯＳトランジスタＭＮ１がオンすると、ノードＮ３の電圧が上昇する。ノードＮ３の電圧Ｖ（Ｎ３）は、ＮＭＯＳトランジスタＭＮ２のしきい値電圧Ｖｔよりも高い電圧まで上昇した後で、上述の式（１）の状態（Ｉ２＝Ｖｔ／Ｒ０）、即ち、Ｖ（Ｎ３）＝Ｖｔに収束する。
　このように、起動回路２００を配置することにより、ノードＮ３の電圧が接地電圧ＡＧＮＤから抜け出せるため、ゼロバイアス状態を確実に脱して、式（１）に従う安定した動作点で、バイアス回路１００を動作させることができる。
　しかしながら、起動回路２００では、ＮＭＯＳトランジスタＴＮＪ１のゲート電圧が、電流Ｉ１を流すＮＭＯＳトランジスタＭＮ２のゲート電圧と共通である。又、ＰＭＯＳトランジスタＴＰＪ１のゲート電圧もＮＭＯＳトランジスタＭＮ２のＶｔ相当となるので、ＰＭＯＳトランジスタＴＰＪ１のドレイン電流が発生する。この結果、起動回路２００では、電流Ｉ１，Ｉ２の発生による基準電流ＩＲＥＦ１，ＩＲＥＦ２の供給と並行して、電流Ｉ１と同レベルの電流ＩＳ１が、ＰＭＯＳトランジスタＴＰＪ１及びＮＭＯＳトランジスタＴＮＪ１を経由して、電源ノードＮｄ及び接地ノードＮｇの間に発生する。
　この電流ＩＳ１は、バイアス回路１００としては、本来不必要なリーク電流であるので、バイアス回路１００の消費電力が増大することが懸念される。更に、リーク電流が回り込みによって電流Ｉ１，Ｉ２に加算されると、基準電流ＩＲＥＦ１，ＩＲＥＦ２が、式（１）での電流Ｉ２に基づく設計値通りとならず、バイアス電流の精度が低下することが懸念される。即ち、特許文献１の基準電流発生回路、及び、図１の比較例では、起動回路に起因する同様の問題点が懸念される。
　（実施の形態１の回路構成）
　本実施の形態では、起動回路の構成に特徴を有する、低消費電力化及びバイアス高精度化のためのバイアス回路の構成を説明する。
　図２は、本実施の形態１に係るバイアス回路の構成を説明する回路図である。
　図２を参照して、本実施の形態１に係るバイアス回路１０１は、比較例に係るバイアス回路１００と同様の電流生成回路１１０ａ及びカレントミラー回路１２０と、起動回路１３０と、起動制御回路１５０とを備える。
　電流生成回路１１０ａ及びカレントミラー回路１２０の各々は、比較例に係るバイアス回路１００と同様に構成され、かつ、ノードＮ１及びＮ２を介して、電源ノードＮｄと接地ノードＮｇとの間に直列接続されている。起動制御回路１５０は、電源電圧ＡＶＤＤのレベルに基づき、起動制御信号ＰＯＦＦ及びＸＰＯＦＦを生成する。
　図３には、起動制御回路１５０の第１の構成例を説明する回路図が示される。
　図３を参照して、第１の構成例に係る起動制御回路１５０ｘは、抵抗素子Ｒｄ１～Ｒｄ３と、ダイオードＤ０と、コンパレータ１６０と、インバータ１６２，１６４とを有する。以下では、抵抗素子Ｒｄ１～Ｒｄ３の電気抵抗値についても、Ｒｄ１～Ｒｄ３と表記する。
　抵抗素子Ｒｄ１及びＲｄ２は、電源ノードＮｄ及び接地ノードＮｇの間に、ノードＮｘを介して直接接続されて、分圧回路を構成する。抵抗素子Ｒｄ３は、電源ノード及びノードＮｙの間に接続される。ダイオードＤ０は、ノードＮｙ及び接地ノードＮｇの間に、ノードＮｙから接地ノードＮｇへの方向を順方向として接続される。
　コンパレータ１６０は、ノードＮｘの電圧ＶＮｘと、ノードＮｙの電圧ＶＮｙとの比較結果を出力する。具体的には、ＶＮｘ＞ＶＮｙのときには、コンパレータ１６０は、論理ハイレベル（以下、単に「Ｈレベル」と称する）の信号を出力し、ＶＮｙ＞ＶＮｘのときには、論理ローレベル（以下、単に「Ｌレベル」と称する）の信号を出力する。
　インバータ１６２は、コンパレータ１６０の出力信号の論理レベルを反転して、起動制御信号ＸＰＯＦＦを出力する。インバータ１６４は、インバータ１６２の出力信号（起動制御信号ＸＰＯＦＦ）の論理レベルを反転して、起動制御信号ＰＯＦＦを出力する。従って、ＶＮｘ＜ＶＮｙのときには、ＰＯＦＦ＝Ｌ、ＸＰＯＦＦ＝Ｈであり、ＶＮｘ＞ＶＮｙのときには、ＰＯＦＦ＝Ｈ、ＸＰＯＦＦ＝Ｌである。
　ノードＮｘには、抵抗素子ＲＤｄ，Ｒｄ２による分圧比に従って、下記の式（２）で示される電圧ＶＮｘが生じる。
　ＶＮｘ＝ＡＶＤＤ・Ｒｄ２／（Ｒｄ１＋Ｒｄ２）　　…（２）
　一方で、ノードＮｙには、電源電圧ＡＶＤＤがダイオードＤ０を順バイアスできる場合には、電源電圧ＡＶＤＤの電圧値に依存せず、ダイオードＤ０の順方向電圧Ｖｆに相当する電圧ＶＮｙが生じる（ＶＮｙ＝Ｖｆ）。
　図４には、起動制御回路１５０ｘの動作を説明する波形図が示される。
　図４を参照して、バイアス回路１０１の起動時には、時刻ｔ０での電源投入に応じて、電源電圧ＡＶＤＤが上昇する。電源電圧ＡＶＤＤは、時刻ｔ２以降では定常状態となる。
　電圧ＶＮｘは、式（２）に示されるように、電源電圧ＡＶＤＤに比例して上昇する。一方で、電圧ＶＮｙ＝Ｖｆで一定である。従って、コンパレータ１６０は、等価的には、電圧ＶＮｘと、下記の式（３）で示される判定電圧Ｖｒとの比較結果を出力するように動作することになる。
　Ｖｒ＝Ｖｆ・（Ｒｄ１＋Ｒｄ２）／Ｒｄ２　　…（３）
　従って、電源電圧ＡＶＤＤが判定電圧Ｖｒ以下である、時刻ｔ０～ｔ１（パワーオフ状態）には、コンパレータ１６０がＬレベルを出力するので、起動制御信号ＰＯＦＦはＬレベル、起動制御信号ＸＰＯＦＦはＨレベルに設定される。判定電圧Ｖｒは、バイアス回路１０１が動作可能な最低動作電圧に対してマージンを有するように、予め調整することができる。
　これに対して、電源電圧ＡＶＤＤが判定電圧Ｖｒより高い、時刻ｔ１以降（パワーオン状態）には、コンパレータ１６０がＨレベルを出力するので、起動制御信号ＰＯＦＦはＨレベル、起動制御信号ＸＰＯＦＦはＬレベルに設定される。このように、起動制御回路１５０ｘは、電源電圧ＡＶＤＤに応じて、パワーオフ状態及びパワーオン状態を区別するように、起動制御信号ＰＯＦＦ，ＸＰＯＦＦを生成することができる。
　パワーオフ状態は、バイアス回路１０１の起動前から続く「第１の状態」に対応し、パワーオン状態は、起動に伴って「第１の状態」から遷移する「第２の状態」に対応する。
　図５には、図３に示された起動制御回路１５０の第２の構成例が示される。
　図５を参照して、第２の構成例に係る起動制御回路１５０ｙは、抵抗素子Ｒａ，Ｒｂと、ＰＭＯＳトランジスタＭＰａ，ＭＰｂと、インバータ１７０，１７２，１７４とを有する。以下では、抵抗素子Ｒａ，Ｒｂの電気抵抗値についても、Ｒａ，Ｒｂと表記する。
　ＰＭＯＳトランジスタＭＰａは、電源ノードＮｄ及びノードＮａの間に接続され、ＰＭＯＳトランジスタＭＰｂは、電源ノードＮｄ及びノードＮｂの間に接続される。抵抗素子Ｒａは、ノードＮａ及び接地ノードＮｇの間に接続され、抵抗素子Ｒｂは、ノードＮｂ及び接地ノードＮｇの間に接続される。
　インバータ１７０は、ノードＮｂの電圧がインバータ１７０のしきい値電圧よりも低いときにはＬレベルの信号を出力する一方で、ノードＮｂの電圧が当該しきい値電圧よりも高いときにはＨレベルの信号を出力する。
　インバータ１７２は、インバータ１７０の出力信号の論理レベルを反転して、起動制御信号ＰＯＦＦを出力する。インバータ１７４は、インバータ１７２の出力信号（起動制御信号ＰＯＦＦ）の論理レベルを反転して、起動制御信号ＸＰＯＦＦを出力する。
　ＰＭＯＳトランジスタＭＰａのゲートは、ノードＮａと接続され、更に、ＰＭＯＳトランジスタＭＰｂのゲートとも接続される。即ち、ＰＭＯＳトランジスタＭＰａはダイオード接続されており、電源電圧ＡＶＤＤが、ＰＭＯＳトランジスタＭＰａのしきい値電圧Ｖｔｐの絶対値よりも高くなると（ＡＶＤＤ＞｜Ｖｔｐ｜）、ＰＭＯＳトランジスタＭＰａにドレイン電流Ｉｄａが生じる。飽和領域でのドレイン電流Ｉｄａは、下記の式（４）で表すことができる。式（４）中のΔＶは、ドレイン電流によるオーバドライブ電圧であり、ＰＭＯＳトランジスタではΔＶ＜０である。ＡＶＤＤ＞｜Ｖｔｐ＋ΔＶ｜になると、ＰＭＯＳトランジスタＭＰａは、飽和領域で動作する。通常、｜ΔＶ｜は、０．２～０．４（Ｖ）程度である。
　Ｉｄａ＝（ＡＶＤＤ－｜Ｖｔｐ｜＋ΔＶ）／Ｒａ　　…（４）
　一方で、ＰＭＯＳトランジスタＭＰｂは、ＰＭＯＳトランジスタＭＰａとカレントミラーを構成しているので、ノードＮｂ及び抵抗素子Ｒｂには、式（４）と同様の電流Ｉｄｂが流れる。
　回路起動前のＡＶＤＤ＜｜Ｖｔｐ｜の状態（パワーオフ状態）では、Ｉｄａ＝Ｉｄｂ＝０であるので、ノードＮｂの電圧ＶＮｂは接地電圧ＡＧＮＤと同等である。このとき、インバータ１７０の出力信号はＨレベルである。これにより、パワーオフ状態では、ＰＯＦＦ＝Ｌ、ＸＰＯＦＦ＝Ｈとなる。
　これに対して、回路起動後にＡＶＤＤ＞｜Ｖｔｐ｜の状態になると、電流Ｉｄｂによる電圧降下量Ｉｄｂ・Ｒｂによって、ノードＮｂの電圧ＶＮｂが上昇する。これにより、電源電圧ＡＶＤＤの上昇に応じて、インバータ１７０の出力信号はＨレベルからＬレベルへ変化する。これにより、電源電圧ＡＶＤＤ上昇後のパワーオン状態では、ＰＯＦＦ＝Ｈ、ＸＰＯＦＦ＝Ｌとなる。又、起動制御回路１５０ｙでは、電気抵抗値Ｒａ，Ｒｂにより、図４に示した判定電圧Ｖｒを調整することができる。
　従って、図５に示された起動制御回路１５０ｙにおいても、起動制御回路１５０ｘ（図３）と同様に、電源電圧ＡＶＤＤの上昇に応じて、パワーオフ状態及びパワーオン状態を区別するように、起動制御信号ＰＯＦＦ，ＸＰＯＦＦを生成することができる。
　尚、図３の起動制御回路１５０ｘは、コンパレータ１６０を動作させるために、電源電圧ＡＶＤＤをある程度高くする必要がある（例えば、ＡＶＤＤ≧１．８（Ｖ）程度）。一方で、図５の起動制御回路１５０ｙは、ダイオード接続したトランジスタと抵抗素子によって構成できるので、比較的低い電源電圧（例えば、ＡＶＤＤ＝１．２（Ｖ）程度）でも動作可能である。但し、電圧検出精度は、コンパレータ１６０（オペアンプ）を用いるため、起動制御回路１５０ｘの方が、起動制御回路１５０ｙよりも高くなる。
　再び図２を参照して、実施の形態１に係るバイアス回路１０１において、起動回路１３０は、起動制御信号ＰＯＦＦ，ＸＰＯＦＦによってオンオフ制御される、スイッチＳ１～Ｓ３を少なくとも有する。まず、スイッチＳ１～Ｓ３のみが配置された状態での回路動作を説明する。
　スイッチＳ１は、カレントミラー回路１２０を構成するＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲートと、当該ＰＭＯＳトランジスタＭＰ１，ＭＰ２がオフされるゲート電圧（以下、「オフ電圧」）を供給するノードとの間に接続される。ＰＭＯＳトランジスタＭＰ１，ＭＰ２のオフ電圧は、電源電圧ＡＶＤＤとできるので、図２では、スイッチＳ１は、電源ノードＮｄとＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲートとの間に接続される、ＰＭＯＳトランジスタＳＢＰ１によって構成される。
　従って、実施の形態１では、電源ノードＮｄが、カレントミラー回路１２０のオフ電圧を供給する「第１の電圧ノード」の一実施例に対応し、接地ノードＮｇが、カレントミラー回路１２０のオン電圧を供給する「第２の電圧ノード」の一実施例に対応することになる。
　スイッチＳ１は、パワーオフ状態ではオンする一方で、パワーオン状態ではオフされる。このため、ＰＭＯＳトランジスタＳＢＰ１のゲートには、パワーオフ状態でＬレベルに設定され、パワーオン状態でＨレベルに設定される起動制御信号ＰＯＦＦが入力される。
　スイッチＳ２は、ＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲートと、ノードＮ２との間に接続される。スイッチＳ３は、ノードＮ２と、ＰＭＯＳトランジスタＭＰ１，ＭＰ２がオンされるゲート電圧（以下、「オン電圧」）を供給するノードとの間に接続される。ＰＭＯＳトランジスタＭＰ１，ＭＰ２のオン電圧は、接地電圧ＡＧＮＤとできるので、図２では、スイッチＳ３は、接地ノードＮｇとノードＮ２との間に接続される、ＮＭＯＳトランジスタＳＢＮ３によって構成される。
　スイッチＳ３は、パワーオフ状態ではオンする一方で、パワーオン状態ではオフされる。このため、ＮＭＯＳトランジスタＳＢＮ３のゲートには、パワーオフ状態でＨレベルに設定され、パワーオン状態でＬレベルに設定される起動制御信号ＸＰＯＦＦが入力される。
　スイッチＳ２は、パワーオフ状態ではオフする一方で、パワーオン状態ではオンされるため、スイッチＳ２及びスイッチＳ３と相補的にオンオフする。このため、スイッチＳ２は、ＮＭＯＳトランジスタＳＢＮ３と共通の起動制御信号ＸＰＯＦＦがゲートに入力される、ＰＭＯＳトランジスタＳＢＰ２によって構成することができる。
　電源投入前のパワーオフ状態（ＰＯＦＦ＝Ｌ，ＸＰＯＦＦ＝Ｈ）では、起動回路１３０において、スイッチＳ１のオン及びスイッチＳ２のオフにより、ＰＭＯＳトランジスタＭＰ１，ＭＰ２が確実にオフされる。一方で、スイッチＳ２のオフによって、ＰＭＯＳトランジスタＭＰ１，ＭＰ２と切り離されたノードＮ２には、スイッチＳ３のオンにより接地電圧ＡＧＮＤ（オン電圧）が供給され、寄生容量によって当該オン電圧が保持される。
　電源投入後、電源電圧ＡＶＤＤが上昇したパワーオン状態（ＰＯＦＦ＝Ｈ，ＸＰＯＦＦ＝Ｌ）では、起動回路１３０において、スイッチＳ１，Ｓ３がオフに転じるとともに、スイッチＳ２がオンに転じる。ＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲートは、スイッチＳ１のオフにより電源電圧ＡＶＤＤ（オフ電圧）から切り離されるともに、スイッチＳ２のオンによるノードＮ２との接続により、オン電圧（接地電圧ＡＧＮＤ）を供給される。これにより、パワーオフ状態からパワーオン状態への遷移時に、カレントミラー回路１２０を構成するＰＭＯＳトランジスタＭＰ１，ＭＰ２にドレイン電流を確実に生じさせることができる。
　又、パワーオン状態では、ノードＮ２は、スイッチＳ３のオフによって接地ノードＮｇから切り離されるとともに、スイッチＳ２のオンによりＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲートと接続される。即ち、オン状態となるスイッチＳ２により、図１のバイアス回路１００と同様の、ノードＮ２と、ＰＭＯＳトランジスタＭＰ１，ＭＰ２（カレントミラー回路１２０）のゲートとを接続する経路を形成することができる。
　この結果、パワーオン状態において、カレントミラー回路１２０及び電流生成回路１１０ａは、図１のバイアス回路１００から起動回路２００を除去した回路構成と同等となる。これにより、図１で説明したように、電流Ｉ１，Ｉ２を用いて、出力トランジスタＢＰ１，ＢＮ１を介してバイアス電流を供給することができる。
　このように、実施の形態１に係るバイアス回路１０１では、パワーオフ状態からパワーオン状態の遷移時に、カレントミラー回路１２０を構成するＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲート電圧を、ドレイン電流が生じるように強制的に制御することで、電流Ｉ１，Ｉ２を確実に発生することができる。更に、パワーオン状態において、起動回路１３０中には、図１の比較例のバイアス回路での電流ＩＳ１の様な、電流Ｉ１，Ｉ２に直接関係しない無用な電流が流れない。この結果、安定的な起動特性と、起動後の低消費電力化及びバイアス高精度化とを両立することができる。
　更に、起動回路１３０は、スイッチＳ４を含むことができる。
　スイッチＳ４は、電流生成回路１１０ａのＮＭＯＳトランジスタＭＮ１のゲートと、当該ＮＭＯＳトランジスタのオフ電圧を供給するノードとの間に接続される。即ち、スイッチＳ４は、ノードＮ１と接地ノードＮｇとの間に接続されたＮＭＯＳトランジスタＳＢＮ４によって構成される。
　スイッチＳ４は、パワーオフ状態ではオンする一方で、パワーオン状態にはオフされる。このため、ＮＭＯＳトランジスタＳＢＮ４のゲートには、パワーオフ状態でＨレベルに設定され、パワーオン状態でＬレベルに設定される起動制御信号ＸＰＯＦＦが入力される。
　スイッチＳ４を設けることにより、パワーオフ状態では、電流Ｉ２の経路が、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ１の両方によって遮断される。これにより、パワーオフ状態におけるバイアス回路１０１のリーク電流の抑制効果が高められる。従って、バイアス回路１０１のパワーオフ状態での待機電力を抑制することが可能となる。尚、パワーオン状態では、スイッチＳ４のオフにより、ＮＭＯＳトランジスタＭＮ１（及びノードＮ１）は、接地ノードＮｇから切り離されるので、スイッチＳ４は、バイアス回路１０１の動作に影響を与えないことが理解される。
　尚、図２では、ＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲートと、接地ノードＮｇ（オン電圧）との間に、スイッチＳ２及びＳ３が、ノードＮ２を介して直列接続される構成例を示したが、ノードＮ２に代えて、別個の独立したノードを経由して、スイッチＳ２及びＳ３を直列接続することも可能である。この場合には、ＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲートと、ノードＮ２とは、図１と同様に接続されることになり、パワーオフ状態には、当該独立ノードに、ＰＭＯＳトランジスタのオン電圧が保持されることになる。逆に言えば、図２の構成例では、オン電圧の保持ノードとしてノードＮ２を有効活用することで、回路面積の抑制を図ることができる。
　実施の形態１では、カレントミラー回路１２０と接続される電源ノードＮｄが「第１の電源ノード」の一実施例に対応し、電源電圧ＡＶＤＤが「第１の電圧」に対応する。一方で、電流生成回路１１０ａと接続される接地ノードＮｇは「第２の電源ノード」の一実施例に対応し、接地電圧ＡＧＮＤが「第２の電圧」に対応する。又、Ｐ型が「第１導電型」の一実施例に対応し、Ｎ型が「第２導電型」の一実施例に対応する。
　更に、起動回路１３０のスイッチＳ１～Ｓ４は、「第１のスイッチ」～「第４のスイッチ」にそれぞれ対応し、カレントミラー回路１２０を構成するＰＭＯＳトランジスタＭＰ１及びＭＰ２は「第１のトランジスタ」及び「第２のトランジスタ」の一実施例にそれぞれ相当する。電流生成回路１１０ａにおいて、ＮＭＯＳトランジスタＭＮ１は「第３のトランジスタ」の一実施例に対応する。又、ノードＮ１及びＮ２は「第１のノード」及び「第２のノード」の一実施例に対応し、特に、ＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲートと接続されるノードＮ２は「一方のノード」に対応する。上述の通り、図２には、オン電圧が保持される「第３のノード」がノードＮ２（一方のノード）と共通化された構成が例示されている。
　実施の形態１の変形例．
　図６は、実施の形態１の第１の変形例に係るバイアス回路１０２の構成を示す回路図である。
　図６を参照して、実施の形態１の第１の変形例に係るバイアス回路１０２は、実施の形態１に係るバイアス回路１０１と比較して、キャパシタ２１０を更に備える点で異なる。バイアス回路１０２のその他の構成は、バイアス回路１０１（図２）と同様であるので、詳細な説明は繰り返さない。
　キャパシタ２１０は、スイッチＳ２及びスイッチＳ３の接続ノードにおいて、スイッチＳ３のオンによってＰＭＯＳトランジスタＭＰ１，ＭＰ２のオン電圧（接地電圧ＡＧＮＤ）を保持するために配置される。
　従って、スイッチＳ２が、ＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲートと、ノードＮ２との間に接続され、スイッチＳ３が、ノードＮ２と接地ノードＮｇとの間に接続される図６（図２）の構成例では、キャパシタ２１０は、ノードＮ２及び接地ノードＮｇの間に接続される。
　キャパシタ２１０を設けることにより、パワーオフ状態からパワーオン状態への遷移時、即ち、スイッチＳ２がオフからオンに転じるタイミングにおいて、ＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲート電圧を確実にオン電圧とすることにより、ＰＭＯＳトランジスタＭＰ１，ＭＰ２のドレイン電流を更に確実に発生させることができる。この結果、バイアス回路を更に確実に起動できるので、実施の形態１と比較して、起動性を更に向上できる。
　図７は、実施の形態１の第２の変形例に係るバイアス回路１０３の構成を示す回路図である。
　図７を参照して、実施の形態１の第２の変形例に係るバイアス回路１０３は、実施の形態１に係るバイアス回路１０１と比較して、電流生成回路１１０ａ内のＮＭＯＳトランジスタＭＮ１が、ＮＭＯＳトランジスタＭＮＬ１に置換される点が異なる。バイアス回路１０３のその他の構成は、バイアス回路１０１（図２）と同様であるので、詳細な説明は繰り返さない。
　ＮＭＯＳトランジスタＭＮＬ１は、ＮＭＯＳトランジスタＭＮ１よりも、しきい値電圧が小さい。例えば、他のトランジスタがエンハンスメント型トランジスタで構成されるのに対して、ＮＭＯＳトランジスタＭＮＬ１は、エンハンスメント型トランジスタよりも、しきい値電圧の絶対値が低い、いわゆる、低ＶＴトランジスタ（例えば、しきい値電圧の絶対値が０．２（Ｖ）程度）を用いて構成される。公知のように、低ＶＴトランジスタは、エンハンスメント型トランジスタと比較して、Ｐウェル又はＮウェルの不純物濃度を低くする、又は、ゲート酸化膜を薄くすることで、しきい値電圧の絶対値がエンハンスメント型トランジスタよりも小さくなるように製造される。以下では、通常のエンハンスメント型トランジスタよりも、しきい値電圧（絶対値）が小さいトランジスタを、単に「ＬＶＴ」とも称することとする。
　図１の比較例で説明したように、ゼロバイアス状態を脱するには、ノードＮ３の電圧を上昇させることがポイントである。スイッチＳ４の配置によってパワーオフ状態では強制的にオフされるＮＭＯＳトランジスタをＬＶＴで構成することにより、パワーオン状態へ遷移時には、ＰＭＯＳトランジスタＭＰ１，ＭＰ２のドレイン電流の発生に応じて、ＮＭＯＳトランジスタＭＮＬ１が速やかにドレイン電流を発生することで、ノードＮ３の電圧をより確実に上昇して、セロバイアス状態を速やかに脱することができる。
　尚、ＮＭＯＳトランジスタＭＮＬ１を設けることにより、他のＮＭＯＳトランジスタＭＮ２，ＢＮ１を通常のエンハンスメント型トランジスタを用いて構成しても、セロバイアス状態を速やかに脱する効果は変わらない。従って、ＬＶＴは、ＮＭＯＳトランジスタＭＮ２，ＢＮ１よりも、しきい値電圧の絶対値が小さいトランジスタとして定義することも可能である。
　このように、実施の形態１の第２の変形例に係るバイアス回路１０４では、ＬＶＴの配置により、起動性を更に向上することができる。尚、バイアス回路１０４の電流生成回路１１０ａにおいて、ＮＭＯＳトランジスタＭＮＬ１は「第３のトランジスタ」の一実施例に対応し、ＮＭＯＳトランジスタＭＮ２は「第４のトランジスタ」の一実施例に対応する。
　図８は、実施の形態１の第３の変形例に係るバイアス回路１０４の構成を示す回路図である。
　図８を参照して、実施の形態１の第３の変形例に係るバイアス回路１０４は、図７のバイアス回路１０３の構成に加えて、図６と同様のキャパシタ２１０を更に備える。バイアス回路１０４のその他の構成は、バイアス回路１０３と同様であるので、詳細な説明は繰り返さない。
　実施の形態１の第３の変形例に係るバイアス回路１０４によれば、キャパシタ２１０の配置によるＰＭＯＳトランジスタＭＰ１，ＭＰ２のドレイン電流の確実な発生と、ＮＭＯＳトランジスタＭＮＬ１（ＬＶＴ）の配置によるノードＮ３の電圧の確実な上昇との組み合わせによって、起動性を更に向上することができる。
　実施の形態２．
　実施の形態２では、バイアス回路の回路構成の変形例、具体的には、電流生成回路の変形例について説明する。以下に説明するように、起動回路を除くバイアス回路の構成が異なっても、実施の形態１及び２で説明した起動回路１３０を共通に適用することができる。
　図９は、実施の形態２の第１の例に係るバイアス回路１０１ａの構成を示す回路図である。
　図９を参照して、実施の形態２の第１の例に係るバイアス回路１０１ａは、実施の形態１に係るバイアス回路１０１と比較して、出力トランジスタＢＰ１のゲートの接続先が異なる。具体的には、出力トランジスタＢＰ１のゲートは、直接、ノードＮ２と接続される。バイアス回路１０１ａのその他の構成は、実施の形態１に係るバイアス回路１０１と同様であるので、詳細な説明は繰り返さない。従って、電流Ｉ２及び基準電流ＩＲＥＦ１，ＩＲＥＦ２は、実施の形態１（バイアス回路１０１）と同様である。
　バイアス回路１０１ａにおいても、スイッチＳ１～Ｓ３（又は、Ｓ１～Ｓ４）を有する起動回路１３０を配置することができる。起動回路１３０により、パワーオフ状態では、スイッチＳ１のオンにより、ＰＭＯＳトランジスタＭＰ１，ＭＰ２を完全にオフするとともに、スイッチＳ２のオフ及びスイッチＳ３のオンにより、スイッチＳ２及びＳ３の接続ノード（ノードＮ２）に、寄生容量を利用してＰＭＯＳトランジスタＭＰ１，ＭＰ２のオン電圧を保持できる。そして、パワーオフ状態からパワーオン状態に遷移すると、スイッチＳ１，Ｓ３のオフ及びスイッチＳ２のオンにより、ＰＭＯＳトランジスタＭＰ１，ＭＰ２及び電流生成回路１１０ａのＮＭＯＳトランジスタＭＮ１，ＭＮ２にドレイン電流を確実に発生させることができる。
　従って、バイアス回路１０１ａについても、実施の形態１に係るバイアス回路１０１と同様に、パワーオフ状態中、及び、パワーオン状態への遷移時におけるＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲート電圧制御によって、実施の形態１と同様の効果を享受することができる。
　更に、バイアス回路１０１ｂにおいても、図２に示したスイッチＳ４を、ＮＭＯＳトランジスタＭＮ１，ＭＮ２のゲート（即ち、ノードＮ１）と接地ノードの間に設けることが可能である。
　図１０は、実施の形態２の第２の例に係るバイアス回路１０１ｂの構成を示す回路図である。
　図１０を参照して、バイアス回路１０１ｂは、図９に示されたバイアス回路１０１ａと比較して、電流生成回路１１０ａに代えて、電流生成回路１１０ｂを備える点で異なる。
　電流生成回路１１０ｂは、電流生成回路１１０ａと同様に、ノードＮ１及びＮ２と、接地ノードＮｇとの間に接続される。電流生成回路１１０ｂは、ＮＭＯＳトランジスタＭＮ１，ＭＮ２と、抵抗素子Ｒｓとを含む。抵抗素子Ｒｓの電気抵抗値についてもＲｓと表記する。バイアス回路１０１ｂでは、ノードＮ２と接続されたゲートを有する出力トランジスタ（ＰＭＯＳ）ＢＰが配置される。電源ノードＮｄ及びバイアス出力ノードＮｏの間に接続された出力トランジスタＢＰは、基準電流ＩＲＥＦをバイアス電流として出力することができる。
　ＮＭＯＳトランジスタＭＮ１は、ノードＮ２及び接地ノードＮｇの間に、抵抗素子Ｒｓと直列に接続される。ＮＭＯＳトランジスタＭＮ２は、ノードＮ１及び接地ノードＮｇの間に接続される。ＮＭＯＳトランジスタＭＮ１及びＭＮ２のゲートは、共にノードＮ１と接続される。更に、ＮＭＯＳトランジスタＭＮ１のトランジスタサイズ（電流駆動力）は、ＮＭＯＳトランジスタＭＮ２のトランジスタのｋ倍（ｋ≧１の実数）に設計される。
　電流生成回路１１０ｂによれば、各トランジスタが強反転領域で動作したときの基準電流ＩＲＥＦは、利得係数β、電気抵抗値Ｒｓ、及び、トランジスタサイズ比ｋを用いて、下記の式（５）で示されることが知られている。
　ＩＲＥＦ＝（２／β）・（１／Ｒｓ2）・（１－１／√ｋ）　　…（５）
　利得係数βは、下記の式（６）に示されるように、ＮＭＯＳトランジスタＭＮ１の表面平均移動度μ、チャネル長Ｌ，チャネル幅Ｗ、及び、単位面積当たりのゲート容量Ｃｏｘによって決まる素子定数である。
　β＝（Ｗ／Ｌ）・μ・Ｃｏｘ　　…（６）
　又、電流生成回路１１０ｂでは、全トランジスタを弱反転領域で動作させると、基準電流ＩＲＥＦは、電気抵抗値Ｒｓ、及び、トランジスタサイズ比ｋを用いて、下記の式（７）で示されることが知られている。
　ＩＲＥＦ＝η・ＶＴ・ｌｎ（ｋ）／Ｒｓ　　…（７）
　式（７）中において、ＶＴは熱電圧であり、ηはプロセス値から決まるサブスレッシュ定数である。特に、絶対温度Ｔにおける熱電圧ＶＴ＝ｋ・Ｔ／ｑで示されることが知られている（ｋ：ボルツマン係数、ｑ：電子の電荷量）。
　電流生成回路１１０ｂでは、ＮＭＯＳトランジスタＭＮ１，ＮＭ２のゲートと接続されたノードＮ１は、トランジスタを介して、電源ノードＮｄ及び接地ノードＮｇと接続される構成である。このため、電流生成回路１１０ｂに対しては、起動回路の配置が必須である。
　電流生成回路１１０ｂ及びカレントミラー回路１２０が、ノードＮ１及びＮ２を介して、電源ノードＮｄ及び接地ノードＮｇと接続されるバイアス回路１０１ｂにおいても、スイッチＳ１～Ｓ３を有する起動回路１３０を適用することができる。
　バイアス回路１０１ｂにおいても、起動回路１３０によって、パワーオフ状態中、及び、パワーオフ状態への遷移時におけるＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲート電圧を制御することができる。これにより、ＰＭＯＳトランジスタＭＰ１，ＭＰ２、及び、電流生成回路１１０ｂのＮＭＯＳトランジスタＭＮ１，ＭＮ２にドレイン電流を確実に発生させることができる。
　従って、バイアス回路１０１ｂについても、実施の形態１に係るバイアス回路１０１と同様の効果を享受することができる。更に、バイアス回路１０１ｂにおいても、図２に示したスイッチＳ４を、ＮＭＯＳトランジスタＭＮ１，ＭＮ２のゲート（即ち、ノードＮ１）と接地ノードの間に設けることが可能である。
　図１１は、実施の形態２の第３の例に係るバイアス回路１０１ｃの構成を示す回路図である。
　図１１を参照して、バイアス回路１０１ｃは、図１０に示されたバイアス回路１０１ｂと比較して、電流生成回路１１０ｂに代えて、電流生成回路１１０ｃを備える点で異なる。
　電流生成回路１１０ｃは、電流生成回路１１０ａ，１１０ｂと同様に、ノードＮ１及びＮ２と、接地ノードＮｇとの間に接続される。電流生成回路１１０ｃは、ＮＭＯＳトランジスタＭＮ１，ＭＮ２と、抵抗素子Ｒｓ（電気抵抗値Ｒｓ）とを含む。
　ＮＭＯＳトランジスタＭＮ１は、ノードＮ２及び接地ノードＮｇの間に接続される。抵抗素子Ｒｓは、ノードＮ１及びノードＮ４の間に接続される。ＮＭＯＳトランジスタＭＮ２は、ノードＮ４及び接地ノードＮｇの間に接続される。ＮＭＯＳトランジスタＭＮ１のゲートはノードＮ４と接続され、ＮＭＯＳトランジスタＮＭ２のゲートは、ノードＮ１と接続される。図１０と同様に、ＮＭＯＳトランジスタＭＮ１のトランジスタサイズ（電流駆動力）は、ＮＭＯＳトランジスタＭＮ２のトランジスタのｋ倍である。
　バイアス回路１０１ｃにおいても、出力トランジスタ（ＰＭＯＳ）ＢＰが出力する基準電流ＩＲＥＦは、バイアス回路１０１ｂと同様に、式（５）又は式（７）で示される。バイアス回路１０１ｃでは、各トランジスタが、強反転領域及び弱反転領域のいずれで動作しても、バイアス電流の生成が可能である。また、バイアス回路１０１ｃでは、基板バイアス効果が生じないため、バイアス回路１０１ｂと比較して、バイアス電流を高精度化することが可能である。
　電流生成回路１１０ｃ及びカレントミラー回路１２０が、ノードＮ１及びＮ２を介して、電源ノードＮｄ及び接地ノードＮｇと接続されるバイアス回路１０１ｃにおいても、スイッチＳ１～Ｓ３を有する起動回路１３０を適用することができる。
　バイアス回路１０１ｃにおいても、起動回路１３０によって、パワーオフ状態中、及び、パワーオフ状態への遷移時におけるＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲート電圧を制御することにより、実施の形態１に係るバイアス回路１０１と同様の効果を享受することができる。更に、バイアス回路１０１ｃにおいても、図２に示したスイッチＳ４を、ＮＭＯＳトランジスタＭＮ１，ＭＮ２のゲート（即ち、ノードＮ１）と接地ノードの間に設けることが可能である。
　図１２は、実施の形態２の第４の例に係るバイアス回路１０１ｄの構成を示す回路図である。
　図１２を参照して、バイアス回路１０１ｄは、図１０に示されたバイアス回路１０１ｂと比較して、電流生成回路１１０ｂに代えて、電流生成回路１１０ｄを備える点で異なる。
　電流生成回路１１０ｄは、電流生成回路１１０ａ～１１０ｃと同様に、ノードＮ１及びＮ２と、接地ノードＮｇとの間に接続される。電流生成回路１１０ｄは、ＮＭＯＳトランジスタＭＮ１～ＭＮ３と、抵抗素子Ｒｓ（電気抵抗値Ｒｓ）とを含む。
　ＮＭＯＳトランジスタＭＮ１は、ノードＮ２及びノードＮ３の間に接続され、抵抗素子Ｒｓは、ノードＮ３及び接地ノードＮｇの間に接続される。ＮＭＯＳトランジスタＭＮ２は、ノードＮ１及びノードＮ４の間に接続され、ＮＭＯＳトランジスタＭＮ３は、ノードＮ４及び接地ノードＮｇの間に接続される。ＮＭＯＳトランジスタＭＮ１及びＮＭ２のゲートは、ノードＮ１と接続される。ＮＭＯＳトランジスタＭＮ３のゲートは、ノードＮ４と接続される。
　電流生成回路１１０ｄの基本的な動作は、電流生成回路１１０ａと同様である。即ち、電流Ｉ２は、抵抗素子の電気抵抗値Ｒｓと、ＮＭＯＳトランジスタＭＮ３のしきい値電圧Ｖｔとを用いて、Ｉ２＝Ｖｔ／Ｒｓと示される。又、基準電流ＩＲＥＦ１，ＩＲＥＦ２も、電流Ｉ２に比例した電流値を有する。
　尚、電流生成回路１１０ｄでは、ノードＮ１及び接地ノードＮｇ間に接続されるＮＭＯＳトランジスタＭＮ２及びＭＮ３はダイオード接続されるので、増幅段は、ＮＭＯＳトランジスタＭＮ１のみとなる。このため、バイアス回路１０１ｄは、バイアス回路１０１，１０１ａよりも安定動作が可能であり、位相補償が不要になる。
　電流生成回路１１０ｄ及びカレントミラー回路１２０が、ノードＮ１及びＮ２を介して、電源ノードＮｄ及び接地ノードＮｇと接続されるバイアス回路１０１ｄにおいても、スイッチＳ１～Ｓ３を有する起動回路１３０を適用することができる。
　バイアス回路１０１ｄにおいても、起動回路１３０によって、パワーオフ状態中、及び、パワーオフ状態への遷移時におけるＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲート電圧を制御することにより、実施の形態１に係るバイアス回路１０１と同様の効果を享受することができる。更に、バイアス回路１０１ｂにおいても、図２に示したスイッチＳ４を、ＮＭＯＳトランジスタＭＮ１，ＭＮ２のゲート（即ち、ノードＮ１）と接地ノードの間に設けることが可能である。
　図１３は、実施の形態２の第５の例に係るバイアス回路１０１ｅの構成を示す回路図である。
　図１３を参照して、バイアス回路１０１ｅは、図１０に示されたバイアス回路１０１ｂと比較して、電流生成回路１１０ｂに代えて、電流生成回路１１０ｅを備える点で異なる。
　電流生成回路１１０ｅは、電流生成回路１１０ａ～１１０ｄと同様に、ノードＮ１及びＮ２と、接地ノードＮｇとの間に接続される。電流生成回路１１０ｅは、ＮＭＯＳトランジスタＭＮ１，ＭＮ２と、バイポーラトランジスタ（ＰＮＰトランジスタ）ＱＢ１，ＱＢ２と、抵抗素子Ｒｓ（電気抵抗値Ｒｓ）とを含む。
　ＮＭＯＳトランジスタＭＮ１は、ノードＮ２及びノードＮ３の間に接続され、ＮＭＯＳトランジスタＭＮ２は、ノードＮ１及びノードＮ４の間に接続される。ＮＭＯＳトランジスタＭＮ１及びＭＮ２のゲートは、ノードＮ１と接続される。ＮＭＯＳトランジスタＭＮ１のバックゲート（ボディ）は、ノードＮ３と接続され、ＮＭＯＳトランジスタＭＮ２のバックゲート（ボディ）は、ノードＮ４と接続される。
　抵抗素子Ｒｓ及びＰＮＰトランジスタＱＢ１は、ノードＮ３及び接地ノードＮｇの間に直列接続される。ＰＮＰトランジスタＱＢ２は、ノードＮ４及び接地ノードＮｇの間に接続される。ＰＮＰトランジスタＱＢ１及びＱＢ２のベースは、接地ノードＮｇと接続される。ＰＮＰトランジスタＱＢ１のトランジスタサイズは、ＰＮＰトランジスタＱＢ２のトランジスタのｋ倍（ｋ≧１の実数）とされる。
　電流生成回路１１０ｅの基本的な動作は、電流生成回路１１０ａと同様である。具体的には、電流Ｉ２は、抵抗素子の電気抵抗値Ｒｓ、及び、上述のトランジスタサイズ比ｋを用いて、上述の式（７）と同様に示される（Ｉ２＝η・ＶＴ・ｌｎ（ｋ）／Ｒｓ）。又、基準電流ＩＲＥＦ１，ＩＲＥＦ２も、電流Ｉ２に比例した電流値を有する。電流生成回路１１０ｅでは、増幅作用が無いため、回路動作は更に安定化される。このため、バイアス回路１０１ｅについても、バイアス回路１０１ｄ（図１２）と同様に、位相補償が不要である。
　電流生成回路１１０ｅ及びカレントミラー回路１２０が、ノードＮ１及びＮ２を介して、電源ノードＮｄ及び接地ノードＮｇと接続されるバイアス回路１０１ｅにおいても、スイッチＳ１～Ｓ３を有する起動回路１３０を適用することができる。
　バイアス回路１０１ｅにおいても、起動回路１３０によって、パワーオフ状態中、及び、パワーオフ状態への遷移時におけるＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲート電圧を制御することにより、実施の形態１に係るバイアス回路１０１と同様の効果を享受することができる。更に、バイアス回路１０１ｅにおいても、図２に示したスイッチＳ４を、ＮＭＯＳトランジスタＭＮ１，ＭＮ２のゲート（即ち、ノードＮ１）と接地ノードの間に設けることが可能である。
　実施の形態２で説明したように、電流生成回路１１０（電流生成回路１１０ａ～１１０ｅを総称するもの）の構成を変更しても、ノードＮ１及びＮ２を介して、電流生成回路１１０及びカレントミラー回路１２０が、電源ノードＮｄ及び接地ノードＮｇの間に直列接続される構成では、実施の形態１で説明した起動回路１３０を共通に適用して、良好な起動性を確保することが可能である。
　尚、バイアス回路１０１ａ～１０１ｅの各々においても、図６と同様に、スイッチＳ２及びＳ３の接続ノード（ノードＮ２）と接地ノードＮｇとの間に、キャパシタ２１０を更に配置することも可能である。或いは、図７と同様に、電流生成回路１１０ｂのＮＭＯＳトランジスタＭＮ１についてもＬＶＴで構成することが可能である。
　実施の形態３．
　実施の形態３では、カレントミラー回路１２０がＰ型の電界効果トランジスタ（ＰＭＯＳトランジスタ）で構成され、電流生成回路１１０がＮ型の電界効果トランジスタ（ＮＭＯＳトランジスタ）を有する構成のバイアス回路を説明した。即ち、Ｐ型が「第１の導電型」に対応し、Ｎ型が「第２の導電型」に対応する構成例を説明した。
　一方、本実施の形態に係るバイアス回路について、実施の形態１及び２の構成からトランジスタの導電型を入れ替えることも可能である。実施の形態３では、このような変形例について説明する。
　図１４には、実施の形態３に係るバイアス回路の構成を示す回路図である。
　図１４を参照して、実施の形態３に係るバイアス回路１０１ｘは、電流生成回路１１０ｘと、カレントミラー回路１２０と、起動回路１３０と、起動制御回路１５０とを備える。
　バイアス回路１０１ｘにおいても、電流生成回路１１０及びカレントミラー回路１２０は、ノードＮ１及びＮ２を介して、電源ノードＮｄと接地ノードＮｇとの間に直列接続される。又、起動制御回路１５０は、実施の形態１と同様に構成されて、起動制御信号ＰＯＦＦ，ＸＰＯＦＦを生成する。即ち、実施の形態１及び２と同様に、パワーオフ状態では、起動制御信号ＰＯＦＦがＬレベルに設定される一方で、起動制御信号ＸＰＯＦＦはＨレベルに設定される。一方で、パワーオン状態では、起動制御信号ＰＯＦＦがＨレベルに設定される一方で、起動制御信号ＸＰＯＦＦはＬレベルに設定される。
　バイアス回路１０１ｘでは、カレントミラー回路１２０は、ＮＭＯＳトランジスタＭＮ１及びＭＮ２によって構成されて、接地ノードＮｇ及びノードＮ１，Ｎ２の間に接続される。ＮＭＯＳトランジスタＭＮ１及びＮＭ２のゲートは互いに接続される。
　電流生成回路１１０ｘは、実施の形態１及び２で説明した電流生成回路１１０ａ～１１０ｅにおいて、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに置換し、更に、接続先については、ノードＮ１，Ｎ２側を電源ノードＮｄと接続し、接地ノードＮｇ側をノードＮ１又はＮ２と接続するように変形することで構成可能である。
　実施の形態３では、実施の形態１及び２とは逆に、カレントミラー回路１２０を構成するトランジスタ（ＮＭＯＳトランジスタＭＮ１，ＭＮ２）のオフ電圧は、接地電圧ＡＧＮＤであり、オン電圧は電源電圧ＡＶＤＤとなる。従って、実施の形態３では、接地ノードＮｇが、カレントミラー回路１２０のオフ電圧を供給する「第１の電圧ノード」の一実施例に対応し、電源ノードＮｄが、カレントミラー回路１２０のオン電圧を供給すする「第２の電圧ノード」の一実施例に対応することになる。
　起動回路１３０は、少なくとも、スイッチＳ１～Ｓ３を含む。スイッチＳ１は、カレントミラー回路１２０を構成するＮＭＯＳトランジスタＭＮ１，ＭＮ２のゲートと、接地ノードＮｇ（即ち、オフ電圧を供給するノード）との間に接続される。スイッチＳ１は、起動制御信号ＸＰＯＦＦをゲートに受けるＮＭＯＳトランジスタＳＢＮ１によって構成される。これにより、スイッチＳ１（ＮＭＯＳトランジスタＳＢＮ１）は、実施の形態１及び２と同様に、パワーオフ状態でオンする一方で、パワーオン状態ではオフされる。
　スイッチＳ２は、ＮＭＯＳトランジスタＭＮ１，ＭＮ２のゲートと、ノードＮ２との間に接続される。スイッチＳ２は、起動制御信号ＰＯＦＦをゲートに受けるＮＭＯＳトランジスタＳＢＮ２によって構成される。これにより、スイッチＳ２（ＮＭＯＳトランジスタＳＢＮ２）は、実施の形態１及び２と同様に、パワーオフ状態でオフする一方で、パワーオン状態ではオンされる。
　スイッチＳ３は、ノードＮ２と、電源ノードＮｄ（即ち、オン電圧を供給するノード）との間に接続される。スイッチＳ２は、起動制御信号ＰＯＦＦをゲートに受けるＰＭＯＳトランジスタＳＢＰ３によって構成される。これにより、スイッチＳ３（ＰＭＯＳトランジスタＳＢＰ３）は、実施の形態１及び２と同様に、パワーオフ状態でオンする一方で、パワーオン状態ではオフされる。
　従って、バイアス回路１０１ｘにおいても、電源投入前のパワーオフ状態（ＰＯＦＦ＝Ｌ，ＸＰＯＦＦ＝Ｈ）では、スイッチＳ１のオン及びスイッチＳ２のオフにより、ＮＭＯＳトランジスタＭＮ１，ＭＮ２が確実にオフされる。更に、スイッチＳ２のオフによって、ＮＭＯＳトランジスタＭＮ１，ＭＮ２と切り離されたノードＮ２には、スイッチＳ３のオンにより電源電圧ＡＶＤＤ（オン電圧）が保持される。
　電源投入後、電源電圧ＡＶＤＤが上昇したパワーオン状態（ＰＯＦＦ＝Ｈ，ＸＰＯＦＦ＝Ｌ）では、ＮＯＳトランジスタＭＮ１，ＭＮ２のゲートは、スイッチＳ１のオフにより接地電圧ＡＧＮＤ（オフ電圧）から切り離されるともに、スイッチＳ２のオンによるノードＮ２との接続により、オン電圧（接地電圧ＡＧＮＤ）を供給される。
　これにより、バイアス回路１０１ｘにおいても、パワーオフ状態からパワーオン状態への遷移時に、カレントミラー回路１２０を構成するＮＭＯＳトランジスタＭＮ１，ＭＮ２にドレイン電流を確実に生じさせることができる。即ち、実施の形態１及び２と同様に、パワーオフ状態中、及び、パワーオフ状態への遷移時における、カレントミラー回路１２０を構成するトランジスタ（ＮＭＯＳトランジスタＭＮ１，ＭＮ２）のゲート電圧の制御により、バイアス回路１０１ｘを、安定的に起動するとともに、起動後の低消費電力化及びバイアスの高精度化を図ることができる。
　尚、バイアス回路１０１ｘにおいても、ＮＭＯＳトランジスタＭＮ１，ＭＮ２のゲートと、ノードＮ２とを直接接続するとともに、ノードＮ２とは異なる、別個の独立したノードを経由して、スイッチＳ２及びＳ３を直列接続することも可能である。又、スイッチＳ２及びＳ３の接続ノード（ノードＮ２）と接地ノードＮｇとの間に、図６と同様のキャパシタ２１０を更に配置することも可能である。
　又、ＰＭＯＳトランジスタを有する電流生成回路１１０ｘにおいて、電流生成回路１１０ａ～１１０ｅでのＮＭＯＳトランジスタＭＮ１に代えて配置されるＰＭＯＳトランジスタを、ＬＶＴで構成することが可能である。
　このように、実施の形態３では、Ｎ型が「第１導電型」の一実施例に対応し、Ｐ型が「第２導電型」の一実施例に対応することが理解される。同様に、カレントミラー回路１２０と接続される接地ノードＮｇは「第１の電源ノード」の一実施例に対応し、電流生成回路１１０と接続される電源ノードＮｄは、「第２の電源ノード」に対応することになる。この結果、実施の形態１及び２とは反対に、接地電圧ＡＧＮＤが「第１の電圧」に対応し、電源電圧ＡＶＤＤが「第２の電圧」に対応することになる。
　更に、実施の形態１～３において、Ｐ型の電界効果トランジスタ（ＰＭＯＳトランジスタ）をＰＮＰ型のバイポーラトランジスタに置換し、Ｎ型の電界効果トランジスタ（ＮＭＯＳトランジスタ）をＮＰＮ型のバイポーラトランジスタに置換することも可能である。即ち、本開示における「第１及び第２のトランジスタ」は、電界効果トランジスタ及びバイポーラトランジスタの両方を含み、「第１及び第２導電型」は、Ｐ型及びＮ型のみでなく、ＰＮＰ型及びＮＰＮ型も含むものである。この場合にも、カレントミラー回路１２０を構成するバイポーラトランジスタのベース（制御電極）に対して、スイッチＳ１～Ｓ３を少なくとも含む起動回路１３０を作用させることにより、同等の効果を奏するバイアス回路を実現することができる。
　実施の形態４．
　実施の形態４では、実施の形態１～３で説明したバイアス回路を要素の１つとする機器の構成例を説明する。
　図１５は、実施の形態４の第１の例に係るセンサ機器の構成例を説明するブロック図である。
　図１５を参照して、実施の形態４に係るセンサ機器３００は、バイアス回路１０１と、センサ３１０と、増幅回路３２０と、ＡＤＣ（Analog　to　Digital　Converter）３２０と、集積回路（ＩＣ：Integrated　Circuit）３４０とを備える。バイアス回路１０１は、実施の形態１～３で説明した、バイアス回路１０１～１０４，１０１ａ～１０１ｅ，１０１ｘを総称するものである。上述のように、バイアス回路１０１は、少なくとも高精度のバイアス電流を出力する。
　センサ３１０は、例えば、人検知のための赤外線センサによって構成される。センサ３１０は、測定対象の物理量に応じたアナログ電圧を出力する。増幅回路３２０は、バイアス回路１０１からのバイアス電流を用いて、センサ３１０の出力電圧を増幅したアナログ電圧を出力する。
　ＡＤＣ３３０は、増幅回路３２０が出力したアナログ電圧を複数ビットのデジタルデータに変換する。これにより、センサ３１０の出力電圧を示すデジタルデータが得られる。ＡＤＣ３３０からのデジタルデータは、ＩＣ３４０に入力される。ＩＣ３４０は、デジタルデータを信号処理することによって、センサ３１０の出力電圧を示す出力信号を生成する。例えば、ＩＣ３４０では、ローパスフィルタの適用によるノイズ除去処理等を実行することが可能である。
　図１５中の各要素には、実施の形態１～３で説明した電源ノードＮｄ及び接地ノードＮｇを介して、電源電圧ＡＶＤＤ及び接地電圧ＡＧＮＤが供給される。電源ノードＮｄに対する当該電源電圧ＡＶＤＤの供給停止、及び、電源投入による電源電圧ＡＶＤＤの供給開始がセンサ機器３００の外部から指示されることにより、センサ機器３００は、パワーオフ状態、及び、パワーオン状態のいずれかとなる。
　実施の形態１～３に係るバイアス回路１０１は、パワーオフ状態で電流を消費せず、かつ、パワーオン状態への遷移時には、確実に起動して、高精度でバイアス電流を発生することができる。更に、パワーオン状態において、比較例及び特許文献１で説明したような無駄な電流が継続的に発生することがない。この結果、バイアス回路１０１の消費電力の抑制を通じて、センサ機器３００のシステム全体での低消費電力化を実現することができる。
　低消費電力化により、センサ機器３００の発熱量を抑制することが可能となるので、素子の放熱設計が容易になり、放熱板等のサイズ縮小又は配置省略が可能となる。これにより、センサ機器３００の小型化、或いは、デザインの制約の緩和等を実現することができる。又、バッテリやソーラーパネルによる限られた電力で駆動される場合にも、動作可能時間を長く取ることができる。
　更なる低消費電力化のために、センサ機器３００を間欠動作するために、パワーオフ状態及びパワーオン状態が頻繁に切り替えられる用途に対しても、バイアス回路１０１は好適である。パワーオフ状態からパワーオン状態への遷移に応答して、起動回路１３０が確実にバイアス電流を発生することができるからである。
　図１６は、実施の形態４の第２の例に係るワイヤレスセンサ機器の構成例を説明するブロック図である。
　図１６を参照して、実施の形態４に係るワイヤレスセンサ機器３０１は、図１５と同様の、バイアス回路１０１、センサ３１０、増幅回路３２０、及び、ＡＤＣ３２０と、演算器（ＣＰＵ：Central　Processing　Unit）３５０と、メモリ３６０と、無線通信部（ＩＣ）３７０とを備える。
　演算器３５０は、メモリ３６０に格納されたプログラムを実行することにより、ＡＤＣ３３０からのデジタルデータに対して任意の信号処理を行うことができる。無線通信部３７０は、予め定められた無線通信プロトコルに従って信号を送信又は送受信するためのインターフェイスを含んで構成されており、ワイヤレスセンサ機器３０１との間で信号の送受信が可能である。これにより、演算器３５０での信号処理によって得られたデータ及び情報、即ち、上記デジタルデータに基づく送信信号を、予め定められた無線通信プロトコルに従って、ワイヤレスセンサ機器３０１の外部に対して送信することができる。
　図１６中の各要素に対しても、実施の形態１～３で説明した電源ノードＮｄ及び接地ノードＮｇを介して、電源電圧ＡＶＤＤ及び接地電圧ＡＧＮＤが供給される。上述のように、当該電源電圧ＡＶＤＤの供給停止、及び、電源投入による電源電圧ＡＶＤＤの供給開始に応じて、ワイヤレスセンサ機器３０１は、パワーオフ状態、及び、パワーオン状態のいずれかとなる。
　図１６に示されたワイヤレスセンサ機器３０１についても、バイアス回路１０１の良好な起動性、及び、起動後の高いバイアス精度及び低消費電力により、上述したセンサ機器３００で説明したのと同様の効果を享受することができる。
　ワイヤレスセンサ機器３０１において、無線通信部３７０は、ワイヤレスセンサ機器３０１の外部からの指令又は情報を受信することが可能である。そして、演算器３５０は、受信した当該情報及び情報に基づいて、ワイヤレスセンサ機器３０１の動作を制御することが可能である。例えば、これらの情報又は指令に基づき、ワイヤレスセンサ機器３０１の内部で、電源ノードＮｄへの電源電圧ＡＶＤＤの供給停止及び供給開始を制御することで、パワーオン状態及びパワーオフ状態の切り替えを行うことも可能である。この場合にも、バイアス回路１０１は、パワーオフ状態からパワーオン状態への遷移に応答して、確実に起動できる。
　更に、上述の例の他にも、本実施の形態に係るバイアス回路１０１は、アナログ回路、又は、アナログデジタル混載のＬＳＩ（Large　Scale　Integrated　circuit）に適用することが可能である。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
　１００～１０４，１０１ａ～１０１ｅ，１０１ｘ　バイアス回路、１１０ａ～１１０ｅ，１１０ｘ　電流生成回路、１２０　カレントミラー回路、１３０，２００　起動回路、１５０，１５０ｘ，１５０ｙ　起動制御回路、１６０　コンパレータ、１６２，１６４，１７０，１７２，１７４　インバータ、２１０　キャパシタ、３００　センサ機器、３０１　ワイヤレスセンサ機器、３１０　センサ、３２０　増幅回路、３５０　演算器、３６０　メモリ、３７０　無線通信部、ＡＶＤＤ　電源電圧、ＡＧＮＤ　接地電圧、ＩＲＥＦ，ＩＲＥＦ１，ＩＲＥＦ２　基準電流（バイアス電流）、Ｎ０～Ｎ４，Ｎａ，Ｎｂ，Ｎｓ，Ｎｘ，Ｎｙ　ノード、Ｎｄ　電源ノード、Ｎｇ　接地ノード、Ｎｏ，Ｎｏ１，Ｎｏ２　バイアス出力ノード、ＰＯＦＦ，ＸＰＯＦＦ　起動制御信号、Ｓ１～Ｓ４　スイッチ。

Claims (11)

  1. 　バイアス回路であって、
    　第１の電圧を供給する第１の電源ノードと第１及び第２のノードとの間にそれぞれ接続された第１導電型の第１及び第２のトランジスタを有するカレントミラー回路と、
    　第２の電圧を供給する第２の電源ノードと前記第１及び第２のノードとの間に接続された、第２導電型のトランジスタを有する電流生成回路と、
    　前記バイアス回路の起動時において、起動前から続く第１の状態から、起動に伴う第２の状態への遷移を検知するための起動制御回路とを備え、
    　互いに接続された前記第１及び第２のトランジスタの制御電極は、少なくとも前記第２の状態において、前記第１及び第２のノードの一方のノードと電気的に接続され、
    　前記バイアス回路は、
    　前記バイアス回路の起動時に、前記制御電極の接続先を前記第１の状態及び第２の間で切り替える起動回路を更に備え、
    　前記起動回路は、
    　前記第１及び第２のトランジスタをオフさせるためのオフ電圧を供給する第１の電圧ノードと、前記制御電極との間に接続された第１のスイッチと、
    　第３のノードと前記制御電極との間に接続された第２のスイッチと、
    　前記第１及び第２のトランジスタをオンさせるためのオン電圧を供給する第２の電圧ノードと、前記第３のノードとの間に接続された第３のスイッチとを含み、
    　前記第１のスイッチ及び前記第２のスイッチは、前記第１の状態でオフされるとともに、前記第２の状態でオンされ、
    　前記第３のスイッチは、前記第１の状態でオンされるととともに、前記第２の状態でオフされる、バイアス回路。
  2. 　前記第３のノードと、前記一方のノードとは同一ノードであり、
    　前記第２のスイッチは、前記制御電極と、前記一方のノードとの間に接続される、請求項１記載のバイアス回路。
  3. 　前記電流生成回路は、
    　前記一方のノード及び前記第２の電源ノードの間に、抵抗素子と直列接続された、前記第２導電型の第３のトランジスタを有し、
    　前記起動回路は、
    　前記第３のトランジスタの制御電極と、当該第３のトランジスタをオフさせる電圧を供給する第３の電圧ノードとの間に接続された第４のスイッチを更に含み、
    　前記第４のスイッチは、前記第１の状態でオンされるととともに、前記第２の状態でオフされる、請求項１又は２に記載のバイアス回路。
  4. 　前記第１から第３のトランジスタは、電界効果トランジスタであり、
    　前記第３のトランジスタは、エンハンスメント型トランジスタよりもしきい値電圧の絶対値が小さいトランジスタによって構成される、請求項３記載のバイアス回路。
  5. 　前記電流生成回路は、
    　前記第１及び第２のノードの他方のノードと前記第２の電源ノードの間に電気的に接続された、前記第２導電型の第４のトランジスタを更に有し、
    　前記第１から第４のトランジスタは、電界効果トランジスタであり、
    　前記第３のトランジスタのしきい値電圧の絶対値は、前記第４のトランジスタのしきい値電圧の絶対値よりも小さい、請求項３記載のバイアス回路。
  6. 　前記第３のノードに接続されて、前記第１の状態において前記オン電圧を保持するキャパシタを更に備える、請求項１～５のいずれか１項に記載のバイアス回路。
  7. 　前記起動回路は、前記バイアス回路への電源投入時における、前記第１及び第２の電圧うちの高い方の電圧である電源電圧の上昇に応じて、前記電源電圧が予め定められた基準電圧よりも低い前記第１の状態から、前記電源電圧が前記基準電圧よりも高い前記第２の状態への遷移を検知する、請求項１～６のいずれか１項に記載のバイアス回路。
  8. 　前記第１の電圧は、前記第２の電圧よりも高く、
    　前記第１導電型はＰ型である一方で、前記第２導電型はＮ型であり、
    　前記第１の電圧ノードは、前記第１の電源ノードであり、
    　前記第２の電圧ノードは、前記第２の電源ノードである、請求項１～７のいずれか１項に記載のバイアス回路。
  9. 　前記第１の電圧は、前記第２の電圧よりも低く、
    　前記第１導電型はＮ型である一方で、前記第２導電型はＰ型であり、
    　前記第１の電圧ノードは、前記第２の電源ノードであり、
    　前記第２の電圧ノードは、前記第１の電源ノードである、請求項１～７のいずれか１項に記載のバイアス回路。
  10. 　測定対象の物理量に応じた検出電圧を出力するセンサと、
    　少なくともバイアス電流を出力する、請求項１～９のいずれか１項に記載のバイアス回路と、
    　前記バイアス回路からの前記バイアス電流を用いた増幅動作により、前記センサからの前記検出電圧に基づく出力電圧を生成する増幅回路とを備える、センサ機器。
  11. 　測定対象の物理量に応じた検出電圧を出力するセンサと、
    　少なくともバイアス電流を出力する、請求項１～９のいずれか１項に記載のバイアス回路と、
    　前記バイアス回路からの前記バイアス電流を用いた増幅動作により、前記センサからの前記検出電圧に基づく出力電圧を生成する増幅回路と、
    　前記増幅回路の前記出力電圧をアナログデジタル変換したデジタルデータに基づいて生成され、かつ、予め定められた通信プロトコルに従う送信信号を、無線通信によって出力する無線通信部とを備える、ワイヤレスセンサ機器。
PCT/JP2020/013038 2020-03-24 2020-03-24 バイアス回路、並びに、センサ機器及びワイヤレスセンサ機器 WO2021192040A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2022509835A JPWO2021192040A1 (ja) 2020-03-24 2020-03-24
PCT/JP2020/013038 WO2021192040A1 (ja) 2020-03-24 2020-03-24 バイアス回路、並びに、センサ機器及びワイヤレスセンサ機器
US17/792,918 US11967949B2 (en) 2020-03-24 2020-03-24 Bias circuit, sensor device, and wireless sensor device
CN202080098640.4A CN115298634B (zh) 2020-03-24 2020-03-24 偏置电路、传感器设备以及无线传感器设备
DE112020006949.4T DE112020006949T5 (de) 2020-03-24 2020-03-24 Bias-Schaltung, Sensorvorrichtung und drahtlose Sensorvorrichtung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2020/013038 WO2021192040A1 (ja) 2020-03-24 2020-03-24 バイアス回路、並びに、センサ機器及びワイヤレスセンサ機器

Publications (1)

Publication Number Publication Date
WO2021192040A1 true WO2021192040A1 (ja) 2021-09-30

Family

ID=77891247

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2020/013038 WO2021192040A1 (ja) 2020-03-24 2020-03-24 バイアス回路、並びに、センサ機器及びワイヤレスセンサ機器

Country Status (5)

Country Link
US (1) US11967949B2 (ja)
JP (1) JPWO2021192040A1 (ja)
CN (1) CN115298634B (ja)
DE (1) DE112020006949T5 (ja)
WO (1) WO2021192040A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114661649A (zh) * 2022-04-12 2022-06-24 湖南国科微电子股份有限公司 一种偏置电路

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002328732A (ja) * 2001-05-07 2002-11-15 Texas Instr Japan Ltd 基準電圧発生回路
JP2008197994A (ja) * 2007-02-14 2008-08-28 Oki Electric Ind Co Ltd 起動回路
JP2009093483A (ja) * 2007-10-10 2009-04-30 Kobe Univ 温度補償バイアス回路
JP2009193211A (ja) * 2008-02-13 2009-08-27 Seiko Instruments Inc 定電流回路
JP2010186360A (ja) * 2009-02-13 2010-08-26 New Japan Radio Co Ltd バイアス電流発生回路
JP2011186987A (ja) * 2010-03-11 2011-09-22 Renesas Electronics Corp 基準電流生成回路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4374254B2 (ja) * 2004-01-27 2009-12-02 Ｏｋｉセミコンダクタ株式会社 バイアス電圧発生回路
WO2006051486A2 (en) 2004-11-11 2006-05-18 Koninklijke Philips Electronics N.V. All npn-transistor ptat current source
TW200903213A (en) * 2007-07-02 2009-01-16 Beyond Innovation Tech Co Ltd Bias supply, start-up circuit, and start-up method for bias circuit
US8669808B2 (en) * 2009-09-14 2014-03-11 Mediatek Inc. Bias circuit and phase-locked loop circuit using the same
US8400219B2 (en) * 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
JP2012252508A (ja) * 2011-06-02 2012-12-20 Lapis Semiconductor Co Ltd 半導体集積回路
JP5762205B2 (ja) * 2011-08-04 2015-08-12 ラピスセミコンダクタ株式会社 半導体集積回路
CN104898760B (zh) * 2015-04-30 2016-08-17 中国电子科技集团公司第三十八研究所 适用于低电压环境的电流镜电路
JP6782614B2 (ja) * 2016-11-21 2020-11-11 ラピスセミコンダクタ株式会社 出力回路及び液晶表示装置のデータドライバ
US10033364B1 (en) * 2017-05-31 2018-07-24 Silicon Laboratories Inc. Low power compact peak detector with improved accuracy

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002328732A (ja) * 2001-05-07 2002-11-15 Texas Instr Japan Ltd 基準電圧発生回路
JP2008197994A (ja) * 2007-02-14 2008-08-28 Oki Electric Ind Co Ltd 起動回路
JP2009093483A (ja) * 2007-10-10 2009-04-30 Kobe Univ 温度補償バイアス回路
JP2009193211A (ja) * 2008-02-13 2009-08-27 Seiko Instruments Inc 定電流回路
JP2010186360A (ja) * 2009-02-13 2010-08-26 New Japan Radio Co Ltd バイアス電流発生回路
JP2011186987A (ja) * 2010-03-11 2011-09-22 Renesas Electronics Corp 基準電流生成回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114661649A (zh) * 2022-04-12 2022-06-24 湖南国科微电子股份有限公司 一种偏置电路

Also Published As

Publication number Publication date
US11967949B2 (en) 2024-04-23
JPWO2021192040A1 (ja) 2021-09-30
CN115298634A (zh) 2022-11-04
CN115298634B (zh) 2023-10-31
DE112020006949T5 (de) 2023-01-26
US20230068062A1 (en) 2023-03-02

Similar Documents

Publication Publication Date Title
US8704588B2 (en) Circuit for generating a reference voltage
US8164378B2 (en) Device and technique for transistor well biasing
JP2007192718A (ja) 温度センサ
US20220294426A1 (en) Ultra-low energy per cycle oscillator topology
US9136827B2 (en) Power-on reset circuit
US9964975B1 (en) Semiconductor devices for sensing voltages
US9929643B2 (en) Charge pump circuit and method for operating a charge pump circuit
US10191527B2 (en) Brown-out detector
TW202105115A (zh) 參考電壓產生器、預穩定電路以及用於產生參考電壓的方法
JP4714353B2 (ja) 基準電圧回路
WO2021192040A1 (ja) バイアス回路、並びに、センサ機器及びワイヤレスセンサ機器
US20160191041A1 (en) Circuit and Method for Power-On Reset of an Integrated Circuit
JP2003115753A (ja) 電圧検出回路
US8581560B2 (en) Voltage regulator circuit for generating a supply voltage in different modes
US20190235559A1 (en) Voltage reference and startup circuit having low operating current
US7576575B2 (en) Reset signal generator in semiconductor device
KR101222110B1 (ko) 반도체 장치
JP2012251917A (ja) 温度検出回路
JP2008017101A (ja) パワーオンリセット回路
TW201106616A (en) Signal receiver and voltage compensation method
US7474144B2 (en) Ratioed feedback body voltage bias generator
US11271551B2 (en) Level shifter
CN220139420U (zh) 一种内置负温度系数温度传感电路的栅极驱动芯片
JP2000339981A (ja) 半導体集積回路
KR20060075056A (ko) 내부 전원전압 발생장치를 구비하는 반도체메모리소자

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20927226

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2022509835

Country of ref document: JP

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 20927226

Country of ref document: EP

Kind code of ref document: A1