KR20040000430A

KR20040000430A - 진폭변환회로

Info

Publication number: KR20040000430A
Application number: KR10-2003-7013530A
Authority: KR
Inventors: 도비타유이치
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2002-02-26
Filing date: 2002-02-26
Publication date: 2004-01-03
Also published as: KR100528858B1; US20040041614A1; CN1488193A; JP3927953B2; WO2003073617A1; US6861889B2; TW546623B; CN1258878C; JPWO2003073617A1

Abstract

이 레벨시프터(3)는, 제1 및 제2 출력노드(N5, N6)의 레벨을 래치하기 위한 제1 및 제2 P형 TFT(5, 6) 및 제1 및 제2 N형 TFT(7, 8)와, 제1 및 제2 출력노드(N5, N6)의 레벨을 설정하기 위한 제3 및 제4 N형 TFT(9, 10)와, 입력신호(VI)의 하강 및 상승에지에 응답하여 입력신호(VI)의 진폭전압(3V)보다도 높은 전압(약 6V)을 각각 제3 및 제4 N형 TFT(9, 10)의 게이트-소스 사이에 주기 위한 제1 및 제2 저항소자(11, 12) 및 제1 및 제2 커패시터(13, 14)를 구비한다.

Description

진폭변환회로{AMPLITUDE CONVERTING CIRCUIT}

도 17은, 종래의 휴대전화기의 화상표시에 관련되는 부분의 구성을 나타내는 블록도이다.

도 17에서, 이 휴대전화기는, MOST(MOS 트랜지스터)형 집적회로인 제어용 LSI(51)와, MOST형 집적회로인 레벨시프터(52)와, TFT(박막트랜지스터)형 집적회로인 액정표시장치(53)를 구비한다.

제어용 LSI(51)는, 액정표시장치(53)용의 제어신호를 생성한다. 이 제어신호의 「H」레벨은 3V이고, 그 「L」레벨은 0V이다. 제어신호는 실제로는 다수 생성되지만, 여기서는 설명의 간단화를 위해 제어신호는 1개로 한다.

레벨시프터(52)는, 제어용 LSI(51)으로부터의 제어신호의 논리레벨을 변환하여 내부제어신호를 생성한다. 이 내부제어신호의 「H」레벨은 7.5V이고, 그 「L」레벨은 0V이다. 액정표시장치(53)는, 레벨시프터(52)로부터의 내부제어신호에 따라화상을 표시한다.

도 18은, 레벨시프터(52)의 구성을 나타내는 회로도이다. 도 18에서, 이 레벨시프터(52)는, P채널 MOS 트랜지스터(54, 55) 및 N채널 MOS 트랜지스터(56, 57)를 포함한다. P채널 MOS 트랜지스터(54, 55)는, 각각 전원전위 VCC(7.5V)의 노드 N51과 출력노드 N54, N55와의 사이에 접속되고, 그것들의 게이트는 각각 출력노드 N55, N54에 접속된다. N채널 MOS 트랜지스터(56, 57)는, 각각 출력노드 N54, N55와 접지전위 GND의 노드와의 사이에 접속되며, 그것들의 게이트는 각각 입력신호 VI, /VI를 받는다.

현재, 입력신호 VI, /VI가 각각 「L」레벨(0V) 및 「H」레벨(3V)로 되고, 출력신호 VO, /VO가 각각 「H」레벨(7.5V) 및 「L」레벨(0V)로 되어 있는 것으로 한다. 이때, MOS 트랜지스터 54, 57이 도통하고, MOS 트랜지스터 55, 56이 비도통으로 되어 있다.

이 상태에서, 입력신호 VI가 「L」레벨(0V)로부터 「H」레벨(3V)로 상승됨과 동시에 입력신호 /VI가 「H」레벨(3V)로부터 「L」레벨(0V)로 강하되면, 우선 N채널 MOS 트랜지스터 56이 도통하여 출력노드 N54의 전위가 저하한다. 출력노드 N54의 전위가, 전원전위 VCC로부터 P채널 MOS 트랜지스터 55의 임계치전압의 절대치를 감산한 전위보다도 낮아지면, P채널 MOS 트랜지스터 55가 도통하기 시작하고, 출력노드 N55의 전위가 상승하기 시작한다. 출력노드 N55의 전위가 상승하기 시작하면, P채널 MOS 트랜지스터 54의 소스-게이트 사이의 전압이 작아져 P채널 MOS 트랜지스터 54의 도통 저항값이 높아져, 출력노드 N54의 전위가 더욱 저하한다. 따라서, 회로는 정귀환적으로 동작하고, 출력노드 VO, /VO가 각각 「L」레벨(0V) 및 「H」레벨(7.5V)로 되어 레벨변환동작이 완료한다.

도 19는, 종래의 다른 레벨시프터(64)의 구성을 나타내는 회로도이다. 도 19를 참조하여, 이 레벨시프터 60이 도 18의 레벨시프터 52와 다른 점은, P채널 MOS 트랜지스터(61, 62)가 추가되어 있는 점이다. P채널 MOS 트랜지스터 61은, P채널 MOS 트랜지스터 54의 드레인과 출력노드 N54와의 사이에 개재되고, 그 게이트는 입력신호 VI를 받는다. P채널 MOS 트랜지스터 62는, P채널 MOS 트랜지스터 55의 드레인과 출력노드 N55와의 사이에 개재되며, 그 게이트는 입력신호 /VI를 받는다.

이 레벨시프터(60)에서는, 입력신호 VI가 「L」레벨(0V)로부터 「H」레벨(3V)로 상승하면, P채널 MOS 트랜지스터 61이 도통상태로부터 비도통상태로 되어, 전원전위 VCC의 노드 N51로부터 출력노드 N54로 흐르는 전류가 감소되므로, 출력노드 N54의 전위가 저하하기 쉬워진다. 이 결과, P채널 MOS 트랜지스터 55가 도통하여 출력노드 N55의 전위가 상승하기 쉬워지므로, 도 18의 레벨시프터(52)보다도 동작마진이 커진다.

이와 같이, 종래의 레벨시프터(52, 60)에서는, 입력신호 VI가 「L」레벨(0V)로부터 「H」레벨(3V)로 상승된 것에 따라 N채널 MOS 트랜지스터 56이 도통하는 것이 동작의 전제가 된다. N채널 MOS 트랜지스터 56이 도통하기 위해서는, N채널 MOS 트랜지스터 56의 임계치전위가 입력신호 VI의 「H」레벨(3V) 이하일 필요가 있다.

일반적인 반도체 LSI에서는 트랜지스터의 임계치전압을 3V 이하로 하는 것은 용이하지만, 액정표시장치에 포함되어 있는 저온 폴리실리콘 TFT는 임계치전압의변동이 크고, TFT의 임계치전압을 3V 이하로 하는 것은 곤란하다. 이 때문에, 도 17에서 나타낸 바와 같이, 고내압의 MOS 트랜지스터로 구성된 레벨시프터 52 또는 60을 제어용 LSI(51)와 액정표시장치(53)와의 사이에 설치하여 신호의 논리레벨의 변환을 행하고 있다.

그러나, 이러한 레벨시프터(52, 60)를 설치하면, 레벨시프터(52, 60)의 비용이 시스템 비용에 가산되게 되어, 시스템 비용의 상승을 초래한다.

(발명의 개시)

따라서, 본 발명의 주된 목적은, 입력 트랜지스터의 임계치전압보다도 입력신호의 진폭전압이 낮은 경우에서도 정상적으로 동작하는 진폭변환회로를 제공하는 것이다.

본 발명에 관한 진폭변환회로는, 그 진폭이 제1 전압인 제1 신호를, 그 진폭이 제1 전압보다도 높은 제2 전압인 제2 신호로 변환하는 것이다. 이 진폭변환회로에서는, 그것들의 제1 전극이 모두 제2 전압을 받고, 그것들의 제2 전극이 제2 신호 및 그 상보신호를 출력하기 위한 제1 및 제2 출력노드에 각각 접속되며, 그것들의 입력전극이 각각 제2 및 제1 출력노드에 접속된 제1 도전형식의 제1 및 제2 트랜지스터와, 그것들의 제1 전극이 각각 제1 및 제2 출력노드에 접속된 제2 도전형식의 제3 및 제4 트랜지스터와, 제1 신호 및 그 상보신호에 의해 구동되고, 제1 신호의 리딩 에지(leading edge)에 응답하여 제1 전압보다도 높은 제3 전압을 제3 트랜지스터의 입력전극 및 제2 전극 사이에 주어 제3 트랜지스터를 도통시키며, 제1신호의 트레일링 에지(trailing edge)에 응답하여 제3 전압을 제4 트랜지스터의 입력전극 및 제2 전극 사이에 주어 제4 트랜지스터를 도통시키는 구동회로가 설치된다. 따라서, 제1 신호의 리딩 에지 또는 트레일링 에지에 응답하여 제1 신호의 진폭전압인 제1 전압보다도 높은 제3 전압을 제3 또는 제4 트랜지스터의 입력전극 및 제2 전극 사이에 주므로, 제1 신호의 진폭전압이 제3 및 제4 트랜지스터의 임계치전압보다도 낮은 경우에서도 동작한다.

바람직하게는, 구동회로는, 제3 트랜지스터의 입력전극 및 제2 전극 사이에 접속된 제1 저항소자와, 그 한쪽 전극이 제1 신호의 상보신호를 받고, 그 다른쪽 전극이 제3 트랜지스터의 입력전극에 접속된 제1 커패시터와, 제4 트랜지스터의 입력전극 및 제2 전극 사이에 접속된 제2 저항소자와, 그 한쪽 전극이 제1 신호를 받으며, 그 다른쪽 전극이 제4 트랜지스터의 입력전극에 접속된 제2 커패시터를 포함하고, 제1 신호 및 그 상보신호를 각각 제3 및 제4 트랜지스터의 제2 전극에 준다. 이 경우는, 제1 또는 제2 저항소자를 통해 제1 전압에 충전된 제3 또는 제4 트랜지스터의 입력전극에 제1 또는 제2 커패시터를 통해 제1 전압이 더 주어진다.

또한 바람직하게는, 제1 저항소자는, 제3 트랜지스터의 입력전극 및 제2 전극에 접속되고, 그 입력전극이 제4 전압을 받는 제5 트랜지스터를 포함한다. 제2 저항소자는, 제4 트랜지스터의 입력전극 및 제2 전극 사이에 접속되며, 그 입력전극이 제4 전압을 받는 제6 트랜지스터를 포함한다. 이 경우는, 제1 및 제2 저항소자의 점유면적이 작아진다.

또한 바람직하게는, 제5 및 제6 트랜지스터는 제2 도전형식이고, 제4 전압은제2 전압과 같다. 이 경우는, 전압원의 수가 작아진다.

또한 바람직하게는, 제1 저항소자는, 제3 트랜지스터의 입력전극 및 제2 전극 사이에 접속된 제5 트랜지스터를 포함한다. 제2 저항소자는, 제4 트랜지스터의 입력전극 및 제2 전극 사이에 접속된 제6 트랜지스터를 포함한다. 구동회로는, 또한, 제1 신호의 리딩 에지에 응답하여 제5 트랜지스터의 저항값을 펄스적으로 높게 하고, 제1 신호의 트레일링 에지에 응답하여 제6 트랜지스터의 저항값을 펄스적으로 높게 하기 위한 펄스발생회로를 포함한다. 이 경우는, 제3 및 제4 트랜지스터의 입력전극의 전위저하를 완만하게 할 수 있다.

또한 바람직하게는, 제5 및 제6 트랜지스터는 제2 도전형식이다. 펄스발생회로는, 제2 전압과 동극성의 제4 전압의 노드와 제5 트랜지스터의 입력전극과의 사이에 접속된 제3 저항소자와, 그 한쪽 전극이 제1 신호를 받고, 그 다른쪽 전극이 제5 트랜지스터의 입력전극에 접속된 제3 커패시터와, 제4 전압의 노드와 제6 트랜지스터의 입력전극과의 사이에 접속된 제4 저항소자와, 그 한쪽 전극이 제1 신호의 상보신호를 받으며, 그 다른쪽 전극이 제6 트랜지스터의 입력전극에 접속된 제4 커패시터를 포함한다. 이 경우는, 제3 또는 제4 저항소자를 통해 제4 전압으로 충전된 제5 또는 제6 트랜지스터의 입력전극이 제3 또는 제4 커패시터를 통해 제1 전압분만큼 강압된다.

또한 바람직하게는, 제4 전압은 제2 전압과 같다. 이 경우는, 전압원의 수가 적어진다.

또한 바람직하게는, 제5 및 제6 트랜지스터는 제1 도전형식이다. 펄스발생회로는, 제2 전압과 역극성의 제4 전압의 노드와 제5 트랜지스터의 입력전극과의 사이에 접속된 제3 저항소자와, 그 한쪽 전극이 제1 신호의 상보신호를 받고, 그 다른쪽 전극이 제5 트랜지스터의 입력전극에 접속된 제3 커패시터와, 제4 전압의 노드와 제6 트랜지스터의 입력전극과의 사이에 접속된 제4 저항소자와, 그 한쪽 전극이 제1 신호를 받으며, 그 다른쪽 전극이 제6 트랜지스터의 입력전극에 접속된 제4 커패시터를 포함한다. 이 경우는, 제3 또는 제4 저항소자를 통해 제4 전압으로 충전된 제5 또는 제6 트랜지스터의 입력전극이 제3 또는 제4 커패시터를 통해 제1 전압분만큼 승압된다.

또한 바람직하게는, 구동회로는, 제3 트랜지스터의 제2 전극 및 입력전극 사이에 접속된 제1 다이오드소자와, 제4 트랜지스터의 제2 전극 및 입력전극 사이에 접속된 제2 다이오드소자를 더 포함한다. 이 경우는, 제3 또는 제4 트랜지스터의 입력전극을 제1 전압으로 신속히 충전할 수 있다.

또한 바람직하게는, 구동회로는, 제3 트랜지스터의 제2 전극과 기준전압의 노드와의 사이에 접속된 제1 저항소자와, 그 한쪽 전극이 제1 신호를 받고, 그 다른쪽 전극이 제3 트랜지스터의 제2 전극에 접속된 제1 커패시터와, 제4 트랜지스터의 제2 전극과 기준전압의 노드와의 사이에 접속된 제2 저항소자와, 그 한쪽 전극이 제1 신호의 상보신호를 받으며, 그 다른쪽 전극이 제4 트랜지스터의 제2 전극에 접속된 제2 커패시터를 포함하고, 제1 신호 및 그 상보신호를 각각 제4 및 제3 트랜지스터의 입력전극에 준다. 이 경우는, 제1 또는 제2 저항소자를 통해 기준전압으로 된 제3 또는 제4 트랜지스터의 제2 전극이 제1 또는 제2 커패시터를 통해 제2전압분만큼 강압된다.

또한 바람직하게는, 제1 저항소자는, 제3 트랜지스터의 제2 전극과 기준전압의 노드와의 사이에 접속된 제5 트랜지스터를 포함한다. 제2 저항소자는, 제2 트랜지스터의 제2 전극과 기준전압의 노드와의 사이에 접속된 제6 트랜지스터를 포함한다. 구동회로는, 또한, 제1 신호의 리딩 에지에 응답하여 제5 트랜지스터의 저항값을 펄스적으로 높게 하고, 제1 신호의 트레일링 에지에 응답하여 제6 트랜지스터의 저항값을 펄스적으로 높게 하기 위한 펄스발생회로를 포함한다. 이 경우는, 제3 및 제4 트랜지스터의 입력전극의 전압상승을 완만하게 할 수 있다.

또한 바람직하게는, 제1 및 제2 출력노드의 전위를 래치하기 위한 래치회로가 더 설치된다. 이 경우는, 제1 및 제2 출력노드의 전위를 안정하게 유지할 수 있다.

또한 바람직하게는, 래치회로는, 그것들의 제1 전극이 각각 제1 및 제2 출력노드에 접속되고, 그것들의 제2 전극이 각각 제1 신호 및 그 상보신호를 받고, 그것들의 입력전극이 각각 제2 및 제1 출력노드에 접속된 제2 도전형식의 제5 및 제6 트랜지스터를 포함한다. 이 경우는, 래치회로를 용이하게 구성할 수 있다.

또한 바람직하게는, 래치회로는, 각각 제1 및 제2 출력노드와 기준전압의 노드와의 사이에 접속되고, 그것들의 입력전극이 각각 제2 및 제1 출력노드에 접속된 제2 도전형식의 제5 및 제6 트랜지스터를 포함한다. 이 경우는, 제1 신호 및 그 상보신호의 구동력이 작아진다.

또한 바람직하게는, 제1 트랜지스터의 제2 전극과 제1 출력노드와의 사이에 개재되고, 그 입력전극이 제3 트랜지스터의 입력전극에 접속된 제1 도전형식의 제5 트랜지스터와, 제2 트랜지스터의 제2 전극과 제2 출력노드와의 사이에 개재되며, 그 입력전극이 제4 트랜지스터의 입력전극에 접속된 제1 도전형식의 제6 트랜지스터가 더 설치된다. 이 경우는, 제2 전압의 노드로부터 제1 및 제2 출력노드로 흐르는 전류를 작게 할 수 있어, 소비전류의 감소화를 도모할 수 있다.

또한 바람직하게는, 제1∼제4 트랜지스터는 박막트랜지스터이다. 본 발명은, 이 경우에 특히 유효하다.

본 발명은 진폭변환회로에 관한 것으로, 특히, 신호의 진폭을 변환하기 위한 진폭변환회로에 관한 것이다.

도 1은, 본 발명의 실시예 1에 의한 휴대전화기의 화상표시에 관련되는 부분을 나타내는 블록도이다.

도 2는, 도 1에 나타낸 레벨시프터의 구성을 나타내는 회로도이다.

도 3은, 도 2에 나타낸 레벨시프터의 동작을 나타내는 타임차트이다.

도 4∼도 8은, 실시예 1의 변경예를 나타내는 회로도이다.

도 9는, 본 발명의 실시예 2에 의한 레벨시프터의 구성을 나타내는 회로도이다.

도 10은, 도 9에 나타낸 레벨시프터의 동작을 나타내는 타임차트이다.

도 11은, 본 발명의 실시예 3에 의한 레벨시프터의 구성을 나타내는 회로도이다.

도 12는, 도 11에 나타낸 레벨시프터의 동작을 나타내는 타임차트이다.

도 13은, 본 발명의 실시예 4에 의한 레벨시프터의 구성을 나타내는 회로도이다.

도 14는, 도 13에 나타낸 레벨시프터의 동작을 나타내는 타임차트이다.

도 15는, 실시예 4의 변경예를 나타내는 회로도이다.

도 16은, 도 15에 나타낸 레벨시프터의 동작을 나타내는 타임차트이다.

도 17은, 종래의 휴대전화기의 화상표시에 관련되는 부분을 나타내는 블록도이다.

도 18은, 도 17에 나타낸 레벨시프터의 구성을 나타내는 회로도이다.

도 19는, 종래의 다른 레벨시프터의 구성을 나타내는 회로도이다.

(실시예 1)

도 1은, 본 발명의 실시예 1에 의한 휴대전화기의 화상표시에 관련되는 부분의 구성을 나타내는 블록도이다.

도 1에서, 이 휴대전화기는, MOST형 집적회로인 제어용 LSI(1)와, TFT형 집적회로인 액정표시장치(2)를 구비하고, 액정표시장치(2)는 레벨시프터(3) 및 액정표시부(4)를 포함한다.

제어용 LSI 1은, 액정표시장치(2)용의 제어신호를 출력한다. 이 제어신호의 「H」레벨은 3V이고, 그 「L」레벨은 0V이다. 제어신호는 실제로는 다수 생성되지만, 여기서는 설명의 간단화를 위해 제어신호는 1개로 한다. 레벨시프터 3은, 제어용 LSI(1)로부터의 제어신호의 논리레벨을 변환하여 내부제어신호를 생성한다. 이 내부제어신호의 「H」레벨은 7.5V이고, 그 「L」레벨은 0V이다. 액정표시부 4는, 레벨시프터(3)로부터의 내부제어신호에 따라 화상을 표시한다.

도 2는, 레벨시프터(3)의 구성을 나타내는 회로도이다. 도 2에서, 이 레벨시프터 3은, P형 TFT(5, 6), N형 TFT(7∼10), 저항소자(11, 12) 및 커패시터(13, 14)를 포함한다. P형 TFT 5, 6은, 각각 전원전위 VCC(7.5V)의 노드 N1과 출력노드 N5, N6과의 사이에 접속되고, 그것들의 게이트는 각각 출력노드 N6, N5에 접속된다. 출력노드 N5, N6에 나타나는 신호는, 각각, 이 레벨시프터(3)의 출력신호 VO, /VO로 된다. N형 TFT 7은, 출력노드 N5와 입력노드 N11과의 사이에 접속되며, 그 게이트는 출력노드 N6에 접속된다. N형 TFT 8은, 출력노드 N6과 입력노드 N12와의 사이에 접속되고, 그 게이트는 출력노드 N5에 접속된다. 입력노드 N11, N12는, 각각 입력신호 VI, /VI를 받는다. P형 TFT 5, 6 및 N형 TFT 7, 8은, 출력노드 N5, N6의 레벨을 래치하기 위한 래치회로를 구성한다.

N형 TFT 9는, 입력노드 N11과 출력노드 N5와의 사이에 접속되고, 그 게이트는 노드 N9에 접속된다. N형 TFT 10은, 입력노드 N11과 출력노드 N6과의 사이에 접속되며, 그 게이트는 노드 N10에 접속된다. 저항소자 11은 노드 N9와 N11의 사이에 접속되고, 저항소자 12는 노드 N10과 N12의 사이에 접속된다. 커패시터 13은 입력노드 N13과 노드 N9와의 사이에 접속되며, 커패시터 14는 입력노드 N14와 노드 N10과의 사이에 접속된다. 입력노드 N13, N14는, 각각 입력신호 /VI, VI를 받는다. 저항소자 11 및 커패시터 13은 승압회로를 구성하고, 저항소자 12 및 커패시터 14는 승압회로를 구성한다.

도 3은, 도 2에 나타낸 레벨시프터(3)의 동작을 나타내는 타임차트이다. 도 3을 참조하여, 초기상태에서는, 입력신호 VI, /VI가 각각 「H」레벨(3V) 및 「L」레벨(0V)로 되고, 출력신호 VO, /VO가 각각 「H」레벨(7.5V) 및 「L」레벨(0V)로 되어 있다. 이때, 노드 N9는 저항소자 11에 의해 입력신호 VI와 동전위의 3V에 되고, 노드 N10은 저항소자 12에 의해 입력신호 /VI와 동전위의 0V로 되어 있다. 이것들의 전위관계에 의해, P형 TFT 5 및 N형 TFT 8이 도통하고, 다른 TFT 6, 7, 9, 10은 비도통으로 되어 있다. 요컨대, 출력노드 N5는 P형 TFT 5를 통해 전원전위 VCC(7.5V)를 받고, 출력노드 N6은 N형 TFT 8을 통해 입력신호 /VI의 전위(0V)를 받고 있다.

다음에, 어떤 시각 t1에서, 입력신호 VI가 「H」레벨(3V)로부터 「L」레벨(0V)로 강하됨과 동시에 입력신호 /VI가 「L」레벨(0V)로부터 「H」레벨(3V)로 상승되면, 입력신호 /VI의 전위변화가 커패시터 13을 통해 노드 N9에 전달되고, 노드 N9의 전위는 3V 이상의 전위로 상승한다. 이때의 전위상승분은, 커패시터 13의 용량값과 노드 N9의 기생용량(도시하지 않음)의 용량값과의 비로 거의 결정된다. 커패시터 13의 용량값을 노드 N9의 기생용량의 용량값보다도 충분히 큰 값으로 설정하면, 노드 N9는 입력신호 VI, /VI의 진폭전압(3V)의 2배의 6 V 가까이까지 상승한다.

한편, 입력신호 VI는 /VI와 동시에「H」레벨(3V)로부터 「L」레벨(0V)로 강하되므로, 노드 N9의 전하가 저항소자 11을 통해 노드 N11로 방전된다. 따라서, 노드 N9의 전위는, 3V에서 상승하여 피크값에 도달한 후, 0V까지 서서히 저하한다. 여기서, 저항소자 11의 저항값을 적절히 설정함으로써, 노드 N9의 전위를 소정시간만큼 3V 이상의 소정전위로 유지시킬 수 있다. 노드 N9의 전위가 소정전위가 되면 N형 TFT 9가 도통하고, 출력노드 N5의 전위가 저하한다. 출력노드 N5의 전위가 저하하면, P형 TFT 6이 도통하여 출력노드 N6의 전위가 상승한다. 이것에 의해, P형 TFT 5가 비도통이 됨과 동시에, N형 TFT7이 도통하고, 출력노드 N5의 전위가 급속히 「L」레벨(0V)로 저하한다.

한편, 입력신호 VI가 「H」레벨(3V)로부터 「L」레벨(0V)로의 전위변화가 커패시터 14를 통해 노드 N10에 전달되고, 노드 N10의 전위는 0V로부터 13V 가까이까지 저하한다. 그러나, N형 TFT 10은 이미 비도통으로 되어 있으므로, 회로동작에의 영향은 없다.

이상의 결과, 출력신호 VO가 「H」레벨(7.5V)로부터 「L」레벨(0V)로 강하됨과 동시에 출력신호 /VO가 「L」레벨(0V)로부터 「H」레벨(7.5V)로 상승되고, 3V로부터 7.5V로의 논리레벨의 변환이 행해진 것으로 된다.

노드 N9, N10의 전위는, 각각 저항소자 11, 12에 의해 시간의 경과와 함께 각각 입력신호 VI, /VI의 레벨로 시프트된다. 시각 t2에서는, 노드 N9, N10의 전위는, 각각 입력신호 VI, /VI의 레벨로 되어 있다. 시각 t2에서, 입력신호 /VI가 「L」레벨(0V)로부터 「H」레벨(3V)로 상승됨과 동시에 입력신호 VI가 「H」레벨(3V)로부터 「L」레벨(0V)로 강하되면, 상기와 반대의 전위관계로 회로가 동작한다.

이 실시예 1에서는, 입력신호 VI의 하강에지(falling edge)에 응답하여 입력신호 VI의 진폭전압(3V)보다도 높은 전압(약 6V)을 생성하여 N형 TFT 9의 게이트-소스 사이에 주므로, 입력신호 VI의 진폭전압(3V)이 N형 TFT 9의 임계치전압보다도 낮은 경우에서도 레벨시프터(3)가 동작한다. 따라서, 도 1에 나타낸 바와 같이, 레벨시프터(3)와 액정표시부(4)를 하나의 액정표시장치(2)(TFT형 집적회로)로 할 수 있다. 따라서, 레벨시프터(52)와 액정표시장치(53)를 별개로 설치할 필요가 있었던 종래에 비해, 부품수가 적어져, 시스템 비용이 낮아진다.

또한, 동작의 도중에 과도적으로 전원전류가 흐르지만, 출력노드 N5, N6의 레벨이 결정된 후에는 TFT 5, 8, 10 또는 TFT 6, 7, 9가 비도통으로 되므로, 전원전위 VCC의 노드 N1로부터 입력노드 N11∼N14로의 직류전류는 흐르지 않는다. 따라서, 회로의 소비전력도 매우 작아진다.

이때, 이 실시예 1에서는, TFT(5∼10)를 사용하였지만, TFT 대신에 MOS 트랜지스터를 사용해도 된다. 이 경우는, 입력신호 VI, /VI의 진폭이 MOS 트랜지스터의 임계치전압보다도 작은 경우에서도 동작한다.

또한, 이 실시예 1에서는, 절연게이트형 전계효과 트랜지스터인 TFT를 사용했지만, 다른 형식의 전계효과 트랜지스터를 사용해도 되는 것은 말할 필요도 없다.

이하, 이 실시예 1의 여러가지의 변경예에 대하여 설명한다. 도 4의 레벨시프터(15)에서는, N형 TFT 7, 8의 소스가 접지된다. 이 변경예에서는 N형 TFT 7, 8의 전류를 입력노드 N11, N12에 흐르게 하지 않고 접지전위 GND의 라인에 흐르게 하므로, 입력신호 VI, /VI의 구동력이 작아진다.

도 5의 레벨시프터 16이 도 2의 레벨시프터 3과 다른 점은, P형 TFT 17, 18이 추가되어 있는 점이다. P형 TFT 17은, P형 TFT 5의 드레인과 노드 N5와의 사이에 개재되고, 그 게이트는 노드 N9에 접속된다. P형 TFT 18은, P형 TFT 6의 드레인과 노드 N6과의 사이에 개재되며, 그 게이트는 노드 N10에 접속된다. 이 변경예에서는, 예를 들면, 입력신호 /VI가 「L」레벨(0V)로부터 「H」레벨(3V)로 상승하였을 때에(도 3의 시각 t1 참조), P형 TFT 17이 도통상태로부터 비도통상태로 변화하고, 전원전위 VCC의 노드 N1로부터 출력노드 N5로 유입하는 전류를 억제하므로, 출력노드 N5의 전위가 저하하기 쉬워진다. 이 결과, P형 TFT 6이 신속히 도통하여 노드 N6의 전위가 상승하기 쉬워진다. 또한, 전술한 바와 같이, P형 TFT 17, 18이 비도통이 되는 것에 따라 전원전위 VCC의 노드 N1로부터 출력노드 N5, N6으로 유입하는 전류가 억제되므로, 소비전력이 작아진다.

도 6의 레벨시프터 20이 도 2의 레벨시프터 3과 다른 점은, 저항소자 11, 12가 각각 N형 TFT 21, 22로 치환되어 있는 점이다. N형 TFT 21은, 노드 N9와 N11의 사이에 접속되고, 그 게이트는 전원전위 VCC를 받는다. N형 TFT 22는, 노드 N10과 N12의 사이에 접속되며, 그 게이트는 전원전위 VCC를 받는다. N형 TFT 21, 22의 각각은, 등가적으로 저항소자의 작용을 한다. 도 2의 저항소자(11, 12)에 비해 단위치수당 저항값이 높으므로, 저항소자로서의 점유면적이 작아진다. 이때, N형 TFT 21, 22의 각각을 P형 TFT로 치환해도 된다. 단, 이 경우는 P형 TFT의 게이트에 부전압(-7.5V)을 줄 필요가 있다.

도 7의 레벨시프터 23이 도 5의 레벨시프터 16과 다른 점은, 저항소자(11, 12)가 각각 N형 TFT 21, 22로 치환되어 있는 점이다. 따라서, 이 변경예에서는, 도 5의 변경예와 도 6의 변경예의 양쪽의 효과를 갖는다.

도 8의 레벨시프터 25는, 도 5의 레벨시프터 16에 다이오드소자 26, 27을 추가한 것이다. 다이오드소자 26은 노드 N11과 N9의 사이에 접속되고, 다이오드 소자 17은 노드 N12와 N14의 사이에 접속된다. 다이오드 소자 26은, 입력신호 VI가 「L」레벨(0V)로부터 「H」레벨(3V)로 상승하였을 때, 노드 N9의 「H」레벨(3V)로의 상승을 빠르게 한다(도 3참조). 이것에 의해, 다음에 입력신호 /VI가 「L」레벨(0V)로부터 「H」레벨(3V)로 상승하였을 때에 노드 N9의 「H」레벨(3V)로의 상승이 빠르게 되어, N형 TFT 9는 신속히 도통한다. 다이오드 소자 27은, N형TFT 10에 대하여 다이오드소자 26과 같은 작용을 한다. 따라서, 이 변경예에서는, 입력신호 VI, /VI의 레벨변화에 대한 출력신호 VO, /VO의 레벨변화가 빠르게 된다.

(실시예 2)

도 9는, 본 발명의 실시예 2에 의한 레벨시프터(30)의 구성을 나타내는 회로도로서, 도 7과 대비되는 도면이다. 도 9를 참조하여, 이 레벨시프터 30이 도 7의 레벨시프터 23과 다른 점은, 저항소자 31, 32 및 커패시터 33, 34가 추가되어 있는 점이다. 저항소자 31은 전원전위 VCC의 노드 N1과 N형 TFT 21의 게이트(노드 N21)와의 사이에 개재되고, 저항소자 32는 노드 N1과 N형 TFT 22의 게이트(노드 N22)와의 사이에 개재된다. 커패시터 33은 노드 N11과 N21의 사이에 접속되고, 커패시터 30은 노드 N12와 N22의 사이에 접속된다.

도 10은, 레벨시프터(30)의 동작을 나타내는 타임차트이다. 도 10에서, 초기 상태에서는, 입력신호 VI, /VI가 각각 「H」레벨(3V) 및 「L」레벨(0V)로 되고, 출력신호 VO, /VO가 각각 「H」레벨(7.5V) 및 「L」레벨(0V)로 되어 있다. 노드 N21, N22는 각각 저항소자 31, 32를 통해 전원전위 VCC(7.5V)를 받고 있으므로, N형 TFT 21, 22는 도통되어 있다. 따라서, 노드 N9는 입력신호 VI와 동전위의 3V로 되고, 노드 N10은 입력신호 /VI와 동전위의 0V로 되어 있다. 이것들의 전위관계에 의해, P형 TFT 5, 16 및 N형 TFT 8이 도통하고, 다른 TFT 6, 7, 9, 10, 17은 비도통으로 되어 있다. 요컨대, 출력노드 N5는 P형 TFT 5, 16을 통해 전원전위 VCC(7.5V)를 받고, 출력노드 N6은 N형 TFT 8을 통해 입력신호 /VI의 전위(0V)를 받고 있다.

다음에, 어떤 시각 t1에서, 입력신호 VI가 「H」레벨(3V)로부터 「L」레벨(0V)로 강하됨과 동시에 입력신호 /VI가 「L」레벨(0V)로부터 「H」레벨(3V)로 상승되면, 입력신호 /VI의 전위변화가 커패시터 13을 통해 노드 N9에 전달되고, 노드 N9의 전위는 3V 이상의 전위로 상승한다. 동시에, 입력신호 VI의 전위변화가 커패시터 33을 통해 노드 N29에 전달되며, 노드 N21의 전위는 3V 정도 저하한다. 노드 N21의 전위가 저하하면 노드 N1로부터 저항소자 31을 통해 노드 N21로 전력이 유입하고, 노드 N21이 전원전위 VCC(7.5V)로 되돌아간다. 노드 N21이 7.5V보다도 저하되어 있는 기간은 N형 TFT 21의 저항값은 높아진다.

또한, 시각 t1에서, 입력신호 VI가 「H」레벨(3V)로부터 「L」레벨(0V)로 강하되면, 노드 N9의 전하가 N형 TFT 21을 통해 노드 N11로 방전된다. 따라서, 노드 N9의 전위는, 3V에서 상승하여 피크값에 도달한 후, 0V까지 서서히 저하한다.

이때, N형 TFT 21의 저항값은 소정시간만큼 비교적 높아지므로, 노드 N1의 레벨저하가 도 7의 레벨시프터 23에 비해 완만하게 된다. 이것에 의해, N형 TFT 9의 도통시간이 길어져 노드 N5의 전위저하가 용이하게 된다.

다른쪽, 노드 N10측에서는, 시각 t1에서, 입력신호 VI가 「H」레벨(3V)로부터 「L」레벨(0V)로 강하됨과 동시에 입력신호 /VI가 「L」레벨(0V)로부터 「H」레벨(3V)로 상승되면, 입력신호 /VI의 전위변화가 커패시터 14를 통해 노드 N10에 전달되고, 노드 N10의 전위는 0V 이하의 전위로 저하한다. 동시에, 입력신호 /VI의 전위변화가 커패시터 34를 통해 노드 N22로 전달되고, 노드 N22의 전위는 3V 정도 상승한다. 노드 N22의 전위가 상승하면 노드 N22로부터 저항소자 32를 통해 노드N21로 전류가 유출하고, 노드 N22가 전원전위 VCC(7.5V)로 되돌아간다. 노드 N22의 전위가 7.5V보다도 높은 기간은 N형 TFT 22의 저항값은 낮아진다.

또한, 시각 t1에서, 입력신호 /VI가 「L」레벨(0V)로부터 「H」레벨(3V)로 상승되면, 노드 N12로부터 N형 TFT 22를 통해 노드 N10으로 전류가 유입된다. 따라서, 노드 N10의 전위는, 0V에서 저하하여 피크값에 도달한 후, 3V까지 서서히 상승한다.

이때, N형 TFT 22의 저항값이 소정시간만큼 비교적 낮아지므로, 노드 N10의 레벨상승이 도 7의 레벨시프터 23에 비해 빠르게 된다. 이것에 의해, 다음 시각 t2에서의 노드 N10의 승압을 용이하게 행할 수 있다.

이상으로부터, 이 레벨시프터 30의 동작마진은 레벨시프터 23의 동작마진보다도 커진다.

이때, 이 실시예 2에서는, 저항소자 31, 32의 한쪽 전극을 전원전위 VCC(7.5V)의 노드 N1에 접속하였지만, 전원전위 VCC와는 다른 정(+)의 전원전위의 노드에 접속해도 된다.

또한, 저항소자 31, 32의 각각을 N형 TFT 또는 P형 TFT로 구성해도 된다. N형 TFT의 게이트에는 전원전위 VCC보다도 높은 정전위를 주고, P형 TFT의 게이트에는 전원전위 VCC보다도 낮은 전위를 주면 된다. 또한, P형 TFT 16, 17을 제거해도 된다.

(실시예 3)

도 11은, 본 발명의 실시예 3에 의한 레벨시프터(35)의 구성을 나타내는 회로도로서, 도 9와 대비되는 도면이다. 도 11을 참조하여, 이 레벨시프터 35가 도 9의 레벨시프터 30과 다른 점은, N형 TFT 21, 22가 P형 TFT 36, 37로 치환되어 있는 점이다. P형 TFT 36은, 노드 N9와 N11의 사이에 접속되고, 그 게이트는 노드 N21에 접속된다. P형 TFT 37은, 노드 N10과 N12의 사이에 접속되고, 그 게이트는 노드 N22에 접속된다. 또한, 저항소자 31은, 노드 N21과 부의 전원전위 -VCC(-7.5V)의 노드 N31과의 사이에 접속된다. 저항소자 32는, 노드 N22와 부의 전원전위 -VCC(-7.5V)의 노드 N32와의 사이에 접속된다. 커패시터 33은 노드 N13과 N21의 사이에 접속되고, 커패시터 34는 노드 N14와 N22의 사이에 접속된다.

도 12는, 레벨시프터(35)의 동작을 나타내는 타임차트이다. 도 12에서, 초기 상태에서는, 입력신호 VI, /VI가 각각 「H」레벨(3V) 및 「L」레벨(0V)로 되고, 출력신호 VO, /VO가 각각 「H」레벨(7.5V) 및 「L」레벨(0V)로 되어 있다. 노드 N21, N22는 각각 저항소자 31, 32를 통해 부의 전원전위 -VCC(-7.5V)를 받고 있으므로, P형 TFT 36, 37은 도통하고 있다. 따라서, 노드 N9는 입력신호 VI와 동전위의 3V로 되고, 노드 N10은 입력신호 /VI와 동전위의 0V로 되어 있다. 이것들의 전위관계에 의해, P형 TFT 5, 16 및 N형 TFT 8이 도통하고, 다른 TFT 6, 7, 9, 10, 17은 비도통으로 되어 있다. 요컨대, 출력노드 N5는 P형 TFT 5, 16을 통해 전원전위 VCC(7.5V)를 받고, 출력노드 N6은 N형 TFT 8을 통해 입력신호 /VI의 전위(0V)를 받고 있다.

다음에, 어떤 시각 t1에서, 입력신호 VI가 「H」레벨(3V)로부터「L」레벨(0V)로 강하됨과 동시에 입력신호 /VI가 「H」레벨(0V)로부터 「L」레벨(3V)로 상승되면, 입력신호 /VI의 전위변화가 커패시터 13을 통해 노드 N9에 전달되고, 노드 N9의 전위는 3V 이상의 전위로 상승한다. 동시에, 입력신호 /VI의 전위변화가 커패시터 33을 통해 노드 N21에 전달되고, 노드 N21의 전위는 3V 정도 상승한다. 노드 N21의 전위가 상승하면 노드 N21로부터 저항소자 31을 통해 노드 N31로 전류가 유출하고, 노드 N21은 부의 전원전위 -VCC(-7.5V)로 되돌아간다. 노드 N21의 전위가 -7.5V보다도 높은 기간은 P형 TFT 36의 저항값은 높아진다.

또한, 시각 t1에서, 입력신호 VI가 「H」레벨(3V)로부터 「L」레벨(0V)로 강하되면, 노드 N9의 전하가 P형 TFT 36을 통해 노드 N11로 방전된다. 따라서, 노드 N9의 전위는, 3V로부터 상승하여 피크값에 도달한 후, 0V까지 서서히 저하한다.

이때, P형 TFT 36의 저항값이 소정시간만큼 비교적 높아지므로, 노드 N9의 레벨저하가 도 7의 레벨시프터 23에 비해 완만하게 된다. 이것에 의해, N형 TFT 9의 도통시간이 길어져 노드 N5의 전위저하가 용이하게 된다.

다른쪽, 노드 N10측에서는, 시각 t1에서, 입력신호 VI가 「H」레벨(3V)로부터 「L」레벨(0V)로 강하됨과 동시에 입력신호 /VI가 「L」레벨(0V)로부터 「H」레벨(3V)로 상승되면, 입력신호 VI의 전위변화가 커패시터 14를 통해 노드 N10에 전달되고, 노드 N10의 전위는 0V 이하의 전위로 저하한다. 동시에 입력신호 VI의 전위변화가 커패시터 34를 통해 노드 N22에 전달되며, 노드 N22의 전위는 3V 정도 저하한다. 노드 N22의 전위가 저하하면 노드 N32로부터 저항소자 32를 통해 노드 N22에 전류가 유입하고, 노드 N22가 부의 전원전위 -VCC(-7.5V)로 되돌아간다. 노드N22의 전위가 -7.5V보다도 낮은 기간은 P형 TFT 37의 저항값은 낮아진다.

또한, 시각 t1에서, 입력신호 /VI가 「L」레벨(0V)로부터 「H」레벨(3V)로 상승되면, 노드 N12로부터 P형 TFT 37을 통해 노드 N10에 전류가 유입된다. 따라서, 노드 N10의 전위는, 0V에서 저하하여 피크값에 도달한 후, 3V까지 서서히 상승한다.

이때, P형 TFT 37의 저항값이 소정시간만큼 비교적 낮아지므로, 노드 N10의 레벨상승은 도 7의 레벨시프터 23에 비해 빠르게 된다. 이것에 의해, 다음 시각 t2에서의 노드 N10의 승압을 용이하게 행할 수 있다.

이상으로부터, 이 레벨시프터 35의 동작마진은 레벨시프터 23의 동작마진보다도 커진다.

이때, 저항소자 31, 32의 각각을 N형 TFT 또는 P형 TFT로 구성해도 된다. N형 TFT의 게이트에는 정(+)의 전위 VCC보다도 높은 전위를 주고, P형 TFT의 게이트에는 부(-)의 전원전위 -VCC보다도 낮은 부전위를 주면 된다. 또한, P형 TFT 16, 17을 제거해도 된다.

(실시예 4)

도 13은, 본 발명의 실시예 4에 의한 레벨시프터(40)의 구성을 나타내는 회로도로서, 도 5와 대비되는 도면이다.

도 13에서, 이 레벨시프터 40이 도 5의 레벨시프터 16과 다른 점은, N형 TFT 7, 8의 소스가 모두 접지되고, 저항소자 11, 12 및 커패시터 13, 14가 저항소자41, 42 및 커패시터 43, 44로 치환되어 있는 점이다.

커패시터 43은 입력노드 N11과 N형 TFT 9의 소스(노드 N41)와의 사이에 접속되고, 커패시터 44는 입력노드 N12와 N형 TFT 10의 소스(노드 N42)와의 사이에 접속된다. 저항소자 41, 42는, 각각 노드 N41, N42와 접지전위 GND의 라인과의 사이에 접속된다. 입력신호 /VI는 TFT 9, 17의 게이트에 직접 주어져, 입력신호 VI는 TFT 10, 18의 게이트에 직접 주어진다.

도 14는, 레벨시프터(40)의 동작을 나타내는 타임차트이다. 도 14를 참조하여, 초기상태에서는, 입력신호 VI, /VI가 각각 「H」레벨(3V) 및 「L」레벨(0V)로 되고, 출력신호 VO, /VO가 각각 「H」레벨(7.5V) 및 「L」레벨(0V)로 되어 있다. 노드 N41, N42는, 저항소자 41, 42에 의해 접지전위 GND로 되어 있다. 이것들의 전위관계에 의해, P형 TFT 5, 17 및 N형 TFT 8, 10이 도통하고, 다른 TFT 6, 7, 9, 18은 비도통으로 되어 있다. 요컨대, 출력노드 N5는 P형 TFT 5, 7을 통해 전원전위 VCC(7.5V)를 받고, 출력노드 N6은 N형 TFT 8을 통해 접지전위 GND(0V)를 받고 있다.

다음에, 어떤 시각 t1에서, 입력신호 VI가 「H」레벨(3V)부터 「L」레벨(0V)로 강하됨과 동시에 입력신호 /VI가 「L」레벨(0V)로부터 「H」레벨(3V)로 상승되면, 입력신호 VI의 전위변화가 커패시터 43을 통해 노드 N41에 전달되고, 노드 N41은 접지전위 GND(0V) 이하의 전위로 저하한다. 전위의 저하분은, 커패시터 43의 용량값과 노드 N41의 기생용량(도시하지 않음)의 용량값과의 비로 결정된다. 커패시터 43의 용량값을 기생용량의 용량값보다도 충분히 큰 값으로 설정하면, 노드 N41의 전위는 입력신호 VI의 진폭전압분만큼 저하하여, -3V까지 저하한다.

노드 N41의 전위가 약 -3V까지 저하하면, 접지전위 GND의 라인으로부터 저항소자 41을 통해 노드 N41로 전류가 유입된다. 따라서, 노드 N41의 전위는, 0V에서 저하하여 피크값에 도달한 후, 0V까지 서서히 상승한다. 여기서, 저항소자 41의 저항값을 적절히 설정함으로써, 노드 N41의 전위를 소정시간만큼 0V 이하의 소정전위로 유지시킬 수 있다.

노드 N41이 소정전위가 되면, N형 TFT 9의 게이트-소스 사이의 전압이 3V∼6V로 되고, N형 TFT 9가 도통하여 노드 N5의 전위가 저하한다. 노드 N5의 전위가 저하하면, P형 TFT 6이 도통하여 노드 N6의 전위가 상승한다. 이와 같이, P형 TFT 5가 비도통이 됨과 동시에 N형 TFT 7이 도통하고, 출력노드 N5의 전위가 급속히 「L」레벨(0V)로 저하한다.

한편, 입력신호 /VI의 「L」레벨(0V)로부터 「H」레벨(3V)로의 전위변화가 커패시터 44를 통해 노드 N42에 전달되고, 노드 N42의 전위는 0V로부터 3V 가까이까지 상승한다. 그러나, N형 TFT 10은 이미 비도통으로 되어 있으므로, 회로동작에의 영향은 없다.

노드 N41, N42의 전위는, 각각, 저항소자 41, 42에 의해 시간의 경과와 동시에 각각 접지전위 GND에 가까워져, 시각 t2에서는 노드 N41, N42의 전위는 거의 접지전위 GND로 되어 있다. 시각 t2에서, 입력신호 VI가 「L」레벨(0V)로부터 「H」레벨(3V)로 상승됨과 동시에 입력신호 /VI가 「H」레벨(3V)로부터 「L」레벨(0V)로 강하되면, 상기와 반대의 전위관계로 회로가 동작한다.

이 실시예 4에서도, 실시예 1과 동일한 효과를 얻을 수 있다.

이때 도 15에 나타내는 바와 같이, 실시예 2에 따라, 저항소자 41, 42를 각각 N형 TFT 21, 22로 치환하고, N형 TFT 21, 22의 게이트(노드 N21, N22)와 노드 N1과의 사이에 각각 저항소자 31, 32를 접속하고, 노드 N11, N12와 노드 N21, N22와의 사이에 각각 커패시터 33, 34를 접속해도 된다. 도 16에 나타내는 바와 같이, 시각 t1에서 입력신호 VI가 「H」레벨(3V)로부터 「L」레벨(0V)로 강하되면, 노드 N21의 전위가 약 3V 저하하고, 소정시간만큼 전원전위 VCC(7.5V)보다도 낮아진다. 노드 N21의 전위가 7.5V보다도 낮아지면, N형 TFT 21의 저항값은 높아진다. 따라서, 노드 N41의 레벨상승이 도 13의 레벨시프터(40)보다도 완만하게 되어, 출력노드 N5를 「L」레벨로 낮추기 쉬워진다. 또한, 시각 t1에서 입력신호 /VI가 「L」레벨(0V)로부터 「H」레벨(3V)로 상승되면, 노드 N22의 전위가 약 3V 상승하고, 소정시간만큼 전원전위 VCC(7.5V)보다도 높아진다. 노드 N21의 전위가 7.5V보다도 높아지면, N형 TFT 22의 저항값이 낮아진다. 따라서, 노드 N42의 레벨저하가 도 13의 레벨시프터(40)보다도 빠르게 되어, 다음 시각 t2에서의 노드 N42의 강압동작을 용이하게 행할 수 있다.

이번 개시된 실시예는 모든 점에서 예시로서 제한적인 것은 아니라고 생각되어야 할 것이다. 본 발명의 범위는 상기한 설명만이 아니며 특허청구의 범위에 의해 표시되고, 특허청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

Claims

그 진폭이 제1 전압(3V)인 제1 신호(VI)를, 그 진폭이 상기 제1 전압(3V)보다도 높은 제2 전압(7.5V)인 제2 신호(VO)로 변환하는 진폭변환회로에 있어서,

그것들의 제1 전극이 모두 제2 전압(7.5V)을 받고, 그것들의 제2 전극이 제2 신호(VO) 및 그 상보신호(/VO)를 출력하기 위한 제1 및 제2 출력노드(N5, N6)에 각각 접속되며, 그것들의 입력전극이 각각 상기 제2 및 제1 출력노드(N6, N5)에 접속된 제1 도전형식의 제1 및 제2 트랜지스터(5, 6),

그것들의 제1 전극이 각각 상기 제1 및 제2 출력노드(N5, N6)에 접속된 제2 도전형식의 제3 및 제4 트랜지스터(9, 10), 및

상기 제1 신호(VI) 및 그 상보신호(/VI)에 의해 구동되고, 상기 제1 신호(VI)의 리딩 에지에 응답하여 상기 제1 전압(3V)보다도 높은 제3 전압을 상기 제3 트랜지스터(9)의 입력전극 및 제2 전극 사이에 주어 상기 제3 트랜지스터(9)를 도통시키며, 상기 제1 신호(VI)의 트레일링 에지에 응답하여 상기 제3 전압을 상기 제4 트랜지스터(10)의 입력전극 및 제2 전극 사이에 주어 상기 제4 트랜지스터(10)를 도통시키는 구동회로(11∼14, 21, 22, 26, 27, 31∼34, 36, 37, 41∼44)를 구비한 것을 특징으로 하는 진폭변환회로.
제 1 항에 있어서,

상기 구동회로(11∼14, 21, 22, 26, 27, 31∼34, 36, 37, 41∼44)는,

상기 제3 트랜지스터(9)의 입력전극 및 제2 전극 사이에 접속된 제1 저항소자(11, 21, 36),

그 한쪽 전극이 제1 신호(VI)의 상보신호(/VI)를 받고, 그 다른쪽 전극이 상기 제3 트랜지스터(9)의 입력전극에 접속된 제1 커패시터(13),

상기 제4 트랜지스터(10)의 입력전극 및 제2 전극 사이에 접속된 제2 저항소자(12, 22, 37) 및

그 한쪽 전극이 상기 제1 신호(VI)를 받고, 그 다른쪽 전극이 상기 제4 트랜지스터(10)의 입력전극에 접속된 제2 커패시터(14)를 포함하며,

상기 제1 신호(VI) 및 그 상보신호(/VI)를 각각 상기 제3 및 제4 트랜지스터(9, 10)의 제2 전극에 주는 것을 특징으로 하는 진폭변환회로.
제 2 항에 있어서,

상기 제1 저항소자(11, 21, 36)는, 상기 제3 트랜지스터(9)의 입력전극 및 제2 전극에 접속되고, 그 입력전극이 제4 전압을 받는 제5 트랜지스터(21, 36)를 포함하며,

상기 제2 저항소자(12, 22, 37)는, 상기 제4 트랜지스터(10)의 입력전극 및 제2 전극 사이에 접속되고, 그 입력전극이 제4 전압을 받는 제6 트랜지스터(22, 37)를 포함한 것을 특징으로 하는 진폭변환회로.
제 3 항에 있어서,

상기 제5 및 제6 트랜지스터(21, 22)는 제2 도전형식이고,

상기 제4 전압은 상기 제2 전압(7.5V)과 같은 것을 특징으로 하는 진폭변환회로.
제 2 항에 있어서,

상기 제1 저항소자(11, 21, 36)는, 상기 제3 트랜지스터(9)의 입력전극 및 제2 전극 사이에 접속된 제5 트랜지스터(21, 36)를 포함하고,

상기 제2 저항소자(12, 22, 37)는, 상기 제4 트랜지스터(10)의 입력전극 및 제2 전극 사이에 접속된 제6 트랜지스터(22, 37)를 포함하며,

상기 구동회로(11∼14, 21, 22, 26, 27, 31∼34, 36, 37, 41∼44)는, 상기 제1 신호(VI)의 리딩 에지에 응답하여 상기 제5 트랜지스터(21, 36)의 저항값을 펄스적으로 높게 하고, 상기 제1 신호(VI)의 트레일링 에지에 응답하여 상기 제6 트랜지스터(22, 37)의 저항값을 펄스적으로 높게 하기 위한 펄스발생회로(31∼34)를 더 포함한 것을 특징으로 하는 진폭변환회로.
제 5 항에 있어서,

상기 제5 및 제6 트랜지스터(21, 22)는 제2 도전형식이고,

상기 펄스발생회로(31∼34)는,

상기 제2 전압(7.5V)과 동극성의 제4 전압의 노드와 상기 제5 트랜지스터(21)의 입력전극과의 사이에 접속된 제3 저항소자(31),

그 한쪽 전극이 상기 제1 신호(VI)를 받고, 그 다른쪽 전극이 상기 제5 트랜지스터(21)의 입력전극에 접속된 제3 커패시터(33),

상기 제4 전압의 노드와 상기 제6 트랜지스터(22)의 입력전극과의 사이에 접속된 제4 저항소자(32) 및

그 한쪽 전극이 상기 제1 신호(VI)의 상보신호(/VI)를 받고, 그 다른쪽 전극이 상기 제6 트랜지스터(22)의 입력전극에 접속된 제4 커패시터(34)를 포함한 것을 특징으로 하는 진폭변환회로.
제 6 항에 있어서,

상기 제4 전압은 상기 제2 전압(7.5V)과 같은 것을 특징으로 하는 진폭변환회로.
제 5 항에 있어서,

상기 제5 및 제6 트랜지스터(36, 37)는 제1 도전형식이고,

상기 펄스발생회로(31∼34)는,

상기 제2 전압(7.5V)과 역극성의 제4 전압(-7.5V)의 노드와 상기 제5 트랜지스터(36)의 입력전극과의 사이에 접속된 제3 저항소자(31),

그 한쪽 전극이 상기 제1 신호(VI)의 상보신호(/VI)를 받고, 그 다른쪽 전극이 상기 제5 트랜지스터(36)의 입력전극에 접속된 제3 커패시터(33),

상기 제4 전압(-7.5V)의 노드와 상기 제6 트랜지스터(37)의 입력전극과의 사이에 접속된 제4 저항소자(32) 및

그 한쪽 전극이 상기 제1 신호(VI)를 받고, 그 다른쪽 전극이 상기 제6 트랜지스터(37)의 입력전극에 접속된 제4 커패시터(34)를 포함한 것을 특징으로 하는 진폭변환회로.
제 2 항에 있어서,

상기 구동회로(11∼14, 21, 22, 26, 27, 31∼34, 36, 37, 41∼44)는,

상기 제3 트랜지스터(9)의 제2 전극 및 입력전극 사이에 접속된 제1 다이오드소자(26) 및

상기 제4 트랜지스터(10)의 제2 전극 및 입력전극 사이에 접속된 제2 다이오드소자(27)를 포함한 것을 특징으로 하는 진폭변환회로.
제 1 항에 있어서,

상기 구동회로(11∼14, 21, 22, 26, 27, 31∼34, 36, 37, 41∼44)는,

상기 제3 트랜지스터(9)의 제2 전극과 기준전압(GND)의 노드와의 사이에 접속된 제1 저항소자(41, 21),

그 한쪽 전극이 상기 제1 신호(VI)를 받고, 그 다른쪽 전극이 상기 제3 트랜지스터(9)의 제2 전극에 접속된 제1 커패시터(43),

상기 제4 트랜지스터(10)의 제2 전극과 상기 기준전압(GND)의 노드와의 사이에 접속된 제2 저항소자(42, 22) 및

그 한쪽 전극이 상기 제1 신호(VI)의 상보신호(/VI)를 받고, 그 다른쪽 전극이 상기 제4 트랜지스터(10)의 제2 전극에 접속된 제2 커패시터(44)를 포함하며,

상기 제1 신호(VI) 및 그 상보신호(/VI)를 각각 상기 제4 및 제3 트랜지스터(10, 9)의 입력전극에 주는 것을 특징으로 하는 진폭변환회로.
제 10 항에 있어서,

상기 제1 저항소자(41, 21)는, 상기 제3 트랜지스터(9)의 제2 전극과 상기 기준전압(GND)의 노드와의 사이에 접속된 제5 트랜지스터(21)를 포함하고,

상기 제2 저항소자(42, 22)는, 상기 제4 트랜지스터(10)의 제2 전극과 상기 기준전압(GND)의 노드와의 사이에 접속된 제6 트랜지스터(22)를 포함하며,

상기 구동회로(11∼14, 21, 22, 26, 27, 31∼34, 36, 37, 41∼44)는, 상기 제1 신호(VI)의 리딩 에지에 응답하여 상기 제5 트랜지스터(21)의 저항값을 펄스적으로 높게 하고, 상기 제1 신호(VI)의 트레일링 에지에 응답하여 상기 제6 트랜지스터(22)의 저항값을 펄스적으로 높게 하기 위한 펄스발생회로(31∼34)를 더 포함한 것을 특징으로 하는 진폭변환회로.
제 11 항에 있어서,

상기 제5 및 제6 트랜지스터(21, 22)는 제2 도전형식이고,

상기 펄스발생회로(31∼34)는,

상기 제2 전압(7.5V)과 동극성의 제4 전압의 노드와 상기 제5 트랜지스터(21)의 입력전극과의 사이에 접속된 제3 저항소자(31),

그 한쪽 전극이 상기 제1 신호(VI)를 받고, 그 다른쪽 전극이 상기 제5 트랜지스터(21)의 입력전극에 접속된 제3 커패시터(33),

상기 제4 전압의 노드와 상기 제6 트랜지스터(22)의 입력전극과의 사이에 접속된 제4 저항소자(32) 및

그 한쪽 전극이 상기 제1 신호(VI)의 상보신호(/VI)를 받고, 그 다른쪽 전극이 상기 제6 트랜지스터(22)의 입력전극에 접속된 제4 커패시터(34)를 포함한 것을 특징으로 하는 진폭변환회로.
제 12 항에 있어서,

상기 제4 전압은 상기 제2 전압(7.5V)과 같은 것을 특징으로 하는 진폭변환회로.
제 1 항에 있어서,

상기 제1 및 제2 출력노드(N5, N6)의 전위를 래치하기 위한 래치회로(7,8)를 더 구비한 것을 특징으로 하는 진폭변환회로.
제 14 항에 있어서,

상기 래치회로(7,8)는, 그것들의 제1 전극이 각각 상기 제1 및 제2 출력노드(N5, N6)에 접속되고, 그것들의 제2 전극이 각각 상기 제1 신호(VI) 및 그 상보신호(/VI)를 받으며, 그것들의 입력전극이 각각 상기 제2 및 제1 출력노드(N6, N5)에 접속된 제2 도전형식의 제5 및 제6 트랜지스터(7, 8)를 포함한 것을 특징으로 하는 진폭변환회로.
제 14 항에 있어서,

상기 래치회로(7,8)는, 각각 상기 제1 및 제2 출력노드(N5, N6)와 기준전압(GND)의 노드와의 사이에 접속되고, 그것들의 입력전극이 각각 상기 제2 및 제1 출력노드(N6, N5)에 접속된 제2 도전형식의 제5 및 제6 트랜지스터(7, 8)를 포함한 것을 특징으로 하는 진폭변환회로.
제 1 항에 있어서,

상기 제1 트랜지스터(5)의 제2 전극과 상기 제1 출력노드(N5)와의 사이에 개재되고, 그 입력전극이 상기 제3 트랜지스터(9)의 입력전극에 접속된 제1 도전형식의 제5 트랜지스터(16) 및

상기 제2 트랜지스터(6)의 제2 전극과 상기 제2 출력노드(N6)와의 사이에 개재되고, 그 입력전극이 상기 제4 트랜지스터(10)의 입력전극에 접속된 제1 도전형식의 제6 트랜지스터(17)를 더 구비한 것을 특징으로 하는 진폭변환회로.
제 1 항에 있어서,

상기 제1∼제4 트랜지스터(5, 6,9, 10)는 박막트랜지스터인 것을 특징으로 하는 진폭변환회로.