KR20070111774A

KR20070111774A - 레벨 시프터

Info

Publication number: KR20070111774A
Application number: KR1020060044988A
Authority: KR
Inventors: 박기찬; 이상민; 우두형; 짠지펑; 박성일
Original assignee: 삼성전자주식회사
Priority date: 2006-05-19
Filing date: 2006-05-19
Publication date: 2007-11-22
Also published as: US20070268230A1; CN101075032A; JP2007312385A

Abstract

본 발명은 레벨 시프터에 대한 것으로서, 이 장치는 제1 입력 신호를 상기 제1 입력 신호의 전압보다 높은 전압으로 증폭하여 출력하는 제1 증폭부, 상기 제1 증폭부의 출력 전압에 따라 제2 입력 신호를 선택적으로 전달하는 제1 입력부, 그리고 상기 제1 입력부로부터의 상기 제2 입력 신호에 따라 제1 전압을 제1 출력단으로 출력하는 제1 출력부를 포함한다. 따라서 트랜지스터가 턴 온 될 때에는 입력 신호의 전압 레벨을 상승시켜 트랜지스터의 게이트-소스 전압을 크게 함으로써 고속 동작이 가능하며, 트랜지스터가 턴 오프될 때에는 게이트-소스 간 전압이 음의 전압이 되므로 누설 전류가 생기지 않고 이에 따라 소비 전력을 줄일 수 있다.

레벨 시프터, 액정 표시 장치, 트랜지스터

Description

레벨 시프터{LEVEL SHIFTER}

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이다.

도 2는 본 발명의 한 실시예에 따른 액정 표시 장치에서 한 화소의 등가 회로도이다.

도 3은 본 발명의 한 실시예에 따른 신호 제어부의 레벨 시프터의 회로도이다.

도 4는 본 발명의 한 실시예에 따른 신호 제어부의 레벨 시프터의 다른 회로도이다.

도 5는 도 3 및 도 4의 레벨 시프터의 동작을 나타내는 신호 파형도이다.

도 6은 본 발명의 다른 실시예에 따른 신호 제어부의 레벨 시프터의 회로도이다.

도 7은 본 발명의 다른 실시예에 따른 신호 제어부의 레벨 시프터의 다른 회로도이다.

본 발명은 레벨 시프터에 관한 것이다.

표시 장치 등 전기 장치에는 입력 전압의 레벨을 구동에 필요한 레벨로 바꾸어주는 레벨 시프터(level shifter) 등이 구비될 수 있다. 특히, 화소에 인가하는 전기 신호를 생성하는 구동부가 기판 위에 집적되어 있는 다결정 박막 트랜지스터 평판 표시 장치의 경우, 구동부를 이루는 박막 트랜지스터의 문턱 전압이 높고 전계 효과 이동도가 낮은 등의 이유 때문에 구동부의 안정적인 고속 구동을 위해서는 입력 전압보다 높은 전압을 인가할 필요가 있다.

평판 표시 장치에는 액정 표시 장치(liquid crystal display, LCD), 전계 방출 표시 장치(field emission display, FED), 유기 발광 표시 장치(organic light emitting display), 플라스마 표시 장치(plasma display panel, PDP) 등이 있다. 일반적으로 능동형 평판 표시 장치에서는 복수의 화소가 행렬 형태로 배열되며, 주어진 영상 정보에 따라 각 화소의 휘도를 제어함으로써 영상을 표시한다.

평판 표시 장치의 구동부는 신호 제어부로부터 제어 신호 및 전원 전압을 공급받아 화소에 인가할 게이트 신호 또는 데이터 신호를 생성하며, 이러한 제어 신호 및 전원 전압의 레벨은 레벨 시프터를 사용하여 입력 전압의 레벨을 변환함으로써 얻어진다. 이러한 레벨 시프터는 전력을 적게 소비하면서도 고속으로 동작하는 것이 바람직하다.

본 발명이 이루고자 하는 기술적 과제는 낮은 소비 전력과 고속의 동작 속도를 가지는 레벨 시프터를 제공하는 것이다.

이러한 기술적 과제를 이루기 위한 본 발명의 한 실시예에 따른 표시 장치는 제1 입력 신호를 상기 제1 입력 신호의 전압보다 높은 전압으로 증폭하여 출력하는 제1 증폭부, 상기 제1 증폭부의 출력 전압에 따라 제2 입력 신호를 선택적으로 전달하는 제1 입력부, 그리고 상기 제1 입력부로부터의 상기 제2 입력 신호에 따라 제1 전압을 제1 출력단으로 출력하는 제1 출력부를 포함한다.

상기 제1 증폭부는 상기 제2 전압에 기초하여 제1 직류 전압을 출력하는 제1 증폭 트랜지스터, 그리고 상기 제1 입력 신호에 따라 상기 제1 직류 전압을 상승시켜 상기 제1 입력부에 공급하는 제1 축전기를 포함할 수 있다.

상기 제2 입력 신호를 공급받아 상기 제2 입력 신호의 전압보다 높은 전압을 출력하는 제2 증폭부, 그리고 상기 제2 증폭부의 출력 전압에 따라 상기 제1 입력 신호를 상기 제1 출력단으로 선택적으로 전달하는 제2 입력부를 더 포함할 수 있다

상기 제2 증폭부는, 상기 제2 전압에 기초하여 상기 제2 입력부에 제2 직류 전압을 공급하는 제2 증폭 트랜지스터, 그리고 상기 제2 입력 신호에 따라 상기 제2 직류 전압을 상승시키는 제2 축전기를 포함할 수 있다.

상기 제2 입력부로부터의 상기 제1 입력 신호에 따라 상기 제1 전압을 제2 출력단으로 출력하는 제2 출력부를 더 포함할 수 있다.

상기 제1 입력부는 상기 제2 출력단으로 상기 제2 입력 신호를 출력할 수 있다.

상기 제1 및 제2 증폭 트랜지스터는 다이오드 연결되어 있을 수 있다.

상기 제1 및 제2 입력부 및 상기 제1 및 제2 출력부는 트랜지스터를 각각 포 함할 수 있다.

상기 제1 및 제2 입력부의 트랜지스터는 상기 제1 및 제2 출력부의 트랜지스터와 서로 다른 도전형일 수 있다.

상기 제2 입력 신호는 반전된 상기 제1 입력 신호일 수 있다.

상기 상승된 제1 직류 전압에 따라 상기 제2 출력부와 상기 제1 입력부의 연결을 차단하는 제1 차단 트랜지스터, 그리고 상기 상승된 제2 직류 전압에 따라 상기 제1 출력부의 트랜지스터와 상기 제2 입력부의 트랜지스터를 차단하는 제2 차단 트랜지스터를 더 포함할 수 있다.

또한 본 발명에 따른 레벨 시프터는 주기 신호인 제1 입력 신호를 상기 제1 입력 신호보다 높은 전압으로 증폭하여 출력하는 제1 증폭부, 상기 제1 입력 신호의 반전인 제2 입력 신호를 상기 제2 입력 신호보다 높은 전압으로 출력하는 제2 증폭부, 상기 제1 증폭부와 연결되어 있는 제어 단자, 상기 제2 입력 신호와 연결되어 있는 제1 단자, 그리고 제2 단자를 가지는 제1 트랜지스터, 상기 제2 증폭부와 연결되어 있는 제어 단자, 상기 제1 입력 신호와 연결되어 있는 제1 단자, 그리고 제2 단자를 가지는 제2 트랜지스터, 상기 제1 트랜지스터의 제2 단자와 연결되어 있는 제어 단자, 제1 전압과 연결되어 있는 제1 단자, 그리고 제2 단자를 가지며 상기 제1 및 제2 트랜지스터와 반대 도전형인 제3 트랜지스터, 그리고 상기 제2 트랜지스터의 제2 단자와 연결되어 있는 제어 단자, 상기 제1 전압과 연결되어 있는 제1 단자, 그리고 제2 단자를 가지며 상기 제1 및 제2 트랜지스터와 반대 도전형인 제4 트랜지스터를 포함한다.

상기 제1 증폭부는 제2 전압과 연결되어 있는 제1 단자, 상기 제1 트랜지스터와 연결되어 있는 제2 단자, 그리고 상기 제2 전압 또는 상기 제1 트랜지스터와 연결되어 있는 제어 단자를 가지는 제5 트랜지스터, 그리고 상기 제1 입력 신호와 상기 제1 트랜지스터 사이에 연결되어 있는 제1 축전기를 포함하며, 상기 제2 증폭부는 상기 제2 전압과 연결되어 있는 제1 단자, 상기 제2 트랜지스터와 연결되어 있는 제2 단자, 그리고 상기 제2 전압 또는 상기 제1 트랜지스터와 연결되어 있는 제어 단자를 가지는 제6 트랜지스터, 그리고 상기 제2 입력 신호와 상기 제2 트랜지스터 사이에 연결되어 있는 제2 축전기를 포함할 수 있다.

상기 제3 트랜지스터의 제2 단자는 상기 제2 트랜지스터의 제2 단자와 연결되어 있고, 상기 제4 트랜지스터의 제2 단자는 상기 제1 트랜지스터의 제2 단자와 연결되어 있을 수 있다.

상기 제1 증폭부와 연결되어 있는 제어 단자, 상기 제4 트랜지스터의 제2 단자와 연결되어 있는 제1 단자, 그리고 상기 제1 트랜지스터의 제2 단자와 연결되어 있는 제2 단자를 가지며 상기 제1 및 제2 트랜지스터와 반대 도전형인 제7 트랜지스터, 그리고 상기 제2 증폭부와 연결되어 있는 제어 단자, 상기 제3 트랜지스터의 제2 단자와 사이에 연결되어 있는 제2 단자, 그리고 상기 제2 트랜지스터의 제2 단자와 연결되어 있는 제2 단자를 가지며 상기 제1 및 제2 트랜지스터와 반대 도전형인 제8 트랜지스터를 더 포함할 수 있다.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한 다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

이제 표시 장치의 한 예인 액정 표시 장치에 대하여 도 1 및 도 2를 참고로 하여 상세하게 설명한다.

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이고, 도 2는 본 발명의 한 실시예에 따른 액정 표시 장치에서 한 화소의 등가 회로도이다.

도 1에 도시한 바와 같이, 본 발명의 한 실시예에 따른 액정 표시 장치는 액정 표시판 조립체(liquid crystal panel assembly)(300), 이와 연결된 게이트 구동부(400) 및 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 생성부(800), 그리고 이들을 제어하는 신호 제어부(600)를 포함한다.

액정 표시판 조립체(300)는 등가 회로로 볼 때 복수의 신호선(G₁-G_n, D₁-D_m)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(pixel)(PX)를 포함한다. 반면, 도 2에 도시한 구조로 볼 때 액정 표시판 조립체(300)는 서로 마주하는 하부 및 상부 표시판(100, 200)과 그 사이에 들어 있는 액정층(3)을 포함한 다.

신호선(G₁-G_n, D₁-D_m)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G₁-G_n)과 데이터 전압을 전달하는 복수의 데이터선(D₁-D_m)을 포함한다. 게이트선(G₁-G_n)은 대략 행 방향으로 뻗으며 서로가 거의 평행하고, 데이터선(D₁-D_m)은 대략 열 방향으로 뻗으며 서로가 거의 평행하다.

각 화소(PX), 예를 들면 i번째(i=1, 2, …, n) 게이트선(G_i)과 j번째(j=1, 2, …, m) 데이터선(D_j)에 연결된 화소(PX)는 신호선(G_i, D_j)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 축전기(liquid crystal capacitor)(Clc) 및 유지 축전기(storage capacitor)(Cst)를 포함한다. 유지 축전기(Cst)는 필요에 따라 생략할 수 있다.

스위칭 소자(Q)는 하부 표시판(100)에 구비되어 있는 박막 트랜지스터 등의 삼단자 소자로서, 그 제어 단자는 게이트선(G_i)과 연결되어 있고, 입력 단자는 데이터선(D_j)과 연결되어 있으며, 출력 단자는 액정 축전기(Clc) 및 유지 축전기(Cst)와 연결되어 있다. 박막 트랜지스터는 다결정 규소나 비정질 규소를 포함할 수 있다.

액정 축전기(Clc)는 하부 표시판(100)의 화소 전극(191)과 상부 표시판(200)의 공통 전극(270)을 두 단자로 하며 두 전극(191, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(191)은 스위칭 소자(Q)와 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(Vcom)을 인가 받는다. 도 2 에서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(191, 270) 중 적어도 하나가 선형 또는 막대형으로 만들어질 수 있다.

액정 축전기(Clc)의 보조적인 역할을 하는 유지 축전기(Cst)는 하부 표시판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(191)이 절연체를 사이에 두고 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(Vcom) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(Cst)는 화소 전극(191)이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수 있다.

한편, 색 표시를 구현하기 위해서는 각 화소(PX)가 기본색(primary color) 중 하나를 고유하게 표시하거나(공간 분할) 각 화소(PX)가 시간에 따라 번갈아 기본색을 표시하게(시간 분할) 하여 이들 기본색의 공간적, 시간적 합으로 원하는 색상이 인식되도록 한다. 기본색의 예로는 적색, 녹색, 청색 등 삼원색을 들 수 있다. 도 2는 공간 분할의 한 예로서 각 화소(PX)가 화소 전극(191)에 대응하는 상부 표시판(200)의 영역에 기본색 중 하나를 나타내는 색 필터(230)를 구비함을 보여주고 있다. 도 2와는 달리 색 필터(230)는 하부 표시판(100)의 화소 전극(191) 위 또는 아래에 둘 수도 있다.

액정 표시판 조립체(300)의 바깥 면에는 빛을 편광시키는 적어도 하나의 편광자(도시하지 않음)가 부착되어 있다.

다시 도 1을 참고하면, 계조 전압 생성부(800)는 화소(PX)의 투과율과 관련된 두 벌의 계조 전압 집합(또는 기준 계조 전압 집합)을 생성한다. 두 벌 중 한 벌은 공통 전압(Vcom)에 대하여 양의 값을 가지고 다른 한 벌은 음의 값을 가진다.

게이트 구동부(400)는 액정 표시판 조립체(300)의 게이트선(G₁-G_n)과 연결되어 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선(G₁-G_n)에 인가한다.

데이터 구동부(500)는 액정 표시판 조립체(300)의 데이터선(D₁-D_m)과 연결되어 있으며, 계조 전압 생성부(800)로부터의 계조 전압을 선택하고 이를 데이터 전압으로서 데이터선(D₁-D_m)에 인가한다.

신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등을 제어한다. 신호 제어부(600)는 입력 신호의 전압 레벨을 변환하여 출력 신호를 생성하는 레벨 시프터(level shifter)(650)를 포함한다.

이러한 구동 장치(400, 500, 600, 800) 각각은 신호선(G₁-G_n, D₁-D_m) 및 박막 트랜지스터(Q) 스위칭 소자(Q) 따위와 함께 액정 표시판 조립체(300)에 집적될 수도 있다. 이와는 달리 이들 구동 장치(400, 500, 600, 800)가 적어도 하나의 집적 회로 칩의 형태로 액정 표시판 조립체(300) 위에 직접 장착되거나, 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되어 TCP(tape carrier package)의 형태로 액정 표시판 조립체(300)에 부착되거나, 별도의 인쇄 회로 기판(printed circuit board)(도시하지 않음) 위에 장착될 수도 있다. 또한, 구동 장치(400, 500, 600, 800)는 단일 칩으로 집적될 수 있으며, 이 경우 이들 중 적어도 하나 또는 이들을 이루는 적어도 하나의 회로 소자가 단일 칩 바깥에 있을 수 있다.

그러면, 레벨 시프터(650)에 대하여 도 3 내지 도 7을 참고하여 상세히 설명한다.

도 3 및 도 4는 본 발명의 한 실시예에 따른 레벨 시프터의 회로도이다.

도 3 및 도 4를 참조하면, 본 실시예에 따른 레벨 시프터(650)는 한 쌍의 증폭부(651, 652), 한 쌍의 입력 트랜지스터(Q3, Q4), 한 쌍의 출력 트랜지스터(Q5, Q6) 및 한 쌍의 버퍼(B1, B2)를 포함하며, 대칭 구조를 가지고 있다.

제1/제2 증폭부(651/652)는 하나의 축전기(C1/C2) 및 하나의 증폭 트랜지스터(Q1/Q2 또는 Q7/Q8)를 포함하며, 전원 전압(VDD2)에 기초하여 제1/제2 입력 신호(CLK/CLKB)를 증폭하여 입력 트랜지스터(Q3/Q4)에 공급한다. 제1 입력 신호(CLK)와 제2 입력 신호(CLKB)는 위상이 반대일 수 있다.

도 3에 도시한 증폭 트랜지스터(Q1, Q2)는 n형의 트랜지스터로서, 전원 전압(VDD2)에 다이오드 연결되어 있는 제어 단자와 입력 단자 및 절점(n1, n2)에 연결되어 있는 출력 단자를 가진다.

도 4에 도시한 증폭 트랜지스터(Q7, Q8)는 p형의 트랜지스터로서, 전원 전압(VDD2)에 입력 단자 및 절점(n1, n2)에 다이오드 연결되어 있는 출력 단자 및 제어 단자를 가진다.

축전기(C1/C2)는 제1/제2 입력 신호(CLK/CLKB)와 절점(n1/n2) 사이에 연결되어 있다.

입력 트랜지스터(Q3/Q4)와 출력 트랜지스터(Q6/Q5)는 제2/제1 입력 신호(CLKB/CLK)와 전원 전압(VDD1) 사이에 직렬로 연결되어 있다..

입력 트랜지스터(Q3/Q4)는 n형의 트랜지스터로서, 절점(n1/n2)에 연결된 제어 단자, 제2/제1 입력 신호(CLKB/CLK)에 연결되어 있는 입력 단자, 그리고 절점(n4/n3)에 연결된 출력 단자를 가진다. 출력 트랜지스터(Q6/Q5)는 p형의 트랜지스터로서, 절점(n3/n4)에 연결된 제어 단자, 전원 전압(VDD1)에 연결된 입력 단자, 그리고 절점(n4/n3)에 연결된 출력 단자를 가진다.

버퍼(B1/B2)는 절점(n3/n4)에 연결되어 있으며, 버퍼(B1/B2)의 출력단이 레벨 시프터(650)의 출력단이 된다. 버퍼(B1, B2)는 제1 및 제2 출력 신호(OUT, OUTB)를 안정하게 하는 것으로서, 생략될 수 있다.

그러면, 도 5를 참조하여 도 3의 레벨 시프터(650)의 동작에 대하여 살펴본다.

도 5는 도 3에 도시한 레벨 시프터의 신호 파형도의 한 예이다.

도 5를 참조하면, 제1 입력 신호(CLK)는 고전압(3V)과 저전압(0V)을 왕복하는 클록 신호이며, 제2 입력 신호(CLKB)는 제1 입력 신호(CLK)의 반전된 클록 신호이다. 또한 설명의 편의를 위하여 전압(VDD1)을 제1 전압이라 하고 그 값을 5V로, 전압(VDD2)을 제2 전압이라 하고 그 값을 3V로, 그리고 증폭 트랜지스터(Q1, Q2)의 문턱 전압을 1V로 가정한다. 여기에서 제시한 전압 값들은 달라질 수 있다.

제1 증폭부(651)의 증폭 트랜지스터(Q1)는 다이오드 연결되어 있으므로 그 출력 단자는 제2 전압(VDD2)에서 문턱 전압을 뺀 값에 해당하는 2V의 전압을 절 점(n1)으로 출력하고 있다.

제1 구간(T1)에서 제1 입력 신호(CLK)가 0V에서 3V로 천이하고, 이에 따라 제2 입력 신호(CLKB)가 3V에서 0V로 천이하면, 축전기(C1)는 절점(n1)의 전압을 제1 입력 신호(CLK)의 전압 상승폭만큼 올려 5V로 만든다. 그러면 입력 트랜지스터(Q3)는 턴 온되어 절점(n4)에 제2 입력 신호(CLKB)의 0V 전압을 전달한다. 이에 따라 출력 트랜지스터(Q5)는 턴 온되어 제1 전압(VDD1)을 절점(n3)에 전달한다.

한편, 제2 증폭부(652)의 증폭 트랜지스터(Q2)는 다이오드 연결되어 있으므로 그 출력 단자는 제2 전압(VDD2)에서 문턱 전압을 뺀 값에 해당하는 2V의 전압을 절점(n2)으로 출력한다. 제2 증폭부(652)에는 0V의 전압이 입력되므로, 출력 전압의 크기는 2V가 되는데, 입력 트랜지스터(Q4)의 입력인 제1 입력 신호(CLK)가 3V이다. 그러면 입력 트랜지스터(Q4)의 제어 단자 전압에서 입력 단자 전압을 뺀 값이 -1V가 되어 입력 트랜지스터(Q4)는 턴 오프 상태가 된다. 그러므로 절점(n3)의 전압은 제1 전압(VDD1)과 동일하게 5V가 유지되고 이에 따라 출력 트랜지스터(Q6)가 턴 오프된다. 따라서, 절점(n4)의 전압은 0V로 안정적으로 유지된다.

그 결과, 버퍼(B1, B2)는 각각 절점(n3, n4)의 5V, 0V의 전압을 제1 및 제2 출력 신호(OUT, OUTB)로서 게이트 구동부(400) 또는 데이터 구동부(500)에 출력한다.

제2 구간(T2)에서는 제1 증폭부(651)와 제2 증폭부(652)의 동작이 반대가 되며, 제1 출력 신호(OUT)는 0V, 제2 출력 신호(OUTB)는 5V가 된다.

이러한 레벨 시프터(650)는 증폭부(651, 652)를 통하여 입력 신호(CLK, CLKB)의 전압 레벨을 높여 입력 트랜지스터(Q3, Q4)의 제어 단자에 인가함으로써, 입력 트랜지스터(Q3, Q4)가 턴 온될 때, 게이트-소스 간, 즉 제어 단자와 입력 단자 사이의 전압을 높여 턴 온 저항을 낮출 수 있어 고속 동작이 가능하다. 뿐만 아니라, 입력 트랜지스터(Q3, Q4)가 턴 오프될 때에는 게이트-소스 간 전압이 음의 전압이 되므로 누설 전류가 생기지 않고 이에 따라 소비 전력을 줄일 수 있다.

이하, 도 6 및 도 7을 참조하여 본 발명의 다른 실시예에 따른 레벨 시프터에 대하여 상세하게 설명한다.

도 6 및 도 7은 본 발명의 다른 실시예에 따른 레벨 시프터의 회로도이다.

도 6 및 도 7의 레벨 시프터(650)는 한 쌍의 증폭부(651, 652), 한 쌍의 입력 트랜지스터(Q3, Q4), 한 쌍의 차단 트랜지스터(Q9, Q10), 한 쌍의 출력 트랜지스터(Q6, Q5) 및 한 쌍의 버퍼(B1, B2)를 포함하며, 대칭 구조를 가진다.

증폭부(651, 652)는 각각 증폭 트랜지스터(Q1, Q2)와 축전기(C1, C2)를 포함하며, 이들 사이의 연결 관계는 도 3 및 도 4와 동일하므로 이에 대한 설명은 생략한다.

입력 트랜지스터(Q3/Q4), 차단 트랜지스터(Q9/Q10) 및 출력 트랜지스터(Q6/Q5)는 제2/제1 입력 신호(CLKB/CLK)와 전원 전압(VDD1) 사이에 직렬로 연결되어 있다.

입력 트랜지스터(Q3/Q4)는 n형의 트랜지스터로서, 절점(n1/n2)에 연결된 제어 단자, 제2/제1 입력 신호(CLKB/CLK)에 연결되어 있는 입력 단자, 그리고 절점(n6/n5)에 연결된 출력 단자를 가진다. 차단 트랜지스터(Q9/Q10)는 p형의 트랜지 스터로서, 절점(n1/n2)에 연결된 제어 단자, 출력 트랜지스터(Q6/Q5)에 연결되어 있는 입력 단자, 그리고 절점(n6/n5)에 연결된 출력 단자를 가진다. 출력 트랜지스터(Q6/Q5)는 p형의 트랜지스터로서, 절점(n5/n6)에 연결된 제어 단자, 전원 전압(VDD1)에 연결된 입력 단자, 그리고 차단 트랜지스터(Q9/Q10)에 연결된 출력 단자를 가진다.

버퍼(B1/B2)는 절점(n5/n6)에 연결되어 있다.

그러면, 도 5를 참조하여 도 6에 도시한 레벨 시프터(650)의 동작에 대하여 상세하게 설명한다. 이때, 제1 전압(VDD1)을 7V라고 가정하는 점을 제외하면 나머지 전압의 크기는 도 3에 도시한 레벨 시프터(650)와 동일한 것으로 한다. 여기에서 제시한 전압 값들은 달라질 수 있다.

제1 구간(T1)에서 제1 입력 신호(CLK)가 3V로 천이하고, 이에 따라 제2 입력 신호(CLKB)가 0V로 천이하면, 축전기(C1)는 절점(n1)의 전압을 2V에서 5V로 끌어올린다. 그러면 입력 트랜지스터(Q3)가 턴 온되어 제2 입력 신호(CLKB)의 0V의 전압이 절점(n6)에 전달된다.

이에 따라 출력 트랜지스터(Q5)는 턴 온되어 7V의 제1 전압(VDD1)을 차단 트랜지스터(Q10)의 입력 단자에 전달한다.

한편, 0V의 제2 입력 신호(CLKB)에 따라 절점에 2V의 전압이 전달되면 입력 트랜지스터(Q4)는 턴 오프되고, 차단 트랜지스터(Q10)는 게이트-소스 전압이 -5V가 되어 턴 온된다. 따라서 턴 온된 출력 트랜지스터(Q5) 및 차단 트랜지스터(Q10)를 통하여 절점(n5)에 7V의 제1 전압(VDD1)이 전달된다.

그러면 출력 트랜지스터(Q6)는 턴 오프되고 차단 트랜지스터(Q9)는 전류를 흘리지 못하게 되므로 절점(n6)의 전압은 입력 트랜지스터(Q3)가 전달한 제2 입력 신호(CLKB)의 0V로 안정화된다.

그러나 만일 출력 트랜지스터(Q6)가 초기에 턴 오프되지 못하고 제1 전압(VDD1)을 차단 트랜지스터(Q2)로 출력한다 하더라도, 차단 트랜지스터(Q9)의 게이트-소스 간 전압이 -2V로서 게이트-소스 간 전압이 5V인 입력 트랜지스터(Q3)에 비하여 약한 반전이 차단 트랜지스터(Q9)의 채널 층에 생기므로, 입력 트랜지스터(Q3)가 전달하는 0V의 전압이 절점(n5)의 전압으로서 안정화된다.

버퍼(B1, B2)는 각각 절점(n5, n6)의 7V, 0V의 전압을 제1 및 제2 출력 신호(OUT, OUTB)로서 게이트 구동부(400) 또는 데이터 구동부(500)에 출력한다.

제2 구간(T2)에서는 제1 출력 신호(OUT)와 제2 출력 신호(OUTB)가 반대가 되며 이에 따라 제1 출력 신호(OUT)는 0V, 제2 출력 신호(OUTB)는 7V가 된다.

이와 같이 레벨 시프터(650)의 출력 신호(OUT, OUTB)의 레벨을 높이려면 경우에는 제1 전압(VDD1)의 전압을 그만큼 높여 주고 입력 트랜지스터(Q3)와 출력 트랜지스터(Q6) 사이에 차단 트랜지스터(Q9)를 더 둔다.

그러면 이러한 액정 표시 장치의 동작에 대하여 상세하게 설명한다.

신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 입력 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 입력 영상 신호(R, G, B)는 각 화소(PX)의 휘도(luminance) 정보를 담고 있으며 휘도는 정해 진 수효, 예를 들면 1024(=2¹⁰), 256(=2⁸) 또는 64(=2⁶) 개의 계조(gray)를 가지고 있다. 입력 제어 신호의 예로는 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등이 있다.

신호 제어부(600)는 입력 영상 신호(R, G, B)와 입력 제어 신호를 기초로 입력 영상 신호(R, G, B)를 액정 표시판 조립체(300)의 동작 조건에 맞게 적절히 처리하고 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(400)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(DAT)를 데이터 구동부(500)로 내보낸다.

게이트 제어 신호(CONT1)는 주사 시작을 지시하는 주사 시작 신호(STV)와 게이트 온 전압(Von)의 출력 주기를 제어하는 적어도 하나의 클록 신호를 포함한다. 게이트 제어 신호(CONT1)는 또한 게이트 온 전압(Von)의 지속 시간을 한정하는 출력 인에이블 신호(OE)를 더 포함할 수 있다.

데이터 제어 신호(CONT2)는 한 행의 화소(PX)에 대한 디지털 영상 신호(DAT)의 전송 시작을 알리는 수평 동기 시작 신호(STH)와 데이터선(D₁-D_m)에 아날로그 데이터 전압을 인가하라는 로드 신호(LOAD) 및 데이터 클록 신호(HCLK)를 포함한다. 데이터 제어 신호(CONT2)는 또한 공통 전압(Vcom)에 대한 아날로그 데이터 전압의 전압 극성(이하 "공통 전압에 대한 데이터 전압의 극성"을 줄여 "데이터 전압의 극성"이라 함)을 반전시키는 반전 신호(RVS)를 더 포함할 수 있다.

신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라, 데이터 구동 부(500)는 한 행의 화소(PX)에 대한 디지털 영상 신호(DAT)를 수신하고, 각 디지털 영상 신호(DAT)에 대응하는 계조 전압을 선택함으로써 디지털 영상 신호(DAT)를 아날로그 데이터 전압으로 변환한 다음, 이를 해당 데이터선(D₁-D_m)에 인가한다.

게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(Von)을 게이트선(G₁-G_n)에 인가하여 이 게이트선(G₁-G_n)에 연결된 스위칭 소자(Q)를 턴 온시킨다. 그러면, 데이터선(D₁-D_m)에 인가된 데이터 전압이 턴 온된 스위칭 소자(Q)를 통하여 해당 화소(PX)에 인가된다.

화소(PX)에 인가된 데이터 전압의 전압과 공통 전압(Vcom)의 차이는 액정 축전기(Clc)의 충전 전압, 즉 화소 전압으로서 나타난다. 액정 분자들은 화소 전압의 크기에 따라 그 배열을 달리하며 이에 따라 액정층(3)을 통과하는 빛의 편광이 변화한다. 이러한 편광의 변화는 표시판 조립체(300)에 부착된 편광자에 의하여 빛의 투과율 변화로 나타나며, 이를 통해 화소(PX)는 영상 신호(DAT)의 계조가 나타내는 휘도를 표시한다.

1 수평 주기["1H"라고도 쓰며, 수평 동기 신호(Hsync) 및 데이터 인에이블 신호(DE)의 한 주기와 동일함]를 단위로 하여 이러한 과정을 되풀이함으로써, 모든 게이트선(G₁-G_n)에 대하여 차례로 게이트 온 전압(Von)을 인가하고 모든 화소(PX)에 데이터 전압을 인가하여 한 프레임(frame)의 영상을 표시한다.

한 프레임이 끝나면 다음 프레임이 시작되고 각 화소(PX)에 인가되는 데이터 전압의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인 가되는 반전 신호(RVS)의 상태가 제어된다("프레임 반전"). 이때, 한 프레임 내에서도 반전 신호(RVS)의 특성에 따라 한 데이터선을 통하여 흐르는 데이터 전압의 극성이 바뀌거나(보기: 행 반전, 점 반전), 한 화소행에 인가되는 데이터 전압의 극성도 서로 다를 수 있다(보기: 열 반전, 점 반전).

본 발명의 실시예에 따른 레벨 시프터(650)는 액정 표시 장치뿐만 아니라 유기 발광 표시 장치 등의 다른 평판 표시 장치나 전기 장치에도 용이하게 적용될 수 있다.

이와 같이, 본 발명에 의하면 트랜지스터가 턴 온 될 때에는 입력 신호의 전압 레벨을 상승시켜 트랜지스터의 게이트-소스 전압을 크게 함으로써 고속 동작이 가능하며, 트랜지스터가 턴 오프될 때에는 게이트-소스 간 전압이 음의 전압이 되므로 누설 전류가 생기지 않고 이에 따라 소비 전력을 줄일 수 있다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims

제1 입력 신호를 상기 제1 입력 신호의 전압보다 높은 전압으로 증폭하여 출력하는 제1 증폭부,

상기 제1 증폭부의 출력 전압에 따라 제2 입력 신호를 선택적으로 전달하는 제1 입력부, 그리고

상기 제1 입력부로부터의 상기 제2 입력 신호에 따라 제1 전압을 제1 출력단으로 출력하는 제1 출력부

를 포함하는 레벨 시프터.
제1항에서,

상기 제1 증폭부는

상기 제2 전압에 기초하여 제1 직류 전압을 출력하는 제1 증폭 트랜지스터, 그리고

상기 제1 입력 신호에 따라 상기 제1 직류 전압을 상승시켜 상기 제1 입력부에 공급하는 제1 축전기

를 포함하는

레벨 시프터.
제2항에서,

상기 제2 입력 신호를 공급받아 상기 제2 입력 신호의 전압보다 높은 전압을 출력하는 제2 증폭부, 그리고

상기 제2 증폭부의 출력 전압에 따라 상기 제1 입력 신호를 상기 제1 출력단으로 선택적으로 전달하는 제2 입력부

를 더 포함하는 레벨 시프터.
제3항에서,

상기 제2 증폭부는,

상기 제2 전압에 기초하여 상기 제2 입력부에 제2 직류 전압을 공급하는 제2 증폭 트랜지스터, 그리고

상기 제2 입력 신호에 따라 상기 제2 직류 전압을 상승시키는 제2 축전기를 포함하는

레벨 시프터.
제4항에서,

상기 제2 입력부로부터의 상기 제1 입력 신호에 따라 상기 제1 전압을 제2 출력단으로 출력하는 제2 출력부를 더 포함하는 레벨 시프터.
제5항에서,

상기 제1 입력부는 상기 제2 출력단으로 상기 제2 입력 신호를 출력하는 레 벨 시프터.
제6항에서,

상기 제1 및 제2 증폭 트랜지스터는 다이오드 연결되어 있는 레벨 시프터.
제7항에서,

상기 제1 및 제2 입력부 및 상기 제1 및 제2 출력부는 트랜지스터를 각각 포함하는 레벨 시프터.
제8항에서,

상기 제1 및 제2 입력부의 트랜지스터는 상기 제1 및 제2 출력부의 트랜지스터와 서로 다른 도전형인 레벨 시프터.
제9항에서,

상기 제2 입력 신호는 반전된 상기 제1 입력 신호인 레벨 시프터.
제10항에서,

상기 상승된 제1 직류 전압에 따라 상기 제2 출력부와 상기 제1 입력부의 연결을 차단하는 제1 차단 트랜지스터, 그리고

상기 상승된 제2 직류 전압에 따라 상기 제1 출력부의 트랜지스터와 상기 제 2 입력부의 트랜지스터를 차단하는 제2 차단 트랜지스터

를 더 포함하는

레벨 시프터.
주기 신호인 제1 입력 신호를 상기 제1 입력 신호보다 높은 전압으로 증폭하여 출력하는 제1 증폭부,

상기 제1 입력 신호의 반전인 제2 입력 신호를 상기 제2 입력 신호보다 높은 전압으로 출력하는 제2 증폭부,

상기 제1 증폭부와 연결되어 있는 제어 단자, 상기 제2 입력 신호와 연결되어 있는 제1 단자, 그리고 제2 단자를 가지는 제1 트랜지스터,

상기 제2 증폭부와 연결되어 있는 제어 단자, 상기 제1 입력 신호와 연결되어 있는 제1 단자, 그리고 제2 단자를 가지는 제2 트랜지스터,

상기 제1 트랜지스터의 제2 단자와 연결되어 있는 제어 단자, 제1 전압과 연결되어 있는 제1 단자, 그리고 제2 단자를 가지며 상기 제1 및 제2 트랜지스터와 반대 도전형인 제3 트랜지스터, 그리고

상기 제2 트랜지스터의 제2 단자와 연결되어 있는 제어 단자, 상기 제1 전압과 연결되어 있는 제1 단자, 그리고 제2 단자를 가지며 상기 제1 및 제2 트랜지스터와 반대 도전형인 제4 트랜지스터

를 포함하는 레벨 시프터.
제12항에서,

상기 제1 증폭부는

제2 전압과 연결되어 있는 제1 단자, 상기 제1 트랜지스터와 연결되어 있는 제2 단자, 그리고 상기 제2 전압 또는 상기 제1 트랜지스터와 연결되어 있는 제어 단자를 가지는 제5 트랜지스터, 그리고

상기 제1 입력 신호와 상기 제1 트랜지스터 사이에 연결되어 있는 제1 축전기

를 포함하며,

상기 제2 증폭부는

상기 제2 전압과 연결되어 있는 제1 단자, 상기 제2 트랜지스터와 연결되어 있는 제2 단자, 그리고 상기 제2 전압 또는 상기 제1 트랜지스터와 연결되어 있는 제어 단자를 가지는 제6 트랜지스터, 그리고

상기 제2 입력 신호와 상기 제2 트랜지스터 사이에 연결되어 있는 제2 축전기

를 포함하는

레벨 시프터.
제13항에서,

상기 제3 트랜지스터의 제2 단자는 상기 제2 트랜지스터의 제2 단자와 연결되어 있고, 상기 제4 트랜지스터의 제2 단자는 상기 제1 트랜지스터의 제2 단자와 연결되어 있는 레벨 시프터.
제13항에서,

상기 제1 증폭부와 연결되어 있는 제어 단자, 상기 제4 트랜지스터의 제2 단자와 연결되어 있는 제1 단자, 그리고 상기 제1 트랜지스터의 제2 단자와 연결되어 있는 제2 단자를 가지며 상기 제1 및 제2 트랜지스터와 반대 도전형인 제7 트랜지스터, 그리고

상기 제2 증폭부와 연결되어 있는 제어 단자, 상기 제3 트랜지스터의 제2 단자와 사이에 연결되어 있는 제2 단자, 그리고 상기 제2 트랜지스터의 제2 단자와 연결되어 있는 제2 단자를 가지며 상기 제1 및 제2 트랜지스터와 반대 도전형인 제8 트랜지스터

를 더 포함하는 레벨 시프터.