JP2007312385A - レベルシフタ - Google Patents

Abstract

【課題】低い消費電力と高速の動作速度を実現することができるレベルシフタを提供する。
【解決手段】第１入力信号を該第１入力信号の電圧より高い電圧に増幅して出力する第１増幅部と、前記第１増幅部の出力電圧によって第２入力信号を選択的に伝達する第１入力部と、前記第１入力部から伝達される前記第２入力信号によって第１電圧を第１出力端に出力する第１出力部とを有する。
【選択図】 図３

Description

本発明は、レベルシフタに関し、特に、低い消費電力と高速の動作速度を実現することができるレベルシフタに関する。

表示装置などの電気装置には、入力電圧のレベルを駆動に必要なレベルに変換するレベルシフタ（ｌｅｖｅｌ ｓｈｉｆｔｅｒ）などが備えられている。特に、画素に印加する電気信号を生成する駆動部が基板上に集積されている多結晶薄膜トランジスタ平板表示装置の場合、駆動部を構成する薄膜トランジスタのしきい電圧が高く、電界効果移動度が低いなどの理由から、駆動部の安定した高速駆動のためには入力電圧より高い電圧を印加する必要がある。

平板表示装置としては、液晶表示装置（ＬＣＤ）、電界放出表示装置（ＦＥＤ）、有機発光表示装置、プラズマ表示装置（ＰＤＰ）などがある。一般に能動型平板表示装置は、複数の画素が行列形態で配列され、与えられた画像情報に応じて各画素の輝度を制御することによって画像を表示する。

平板表示装置の駆動部は、信号制御部から制御信号及び電源電圧の供給を受け、画素に印加するゲート信号またはデータ信号を生成し、このような制御信号及び電源電圧のレベルは、レベルシフタを使用して入力電圧のレベルを変換することによって得る。平板表示装置の性能及び品質を向上させる場合、このようなレベルシフタは、消費電力が少なく、高速で動作させなければならないという問題がある。

そこで、本発明は上記従来の平板表示装置での駆動部のレベルシフタにおける問題点に鑑みてなされたものであって、本発明の目的は、低い消費電力と高速の動作速度を実現することができるレベルシフタを提供することにある。

上記目的を達成するためになされた本発明によるレベルシフタは、第１入力信号を該第１入力信号の電圧より高い電圧に増幅して出力する第１増幅部と、前記第１増幅部の出力電圧によって第２入力信号を選択的に伝達する第１入力部と、前記第１入力部から伝達される前記第２入力信号によって第１電圧を第１出力端に出力する第１出力部とを有することを特徴とする。

前記第１増幅部は、第２電圧に基づいて第１直流電圧を供給する第１増幅トランジスタと、前記第１入力信号の電圧を前記第１直流電圧を適用して上昇させて前記第１入力部に供給する第１キャパシタとを含むことが好ましい。
前記第２入力信号の供給を受けて第２入力信号の電圧より高い電圧を出力する第２増幅部と、前記第２増幅部の出力電圧によって前記第１入力信号を前記第１出力端に選択的に伝達する第２入力部とをさらに含むことが好ましい。
前記第２増幅部は、前記第２電圧に基づいて第２直流電圧を供給する第２増幅トランジスタと、前記第２入力信号の電圧を前記第２直流電圧を適用して上昇させて前記第２入力部に供給する第２キャパシタとを含むことが好ましい。
前記第２入力部から伝達される前記第１入力信号によって前記第１電圧を第２出力端に出力する第２出力部をさらに含むことが好ましい。

前記第１入力部は、前記第２出力端に前記第２入力信号を出力することが好ましい。
前記第１及び第２増幅トランジスタは、ダイオード接続することが好ましい。
前記第１及び第２入力部、並びに前記第１及び第２出力部は、各々トランジスタを含むことが好ましい。
前記第１及び第２入力部のトランジスタは、前記第１及び第２出力部のトランジスタと異なる導電型であることが好ましい。
前記第２入力信号は、反転した前記第１入力信号であることが好ましい。
前記第１直流電圧を適用して電圧が上昇した第１入力信号によって前記第２出力部と前記第１入力部の接続を遮断する第１遮断トランジスタと、前記第２直流電圧を適用して電圧が上昇した第２入力信号によって前記第１出力部のトランジスタと前記第２入力部のトランジスタを遮断する第２遮断トランジスタとをさらに含むことことが好ましい。

また、上記目的を達成するためになされた本発明によるレベルシフタは、周期信号である第１入力信号を該第１入力信号より高い電圧に増幅して出力する第１増幅部と、前記第１入力信号の反転である第２入力信号を該第２入力信号より高い電圧に増幅して出力する第２増幅部と、前記第１増幅部に接続される制御端子と、前記第２入力信号に接続される第１端子と、第２端子とを有する第１トランジスタと、前記第２増幅部に接続される制御端子と、前記第１入力信号に接続される第１端子と、第２端子とを有する第２トランジスタと、前記第１トランジスタの第２端子に接続される制御端子と、第１電圧に接続される第１端子と、第２端子とを有する前記第１及び第２トランジスタとは反対導電型である第３トランジスタと、前記第２トランジスタの第２端子に接続される制御端子と、前記第１電圧に接続される第１端子と、第２端子とを有する前記第１及び第２トランジスタとは反対導電型である第４トランジスタとを有することを特徴とする。

前記第１増幅部は、第２電圧に接続される第１端子と、前記第１トランジスタに接続される第２端子と、前記第２電圧又は前記第１トランジスタに接続される制御端子とを有する第５トランジスタと、前記第１入力信号と前記第１トランジスタとの間に接続される第１キャパシタとを含み、前記第２増幅部は、前記第２電圧に接続される第１端子と、前記第２トランジスタに接続される第２端子と、前記第２電圧又は前記第２トランジスタに接続される制御端子とを有する第６トランジスタと、前記第２入力信号と前記第２トランジスタとの間に接続される第２キャパシタとを含むことが好ましい。
前記第３トランジスタの第２端子は、前記第２トランジスタの第２端子に接続され、前記第４トランジスタの第２端子は、前記第１トランジスタの第２端子に接続されることことが好ましい。
前記第１増幅部に接続される制御端子と、前記第４トランジスタの第２端子に接続される第１端子と、前記第１トランジスタの第２端子に接続される第２端子とを有する前記第１及び第２トランジスタとは反対導電型である第７トランジスタと、前記第２増幅部に接続される制御端子と、前記第３トランジスタの第２端子との間に接続される第２端子と、前記第２トランジスタの第２端子に接続される第２端子とを有する前記第１及び第２トランジスタとは反対導電型である第８トランジスタとをさらに含むことが好ましい。

本発明に係るレベルシフタによれば、トランジスタがターンオン状態である場合には、入力信号の電圧レベルを上昇させてトランジスタのゲート−ソース電圧を大きくして高速作動が可能になり、トランジスタがターンオフ状態である場合には、ゲート−ソース間電圧が負の電圧になり、漏洩電流が発生せず、消費電力を減らすことができるという効果がある。

次に、本発明に係るレベルシフタを実施するための最良の形態の具体例を図面を参照しながら説明する。

添付した図面を用いながら、本発明の実施形態を、本発明が属する技術分野における通常の知識を有する者が容易に実施することができるように詳細に説明する。図面は、各種層及び領域を明確に表現するために、厚さを拡大して示している。明細書全体を通じて類似した部分については同一の参照符号を付けている。層、膜、領域、板などの部分が、他の部分の「上に」あるとするとき、これは他の部分の「すぐ上に」ある場合に限らず、その中間に更に他の部分がある場合も含む。逆に、ある部分が他の部分の「すぐ上に」あるとするとき、これは中間に他の部分がない場合を意味する。

次に、表示装置の一例である液晶表示装置について図１及び図２を参照して詳細に説明する。
図１は本発明の一実施形態に係る液晶表示装置のブロック図であり、図２は本発明の一実施形態に係る液晶表示装置における一つの画素の等価回路図である。

図１に示すように、本発明の一実施形態に係る液晶表示装置は、液晶表示板組立体３００と、これに接続されるゲート駆動部４００及びデータ駆動部５００、データ駆動部５００に接続される階調電圧生成部８００と、これらを制御する信号制御部６００とを含む。

液晶表示板組立体３００は、等価回路には、複数の信号線（Ｇ_１〜Ｇ_ｎ、Ｄ_１〜Ｄ_ｍ）と、これに接続されてほぼ行列状に配列された複数の画素（ＰＸ）とを含む。これに対し、図２に示した構造によれば、液晶表示板組立体３００は、互いに対向する下部及び上部表示板１００、２００と、その間に挟持された液晶層３とを含む。

信号線（Ｇ_１〜Ｇ_ｎ、Ｄ_１〜Ｄ_ｍ）は、ゲート信号（走査信号とも言う）を伝達する複数のゲート線（Ｇ_１〜Ｇ_ｎ）、とデータ電圧を伝達する複数のデータ線（Ｄ_１〜Ｄ_ｍ）とを含む。ゲート線（Ｇ_１〜Ｇ_ｎ）は、ほぼ行方向に延在し互いにほぼ平行であり、データ線（Ｄ_１〜Ｄ_ｍ）は、ほぼ列方向に延在し互いにがほぼ平行である。
各画素（ＰＸ）、例えば、ｉ番目（ｉ＝１、２、…、ｎ）ゲート線（Ｇ_ｉ）と、ｊ番目（ｊ＝１、２、…、ｍ）データ線（Ｄ_ｊ）に接続された画素（ＰＸ）は、信号線（Ｇ_ｉ、Ｄ_ｊ）に接続されたスイッチング素子（Ｑ）と、これに接続される液晶キャパシタ（Ｃｌｃ）及びストレージキャパシタ（Ｃｓｔ）を含む。ストレージキャパシタ（Ｃｓｔ）は必要に応じて省略してもよい。

スイッチング素子（Ｑ）は、下部表示板１００に備えられている薄膜トランジスタなどの三端子素子であって、その制御端子はゲート線（Ｇ_ｉ）に接続されており、入力端子はデータ線（Ｄ_ｊ）に接続されており、出力端子は液晶キャパシタ（Ｃｌｃ）及びストレージキャパシタ（Ｃｓｔ）に接続される。薄膜トランジスタは、多結晶シリコンや非晶質シリコンを含むことが好ましい。

液晶キャパシタ（Ｃｌｃ）は、下部表示板１００の画素電極１９１と上部表示板２００の共通電極２７０を二つの端子とし、二つの電極（１９１、２７０）の間の液晶層３は誘電体として機能する。画素電極１９１はスイッチング素子（Ｑ）に接続され、共通電極２７０は上部表示板２００の全面に形成され、共通電圧（Ｖｃｏｍ）が印加される。図２とは異なり、共通電極２７０が下部表示板１００に備えられる場合もあり、そのときには二つの電極（１９１、２７０）のうちの少なくとも一つは線形または棒形に形成することができる。

液晶キャパシタ（Ｃｌｃ）の補助的な役割をするストレージキャパシタ（Ｃｓｔ）は、下部表示板１００に備えられる別個の信号線（図示せず）と画素電極１９１が絶縁体を介在して重なってなり、その別個の信号線には、共通電圧（Ｖｃｏｍ）など定められた電圧が印加される。しかし、ストレージキャパシタ（Ｃｓｔ）は、画素電極１９１が絶縁体を媒介としてすぐ上の前段ゲート線と重なってなことも可能である。

一方、色表示を実現するために、各画素（ＰＸ）が基本色（ｐｒｉｍａｒｙ ｃｏｌｏｒ）のうちの一つを固有に表示したり（空間分割）、各画素（ＰＸ）が時間によって交互に基本色を表示したりして（時間分割）、これら基本色の空間的、時間的作用で所望の色相が認識されるようにする。基本色の例には、赤色、緑色、青色など三原色がある。図２は空間分割の一例であって、各画素（ＰＸ）は、画素電極１９１に対応する上部表示板２００の領域に基本色のうちの一つを示すカラーフィルタ２３０を備えている。図２とは異なり、カラーフィルタ２３０を下部表示板１００の画素電極１９１の上または下に形成することもできる。
液晶表示板組立体３００の外側面には光を偏光させる少なくとも一つの偏光子（図示せず）が付着されている。

図１に戻って説明すると、階調電圧生成部８００は、画素（ＰＸ）の透過率に係る２組の階調電圧集合（または基準階調電圧集合）を生成する。そのうちの一組は、共通電圧（Ｖｃｏｍ）に対して正の値を有し、もう一組は負の値を有する。
ゲート駆動部４００は、液晶表示板組立体３００のゲート線（Ｇ_１〜Ｇ_ｎ）に接続されてゲートオン電圧（Ｖｏｎ）とゲートオフ電圧（Ｖｏｆｆ）との組み合わせからなるゲート信号をゲート線（Ｇ_１〜Ｇ_ｎ）に印加する。

データ駆動部５００は、液晶表示板組立体３００のデータ線（Ｄ_１〜Ｄ_ｍ）に接続されており、階調電圧生成部８００からの階調電圧を選択し、それをデータ電圧としてデータ線（Ｄ_１〜Ｄ_ｍ）に印加する。
信号制御部６００は、ゲート駆動部４００及びデータ駆動部５００などを制御する。信号制御部６００は、入力信号の電圧レベルを変換して出力信号を生成するレベルシフタ６５０を含む。

このような駆動装置（４００、５００、６００、８００）の各々は、信号線（Ｇ_１〜Ｇ_ｎ、Ｄ_１〜Ｄ_ｍ）及び薄膜トランジスタ（Ｑ）スイッチング素子（Ｑ）などと共に、液晶表示板組立体３００に集積することもできる。これとは異なり、これらの駆動装置（４００、５００、６００、８００）が少なくとも一つの集積回路チップの形態で液晶表示板組立体３００上に直接装着されたり、フレキシブル印刷回路フィルム（図示せず）上に装着されてＴＣＰ（ｔａｐｅ ｃａｒｒｉｅｒ ｐａｃｋａｇｅ）の形態で液晶表示板組立体３００に付着されたり、別途の印刷回路基板（図示せず）上に装着することもできる。また、駆動装置（４００、５００、６００、８００）は、単一チップで集積でき、この場合、そのうちの少なくとも一つまたはそれらをなす少なくとも一つの回路素子が単一チップの外側に位置し得る。

以下、レベルシフタ６５０について図３〜図７を参照して詳細に説明する。
図３及び図４は本発明の一実施形態に係るレベルシフタの回路図である。
図３及び図４に示すように、本実施形態に係るレベルシフタ６５０は、一対の増幅部（６５１、６５２）と、一対の入力トランジスタ（Ｑ３、Ｑ４）と、一対の出力トランジスタ（Ｑ５、Ｑ６）及び一対のバッファ（Ｂ１、Ｂ２）を含み、対称構造を有している。

第１及び第２増幅部６５１、６５２各々は、一つのキャパシタ（Ｃ１、Ｃ２）及び一つの増幅トランジスタ（Ｑ１、Ｑ２又はＱ７、Ｑ８）を含み、電源電圧（ＶＤＤ２）に基づいて第１及び第２入力信号（ＣＬＫ、ＣＬＫＢ）を増幅し、入力トランジスタ（Ｑ３、Ｑ４）に供給する。第１入力信号（ＣＬＫ）と第２入力信号（ＣＬＫＢ）の位相が互いに反対であってもよい。

図３に示した増幅トランジスタ（Ｑ１、Ｑ２）は、ｎ型のトランジスタであって、電源電圧（ＶＤＤ２）に接続されダイオード接続している制御端子及び入力端子と、ノード（ｎｏｄｅ）（ｎ１、ｎ２）に接続される出力端子とを有する。
図４に示した増幅トランジスタ（Ｑ７、Ｑ８）は、ｐ型のトランジスタであって、電源電圧（ＶＤＤ２）に接続される入力端子と、ノード（ｎ１、ｎ２）に接続されダイオード接続している出力端子及び制御端子とを有する。
キャパシタ（Ｃ１、Ｃ２）は、第１及び第２入力信号（ＣＬＫ、ＣＬＫＢ）とノード（ｎ１、ｎ２）との間に接続される。

入力トランジスタ（Ｑ３、Ｑ４）と出力トランジスタ（Ｑ６、Ｑ５）は、第２及び第１入力信号（ＣＬＫＢ、ＣＬＫ）と電源電圧（ＶＤＤ１）との間に直列に接続される。
入力トランジスタ（Ｑ３、Ｑ４）は、ｎ型のトランジスタであって、ノード（ｎ１、ｎ２）に接続される制御端子と、第２及び第１入力信号（ＣＬＫＢ、ＣＬＫ）に接続される入力端子と、ノード（ｎ４、ｎ３）に接続される出力端子とを有する。出力トランジスタ（Ｑ６、Ｑ５は）、ｐ型のトランジスタであって、ノード（ｎ３、ｎ４）に接続される制御端子と、電源電圧（ＶＤＤ１）に接続される入力端子と、ノード（ｎ４、ｎ３）に接続される出力端子とを有する。

バッファ（Ｂ１、Ｂ２）は、ノード（ｎ３、ｎ４）に接続され、バッファ（Ｂ１、Ｂ２）の出力端がレベルシフタ６５０の出力端になる。バッファ（Ｂ１、Ｂ２）は、第１及び第２出力信号（ＯＵＴ、ＯＵＴＢ）を安定させるものであって省略してもよい。

次に、図５を参照して図３のレベルシフタ６５０の動作を説明する。図５は図３に示したレベルシフタの信号波形図の一例である。
図５に示すように、第１入力信号（ＣＬＫ）は、高電圧３Ｖと低電圧（０Ｖ）を往復するクロック信号であり、第２入力信号（ＣＬＫＢ）は、第１入力信号（ＣＬＫ）の反転したクロック信号である。

また、説明の便宜上、電圧（ＶＤＤ１）を第１電圧としてその値を５Ｖにし、電圧（ＶＤＤ２）を第２電圧としてその値を３Ｖにする。
そして、増幅トランジスタ（Ｑ１、Ｑ２）のしきい電圧を１Ｖと仮定する。ここで提示した電圧値は変更することができる。

第１増幅部６５１の増幅トランジスタ（Ｑ１）は、ダイオード接続しているので、その出力端子は、第２電圧（ＶＤＤ２）からしきい電圧を引いた値である２Ｖの電圧をノード（ｎ１）として出力している。
第１区間（Ｔ１）において、第１入力信号（ＣＬＫ）が０Ｖから３Ｖに遷移し、これに伴って第２入力信号（ＣＬＫＢ）が３Ｖから０Ｖに遷移すると、キャパシタ（Ｃ１）はノード（ｎ１）の電圧を第１入力信号（ＣＬＫ）の電圧の上昇分だけ上昇させて５Ｖとする。これにより入力トランジスタ（Ｑ３）がターンオンしてノード（ｎ４）に第２入力信号（ＣＬＫＢ）の０Ｖ電圧を伝達する。これにより出力トランジスタ（Ｑ５）がターンオンし、第１電圧（ＶＤＤ１）をノード（ｎ３）に伝達する。

一方、第２増幅部６５２の増幅トランジスタ（Ｑ２）は、ダイオード接続しているので、その出力端子は第２電圧（ＶＤＤ２）からしきい電圧を引いた値である２Ｖの電圧をノード（ｎ２）に出力する。第２増幅部６５２には０Ｖの電圧が入力されるので、出力電圧の大きさは２Ｖとなるが、入力トランジスタ（Ｑ４）の入力である第１入力信号（ＣＬＫ）は３Ｖである。そのため、入力トランジスタ（Ｑ４）の制御端子電圧から入力端子電圧を引いた値が−１Ｖになり、入力トランジスタ（Ｑ４）がターンオフ状態となる。

これによりノード（ｎ３）の電圧は、第１電圧（ＶＤＤ１）と同様に５Ｖを維持し、その結果、出力トランジスタ（Ｑ６）がターンオフする。従って、ノード（ｎ４）の電圧は０Ｖで安定的に維持される。その結果、バッファ（Ｂ１、Ｂ２）は、それぞれノード（ｎ３、ｎ４）の５Ｖ、０Ｖの電圧を第１及び第２出力信号（ＯＵＴ、ＯＵＴＢ）としてゲート駆動部４００またはデータ駆動部５００に出力する。

第２区間（Ｔ２）では、第１増幅部６５１と第２増幅部６５２との動作が互いに逆となり、第１出力信号（ＯＵＴ）は０Ｖ、第２出力信号（ＯＵＴＢ）は５Ｖになる。
このようなレベルシフタ６５０は、第１及び第２増幅部６５１、６５２を介して入力信号（ＣＬＫ、ＣＬＫＢ）の電圧レベルを上昇させ、入力トランジスタ（Ｑ３、Ｑ４）の制御端子に印加することによって、入力トランジスタ（Ｑ３、Ｑ４）がターンオンする場合、ゲートとソース間、つまり、制御端子と入力端子との間の電圧を上昇させてターンオン抵抗を低くすることができ、高速動作が可能となる。さらに、入力トランジスタ（Ｑ３、Ｑ４）がターンオフする場合には、ゲートとソース間の電圧が負の電圧になるので、漏洩電流が発生せず、その結果、消費電力を減らすことができる。

次に、図６及び図７を参照して本発明の他の実施形態に係るレベルシフタを詳細に説明する。
図６及び図７は本発明の他の実施形態に係るレベルシフタの回路図である。
図６及び図７のレベルシフタ６５０は、一対の増幅部（６５１、６５２）と、一対の入力トランジスタ（Ｑ３、Ｑ４）、一対の遮断トランジスタ（Ｑ９、Ｑ１０）、一対の出力トランジスタ（Ｑ６、Ｑ５）及び一対のバッファ（Ｂ１、Ｂ２）を含み、対称構造を有する。

第１及び第２増幅部６５１、６５２は、各々増幅トランジスタ（Ｑ１、Ｑ２又はＱ１１、Ｑ１２）とキャパシタ（Ｃ１、Ｃ２）とを含み、これらの接続関係は、図３及び図４と同様であるので説明は省略する。

入力トランジスタ（Ｑ３、Ｑ４）、遮断トランジスタ（Ｑ９、Ｑ１０）及び出力トランジスタ（Ｑ６、Ｑ５）は、第２及び第１入力信号（ＣＬＫＢ、ＣＬＫ）と電源電圧（ＶＤＤ１）との間で直列に接続される。
入力トランジスタ（Ｑ３、Ｑ４）は、ｎ型のトランジスタであって、ノード（ｎ１、ｎ２）に接続される制御端子と、第２及び第１入力信号（ＣＬＫＢ、ＣＬＫ）に接続される入力端子と、ノード（ｎ６、ｎ５）に接続される出力端子とを有する。

遮断トランジスタ（Ｑ９、Ｑ１０）は、ｐ型のトランジスタであって、ノード（ｎ１、ｎ２）に接続される制御端子と、出力トランジスタ（Ｑ６、Ｑ５）に接続される入力端子と、ノード（ｎ６、ｎ５）に接続される出力端子とを有する。
出力トランジスタ（Ｑ６、Ｑ５）はｐ型のトランジスタであって、ノード（ｎ５、ｎ６）に接続される制御端子と、電源電圧（ＶＤＤ１）に接続される入力端子と、遮断トランジスタ（Ｑ９、Ｑ１０）に接続される出力端子とを有する。なお、バッファ（Ｂ１、Ｂ２）はノード（ｎ５、ｎ６）に接続される。

次に、図５を参照して図６に示したレベルシフタ６５０の動作を詳細に説明する。ここで、第１電圧（ＶＤＤ１）を７Ｖと仮定した以外は、その他の電圧の大きさは、図３に示したレベルシフタ６５０と同一である。ここで提示された電圧値は変更することができる。

第１区間（Ｔ１）で第１入力信号（ＣＬＫ）が３Ｖに遷移し、これに伴って第２入力信号（ＣＬＫＢ）が０Ｖに遷移する場合、キャパシタ（Ｃ１）はノード（ｎ１）の電圧を２Ｖから５Ｖに引き上げる。これにより入力トランジスタ（Ｑ３）がターンオンし、第２入力信号（ＣＬＫＢ）の０Ｖの電圧がノード（ｎ６）に伝達される。その結果出力トランジスタ（Ｑ５）はターンオンし、７Ｖの第１電圧（ＶＤＤ１）を遮断トランジスタ（Ｑ１０）の入力端子に伝達する。

一方、０Ｖの第２入力信号（ＣＬＫＢ）によってノード（ｎ２）に２Ｖの電圧が伝達されると、入力トランジスタ（Ｑ４）はターンオフし、遮断トランジスタ（Ｑ１０）は、ゲート−ソース電圧が−５Ｖになってターンオンする。従って、ターンオンした出力トランジスタ（Ｑ５）及び遮断トランジスタ（Ｑ１０）を介してノード（ｎ５）に７Ｖの第１電圧（ＶＤＤ）１が伝達される。
その結果、出力トランジスタ（Ｑ６）はターンオフし、遮断トランジスタ（Ｑ９）は電流を流さなくなり、ノード（ｎ６）の電圧は、入力トランジスタ（Ｑ３）が伝達する第２入力信号（ＣＬＫＢ）の０Ｖで安定化する。

しかし、もし出力トランジスタ（Ｑ６）が初期にターンオフせずに第１電圧（ＶＤＤ１）を遮断トランジスタ（Ｑ２）に出力する場合でも、遮断トランジスタ（Ｑ９）のゲート−ソース間電圧が−２Ｖであって、ゲート−ソース間電圧が５Ｖである入力トランジスタ（Ｑ３）に比べて弱い反転が遮断トランジスタ（Ｑ９）のチャネル層に発生するので、入力トランジスタ（Ｑ３）が伝達する０Ｖの電圧がノード（ｎ５）の電圧として安定化する。
バッファ（Ｂ１、Ｂ２）は、ノード（ｎ５、ｎ６）の各々の電圧７Ｖ、０Ｖを第１及び第２出力信号（ＯＵＴ、ＯＵＴＢ）としてゲート駆動部４００またはデータ駆動部５００に出力する。

第２区間（Ｔ２）では、第１出力信号（ＯＵＴ）と第２出力信号（ＯＵＴＢ）とが逆になり、これによって第１出力信号（ＯＵＴ）は０Ｖ、第２出力信号（ＯＵＴＢ）は７Ｖになる。
このようにレベルシフタ６５０の出力信号（ＯＵＴ、ＯＵＴＢ）のレベルを上げる場合には、第１電圧（ＶＤＤ１）の電圧をその分高くし、入力トランジスタ（Ｑ３）と出力トランジスタ（Ｑ６）との間に遮断トランジスタ（Ｑ９）をさらに設ける。

次に、このような液晶表示装置の動作を詳細に説明する。
信号制御部６００は、外部のグラフィック制御部（図示せず）から入力画像信号（Ｒ、Ｇ、Ｂ）及びその表示を制御する入力制御信号を受信する。入力画像信号（Ｒ、Ｇ、Ｂ）は、各画素（ＰＸ）の輝度情報を含み、輝度は決められた数、例えば、１０２４（＝２^１０）、２５６（＝２^８）または６４（＝２^６）個の階調（ｇｒａｙ）を有している。入力制御信号としては、垂直同期信号（Ｖｓｙｎｃ）と水平同期信号（Ｈｓｙｎｃ）、メインクロック（ＭＣＬＫ）、データイネーブル信号（ＤＥ）などがある。

信号制御部６００は、入力画像信号（Ｒ、Ｇ、Ｂ）と入力制御信号に基づいて、入力画像信号（Ｒ、Ｇ、Ｂ）を液晶表示板組立体３００の動作条件に合うように適切に処理し、ゲート制御信号（ＣＯＮＴ１）及びデータ制御信号（ＣＯＮＴ２）などを生成した後、ゲート制御信号（ＣＯＮＴ１）をゲート駆動部４００に送り、データ制御信号（ＣＯＮＴ２）と処理した画像信号（ＤＡＴ）をデータ駆動部５００に送る。

ゲート制御信号（ＣＯＮＴ１）は、走査開始を指示する走査開始信号（ＳＴＶ）とゲートオン電圧（Ｖｏｎ）の出力周期を制御する少なくとも一つのクロック信号を含む。さらに、ゲート制御信号（ＣＯＮＴ１）、ゲートオン電圧（Ｖｏｎ）の持続時間を限定する出力イネーブル信号（ＯＥ）をさらに含むことができる。

データ制御信号（ＣＯＮＴ２）は、一行の画素（ＰＸ）に対するデジタル画像信号（ＤＡＴ）の伝送開始を知らせる水平同期開始信号（ＳＴＨ）と、データ線（Ｄ_１〜Ｄ_ｍ）にアナログデータ電圧を印加することを指示するロード信号（ＬＯＡＤ）、及びデータクロック信号（ＨＣＬＫ）を含む。さらに、データ制御信号（ＣＯＮＴ２）は、共通電圧（Ｖｃｏｍ）に対するアナログデータ電圧の電圧極性（以下、共通電圧に対するデータ電圧の極性を略して“データ電圧の極性”という）を反転させる反転信号（ＲＶＳ）をさらに含むことができる。

信号制御部６００からのデータ制御信号（ＣＯＮＴ２）によってデータ駆動部５００は、一行の画素（ＰＸ）に対するデジタル画像信号（ＤＡＴ）を受信し、各デジタル画像信号（ＤＡＴ）に対応する階調電圧を選択することによって、デジタル画像信号（ＤＡＴ）をアナログデータ電圧に変換した後、これを該当データ線（Ｄ_１〜Ｄ_ｍ）に印加する。

ゲート駆動部４００は、信号制御部６００からのゲート制御信号（ＣＯＮＴ１）によってゲートオン電圧（Ｖｏｎ）をゲート線（Ｇ_１〜Ｇ_ｎ）に印加して、ゲート線（Ｇ_１〜Ｇ_ｎ）に接続されたスイッチング素子（Ｑ）をターンオンさせる。以下、データ線（Ｄ_１〜Ｄ_ｍ）に印加されたデータ電圧がターンオンしたスイッチング素子（Ｑ）を介して該当画素（ＰＸ）に印加される。

画素（ＰＸ）に印加されたデータ電圧の電圧と共通電圧（Ｖｃｏｍ）との差は、液晶キャパシタ（Ｃｌｃ）の充電電圧、つまり、画素電圧として現れる。液晶分子は、画素電圧の大きさによってその配列が異なり、これによって液晶層３を通過する光の偏光が変化する。このような偏光の変化は、表示板組立体３００に付着された偏光子によって光透過率の変化として現れ、これを通じて画素（ＰＸ）は、画像信号（ＤＡＴ）の階調が示す輝度を表示する。

１水平周期（１Ｈともいい、水平同期信号Ｈｓｙｎｃ及びデータイネーブル信号ＤＥの一周期と同じ）を単位にしてこのような過程を繰り返すことによって、全てのゲート線（Ｇ_１〜Ｇ_ｎ）に対して順次にゲートオン電圧（Ｖｏｎ）を印加し、全ての画素（ＰＸ）にデータ電圧を印加して１フレーム（ｆｒａｍｅ）の画像を表示する。

１フレームが終了すれば次のフレームが開始され、各画素（ＰＸ）に印加されるデータ電圧の極性が直前フレームでの極性と逆になるように、データ駆動部５００に印加される反転信号（ＲＶＳ）の状態が制御される（フレーム反転）。このとき、１フレーム内でも反転信号（ＲＶＳ）の特性によって一つのデータ線を介して流れるデータ電圧の極性が変わったり（行反転、ドット反転）、一つの画素行に印加されるデータ電圧の極性も互いに異なったりすることができる（列反転、ドット反転）。

尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

本発明に係るレベルシフタは、液晶表示装置だけでなく有機発光表示装置などの他の平板表示装置や電気装置にも容易に適用できる。

本発明の一実施形態に係る液晶表示装置のブロック図である。 本発明の一実施形態に係る液晶表示装置における一つの画素の等価回路図である。 本発明の一実施形態に係る信号制御部のレベルシフタの回路図である。 本発明の一実施形態に係る信号制御部のレベルシフタの他の回路図である。 図３及び図４のレベルシフタの動作を示す信号波形図である。 本発明の他の実施形態に係る信号制御部のレベルシフタの回路図である。 本発明の他の実施形態に係る信号制御部のレベルシフタの他の回路図である。

符号の説明

３ 液晶層
１００、２００ （下部及び上部）表示板
１９１ 画素電極
２３０ カラーフィルタ
２７０ 共通電極
３００ 液晶表示板組立体
４００ ゲート駆動部
５００ データ駆動部
６００ 信号制御部
６５０ レベルシフタ
６５１、６５２ （第１及び第２）増幅部
８００ 階調電圧生成部

Claims (15)

1. 第１入力信号を該第１入力信号の電圧より高い電圧に増幅して出力する第１増幅部と、
   前記第１増幅部の出力電圧によって第２入力信号を選択的に伝達する第１入力部と、
   前記第１入力部から伝達される前記第２入力信号によって第１電圧を第１出力端に出力する第１出力部とを有することを特徴とするレベルシフタ。
2. 前記第１増幅部は、第２電圧に基づいて第１直流電圧を供給する第１増幅トランジスタと、
   前記第１入力信号の電圧を前記第１直流電圧を適用して上昇させて前記第１入力部に供給する第１キャパシタとを含むことを特徴とする請求項１に記載のレベルシフタ。
3. 前記第２入力信号の供給を受けて第２入力信号の電圧より高い電圧を出力する第２増幅部と、
   前記第２増幅部の出力電圧によって前記第１入力信号を前記第１出力端に選択的に伝達する第２入力部とをさらに含むことを特徴とする請求項２に記載のレベルシフタ。
4. 前記第２増幅部は、前記第２電圧に基づいて第２直流電圧を供給する第２増幅トランジスタと、
   前記第２入力信号の電圧を前記第２直流電圧を適用して上昇させて前記第２入力部に供給する第２キャパシタとを含むことを特徴とする請求項３に記載のレベルシフタ。
5. 前記第２入力部から伝達される前記第１入力信号によって前記第１電圧を第２出力端に出力する第２出力部をさらに含むことを特徴とする請求項３に記載のレベルシフタ。
6. 前記第１入力部は、前記第２出力端に前記第２入力信号を出力することを特徴とする請求項５に記載のレベルシフタ。
7. 前記第１及び第２増幅トランジスタは、ダイオード接続することを特徴とする請求項１又は４に記載のレベルシフタ。
8. 前記第１及び第２入力部、並びに前記第１及び第２出力部は、各々トランジスタを含むことを特徴とする請求項１、３、又は５に記載のレベルシフタ。
9. 前記第１及び第２入力部のトランジスタは、前記第１及び第２出力部のトランジスタと異なる導電型であることを特徴とする請求項８に記載のレベルシフタ。
10. 前記第２入力信号は、反転した前記第１入力信号であることを特徴とする請求項１に記載のレベルシフタ。
11. 前記第１直流電圧を適用して電圧が上昇した第１入力信号によって前記第２出力部と前記第１入力部の接続を遮断する第１遮断トランジスタと、
    前記第２直流電圧を適用して電圧が上昇した第２入力信号によって前記第１出力部のトランジスタと前記第２入力部のトランジスタを遮断する第２遮断トランジスタとをさらに含むことを特徴とする請求項１０に記載のレベルシフタ。
12. 周期信号である第１入力信号を該第１入力信号より高い電圧に増幅して出力する第１増幅部と、
    前記第１入力信号の反転である第２入力信号を該第２入力信号より高い電圧に増幅して出力する第２増幅部と、
    前記第１増幅部に接続される制御端子と、前記第２入力信号に接続される第１端子と、第２端子とを有する第１トランジスタと、
    前記第２増幅部に接続される制御端子と、前記第１入力信号に接続される第１端子と、第２端子とを有する第２トランジスタと、
    前記第１トランジスタの第２端子に接続される制御端子と、第１電圧に接続される第１端子と、第２端子とを有する前記第１及び第２トランジスタとは反対導電型である第３トランジスタと、
    前記第２トランジスタの第２端子に接続される制御端子と、前記第１電圧に接続される第１端子と、第２端子とを有する前記第１及び第２トランジスタとは反対導電型である第４トランジスタとを有することを特徴とするレベルシフタ。
13. 前記第１増幅部は、第２電圧に接続される第１端子と、前記第１トランジスタに接続される第２端子と、前記第２電圧又は前記第１トランジスタに接続される制御端子とを有する第５トランジスタと、
    前記第１入力信号と前記第１トランジスタとの間に接続される第１キャパシタとを含み、
    前記第２増幅部は、前記第２電圧に接続される第１端子と、前記第２トランジスタに接続される第２端子と、前記第２電圧又は前記第２トランジスタに接続される制御端子とを有する第６トランジスタと、
    前記第２入力信号と前記第２トランジスタとの間に接続される第２キャパシタとを含むことを特徴とする請求項１２に記載のレベルシフタ。
14. 前記第３トランジスタの第２端子は、前記第２トランジスタの第２端子に接続され、前記第４トランジスタの第２端子は、前記第１トランジスタの第２端子に接続されることを特徴とする請求項１３に記載のレベルシフタ。
15. 前記第１増幅部に接続される制御端子と、前記第４トランジスタの第２端子に接続される第１端子と、前記第１トランジスタの第２端子に接続される第２端子とを有する前記第１及び第２トランジスタとは反対導電型である第７トランジスタと、
    前記第２増幅部に接続される制御端子と、前記第３トランジスタの第２端子との間に接続される第２端子と、前記第２トランジスタの第２端子に接続される第２端子とを有する前記第１及び第２トランジスタとは反対導電型である第８トランジスタとをさらに含むことを特徴とする請求項１３に記載のレベルシフタ。

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