KR102069356B1 - 커런트 미러 기반의 레벨 시프트 장치 그리고, 그 동작 방법 - Google Patents

커런트 미러 기반의 레벨 시프트 장치 그리고, 그 동작 방법 Download PDF

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Abstract

레벨 시프트 장치 및 그 동작 방법을 개시한다. 본 발명의 일 실시예에 따른 레벨 시프트 장치는 입력신호를 수신하여 상기 입력신호의 레벨을 시프팅한 출력신호를 출력하는 시프터부와, 상기 출력신호를 반전하여 피드백신호를 생성하는 피드백신호 생성부와, 상기 피드백신호의 제어에 따라 상기 시프터부의 정적 경로(static path)를 차단하는 NMOS 스위치부와, 상기 피드백신호의 제어에 따라 상기 출력신호의 레벨을 유지하는 유지부를 포함한다.

Description

커런트 미러 기반의 레벨 시프트 장치 그리고, 그 동작 방법{CURRENT MIRROR BASED POWER LEVEL SHIFT APPARATUS AND OPERATING METHOD THEREOF}
본 발명은 레벨 시프트 장치에 관한 것으로, 보다 상세하게는 정적 파워 소모(static power consumption)를 개선함과 동시에 출력신호의 딜레이(delay)를 감소시키는 레벨 시프트 장치 및 그 동작 방법에 관한 것이다.
도 1은 크로스-커플 피모스 레벨 시프터(Cross-coupled PMOS Level Shifter, CPLS)의 회로도이다.
도 1을 참조하면, CPLS는 래치 동작 기반(MP0, MP1)하여 출력(OUT)을 충전 및 방전시키는 시프터이다.
CPLS는 입력신호(IN)가 하이(high, 1)에서 로우(low, 0)로 전환 시, 출력신호(OUT)가 MN1에 의해 폴링(falling)되고, 입력신호(IN)가 로우에서 하이로 전환 시, MP1에 의해 출력신호(OUT)가 라이징(rising)되며 동작한다.
그러나, CPLS는 VDDL 전압 값이 낮은 경우 MN0 및 MN1 각각에서의 낮은 VGS 전압 값(게이트-소스 전압 값)으로 인해 풀-다운 스트랭스(pull-down strength)가 감소되고, 폴링(라이징) 동작 시 출력신호(OUT)의 컨텐션(contention)이 발생할 수 있다.
따라서, CPLS는 넓은 전압 컨버전(Wide voltage conversion)이 불가능할 수 있다.
도 2는 커런트 미러 베이스 레벨 시프터(Current Mirror Level Shifter, CMLS)의 회로도이다.
도 2를 참조하면, CMLS는 MP0 및 MP1의 커런트 미러(current mirror) 동작에 의해 출력(OUT)을 충전 및 방전 시키는 시프터이다.
CMLS는 입력신호(IN)가 하이에서 로우로 전환 시, MP0의 |VGS| 전압 크기(게이트-소스 전압 크기)가 처음의 |Vth| 전압 크기(문턱전압의 크기)를 가지므로 쉽게 출력 단을 방전시킬 수 있다.
따라서, CMLS는 넓은 범위의 전압 컨버전(Wide range voltage conversion)이 가능하다.
다만, CMLS는 입력신호(IN)가 로우에서 하이로 라이징 후 MP0 및 MN0를 따라 흐르는 정적 전류가 발생하여 파워 소모를 증가시키는 문제점이 있다.
도 3은 윌슨 커런트 미러 레벨 시프터(Wilson Current Mirror Level Shifter)의 회로도이다.
도 3을 참조하면, 도 3의 시프터는 노드 Z가 1일 때, M6 및 M3를 따라 흐르는 정적 전류를 M5에 의해 컷 오프(cut off)할 수 있다.
따라서, 도 3의 시프터는 정적 파워 소모(static current)를 개선할 수 있다.
다만, 도 3의 시프터는 MP5의 문턱전압(Vth) 드랍(drop)으로 턴 온 되었을 때, 노드 V1 전압이 |Vth| 전압 크기(문턱전압의 크기) 아래로 내려가기 어렵다.
따라서, 도 3의 시프터는 출력단인 Z의 전압이 로우(low)에서 하이(high)로 라이징 시, 감소된 풀-업 스트랭스(pull-up strengths)로 인해 스피드가 저하되는 문제점을 가진다.
또한, 도 3의 시프터는 VDDL 전압의 레벨이 VDDH 전압의 레벨과 비슷해 질수록 라이징 시간(rising time)과 폴링 시간(falling time)의 미스 매칭이 심화될 수 있다.
한국공개특허 제10-2007-0111774호, 레벨 시프터(2007.11.22.)
본 발명은 정적 파워 소모를 개선 함과 동시에 하이 레벨로 변환되는 출력신호(Output)의 딜레이를 감소시키는 레벨 시프트 장치 및 그 동작 방법을 제공하고자 한다.
본 발명은 엔모스(NMOS) 스위치를 사용하여 정적 경로(static path)를 끊어 줌으로써 풀-업 스트랭스(pull-up strength) 감소 없이 정적 파워 소모를 감소시키는 레벨 시프트 장치 및 그 동작 방법을 제공하고자 한다.
본 발명은 피드백 신호 생성부와, 유지부를 사용하여 출력신호(Output)의 라이징 스피드(rising speed)를 개선할 수 있는 레벨 시프트 장치 및 그 동작 방법을 제공하고자 한다.
본 발명은 피드백 신호 생성부와, 유지부를 사용하여 출력신호(Output)의 라이징 후에도 인터널 노드 플로팅(internal node floating)에 관계없이 충분한 풀-업 스트랭스(pull-up strength)에 의해 출력신호(Output)의 레벨을 유지할 수 있는 레벨 시프트 장치 및 그 동작 방법을 제공하고자 한다.
본 발명은 낮은 에너지-딜레이 프로덕트(EDP, Energy-Delay Product)를 가지고 레벨 컨버젼이 가능한 레벨 시프트 장치 및 그 동작 방법을 제공하고자 한다.
상술한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 레벨 시프트 장치는, 입력신호를 수신하여 상기 입력신호의 레벨을 시프팅한 출력신호를 출력하는 시프터부와, 상기 출력신호를 반전하여 피드백신호를 생성하는 피드백신호 생성부와, 상기 피드백신호의 제어에 따라 상기 시프터부의 정적 경로(static path)를 차단하는 NMOS 스위치부와, 상기 피드백신호의 제어에 따라 상기 출력신호의 레벨을 유지하는 유지부를 포함한다.
또한, 상기 시프터부는, 상기 입력신호를 게이트를 통해 수신하고, 상기 NMOS 스위치부의 소스에 드레인이 연결되는 제1 NMOS와, 상기 제1 NMOS의 게이트에 일단이 연결되는 인버터와, 상기 인버터의 타단이 게이트에 연결되고, 상기 제1 NMOS의 소스에 소스가 연결되는 제2 NMOS와, 상기 NMOS 스위치부의 드레인에 게이트 및 드레인이 연결되고, 전원전압에 소스가 연결되는 제1 PMOS와, 상기 제1 PMOS의 게이트에 게이트가 연결되고, 상기 제3 NMOS의 드레인에 드레인이 연결되며, 소스에 상기 전원전압이 연결되는 제2 PMOS를 포함할 수 있다.
또한, 상기 피드백신호 생성부는, 상기 제2 NMOS의 드레인에 게이트가 연결되는 제3 NMOS와, 상기 입력신호를 게이트를 통해 수신하고, 상기 제3 NMOS의 소스에 드레인이 연결되며, 상기 제1 NMOS의 소스에 소스가 연결되는 제4 NMOS와, 상기 제3 NMOS의 드레인에 드레인이 연결되고, 상기 제3 NMOS의 게이트에 게이트가 연결되며, 소스에 상기 전원전압이 연결되는 제3 PMOS를 포함할 수 있다.
또한, 상기 유지부는, 상기 제3 NMOS의 드레인에 게이트가 연결되고, 상기 제2 NMOS의 드레인에 드레인이 연결되는 제4 PMOS와, 상기 제3 NMOS의 드레인에 게이트가 연결되고, 상기 제4 PMOS의 소스에 드레인이 연결되며, 소스에 상기 전원전압이 연결되는 제5 PMOS를 포함할 수 있다.
또한, 상기 NMOS 스위치부는, 라이징 동작 시, 상기 제3 NMOS의 드레인으로부터 출력되는 상기 피드백신호에 의해 턴 오프 되어 상기 전원전압으로부터 상기 제1 PMOS 및 상기 제1 NMOS를 통해 흐르는 정적전류를 차단시킬 수 있다.
또한, 상기 유지부는, 라이징 동작 시, 상기 제3 NMOS의 드레인으로부터 출력되는 상기 피드백신호에 의해 턴 온 되어 상기 전원전압으로부터 상기 제5 PMOS 및 상기 제4 PMOS로 구성되는 전류 경로를 형성하고 출력 단에 풀업 스트랭스를 보충할 수 있다.
또한, 상기 제2 NMOS는, 폴링 동작 시, 턴 온 되어 출력 단을 방전시킬 수 있다.
본 발명의 일 실시예에 따른 레벨 시프트 장치의 동작 방법은, 입력신호를 수신하여 상기 입력신호의 레벨을 시프팅한 출력신호를 출력하는 단계와, 상기 출력신호를 반전하여 피드백신호를 생성하는 단계와, 상기 피드백신호의 제어에 따라 시프터부의 정적 경로(static path)를 차단하는 단계와, 상기 피드백신호의 제어에 따라 상기 출력신호의 레벨을 유지하는 단계를 포함한다.
또한, 상기 정적 경로를 차단하는 단계는, 제1 NMOS가 상기 피드백신호에 의해 턴 오프 되어, 상기 시프터부의 정적 경로를 차단할 수 있다.
또한, 상기 출력신호의 레벨을 유지하는 단계는, 유지부가 상기 피드백신호에 의해 턴 온 되어, 상기 출력신호의 레벨을 유지할 수 있다.
본 발명의 일 실시예에 따른 레벨 시프트 장치 및 그 동작 방법은 정적 파워 소모를 개선 함과 동시에 하이 레벨로 변환되는 출력신호(Output)의 딜레이를 감소시킬 수 있다.
본 발명의 일 실시예에 따른 레벨 시프트 장치 및 그 동작 방법은 엔모스(NMOS) 스위치를 사용하여 정적 경로(static path)를 끊어 줌으로써 풀-업 스트랭스(pull-up strength) 감소 없이 정적 파워 소모를 감소시킬 수 있다.
본 발명의 일 실시예에 따른 레벨 시프트 장치 및 그 동작 방법은 피드백 신호 생성부와, 유지부를 사용하여 출력신호(Output)의 라이징 스피드(rising speed)를 개선할 수 있다.
본 발명의 일 실시예에 따른 레벨 시프트 장치 및 그 동작 방법은 피드백 신호 생성부와, 유지부를 사용하여 출력신호(Output)의 라이징 후에도 인터널 노드 플로팅(internal node floating)에 관계없이 충분한 풀-업 스트랭스(pull-up strength)에 의해 출력신호(Output)의 레벨을 유지할 수 있다.
본 발명의 일 실시예에 따른 레벨 시프트 장치 및 그 동작 방법은 낮은 에너지-딜레이 프로덕트(EDP, Energy-Delay Product)를 가지고 레벨 컨버전이 가능하다.
도 1은 크로스-커플 피모스 레벨 시프터(Cross-coupled PMOS Level Shifter, CPLS)의 회로도이다.
도 2는 커런트 미러 베이스 레벨 시프터(Current Mirror Level Shifter, CMLS)의 회로도이다.
도 3은 윌슨 커런트 미러 레벨 시프터(Wilson Current Mirror Level Shifter)의 회로도이다.
도 4는 일 실시예에 따른 레벨 시프트 장치의 블록도이다.
도 5는 일 실시예에 따른 레벨 시프트 장치의 회로도이다.
도 6은 일 실시예에 따른 라이징 동작 시 입력신호(IN)와, 피드백 신호(FB)와, 출력신호(OUT)를 나타내는 그래프이다.
도 7은 일 실시예에 따른 폴링 동작 시 입력신호(IN)와, 피드백 신호(FB)와, 출력신호(OUT)를 나타내는 그래프이다.
도 8은 일 실시예에 따른 레벨 시프트 장치의 동작 방법을 나타내는 흐름도이다.
이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 실시예를 상세하게 설명하지만, 본 발명이 실시예에 의해 제한되거나 한정되는 것은 아니다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 사용되는 “실시예”, “예”, “측면”, “예시” 등은 기술된 임의의 양상(aspect) 또는 설계가 다른 양상 또는 설계들보다 양호하다거나, 이점이 있는 것으로 해석되어야 하는 것은 아니다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or' 를 의미한다. 즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
또한, 본 명세서 및 청구항들에서 사용되는 단수 표현("a" 또는 "an")은, 달리 언급하지 않는 한 또는 단수 형태에 관한 것이라고 문맥으로부터 명확하지 않는 한, 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.
또한, 본 명세서 및 청구항들에서 사용되는 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
한편, 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 상세한 설명을 생략할 것이다. 그리고, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 4는 일 실시예에 따른 레벨 시프트 장치의 블록도이다.
도 4를 참조하면, 레벨 시프트 장치(400)는 시프터부(410)와, 피드백신호 생성부(420)와, NMOS스위치부(430)와, 유지부(440)를 포함한다.
시프터부(410)는 입력신호(IN)를 수신하고 전류 미러의 기능에 기초하여 입력신호(IN)의 레벨을 시프팅한 출력신호(OUT)를 출력할 수 있다.
예를 들면, 시프터부(410)는 0.4V의 전압 값을 1.5V의 전압 값으로 시프팅할 수 있다.
시프터부(410)는 제1 NMOS와, 인버터와, 제2 NMOS와, 제1 PMOS와, 제2 PMOS를 포함할 수 있다.
입력신호(IN) 및 출력신호(OUT)는 전압 값일 수 있다.
시프터부(410)는 수신한 전압 값의 레벨(또는, 크기)을 증폭하여 출력할 수 있다.
피드백신호 생성부(420)는 출력신호를 반전하여 피드백신호를 생성할 수 있다.
피드백 신호 생성부(420)는 예를 들어, 인버터일 수 있다.
여기서, 피드백신호에 의해 NMOS 스위치부(430) 및 유지부(440)의 동작이 제어될 수 있다.
NMOS 스위치부(430)는 피드백신호의 제어에 따라 시프터부(410)의 정적 경로(static path)를 차단할 수 있다. 예를 들어, NMOS 스위치부(430)는 피드백신호의 극성이 음의 부호(예를 들어 '0')인 경우 turn off 되고, 이에 따라 정적 경로는 차단될 수 있다.
NMOS 스위치부(430)는 엔모스 타입의 FET(Field Effect Transistor)인 엔모스펫(NMOSFET)일 수 있다.
이때, NMOS 스위치부(430)는 피모스(PMOS) 타입의 FET가 아닌 엔모스펫(NMOSFET)으로 구현될 수 있기 때문에, 풀업 스트랭스(pull-up strength)의 감소를 개선할 수 있다.
NMOS 스위치부(430)는 레벨 시프트 장치(400)의 라이징 동작 시, 턴 오프되어 시프터부(410)의 제1 NMOS와 제1 PMOS에 의해 형성되는 정적 경로를 차단할 수 있다.
즉, NMOS 스위치부(430)는 정적 경로를 따라 흐르는 정적전류를 차단하여 파워 소모를 줄일 수 있다.
레벨 시프트 장치(400)의 라이징 동작이란, 출력신호가 로우(low) 레벨에서 하이(high) 레벨로 변화하는 동작일 수 있다.
레벨 시프트 장치(400)의 폴링 동작이란, 출력신호가 하이(high) 레벨에서 로우(low) 레벨로 변화하는 동작일 수 있다.
유지부(440)는 피드백신호의 제어에 따라 출력신호의 레벨을 유지할 수 있다.
유지부(440)는 레벨 시프트 장치(400)의 라이징 동작 시, 피드백 신호에 의해 턴 온 되어 출력 단에 전류 경로를 형성할 수 있다.
즉, 유지부(440)는 턴 온 되어 출력 단에 풀업 스트랭스(pull-up strength)를 보충할 수 있다.
도 5는 일 실시예에 따른 레벨 시프트 장치의 회로도이다.
도 5를 참조하면, 레벨 시프트 장치는 시프터부(510)와, 피드백신호 생성부(520)와, NMOS 스위치부(530)와, 유지부(540)를 포함한다.
시프터부(510)는 제1 NMOS(MN1)와, 인버터(INV)와, 제2 NMOS(MN2)와, 제1 PMOS(MP1)와, 제2 PMOS(MP2)를 포함할 수 있다.
피드백신호 생성부(520)는 제3 NMOS(MN3), 제4 NMOS(MN4), 제3 PMOS(MP5)를 포함할 수 있다.
NMOS 스위치부(530)는 모스펫(MN5)일 수 있다.
유지부(540)는 제4 PMOS(MP4)와, 제5 PMOS(MP5)를 포함할 수 있다.
MN1은 입력신호(IN)를 게이트를 통해 수신하고, MN5의 소스에 드레인이 연결될 수 있다.
도 5에서, MN1 내지 MN5는 N형 모스펫(NMOSFET, N type Metal Oxide Semiconductor Field Effect Transistor)일 수 있다.
도 5에서, MP1 내지 MP5는 P형 모스펫(PMOSFET, P type Metal Oxide Semiconductor Field Effect Transistor)일 수 있다.
MN2는 일반적인 N형 모스펫 보다 상대적으로 낮은 문턱 전압(Low Threshold Voltage, LTV)을 가지는 모스펫일 수 있다.
MP4 및 MP5는 일반적인 P형 모스펫 보다 상대적으로 높은 문턱 전압(High Threshold Voltage, HTV)을 가지는 모스펫일 수 있다.
MN1의 소스는 그라운드(Ground, GND)에 연결될 수 있다.
INV는 인버터를 나타내고, 일단이 MN1의 게이트에 연결될 수 있다.
INV는 PMOS 및 NMOS로 구현될 수 있다.
INV는 제1 전원전압(VDDL)을 인가 받을 수 있다.
MN2는 게이트에 INV의 타단이 연결되고, MN1의 소스에 소스가 연결될 수 있다.
MP1은 MN5의 드레인에 게이트 및 드레인이 연결되고, 제2 전원전압(VDDH, 전원전압)에 소스가 연결될 수 있다.
MP2는 MP1의 게이트에 게이트가 연결되고, MN2의 드레인에 드레인이 연결되며, 소스에 제2 전원전압(VDDH, 전원전압)이 연결될 수 있다.
MP2의 드레인은 출력 단(OUT)일 수 있다.
MN3는 MN2의 드레인에 게이트가 연결될 수 있다.
MN4는 입력신호(IN)를 게이트를 통해 수신하고, MN3의 소스에 드레인이 연결되며, MN1의 소스에 소스가 연결될 수 있다.
MN3의 드레인 및 MN4의 드레인은 피드백 단(FB)일 수 있다.
피드백 신호(FB)는 피드백 단(FB)을 통해 출력될 수 있다.
MP3는 MN3의 드레인에 드레인이 연결되고, MN3의 게이트에 게이트가 연결되며, 소스에 제2 전원전압(VDDH, 전원전압)이 연결될 수 있다.
MP4는 MN3의 드레인에 게이트가 연결되고, MN2의 드레인에 드레인이 연결될 수 있다.
MP5는 MN3의 드레인에 게이트가 연결되고, MP4의 소스에 드레인이 연결되며, 소스에 제2 전원전압(VDDH, 전원전압)이 연결될 수 있다.
MN5는 MN1의 드레인에 소스가 연결되고, MP1의 드레인에 드레인이 연결되며, MN3의 드레인에 게이트가 연결될 수 있다.
도 6은 일 실시예에 따른 라이징 동작 시 입력신호(IN)와, 피드백 신호(FB)와, 출력신호(OUT)를 나타내는 그래프이다.
도 5 및 도 6을 참조하여 출력단(도 5의 'OUT')이 로우(low, 0)에서 하이(high, 0.4)로 라이징(rising)하는 동작을 설명하면, 초기 출력신호(OUT)가 0일 경우, 피드백 신호(FB)는 1일 수 있다.
제1 전원전압(VDDL)의 레벨은 0.4V일 수 있다.
제2 전원전압(VDDH, 전원전압)의 레벨은 1.2V일 수 있다.
MN5는 피드백 신호(FB)에 의해 턴 온 될 수 있다.
입력신호(IN)는 VDDL -전압 값(0.4V)으로 라이징(rising)될 수 있다.
MN1은 입력신호(IN)에 의해 턴 온 될 수 있다.
출력 단(OUT)은 MP1과 MP2로 구성되는 커런트 미러(current mirror)에 의해 VDDH 전압 값(1.2V)으로 충전될 수 있다.
MN3는 출력신호(OUT)에 의해 턴 온 될 수 있다.
MN3는 턴 온 되어 로우(0) 레벨의 피드백 신호(FB)를 생성할 수 있다.
MN5는 로우(0) 레벨의 피드백 신호(FB)에 의해 턴 오프 될 수 있다.
MN5는 턴 오프에 의해 MP1, MN5 및 MN1에 의해 형성되는 정적 경로를 차단할 수 있다.
즉, 본 발명의 일 실시예에 따른 레벨 시프트 장치는 정적 전류(static current)를 차단하여 전력 소모를 최소화할 수 있다.
MP4 및 MP5는 로우(0) 레벨의 피드백 신호(FB)에 의해 턴 온 될 수 있다.
MP4 및 MP5는 턴 온 되어 플로팅(Floating)된 X 단으로 인하여 부족해진 풀업 스트랭스(pull-up strength)를 출력 단(OUT)에 보충하여 출력신호(OUT, 1.2V)를 유지할 수 있다.
즉, 본 발명의 일 실시예에 따른 레벨 시프트 장치는 MN5의 턴 오프에 의한 풀업 스트랭스의 감소를 MP4 및 MP5가 형성한 전류 경로에 의해 보충할 수 있다.
또한, 본 발명의 일 실시예에 따른 레벨 시프트 장치는 MP4 및 MP5에 의해 출력신호의 라이징 스피드를 개선할 수 있다.
MP4 및 MP5는 높은 문턱 전압을 가져 누설 전류를 차단할 수 있다.
도 7은 일 실시예에 따른 폴링 동작 시 입력신호(IN)와, 피드백 신호(FB)와, 출력신호(OUT)를 나타내는 그래프이다.
도 5 및 도 7을 참조하여 출력단(도 5의 'OUT')이 하이(high, 0.4)에서 로우(low, 0)로 폴링(falling)하는 동작을 설명하면, 입력신호(IN)가 0으로 폴링(falling) 시, MN1은 입력신호(IN)에 의해 턴 오프 될 수 있다.
제1 전원전압(VDDL)의 레벨은 0.4V일 수 있다.
제2 전원전압(VDDH, 전원전압)의 레벨은 1.2V일 수 있다.
MP1과 MP2로 구성되는 커런트 미러는 MN1의 턴 오프에 의해 동작을 중지할 수 있다.
INV은 로우 레벨의 입력신호을 입력 받고, 반전시켜 하이 레벨의 전압 값(INB, 0.4V)을 출력할 수 있다.
MN2는 하이 레벨의 전압 값(INB)에 의해 턴 온 될 수 있다.
출력 단(OUT)은 MN2의 턴 온에 의해 방전(discharge)될 수 있다.
MN2는 낮은 문턱 전압을 가져 출력 단(OUT)이 빠른 방전 스피드를 갖도록 구현할 수 있다.
즉, 낮은 문턱 전압의 MN2은 출력의 라이징 스피드와 폴링 스피드 사이의 차이를 보상할 수 있다.
MP5는 출력신호(OUT)에 의해 턴 온 되어 하이 레벨의 피드백 신호를 생성할 수 있다.
MN5는 하이 레벨의 피드백 신호에 의해 턴 온 될 수 있다.
MP1, MN5 및 MN1에 의해 형성되는 정적 경로(static path)는 MN1의 턴 오프에 의해 차단될 수 있다.
MP4 및 MP5는 하이 레벨의 피드백 신호에 의해 턴 오프 될 수 있다.
즉, 출력신호는(OUT)는 MP4, MP5, MP1 및 MP2의 턴 오프에 의해 컨텐션(contention) 없이 로우 레벨(0)로 방전될 수 있다.
도 8은 일 실시예에 따른 레벨 시프트 장치의 동작 방법을 나타내는 흐름도이다.
도 8을 참조하면, 레벨 시프트 장치는 S810 단계에서, 입력신호를 수신하여 입력신호의 레벨을 시프팅한 출력신호를 출력할 수 있다.
레벨 시프트 장치는 S820 단계에서, 출력신호를 반전하여 피드백신호를 생성할 수 있다.
레벨 시프트 장치는 S830 단계에서, 피드백신호의 제어에 따라 시프터부의 정적 경로(static path)를 차단할 수 있다.
레벨 시프트 장치는 S840 단계에서, 피드백신호의 제어에 따라 출력신호의 레벨을 유지할 수 있다.
도 8을 참조하여 설명한 레벨 시프트 장치의 동작 방법은 도 4 내지 도 7을 참조하여 설명한 레벨 시프트 장치의 동작과 동일하므로 이외 동작 방법을 생략한다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (10)

  1. 입력신호를 수신하여 상기 입력신호의 레벨을 시프팅한 출력신호를 출력하는 시프터부;
    상기 출력신호를 반전하여 피드백신호를 생성하는 피드백신호 생성부;
    상기 피드백신호의 제어에 따라 상기 시프터부를 통해 형성되는 정적 경로(static path)를 차단하는 NMOS 스위치부; 및
    상기 피드백신호의 제어에 따라 상기 출력신호의 레벨을 유지하는 유지부를 포함하고,
    상기 시프터부는,
    상기 입력신호를 게이트를 통해 수신하고, 상기 NMOS 스위치부에 구비된 제5 NMOS의 소스에 드레인이 연결되는 제1 NMOS;
    상기 제1 NMOS의 게이트에 일단이 연결되는 인버터;
    상기 인버터의 타단이 게이트에 연결되고, 상기 제1 NMOS의 소스에 소스가 연결되는 제2 NMOS;
    상기 NMOS 스위치부에 구비된 제5 NMOS의 드레인에 게이트 및 드레인이 연결되고, 전원전압에 소스가 연결되는 제1 PMOS; 및
    상기 제1 PMOS의 게이트에 게이트가 연결되고, 상기 제2 NMOS의 드레인에 드레인이 연결되며, 소스에 상기 전원전압이 연결되는 제2 PMOS를 포함하며,
    상기 피드백신호 생성부는,
    상기 제2 NMOS의 드레인에 게이트가 연결되는 제3 NMOS;
    상기 입력신호를 게이트를 통해 수신하고, 상기 제3 NMOS의 소스에 드레인이 연결되며, 상기 제1 NMOS의 소스에 소스가 연결되는 제4 NMOS; 및
    상기 제3 NMOS의 드레인에 드레인이 연결되고, 상기 제3 NMOS의 게이트에 게이트가 연결되며, 소스에 상기 전원전압이 연결되는 제3 PMOS를 포함하는
    레벨 시프트 장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 유지부는,
    상기 제3 NMOS의 드레인에 게이트가 연결되고, 상기 제2 NMOS의 드레인에 드레인이 연결되는 제4 PMOS; 및
    상기 제3 NMOS의 드레인에 게이트가 연결되고, 상기 제4 PMOS의 소스에 드레인이 연결되며, 소스에 상기 전원전압이 연결되는 제5 PMOS를 포함하는
    레벨 시프트 장치.
  5. 제4항에 있어서,
    상기 NMOS 스위치부는,
    상기 출력 신호가 로우(low) 레벨에서 하이(high) 레벨로 변화하는 라이징 동작 시, 상기 피드백신호 생성부로부터 출력되는 상기 피드백신호에 의해 턴 오프 되어 상기 전원전압으로부터 상기 제1 PMOS 및 상기 제1 NMOS를 통해 흐르는 정적전류를 차단시키는
    레벨 시프트 장치.
  6. 제4항에 있어서,
    상기 유지부는,
    상기 출력 신호가 로우(low) 레벨에서 하이(high) 레벨로 변화하는 라이징 동작 시, 상기 피드백신호 생성부로부터 출력되는 상기 피드백신호에 의해 턴 온 되어 상기 전원전압으로부터 상기 제5 PMOS 및 상기 제4 PMOS로 구성되는 전류 경로를 형성하는
    레벨 시프트 장치.
  7. 제4항에 있어서,
    상기 제2 NMOS는,
    상기 출력 신호가 하이(high) 레벨에서 로우(low) 레벨로 변화하는 폴링 동작 시, 턴 온 되어 상기 제2 PMOS의 드레인에 연결되는 출력 단을 방전시키는
    레벨 시프트 장치.
  8. 시프터부에서, 입력신호를 수신하여 상기 입력신호의 레벨을 시프팅한 출력신호를 출력하는 단계;
    피드백신호 생성부에서, 상기 출력신호를 반전하여 피드백신호를 생성하는 단계;
    NMOS 스위치부에서, 상기 피드백신호의 제어에 따라 상기 시프터부를 통해 형성되는 정적 경로(static path)를 차단하는 단계; 및
    유지부에서, 상기 피드백신호의 제어에 따라 상기 출력신호의 레벨을 유지하는 단계를 포함하고,
    상기 시프터부는,
    상기 입력신호를 게이트를 통해 수신하고, 상기 NMOS 스위치부에 구비된 제5 NMOS의 소스에 드레인이 연결되는 제1 NMOS;
    상기 제1 NMOS의 게이트에 일단이 연결되는 인버터;
    상기 인버터의 타단이 게이트에 연결되고, 상기 제1 NMOS의 소스에 소스가 연결되는 제2 NMOS;
    상기 NMOS 스위치부에 구비된 제5 NMOS의 드레인에 게이트 및 드레인이 연결되고, 전원전압에 소스가 연결되는 제1 PMOS; 및
    상기 제1 PMOS의 게이트에 게이트가 연결되고, 상기 제2 NMOS의 드레인에 드레인이 연결되며, 소스에 상기 전원전압이 연결되는 제2 PMOS를 포함하며,
    상기 피드백신호 생성부는,
    상기 제2 NMOS의 드레인에 게이트가 연결되는 제3 NMOS;
    상기 입력신호를 게이트를 통해 수신하고, 상기 제3 NMOS의 소스에 드레인이 연결되며, 상기 제1 NMOS의 소스에 소스가 연결되는 제4 NMOS; 및
    상기 제3 NMOS의 드레인에 드레인이 연결되고, 상기 제3 NMOS의 게이트에 게이트가 연결되며, 소스에 상기 전원전압이 연결되는 제3 PMOS를 포함하는
    레벨 시프트 장치의 동작 방법.
  9. 제8항에 있어서,
    상기 정적 경로를 차단하는 단계는,
    상기 피드백신호를 게이트의 입력으로 수신하는 상기 제5 NMOS가 상기 피드백신호에 의해 턴 오프 되어, 상기 시프터부의 정적 경로를 차단하는
    레벨 시프트 장치의 동작 방법.
  10. 제8항에 있어서,
    상기 출력신호의 레벨을 유지하는 단계는,
    상기 유지부가 상기 피드백신호에 의해 턴 온 되어, 상기 출력신호의 레벨을 유지하는
    레벨 시프트 장치의 동작 방법.
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