JP2020025342A - 半導体回路、電圧検出回路、及び電圧判定回路 - Google Patents

半導体回路、電圧検出回路、及び電圧判定回路 Download PDF

Info

Publication number
JP2020025342A
JP2020025342A JP2019206543A JP2019206543A JP2020025342A JP 2020025342 A JP2020025342 A JP 2020025342A JP 2019206543 A JP2019206543 A JP 2019206543A JP 2019206543 A JP2019206543 A JP 2019206543A JP 2020025342 A JP2020025342 A JP 2020025342A
Authority
JP
Japan
Prior art keywords
mos transistor
type mos
circuit
drain
power
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019206543A
Other languages
English (en)
Other versions
JP6859418B2 (ja
Inventor
崇 竹村
Takashi Takemura
崇 竹村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Lapis Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lapis Semiconductor Co Ltd filed Critical Lapis Semiconductor Co Ltd
Publication of JP2020025342A publication Critical patent/JP2020025342A/ja
Application granted granted Critical
Publication of JP6859418B2 publication Critical patent/JP6859418B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Electronic Switches (AREA)

Abstract

【課題】回路規模及び消費電流の増大を抑制して、電源の立ち上がり状態と立下り状態とで、異なるパワーオンリセット閾値電圧を設定することができる、半導体回路、電圧検出回路、及び電圧判定回路を提供する。【解決手段】パワーオンリセット回路１０は、Ｐ型ＭＯＳトランジスタＰ１１と、第１のＮ型ＭＯＳトランジスタＮ１１と、第１のドレインＰ１１Ｄと第２のドレインＮ１１Ｄとの接続点の電位に応じて、第１の出力信号を出力すると共に、第２の出力信号を出力する出力回路Ｏ１と、第２のＮ型ＭＯＳトランジスタＮ１２と、第３のＮ型ＭＯＳトランジスタとを備えている。【選択図】図１

Description

本発明は、半導体集積回路における半導体回路、電圧検出回路、及び電圧判定回路に関するものである。
従来から、パワーオンリセット回路は、半導体集積回路内で電源の投入および遮断を検知して、半導体集積回路内においてリセット解除信号、またはリセット信号を生成するために用いられている（例えば、特許文献１を参照。）。図１７に従来のパワーオンリセット回路の一例を示す。図１７を用いて、以下に従来のパワーオンリセット回路の構成と動作について説明する。
まず、構成について、従来のパワーオンリセット回路は、上記図１７に示すように、ゲートがＧＮＤに接続されたＰ型ＭＯＳトランジスタＰ１と、ゲートが外部バイアス回路から入力されるＢＩＡＳに接続されたＮ型ＭＯＳトランジスタＮ１からなる検出ブロックＣ１と、同構成の検出ブロックＣ２、および論理回路で構成されている。
ここで、検出ブロックＣ１、検知ブロックＣ２内のＰ型ＭＯＳトランジスタＰ１とＰ型ＭＯＳトランジスタＰ２は、異なる閾値のトランジスタで構成され、Ｐ型ＭＯＳトランジスタＰ１の閾値Ｖｔｐ１とＰ型ＭＯＳトランジスタＰ２の閾値Ｖｔｐ２は、Ｖｔｐ１＜Ｖｔｐ２となっているとする。
また、検知ブロックＣ１、検知ブロックＣ２内のＮ型ＭＯＳトランジスタＮ１、およびＮＭＯＳトランジスタＮ２は外部バイアス回路から一定の電圧がゲートに印加されることで、定電流源として機能する。
次に、図１８に示す従来のパワーオンリセット回路の動作波形を用いて、動作について説明する。
まず、電源ＶＤＤ立ち上がり時は、電源ＶＤＤがＰ型ＭＯＳトランジスタ１の閾値以上になると、Ｐ型ＭＯＳトランジスタＰ１がオンすることで、検知ブロックＣ１はＨレベルを出力する。
この時、検知ブロックＣ２はＬレベルを出力しており、２入力ＮＯＲ回路Ｌ６、２入力ＮＯＲ回路Ｌ７で構成させるＲＳラッチの入力、ノードｎ１とノードｎ２は図１８中に示すようになり、ノードｎ１の切り替わりと共に出力ＯＵＴはＶｏｎの電圧レベルでＨレベルとなる。
同様に電源ＶＤＤ立ち下がり時は、ノードｎ２の切り替わりと共に出力ＯＵＴはＶｏｆｆの電圧レベルでＬレベルとなる。
このように、従来のパワーオンリセット回路では２つの検知ブロックで異なる電圧を検知する構成となっている。
特開２０１１−８６９８９号公報
しかしながら、上記図１７に示す従来のパワーオンリセット回路では、電源の立ち上がりと立ち下がりとで異なるパワーオンリセット閾値電圧を設定するために、２種類の閾値のＭＯＳトランジスタが必要であり、半導体プロセスの工程数が増えることに加え、パワーオンリセット回路内の検知ブロックが２つ必要となるために、回路規模、消費電流が共に増大してしまうという問題があった。
本発明は、上述した問題を解決するために提案されたものであり、回路規模及び消費電流の増大を抑制して、電源の立ち上がり状態と立下り状態とで、異なるパワーオンリセット閾値電圧を設定することができる、半導体回路、電圧検出回路、及び電圧判定回路を提供することを目的とする。
上記目的を達成するために、第１の発明に係る半導体回路は、電源に接続された第１のソースと、第１のドレインと、固定された電位が供給される第１のゲートとを有するＰ型ＭＯＳトランジスタと、前記第１のドレインの電位に応じて、リセット信号又はパワーオン信号である第１の出力信号を出力すると共に、第２の出力信号を出力する出力回路と、前記第１のドレインに接続された定電流源と、固定された電位が供給される第２のソースと、前記第１のドレインに接続される第２のドレインと、前記出力回路からの前記第２の出力信号が印加される第２のゲートとを有するＮ型ＭＯＳトランジスタと、を備える。
また、第２の発明に係る半導体回路は、固定された電位が供給される第１のソースと、第１のドレインと、電源に接続された第１のゲートとを有するＮ型ＭＯＳトランジスタと、前記第１のドレインの電位に応じて、リセット信号又はパワーオン信号である第１の出力信号を出力すると共に、第２の出力信号を出力する出力回路と、前記第１のドレインに接続された定電流源と、前記電源に接続された第２のソースと、前記第１のドレインに接続される第２のドレインと、前記出力回路からの前記第２の出力信号が印加される第２のゲートとを有するＰ型ＭＯＳトランジスタと、を備える。
また、第３の発明に係る半導体回路は、電源に接続された第１のソースと、第１のドレインと、固定された電位が供給される第１のゲートとを有するＰ型ＭＯＳトランジスタと、固定された電位が供給される第２のソースと、前記第１のドレインに接続される第２のドレインと、第２のゲートとを有するＮ型ＭＯＳトランジスタを含む制御回路と、前記第１のドレインの電圧に応じて、リセット信号又はパワーオン信号である第１の出力信号を出力すると共に、第２の出力信号を出力する出力回路と、を備え、前記制御回路は、前記出力回路から出力された前記第２の出力信号に応じて、前記電源が立ち上がり状態である場合に前記Ｐ型ＭＯＳトランジスタに流れる基準電流に対応する閾値電圧を高くするように、前記基準電流を増加させ、前記電源が立下り状態である場合に前記Ｐ型ＭＯＳトランジスタに流れる基準電流に対応する閾値電圧を低くするように、前記基準電流を減少させる。
また、第４の発明に係る半導体回路は、固定された電位が供給される第１のソースと、第１のドレインと、電源に接続される第１のゲートとを有するＮ型ＭＯＳトランジスタと、電源に接続された第２のソースと、前記第１のドレインに接続される第２のドレインと、第２のゲートとを有するＰ型ＭＯＳトランジスタを含む制御回路と、前記第１のドレインの電圧に応じて、リセット信号又はパワーオン信号である第１の出力信号を出力すると共に、第２の出力信号を出力する出力回路と、を備え、前記制御回路は、前記出力回路から出力された前記第２の出力信号に応じて、前記電源が立ち上がり状態である場合に前記Ｎ型ＭＯＳトランジスタに流れる基準電流に対応する閾値電圧を高くするように、前記基準電流を増加させ、前記電源が立下り状態である場合に前記Ｎ型ＭＯＳトランジスタに流れる基準電流に対応する閾値電圧を低くするように、前記基準電流を減少させる。
また、本発明の電圧検出回路は、本発明の半導体回路を備える。
また、本発明の電圧判定回路は、本発明の半導体回路を備える。
本発明によれば、回路規模及び消費電流の増大を抑制して、電源の立ち上がり状態と立下り状態とで、異なるパワーオンリセット閾値電圧を設定することができる、という効果を奏する。
第１の実施の形態のパワーリセットオン回路の一例の概略構成を示す回路図である。 第１の実施の形態のパワーリセットオン回路の動作波形を示す図である。 本発明の実施の形態の動作原理を説明するための説明図である。 第２の実施の形態のパワーリセットオン回路の一例の概略構成を示す回路図である。 第２の実施の形態のパワーリセットオン回路の動作波形を示す図である。 第３の実施の形態のパワーリセットオン回路の一例の概略構成を示す回路図である。 第４の実施の形態のパワーリセットオン回路の一例の概略構成を示す回路図である。 第５の実施の形態のパワーリセットオン回路の一例の概略構成を示す回路図である。 第５の実施の形態のパワーリセットオン回路の一例の概略構成を示す回路図である。 第６の実施の形態のパワーリセットオン回路の一例の概略構成を示す回路図である。 第６の実施の形態のパワーリセットオン回路の一例の概略構成を示す回路図である。 第７の実施の形態のパワーリセットオン回路の一例の概略構成を示す回路図である。 第７の実施の形態のパワーリセットオン回路の一例の概略構成を示す回路図である。 第８の実施の形態のパワーリセットオン回路の一例の概略構成を示す回路図である。 動作シミュレーションによって得られた波形を示す図である。 第８の実施の形態のパワーリセットオン回路の一例の概略構成を示す回路図である。 従来のパワーオンリセット回路の一例の回路図である。 従来のパワーオンリセット回路の動作波形を示す図である。 従来のパワーオンリセット回路の一例の回路図である。
以下、図面を参照して、本発明を実施するための形態について詳細に説明する。
[第１の実施の形態]
図１は、本発明の第１の実施の形態に係るパワーオンリセット回路を示す回路図である。第１の実施の形態に係るパワーオンリセット回路１０は、図１に示されるように、Ｐ型ＭＯＳトランジスタＰ１１と、制御回路Ｃ１１と、出力回路Ｏ１とを備えている。
Ｐ型ＭＯＳトランジスタＰ１１は、電源に接続された第１のソースＰ１１Ｓと、第１のドレインＰ１１Ｄと、固定された電位が供給される第１のゲートＰ１１Ｇとを有する。本発明の実施の形態では、固定された電位として、接地電位を用いる場合を例に説明する。
制御回路Ｃ１１は、第１のＮ型ＭＯＳトランジスタＮ１１（以下、単にＮ型ＭＯＳトランジスタＮ１１と称する。）と、第２のＮ型ＭＯＳトランジスタＮ１２（以下、単にＮ型ＭＯＳトランジスタＮ１２と称する。）と、第３のＮ型ＭＯＳトランジスタＮ１３（以下、単にＮ型ＭＯＳトランジスタＮ１３と称する。）とを備えている。
Ｎ型ＭＯＳトランジスタＮ１１は、固定された電位が供給される第２のソースＮ１１Ｓと、第１のドレインＰ１１Ｄに接続された第２のドレインＮ１１Ｄと、バイアス電位が印加される第２のゲートＮ１１Ｇとを有する。第２のゲートＮ１１Ｇは、バイアス電位を供給するバイアス回路に接続されている。バイアス回路が供給するバイアス電位によって、Ｎ型ＭＯＳトランジスタＮ１１の第２のソースＮ１１Ｓと第２のドレインＮ１１Ｄとの間に一定の電流を流すことができ、定電流源となる。
Ｎ型ＭＯＳトランジスタＮ１２は、第３のソースＮ１２Ｓと、第１のドレインＰ１１Ｄに接続された第３のドレインＮ１２Ｄと、バイアス電位が印加される第３のゲートＮ１２Ｇとを有する。第３のゲートＮ１２Ｇは、バイアス電位を供給するバイアス回路に接続されている。バイアス回路が供給するバイアス電位によって、Ｎ型ＭＯＳトランジスタＮ１２の第３のソースＮ１２Ｓと第３のドレインＮ１２Ｄとの間に一定の電流を流すことができ、定電流源となる。
Ｎ型ＭＯＳトランジスタＮ１３は、固定された電位が供給される第４のソースＮ１３Ｓと、第３のソースＮ１２Ｓに接続された第４のドレインＮ１３Ｄと、後述する出力回路Ｏ１からの第２の出力信号が印加される第４のゲートＮ１３Ｇとを有する。Ｎ型ＭＯＳトランジスタＮ１３の第４のゲートＮ１３Ｇは、上記図１に示されるように、出力回路Ｏ１のインバータＬ１０の出力と接続されている。Ｎ型ＭＯＳトランジスタＮ１３は、インバータＬ１０から出力された第２の出力信号に応じて、Ｎ型ＭＯＳトランジスタＮ１２を制御する。
出力回路Ｏ１は、第１のドレインＰ１１Ｄと第２のドレインＮ１１Ｄとの接続点の電位に応じて、リセット信号又はパワーオン信号である第１の出力信号（以下、単に出力信号ＯＵＴと称する。）を出力すると共に、第２の出力信号（以下、制御信号と称する。）を出力する。出力回路Ｏ１は、論理回路によって構成することができ、第１の実施の形態では、インバータＬ１０とインバータＬ１１との直列回路によって構成され、インバータＬ１０とインバータＬ１１との接続点の電位が、制御信号として出力され、インバータＬ１１の出力が、出力信号ＯＵＴとして出力される。インバータＬ１０、及びインバータＬ１１は、例えばＣＭＯＳインバータによって構成される。
また、制御回路Ｃ１１は、出力回路Ｏ１から出力された制御信号に応じて、電源が立ち上がり状態である場合にＰ型ＭＯＳトランジスタＰ１１に流れる基準電流に対応する閾値電圧を高くするように、基準電流を増加させ、電源が立下り状態である場合にＰ型ＭＯＳトランジスタＰ１１に流れる基準電流に対応する閾値電圧を低くするように、基準電流を減少させる。
次に、パワーオンリセット回路１０の動作について説明する。図２（ａ）〜（ｄ）は、第１の実施の形態に係るパワーオンリセット回路１０の電源投入時の動作波形図である。
図２（ａ）に示される動作波形は、上記図１のパワーオンリセット回路１０の電源ＶＤＤの電位を表す。図２（ｂ）に示される動作波形は、上記図１のパワーオンリセット回路１０のノードｎ１１における電位を表す。図２（ｃ）に示される動作波形は、上記図１のパワーオンリセット回路１０のノードｎ１２における電位を表す。図２（ｄ）に示される動作波形は、上記図１のパワーオンリセット回路１０の出力端子ＯＵＴにおける電位を表す。なお、上記図２（ａ）に示されるように、Ｐ型ＭＯＳトランジスタＰ１１に流れる基準電流に対応する閾値電圧と、パワーオンリセット閾値電圧とは一致している。
まず、図２（ａ）に示されるように、時刻ｔ０において、上記図１のパワーオンリセット回路１０の電源投入がなされると、電源ＶＤＤが立ち上がる。電源の立ち上がり開始時には、Ｎ型ＭＯＳトランジスタＮ１１に電流が流れているため、図２（ｂ）及び（ｄ）に示されるように、インバータＬ１０の入力であるノードｎ１１はＬレベルとなり、出力信号ＯＵＴもＬレベルとなる。
ここで、インバータＬ１０の電源についてはＶＤＤから供給されるが、インバータＬ１０は低い電圧で動作することが可能である。そのため、時刻ｔ０から時刻ｔ１の間においては、図２（ｂ）に示されるようにインバータＬ１０の入力であるノードｎ１１がＬレベルであったとしても、図２（ｃ）に示されるようにインバータＬ１０の出力であるノードｎ１２においてＨレベルを出力することができる。
このとき、図２（ｃ）に示されるように、インバータＬ１０の出力はＨレベルのため、Ｎ型ＭＯＳトランジスタＮ１３はオン状態となり、Ｎ型ＭＯＳトランジスタＮ１３のソース‐ドレイン間に電流が流れる。そして、Ｎ型ＭＯＳトランジスタＮ１３のソース‐ドレイン間に電流が流れることにより、Ｎ型ＭＯＳトランジスタＮ１２のソース‐ドレイン間にも電流が流れる。
このため、Ｐ型ＭＯＳトランジスタＰ１１に流れる基準電流は、Ｎ型ＭＯＳトランジスタＮ１２に流れる電流分も増加するため、基準電流に応じたＰ型ＭＯＳトランジスタＰ１１の閾値電圧は高くなる。
図３に、Ｐ型ＭＯＳトランジスタＰ１１の閾値電圧が決定される原理を説明するための説明図を示す。図３に示されるグラフは、横軸がＰ型ＭＯＳトランジスタＰ１１のゲートＰ１１ＧとソースＰ１１Ｓとの間の電圧ＶＧＳを表し、縦軸がＰ型ＭＯＳトランジスタＰ１１のソースＰ１１ＳとドレインＰ１１Ｄの間とに流れる基準電流ＩＤＳの対数を表す。
上記図３において、Ｎ型ＭＯＳトランジスタＮ１２に電流が流れていない場合に、Ｐ型ＭＯＳトランジスタＰ１１に流れる基準電流をＩＤＳ，Ａと仮定する。Ｎ型ＭＯＳトランジスタＮ１２に電流が流れていない場合には、基準電流ＩＤＳ，ＡはＮ型ＭＯＳトランジスタＮ１１に流れる電流分のみとなり、基準電流ＩＤＳ，Ａに対応するＰ型ＭＯＳトランジスタＰ１１の閾値電圧はＶＤＳ，Ａに対応する。
一方、Ｎ型ＭＯＳトランジスタＮ１２に電流が流れると、上記図３に示されるように、基準電流ＩＤＳ，ＡにＮ型ＭＯＳトランジスタＮ１２に流れる電流分も加わるため、基準電流ＩＤＳ，ＡがＩＤＳ，Ｂへと増加する。そして、基準電流ＩＤＳ，Ｂに対応するＰ型ＭＯＳトランジスタＰ１１の閾値電圧はＶＤＳ，Ｂとなる。従って、Ｎ型ＭＯＳトランジスタＮ１２に電流が流れることにより、Ｐ型ＭＯＳトランジスタＰ１１の閾値電圧は、ＶＤＳ，ＡからＶＤＳ，Ｂへと高くなる。
従って、Ｐ型ＭＯＳトランジスタＰ１１の閾値電圧は、Ｐ型ＭＯＳトランジスタＰ１１に流れる基準電流に対応して決定される。また、Ｐ型ＭＯＳトランジスタＰ１１に流れる基準電流は、Ｎ型ＭＯＳトランジスタＮ１１に流れる電流と、Ｎ型ＭＯＳトランジスタＮ１２に流れる電流との和に応じて決定される。
次に、図２に戻り、時刻ｔ１において、電源ＶＤＤが、Ｐ型ＭＯＳトランジスタＰ１１の閾値電圧を超えると、Ｐ型ＭＯＳトランジスタＰ１１がオンすることで、図２（ｂ）及び（ｄ）に示されるように、インバータＬ１０の入力はＨレベルとなり、出力信号ＯＵＴもＨレベルとなる。
このとき、図２（ｃ）に示されるように、インバータＬ１０の出力であるノードｎ１２はＬレベルのため、Ｎ型ＭＯＳトランジスタＮ１３はオフ状態となり、Ｎ型ＭＯＳトランジスタＮ１３のソース‐ドレイン間には電流が流れない。従って、Ｎ型ＭＯＳトランジスタＮ１２のソース‐ドレイン間にも電流が流れないので、Ｐ型ＭＯＳトランジスタＰ１１に流れる基準電流は、Ｎ型ＭＯＳトランジスタＮ１１に流れる電流分のみとなるため、Ｐ型ＭＯＳトランジスタＰ１１の閾値電圧は、電源が立ち上がるときの閾値電圧に比べ低くなる。
そして、図２（ａ）に示されるように、時刻ｔ２において、電源ＶＤＤが立ち下がり始める。ここで、Ｐ型ＭＯＳトランジスタＰ１１の閾値電圧は、電源ＶＤＤが立ち上がるときに比べ低くなっているため、図２（ｄ）に示されるように、電源が、立ち上がりのときの閾値電圧Ｖｏｎ未満になったとしても、リセット信号は出力されない。
次に、図２（ｂ）に示されるように、時刻ｔ３において、電源ＶＤＤがＰ型ＭＯＳトランジスタＰ１１の閾値電圧Ｖｏｆｆ未満となると、図２（ｄ）に示されるように、リセット信号が出力される。
この結果、電源ＶＤＤが、Ｐ型ＭＯＳトランジスタＰ１１の閾値電圧以下である場合には、Ｐ型ＭＯＳトランジスタＰ１１の閾値電圧は高くなる。また、電源ＶＤＤが、Ｐ型ＭＯＳトランジスタＰ１１の閾値電圧より高い場合には、Ｐ型ＭＯＳトランジスタＰ１１の閾値電圧は低くなる。従って、電源が立ち上がるときは、電源が立ち下がるときに比べてパワーオンリセット閾値電圧が高くなる。また、電源が立ち下がるときは、電源が立ち上がるときに比べてパワーオンリセット閾値電圧が低くなる。
以上説明したように、第１の実施の形態に係るパワーオンリセット回路１０によれば、
回路規模及び消費電流の増大を抑制して、電源の立ち上がり状態と立下り状態とで、異なるパワーオンリセット閾値電圧を設定することができる。
また、電源の立ち上がり状態と立ち下がり状態とで、異なるパワーオンリセット閾値電圧をトランジスタに流す基準電流を変化させることで実現するため、異なる閾値のトランジスタが不要で、半導体プロセスの工程を減らすと共に、回路規模、消費電流についても小さくすることができる。
[第２の実施の形態]
次に、第２の実施の形態について説明する。図４は、本発明の第２の実施の形態に係るパワーオンリセット回路を示す回路図である。第２の実施の形態に係るパワーオンリセット回路２０は、図４に示されるように、Ｎ型ＭＯＳトランジスタＮ２１と、制御回路Ｃ２１と、出力回路Ｏ２とを備えている。
Ｎ型ＭＯＳトランジスタＮ２１は、固定された電位が供給される第１のソースＮ２１Ｓと、第１のドレインＮ２１Ｄと、電源に接続された第１のゲートＮ２１Ｇとを有するＮ型ＭＯＳトランジスタとを有する。
制御回路Ｃ２１は、第１のＰ型ＭＯＳトランジスタＰ２１（以下、単にＰ型ＭＯＳトランジスタＰ２１と称する。）と、第２のＰ型ＭＯＳトランジスタＰ２２（以下、単にＰ型ＭＯＳトランジスタＰ２２と称する。）と、第３のＰ型ＭＯＳトランジスタＰ２３（以下、単にＰ型ＭＯＳトランジスタＰ２３と称する。）とを備えている。
Ｐ型ＭＯＳトランジスタＰ２１は、電源に接続された第２のソースＰ２１Ｓと、第１のドレインＮ２１Ｄに接続された第２のドレインＰ２１Ｄと、バイアス電位が印加される第２のゲートＰ２１Ｇとを有する。第２のゲートＰ２１Ｇは、バイアス電位を供給するバイアス回路に接続されている。バイアス回路が供給するバイアス電位によって、Ｐ型ＭＯＳトランジスタＰ２１の第２のソースＰ２１Ｓと第２のドレインＰ２１Ｄとの間に一定の電流を流すことができ、定電流源となる。
Ｐ型ＭＯＳトランジスタＰ２２は、第３のソースＰ２２Ｓと、第１のドレインＮ２１Ｄに接続された第３のドレインＰ２２Ｄと、バイアス電位が印加される第３のゲートＰ２２Ｇとを有する。第３のゲートＰ２２Ｇは、バイアス電位を供給するバイアス回路に接続されている。バイアス回路が供給するバイアス電位によって、Ｐ型ＭＯＳトランジスタＰ２２の第３のソースＰ２２Ｓと第３のドレインＰ２２Ｄとの間に一定の電流を流すことができ、定電流源となる。
Ｐ型ＭＯＳトランジスタＰ２３は、電源に接続された第４のソースＰ２３Ｓと、第３のソースＰ２２Ｓに接続された第４のドレインＰ２３Ｄと、後述する出力回路Ｏ２からの第２の出力信号が印加される第４のゲートＰ２３Ｇとを有する。Ｐ型ＭＯＳトランジスタＰ２３の第４のゲートＰ２３Ｇは、上記図４に示されるように、出力回路Ｏ２のインバータＬ１０の出力と接続されている。Ｐ型ＭＯＳトランジスタＰ２３は、インバータＬ１０から出力された第２の出力信号に応じて、Ｐ型ＭＯＳトランジスタＰ２２を制御する。
出力回路Ｏ２は、第１のドレインＮ２１Ｄと第２のドレインＰ２１Ｄとの接続点の電圧に応じて、リセット信号又はパワーオン信号である第１の出力信号（以下、単に出力信号ＯＵＴと称する。）を出力すると共に、第２の出力信号（以下、制御信号と称する。）を出力する。出力回路Ｏ２は、論理回路によって構成することができ、第２の実施の形態では、インバータＬ１０とインバータＬ１１とインバータＬ１２との直列回路によって構成され、インバータＬ１０とインバータＬ１１との接続点の電位が、制御信号として出力され、インバータＬ１２の出力が、出力信号ＯＵＴとして出力される。インバータＬ１０、インバータＬ１１及びインバータＬ１２は、例えばＣＭＯＳインバータによって構成される。
また、制御回路Ｃ２１は、出力回路Ｏ２から出力された制御信号に応じて、電源が立ち上がり状態である場合にＮ型ＭＯＳトランジスタＮ２１に流れる基準電流に対応する閾値電圧を高くするように、基準電流を増加させ、電源が立下り状態である場合にＮ型ＭＯＳトランジスタＮ２１に流れる基準電流に対応する閾値電圧を低くするように、基準電流を減少させる。
次に、パワーオンリセット回路２０の動作について説明する。図５（ａ）〜（ｄ）は、第２の実施の形態に係るパワーオンリセット回路２０の電源投入時の動作波形図である。
図５（ａ）に示される動作波形は、上記図４のパワーオンリセット回路２０の電源ＶＤＤの電位を表す。図５（ｂ）に示される動作波形は、上記図４のパワーオンリセット回路２０のノードｎ２１における電位を表す。図５（ｃ）に示される動作波形は、上記図４のパワーオンリセット回路２０のノードｎ２２における電位を表す。図５（ｄ）に示される動作波形は、上記図４のパワーオンリセット回路２０の出力端子ＯＵＴにおける電位を表す。なお、上記図５（ａ）に示されるように、Ｎ型ＭＯＳトランジスタＮ２１に流れる基準電流に対応する閾値電圧と、パワーオンリセット閾値電圧とは一致している。
まず、図５（ａ）に示されるように、時刻ｔ０において、上記図４のパワーオンリセット回路２０の電源投入がなされると、電源ＶＤＤが立ち上がる。電源の立ち上がり開始時には、Ｐ型ＭＯＳトランジスタＰ２１に電流が流れているため、図５（ｂ）及び（ｄ）に示されるように、インバータＬ１０の入力であるノードｎ２１はＨレベルとなり、出力信号ＯＵＴはＬレベルとなる。
このとき、図５（ｃ）に示されるように、インバータＬ１０の出力はＬレベルのため、Ｐ型ＭＯＳトランジスタＰ２３はオン状態となり、Ｐ型ＭＯＳトランジスタＰ２３のソース‐ドレイン間に電流が流れる。そして、Ｐ型ＭＯＳトランジスタＰ２３のソース‐ドレイン間に電流が流れることにより、Ｐ型ＭＯＳトランジスタＰ２２のソース‐ドレイン間にも電流が流れる。
このため、Ｎ型ＭＯＳトランジスタＮ２１に流れる基準電流は、Ｐ型ＭＯＳトランジスタＰ２２に流れる電流分も増加するため、基準電流に応じたＮ型ＭＯＳトランジスタＮ２１の閾値電圧は高くなる。
なお、Ｎ型ＭＯＳトランジスタＮ２１の閾値電圧が決定される原理は、上記第１の実施の形態において、Ｐ型ＭＯＳトランジスタＰ１１の閾値電圧が決定される原理と同様である。
従って、Ｎ型ＭＯＳトランジスタＮ２１の閾値電圧は、Ｎ型ＭＯＳトランジスタＮ２１に流れる基準電流に対応して決定される。また、Ｎ型ＭＯＳトランジスタＮ２１に流れる基準電流は、Ｐ型ＭＯＳトランジスタＰ２１に流れる電流と、Ｐ型ＭＯＳトランジスタＰ２２に流れる電流との和に応じて決定される。
次に、時刻ｔ５において、電源ＶＤＤが、Ｎ型ＭＯＳトランジスタＮ２１の閾値電圧を超えると、Ｎ型ＭＯＳトランジスタＮ２１がオンすることで、図５（ｂ）及び（ｄ）に示されるように、インバータＬ１０の入力はＬレベルとなり、出力信号ＯＵＴはＨレベルとなる。
このとき、図５（ｃ）に示されるように、インバータＬ１０の出力はＨレベルのため、Ｐ型ＭＯＳトランジスタＰ２３はオフ状態となり、Ｐ型ＭＯＳトランジスタＰ２３のソース‐ドレイン間には電流が流れない。従って、Ｐ型ＭＯＳトランジスタＰ２２のソース‐ドレイン間にも電流が流れないので、Ｎ型ＭＯＳトランジスタＮ２１に流れる基準電流は、Ｐ型ＭＯＳトランジスタＰ２１に流れる電流分のみとなるため、Ｎ型ＭＯＳトランジスタＮ２１の閾値電圧は、電源が立ち上がるときの閾値電圧に比べ低くなる。
そして、図５（ａ）に示されるように、時刻ｔ６において、電源ＶＤＤが立ち下がり始める。ここで、Ｎ型ＭＯＳトランジスタＮ２１の閾値電圧は、電源が立ち上がるときに比べ低くなっているため、図５（ｄ）に示されるように、電源ＶＤＤが、立ち上がりのときの閾値電圧Ｖｏｎ未満になったとしても、リセット信号は出力されない。
次に、図５（ｂ）に示されるように、時刻ｔ７において、電源ＶＤＤがＮ型ＭＯＳトランジスタＮ２１の閾値電圧Ｖｏｆｆ未満となると、図５（ｄ）に示されるように、リセット信号が出力される。
この結果、電源ＶＤＤが、Ｎ型ＭＯＳトランジスタＮ２１の閾値電圧以下である場合には、Ｎ型ＭＯＳトランジスタＮ２１の閾値電圧は高くなる。また、電源ＶＤＤが、Ｐ型ＭＯＳトランジスタＮ２１の閾値電圧より高い場合には、Ｎ型ＭＯＳトランジスタＮ２１の閾値電圧は低くなる。従って、電源が立ち上がるときは、電源が立ち下がるときに比べてパワーオンリセット閾値電圧が高くなる。また、電源が立ち下がるときは、電源が立ち上がるときに比べてパワーオンリセット閾値電圧が低くなる。
以上説明したように、第２の実施の形態に係るパワーオンリセット回路２０によれば、
回路規模及び消費電流の増大を抑制して、電源の立ち上がり状態と立下り状態とで、異なるパワーオンリセット閾値電圧を設定することができる。
[第３の実施の形態]
次に、本発明の第３の実施の形態について説明する。なお、第１の実施の形態に係るパワーオンリセット回路１０と同一の構成については、同一符号を付して、詳細な説明を省略する。
図６は、本発明の第３の実施の形態に係るパワーオンリセット回路３０を示す回路図である。第３の実施の形態に係るパワーオンリセット回路は、図６に示されるように、Ｐ型ＭＯＳトランジスタＰ３１と、制御回路Ｃ３１と、出力回路Ｏ１とを備えている。
Ｐ型ＭＯＳトランジスタＰ３１は、電源に接続された第１のソースＰ３１Ｓと、第１のドレインＰ３１Ｄと、固定された電位が供給される第１のゲートＰ３１Ｇとを有する。Ｐ型ＭＯＳトランジスタＰ３１は、上記図６に示されるように、直列に接続された複数のＰ型トランジスタのうちの少なくとも１つに電流が流れるように接続されている。また、Ｐ型ＭＯＳトランジスタＰ３１は、少なくとも１つのＰ型ＭＯＳトランジスタを備えている。本実施の形態では、Ｐ型ＭＯＳトランジスタＰ３１が、３つのＰ型ＭＯＳトランジスタを備えている場合を例に説明する。上記図６に示されるように、Ｐ型ＭＯＳトランジスタＰ３１は、Ｐ型ＭＯＳトランジスタＰ３１Ａと、Ｐ型ＭＯＳトランジスタＰ３１Ｂと、Ｐ型ＭＯＳトランジスタＰ３１Ｃとを備えている。
ここで、Ｐ型ＭＯＳトランジスタの閾値電圧は、Ｐ型ＭＯＳトランジスタＰ３１のゲート長ＬＰ３１とゲート幅ＷＰ３１とに応じて決定される。具体的には、ゲート長ＬＰ３１とゲート幅ＷＰ３１との比ＷＰ３１／ＬＰ３１に応じて閾値電圧が決定される。Ｐ型ＭＯＳトランジスタＰ３１のゲート長ＬＰ３１が大きくなるほど閾値電圧が高くなり、ゲート長ＬＰ３１が小さくなるほど閾値電圧が低くなる。また、Ｐ型ＭＯＳトランジスタＰ３１のゲート幅ＷＰ３１が大きくなるほど閾値電圧が低くなり、ゲート幅ＷＰ３１が小さくなるほど閾値電圧が高くなる。また、Ｐ型ＭＯＳトランジスタＰ３１に流れる基準電流が多いほど閾値電圧は高くなり、基準電流が少ないほど閾値電圧は低くなる。
ここで、Ｐ型ＭＯＳトランジスタＰ３１Ａのゲート長をＬＰ３１Ａ、Ｐ型ＭＯＳトランジスタＰ３１Ｂのゲート長をＬＰ３１Ｂ、Ｐ型ＭＯＳトランジスタＰ３１Ｃのゲート長をＬＰ３１Ｃとする。また、Ｐ型ＭＯＳトランジスタＰ３１Ａのゲート幅をＷＰ３１Ａ、Ｐ型ＭＯＳトランジスタＰ３１Ｂのゲート幅をＷＰ３１Ｂ、Ｐ型ＭＯＳトランジスタＰ３１Ｃのゲート幅をＷＰ３１Ｃとする。なお、ＬＰ３１Ａ、ＬＰ３１Ｂ、及びＬＰ３１Ｃは、全て同一の値であってもよいし、全て異なる値であっても良い。また、ＷＰ３１Ａ、ＷＰ３１Ｂ、及びＷＰ３１Ｃは、全て同一の値であってもよいし、全て異なる値であっても良い。
本実施の形態では、パワーオンリセット回路３０を製造する際に、設定したいパワーオンリセット閾値電圧に応じて、直列に接続されたＰ型ＭＯＳトランジスタＰ３１Ａ、Ｐ３１Ｂ、及びＰ３１Ｃの少なくとも１つに電流が流れるように、Ｐ型ＭＯＳトランジスタＰ３１Ａ、Ｐ３１Ｂ、及びＰ３１Ｃの各々をバイパスさせるか否かを決定し、接続する。
具体的には、パワーオンリセット閾値電圧を所望の値とするために、予め設定されるＰ型ＭＯＳトランジスタＰ３１の閾値電圧の値が高いほど、電流が流れるように接続されるＰ型ＭＯＳトランジスタの数が多くなるように接続し、Ｐ型ＭＯＳトランジスタＰ３１とする。
例えば、上記図６に示されるように、直列に接続されたＰ型ＭＯＳトランジスタＰ３１Ａと、Ｐ型ＭＯＳトランジスタＰ３１Ｂと、Ｐ型ＭＯＳトランジスタＰ３１Ｃとが予め備えられている場合であって、Ｐ型ＭＯＳトランジスタＰ３１Ａを選択する場合を例に説明する。
パワーオンリセット回路３０を製造する際には、上記図６に示されるように、Ｐ型ＭＯＳトランジスタＰ３１Ａと、Ｐ型ＭＯＳトランジスタＰ３１Ｂと、Ｐ型ＭＯＳトランジスタＰ３１Ｃとが直列となるように各々のソース‐ドレイン間が接続され、かつ各々のソース‐ドレイン間がバイパス配線によって接続されているものとする。
ここで、設定したいパワーオンリセット閾値電圧に応じてＰ型ＭＯＳトランジスタＰ３１Ａを選択する場合には、上記図６に示されるように、Ｐ型ＭＯＳトランジスタＰ３１Ａのソース‐ドレイン間のバイパス配線を切断する。選択したいＰ型ＭＯＳトランジスタのソース‐ドレイン間のバイパス配線を切断することで、Ｐ型ＭＯＳトランジスタＰ３１ＡがＰ型ＭＯＳトランジスタＰ３１を構成するトランジスタとして選択される。そして、Ｐ型ＭＯＳトランジスタＰ３１Ａのゲート長ＬＰ３１Ａとゲート幅ＷＰ３１Ａとに応じたパワーオンリセット閾値電圧を設定することができる。
また、Ｐ型ＭＯＳトランジスタＰ３１Ａのソース‐ドレイン間のバイパス配線と、Ｐ型ＭＯＳトランジスタＰ３１Ｂのソース‐ドレイン間のバイパス配線とが切断され、Ｐ型ＭＯＳトランジスタＰ３１ＡとＰ型ＭＯＳトランジスタＰ３１Ｂとが選択された場合には、Ｐ型ＭＯＳトランジスタＰ３１ＡとＰ型ＭＯＳトランジスタＰ３１Ｂとに電流が流れる。
ここで、ゲート長に関しては、Ｐ型ＭＯＳトランジスタＰ３１Ａのゲート長ＬＰ３１Ａと、Ｐ型ＭＯＳトランジスタＰ３１Ｂのゲート長ＬＰ３１Ｂとの和が、Ｐ型ＭＯＳトランジスタＰ３１のゲート長ＬＰ３１となる。従って、Ｐ型ＭＯＳトランジスタＰ３１Ａのゲート長ＬＰ３１Ａ及びゲート幅ＷＰ３１Ａと、Ｐ型ＭＯＳトランジスタＰ３１Ｂのゲート長ＬＰ３１Ｂ及びゲート幅ＷＰ３１Ｂとに応じたパワーオンリセット閾値電圧を設定することができる。
制御回路Ｃ３１は、Ｎ型ＭＯＳトランジスタＮ１１と、第２のＮ型ＭＯＳトランジスタＮ３２（以下、単にＮ型ＭＯＳトランジスタＮ３２と称する。）と、Ｎ型ＭＯＳトランジスタＮ１３とを備えている。
Ｎ型ＭＯＳトランジスタＮ３２は、第３のソースＮ３２Ｓと、第１のドレインＰ１１Ｄに接続された第３のドレインＮ３２Ｄと、バイアス電位が印加される第３のゲートＮ３２Ｇとを有する。第３のゲートＮ３２Ｇには、バイアス電位を供給するバイアス回路に接続されている。バイアス回路が供給するバイアス電位によって、Ｎ型ＭＯＳトランジスタＮ３２の第３のソースＮ３２Ｓと第３のドレインＮ３２Ｄとの間に一定の電流を流すことができ、定電流源となる。
Ｎ型ＭＯＳトランジスタＮ３２は、上記図６に示されるように、複数のＮ型ＭＯＳトランジスタを備えており、複数のＮ型トランジスタのうちの少なくとも１つが並列に接続されている。本実施の形態では、Ｎ型ＭＯＳトランジスタＮ３２が、３つのＮ型ＭＯＳトランジスタを備えている場合を例に説明する。上記図６に示されるように、Ｎ型ＭＯＳトランジスタＮ３２は、Ｎ型ＭＯＳトランジスタＮ３２Ａと、Ｎ型ＭＯＳトランジスタＮ３２Ｂと、Ｎ型ＭＯＳトランジスタＮ３２Ｃとを備えている。
ここで、Ｎ型ＭＯＳトランジスタＮ３２のソースＮ３２ＳとドレインＮ３２Ｄとの間に流れる電流は、Ｎ型ＭＯＳトランジスタＮ３２のゲート長ＬＮ３２とゲート幅ＷＮ３２とに応じて決定される。また、Ｎ型ＭＯＳトランジスタＮ３２に流れる電流が多いほどＰ型ＭＯＳトランジスタＰ３１の閾値電圧は高くなり、電流が少ないほどＰ型ＭＯＳトランジスタＰ３１の閾値電圧は低くなる。
ここで、Ｎ型ＭＯＳトランジスタＮ３２Ａのゲート長をＬＮ３２Ａ、Ｎ型ＭＯＳトランジスタＮ３２Ｂのゲート長をＬＮ３２Ｂ、Ｎ型ＭＯＳトランジスタＮ３２Ｃのゲート長をＬＮ３２Ｃとする。また、Ｎ型ＭＯＳトランジスタＮ３２Ａのゲート幅をＷＮ３２Ａ、Ｎ型ＭＯＳトランジスタＮ３２Ｂのゲート幅をＷＮ３２Ｂ、Ｎ型ＭＯＳトランジスタＮ３２Ｃのゲート幅をＷＮ３２Ｃとする。なお、ＬＰ３２Ａ、ＬＰ３２Ｂ、及びＬＰ３２Ｃは、全て同一の値であってもよいし、全て異なる値であっても良い。また、ＷＰ３２Ａ、ＷＰ３２Ｂ、及びＷＰ３２Ｃは、全て同一の値であってもよいし、全て異なる値であっても良い。
本実施の形態では、パワーオンリセット回路３０を製造する際に、設定したいパワーオンリセット閾値電圧に応じて、Ｎ型ＭＯＳトランジスタＮ３２Ａ、Ｎ３２Ｂ、及びＮ３２Ｃの少なくとも１つを並列に接続する。
具体的には、パワーオンリセット閾値電圧を所望の値とするために、予め設定されるＰ型ＭＯＳトランジスタＰ３１の閾値電圧の値が高いほど、並列に接続されるＮ型ＭＯＳトランジスタの数が多くなるように接続し、Ｎ型ＭＯＳトランジスタＮ３２とする。
例えば、上記図６に示されるように、Ｎ型ＭＯＳトランジスタＮ３２Ａと、Ｎ型ＭＯＳトランジスタＮ３２Ｂと、Ｎ型ＭＯＳトランジスタＮ３２Ｃとが予め備えられている場合、Ｎ型ＭＯＳトランジスタＮ３２ＡとＮ型ＭＯＳトランジスタＮ３２Ｂとを選択する場合を例に説明する。
パワーオンリセット回路３０を製造する際には、上記図６に示されるように、Ｎ型ＭＯＳトランジスタＮ３２Ａと、Ｎ型ＭＯＳトランジスタＮ３２Ｂと、Ｎ型ＭＯＳトランジスタＮ３２Ｃとが並列となるように各々のソース間が接続され、各々のドレイン間が接続され、かつ各々のゲート間が接続されているものとする。
ここで、設定したいパワーオンリセット閾値電圧に応じてＮ型ＭＯＳトランジスタＮ３２ＡとＮ型ＭＯＳトランジスタＮ３２Ｂとを選択する場合には、上記図６に示されるように、Ｎ型ＭＯＳトランジスタＮ３２Ｃのドレイン間の配線を切断する。なお、ソース間の配線を切断してもよい。選択したいＮ型ＭＯＳトランジスタ以外のドレイン間の配線を切断することで、Ｎ型ＭＯＳトランジスタＮ３２ＡとＮ型ＭＯＳトランジスタＮ３２ＢとがＮ型ＭＯＳトランジスタＮ３２を構成するトランジスタとして選択される。そして、Ｎ型ＭＯＳトランジスタＮ３２に流れる電流に応じてパワーオンリセット閾値電圧が設定される。また、Ｎ型ＭＯＳトランジスタＮ３２Ａのゲート長ＬＮ３２Ａ及びゲート幅ＷＮ３２Ａと、Ｎ型ＭＯＳトランジスタＮ３２Ｂのゲート長ＬＮ３２Ｂ及びゲート幅ＷＮ３２Ｂとに応じたパワーオンリセット閾値電圧を設定することができる。
また、ゲート幅に関しては、Ｎ型ＭＯＳトランジスタＮ３２Ａのゲート幅ＷＮ３２Ａと、Ｎ型ＭＯＳトランジスタＮ３２Ｂのゲート幅ＷＮ３２Ｂとの和が、Ｎ型ＭＯＳトランジスタＮ３２のゲート幅ＷＮ３２となる。従って、Ｎ型ＭＯＳトランジスタＮ３２Ａのゲート長ＬＮ３２Ａ及びゲート幅ＷＮ３２Ａと、Ｎ型ＭＯＳトランジスタＮ３２Ｂのゲート長ＬＮ３２Ｂ及びゲート幅ＷＮ３２Ｂとに応じたパワーオンリセット閾値電圧を設定することができる。
なお、第３の実施の形態に係るパワーオンリセット回路３０の他の構成及び動作については、第１の実施の形態と同様であるため、説明を省略する。
以上説明したように、第３の実施の形態によれば、電流が流れるように接続されるトランジスタの数を設定することにより、パワーオンリセット閾値電圧を設定することができる。
[第４の実施の形態]
次に、本発明の第４の実施の形態について説明する。なお、第２の実施の形態に係るパワーオンリセット回路２０と同一の構成については、同一符号を付して、詳細な説明を省略する。
図７は、本発明の第４の実施の形態に係るパワーオンリセット回路４０を示す回路図である。第４の実施の形態に係るパワーオンリセット回路は、図７に示されるように、Ｎ型ＭＯＳトランジスタＮ４１と、制御回路Ｃ４１と、出力回路Ｏ２とを備えている。
Ｎ型ＭＯＳトランジスタＮ４１は、固定された電位が供給される第１のソースＮ４１Ｓと、第１のドレインＮ４１Ｄと、第１のゲートＮ４１Ｇとを有する。
Ｎ型ＭＯＳトランジスタＮ４１は、上記図７に示されるように直列に接続された複数のＮ型トランジスタのうちの少なくとも１つに電流が流れるように接続されている。また、Ｎ型ＭＯＳトランジスタＮ４１は、少なくとも１つのＮ型ＭＯＳトランジスタを備えている。本実施の形態では、Ｎ型ＭＯＳトランジスタＮ４１が、３つのＮ型ＭＯＳトランジスタを備えている場合を例に説明する。上記図７に示されるように、Ｎ型ＭＯＳトランジスタＮ４１は、Ｎ型ＭＯＳトランジスタＮ４１Ａと、Ｎ型ＭＯＳトランジスタＮ４１Ｂと、Ｎ型ＭＯＳトランジスタＮ４１Ｃとを備えている。
ここで、Ｎ型ＭＯＳトランジスタＮ４１の閾値電圧は、Ｎ型ＭＯＳトランジスタＮ４１のゲート長ＬＮ４１とゲート幅ＷＮ４１とに応じて決定される。具体的には、ゲート長ＬＮ４１とゲート幅ＷＮ４１との比ＷＮ４１／ＬＮ４１に応じて閾値電圧が決定される。Ｎ型ＭＯＳトランジスタＮ４１のゲート長ＬＮ４１が大きくなるほど閾値電圧が高くなり、ゲート長ＬＮ４１が小さくなるほど閾値電圧が低くなる。また、Ｎ型ＭＯＳトランジスタＮ４１のゲート幅ＷＮ４１が大きくなるほど閾値電圧が低くなり、ゲート幅ＷＮ４１が小さくなるほど閾値電圧が高くなる。また、Ｎ型ＭＯＳトランジスタＮ４１に流れる基準電流が多いほど閾値電圧は高くなり、基準電流が少ないほど閾値電圧は低くなる。
ここで、Ｎ型ＭＯＳトランジスタＮ４１Ａのゲート長をＬＮ４１Ａ、Ｎ型ＭＯＳトランジスタＮ４１Ｂのゲート長をＬＮ４１Ｂ、Ｎ型ＭＯＳトランジスタＮ４１Ｃのゲート長をＬＮ４１Ｃとする。また、Ｎ型ＭＯＳトランジスタＮ４１Ａのゲート幅をＷＮ４１Ａ、Ｎ型ＭＯＳトランジスタＮ４１Ｂのゲート幅をＷＮ４１Ｂ、Ｎ型ＭＯＳトランジスタＮ４１Ｃのゲート幅をＷＮ４１Ｃとする。なお、ＬＰ４１Ａ、ＬＰ４１Ｂ、及びＬＰ４１Ｃは、全て同一の値であってもよいし、全て異なる値であっても良い。また、ＷＰ４１Ａ、ＷＰ４１Ｂ、及びＷＰ４１Ｃは、全て同一の値であってもよいし、全て異なる値であっても良い。
本実施の形態では、パワーオンリセット回路４０を製造する際に、設定したいパワーオンリセット閾値電圧に応じて、直列に接続されたＮ型ＭＯＳトランジスタＮ４１Ａ、Ｎ４１Ｂ、及びＮ４１Ｃの少なくとも１つに電流が流れるように、Ｎ型ＭＯＳトランジスタＮ４１Ａ、Ｎ４１Ｂ、及びＮ４１Ｃの各々をバイパスさせるか否かを決定し、接続する。
具体的には、パワーオンリセット閾値電圧を所望の値とするために、予め設定されるＮ型ＭＯＳトランジスタＮ４１の閾値電圧の値が高いほど、電流が流れるように接続されるＮ型ＭＯＳトランジスタの数が多くなるように接続し、Ｎ型ＭＯＳトランジスタＮ４１とする。
例えば、上記図７に示されるように、直列に接続されたＮ型ＭＯＳトランジスタＮ４１Ａと、Ｎ型ＭＯＳトランジスタＮ４１Ｂと、Ｎ型ＭＯＳトランジスタＮ４１Ｃとが予め備えられている場合であって、Ｎ型ＭＯＳトランジスタＮ４１Ｃを選択する場合を例に説明する。
パワーオンリセット回路４０を製造する際には、上記図７に示されるように、Ｎ型ＭＯＳトランジスタＮ４１Ａと、Ｎ型ＭＯＳトランジスタＮ４１Ｂと、Ｎ型ＭＯＳトランジスタＮ４１Ｃとが直列となるように各々のソース‐ドレイン間が接続され、かつ各々のソース‐ドレイン間がバイパス配線によって接続されているものとする。
ここで、設定したいパワーオンリセット閾値電圧に応じてＮ型ＭＯＳトランジスタＮ４１Ｃを選択する場合には、上記図７に示されるように、Ｎ型ＭＯＳトランジスタＮ４１Ｃのソース‐ドレイン間のバイパス配線を切断する。選択したいＮ型ＭＯＳトランジスタのソース‐ドレイン間のバイパス配線を切断することで、Ｎ型ＭＯＳトランジスタＮ４１ＣがＮ型ＭＯＳトランジスタＮ４１を構成するトランジスタとして選択される。そして、Ｎ型ＭＯＳトランジスタＮ４１Ｃのゲート長ＬＮ４１Ｃとゲート幅ＷＮ４１Ｃとに応じたパワーオンリセット閾値電圧を設定することができる。
また、Ｎ型ＭＯＳトランジスタＮ４１Ａのソース‐ドレイン間のバイパス配線と、Ｎ型ＭＯＳトランジスタＮ４１Ｂのソース‐ドレイン間のバイパス配線とが切断され、Ｎ型ＭＯＳトランジスタＮ４１ＡとＮ型ＭＯＳトランジスタＮ４１Ｂとが選択された場合には、Ｎ型ＭＯＳトランジスタＮ４１ＡとＮ型ＭＯＳトランジスタＮ４１Ｂとに電流が流れる。
ここで、ゲート長に関しては、上記第３の実施の形態と同様に、Ｎ型ＭＯＳトランジスタＮ４１Ａのゲート長ＬＮ４１Ａと、Ｎ型ＭＯＳトランジスタＮ４１Ｂのゲート長ＬＮ４１Ｂとの和が、Ｎ型ＭＯＳトランジスタＮ４１のゲート長ＬＮ４１となる。従って、Ｎ型ＭＯＳトランジスタＮ４１Ａのゲート長ＬＮ４１Ａ及びゲート幅ＷＮ４１Ａと、Ｎ型ＭＯＳトランジスタＮ４１Ｂのゲート長ＬＮ４１Ｂ及びゲート幅ＷＮ４１Ｂとに応じたパワーオンリセット閾値電圧を設定することができる。
制御回路Ｃ４１は、Ｐ型ＭＯＳトランジスタＰ２１と、第２のＰ型ＭＯＳトランジスタＰ４２（以下、単にＰ型ＭＯＳトランジスタＰ４２と称する。）と、Ｐ型ＭＯＳトランジスタＰ２３とを備えている。
Ｐ型ＭＯＳトランジスタＰ４２は、第３のソースＰ４２Ｓと、第１のドレインＮ４１Ｄに接続された第３のドレインＰ４２Ｄと、バイアス電位が印加される第３のゲートＰ４２Ｇとを有する。第３のゲートＰ４２Ｇには、バイアス電位を供給するバイアス回路に接続されている。バイアス回路が供給するバイアス電位によって、Ｐ型ＭＯＳトランジスタＰ４２の第３のソースＰ４２Ｓと第３のドレインＰ４２Ｄとの間に一定の電流を流すことができ、定電流源となる。
Ｐ型ＭＯＳトランジスタＰ４２は、上記図７に示されるように、複数のＰ型ＭＯＳトランジスタを備えており、複数のＰ型トランジスタのうちの少なくとも１つが並列に接続されている。本実施の形態では、Ｐ型ＭＯＳトランジスタＰ４２が、３つのＰ型ＭＯＳトランジスタを備えている場合を例に説明する。上記図７に示されるように、Ｐ型ＭＯＳトランジスタＰ４２は、Ｐ型ＭＯＳトランジスタＰ４２Ａと、Ｐ型ＭＯＳトランジスタＰ４２Ｂと、Ｐ型ＭＯＳトランジスタＰ４２Ｃとを備えている。
ここで、Ｐ型ＭＯＳトランジスタＰ４２のソースＰ４２ＳとドレインＰ４２Ｄとの間に流れる電流は、Ｐ型ＭＯＳトランジスタＰ４２のゲート長ＬＰ４２とゲート幅ＷＰ４２とに応じて決定される。また、Ｐ型ＭＯＳトランジスタＰ４２に流れる電流が多いほどＮ型ＭＯＳトランジスタＮ４１の閾値電圧は高くなり、電流が少ないほどＮ型ＭＯＳトランジスタＮ４１の閾値電圧は低くなる。
ここで、Ｐ型ＭＯＳトランジスタＰ４２Ａのゲート長をＬＰ４２Ａ、Ｐ型ＭＯＳトランジスタＰ４２Ｂのゲート長をＬＰ４２Ｂ、Ｐ型ＭＯＳトランジスタＰ４２Ｃのゲート長をＬＰ４２Ｃとする。また、Ｐ型ＭＯＳトランジスタＰ４２Ａのゲート幅をＷＰ４２Ａ、Ｐ型ＭＯＳトランジスタＰ４２Ｂのゲート幅をＷＰ４２Ｂ、Ｐ型ＭＯＳトランジスタＰ４２Ｃのゲート幅をＷＰ４２Ｃとする。なお、ＬＰ４２Ａ、ＬＰ４２Ｂ、及びＬＰ４２Ｃは、全て同一の値であってもよいし、全て異なる値であっても良い。また、ＷＰ４２Ａ、ＷＰ４２Ｂ、及びＷＰ４２Ｃは、全て同一の値であってもよいし、全て異なる値であっても良い。
本実施の形態では、パワーオンリセット回路４０を製造する際に、設定したいパワーオンリセット閾値電圧に応じて、Ｐ型ＭＯＳトランジスタＰ４２Ａ、Ｐ４２Ｂ、及びＰ４２Ｃの少なくとも１つを並列に接続する。
具体的には、パワーオンリセット閾値電圧を所望の値とするために、予め設定されるＮ型ＭＯＳトランジスタＮ４１の閾値電圧の値が高いほど、並列に接続されるＰ型ＭＯＳトランジスタの数が多くなるように接続し、Ｐ型ＭＯＳトランジスタＰ４２とする。
例えば、上記図７に示されるように、Ｐ型ＭＯＳトランジスタＰ４２Ａと、Ｐ型ＭＯＳトランジスタＰ４２Ｂと、Ｐ型ＭＯＳトランジスタＰ４２Ｃとが予め備えられている場合、Ｐ型ＭＯＳトランジスタＰ４２ＡとＰ型ＭＯＳトランジスタＰ４２Ｂとを選択する場合を例に説明する。
パワーオンリセット回路４０を製造する際には、上記図７に示されるように、Ｐ型ＭＯＳトランジスタＰ４２Ａと、Ｐ型ＭＯＳトランジスタＰ４２Ｂと、Ｐ型ＭＯＳトランジスタＰ４２Ｃとが並列となるように各々のソース間が接続され、各々のドレイン間が接続され、かつ各々のゲート間が接続されているものとする。
ここで、設定したいパワーオンリセット閾値電圧に応じてＰ型ＭＯＳトランジスタＰ４２ＡとＰ型ＭＯＳトランジスタＰ４２Ｂとを選択する場合には、上記図７に示されるように、Ｐ型ＭＯＳトランジスタＰ４２Ｃのドレイン間の配線を切断する。なお、ソース間の配線を切断してもよい。選択したいＰ型ＭＯＳトランジスタ以外のドレイン間の配線を切断することで、Ｐ型ＭＯＳトランジスタＰ４２ＡとＰ型ＭＯＳトランジスタＰ４２ＢとがＰ型ＭＯＳトランジスタＰ４２を構成するトランジスタとして選択される。そして、Ｐ型ＭＯＳトランジスタＰ４２に流れる電流に応じてパワーオンリセット閾値電圧が設定される。また、Ｐ型ＭＯＳトランジスタＰ４２Ａのゲート長ＬＰ４２Ａ及びゲート幅ＷＰ４２Ａと、Ｐ型ＭＯＳトランジスタＰ４２Ｂのゲート長ＬＰ４２Ｂ及びゲート幅ＷＰ４２Ｂとに応じたパワーオンリセット閾値電圧を設定することができる。
また、ゲート幅に関しては、Ｐ型ＭＯＳトランジスタＰ４２Ａのゲート幅ＷＰ４２Ａと、Ｐ型ＭＯＳトランジスタＰ４２Ｂのゲート幅ＷＰ４２Ｂとの和が、Ｐ型ＭＯＳトランジスタＰ４２のゲート幅ＷＰ４２となる。従って、Ｐ型ＭＯＳトランジスタＰ４２Ａのゲート長ＬＰＡ及びゲート幅ＷＰＡと、Ｐ型ＭＯＳトランジスタＰ４２Ｂのゲート長ＬＰ４２Ｂ及びゲート幅ＷＰ４２Ｂとに応じたパワーオンリセット閾値電圧を設定することができる。
なお、第４の実施の形態に係るパワーオンリセット回路４０の他の構成及び動作については、第２又は第３の実施の形態と同様であるため、説明を省略する。
以上説明したように、第４の実施の形態によれば、電流が流れるように接続されるトランジスタの数を設定することにより、パワーオンリセット閾値電圧を設定することができる。
[第５の実施の形態]
次に、本発明の第５の実施の形態について説明する。
一般に、広い電圧範囲で、あらゆる電圧起動傾き（Ｖ／ｓ）に対応するパワーオンリセット回路としては、図１９に示すように、ＭＯＳトランジスタの閾値を用いる方法がある。閾値は、ＭＯＳトランジスタに流れる電流によって変化する。たとえば、電源電圧が閾値以上である場合には、パワーオン信号が出力され、リセットが解除される。図１９（Ａ）に、ＭＯＳトランジスタの閾値を利用したパワーオンリセット回路の一例を示す。図１９（Ａ）では、ゲートをグラウンド固定したＰ型ＭＯＳトランジスタのドレイン側に、電流源が接続されている。また、図１９（Ａ）では、Ｐ型ＭＯＳトランジスタと電流源との間のノードｎｏｄｅ０１ａ０１を入力としたインバータが一段存在し、インバータの出力は、ｏｕｔ０１ａ０１となっている。
ここで、一例として電源ＶＤＤの電圧を検知するパワーオンリセット回路について説明する。これは、電源ＶＤＤがある程度高くなってから初期化（パワーオンリセット解除）を行う必要性があるためである。
図１９（Ｂ）に、図１９（Ａ）に示したパワーオンリセット回路の動作を示す。図１９（Ｂ）に示されるように、電源ＶＤＤがＰ型ＭＯＳトランジスタの閾値以下の場合、Ｐ型ＭＯＳトランジスタはＯＮしない。そのため、Ｐ型ＭＯＳトランジスタよりも、電流源が強くＯＮしている状態なので、ｎｏｄｅ０１ａ０１は”Ｌ”となる。
電源ＶＤＤがＰ型ＭＯＳトランジスタの閾値以上になった場合、Ｐ型ＭＯＳトランジスタはＯＮし、ついには電流源以上の電流を流す。そのため、ｎｏｄｅ０１ａ０１は、つには”Ｈ”になる。そのときｏｕｔ０１ａ０１は”Ｌ”を出力する。
この信号がＬＳＩの初期化すなわちパワーオンリセットを行っている。この回路は、通常時、電流源から電流を流し続ける。そのため電流を小さくすることが必要となる。
なお、図１９（Ｃ）のような構成でも動作可能である。動作について説明すると電源ＶＤＤがＮＭＯＳの閾値以下では、電流源の電流の方が多いため、ｎｏｄｅ０１ｂ０１は”Ｌ”、ｏｕｔ０１ｂ０１は”Ｈ”を出力する。
一般に、図１９（Ａ）において電源ＶＤＤがＰ型ＭＯＳトランジスタの閾値の付近あるいは、図１９（Ｃ）において電源ＶＤＤがＮ型ＭＯＳトランジスタの閾値の付近だと、ノイズなどで出力が不安定になる現象（チャッタリング）を生じさせる懸念があるため、ヒステリシスを持たせる必要がある。一般に、ヒステリシスは、Ｌ Ｌｅｖｅｌ ＰＯＲ（パワーオンリセット回路）とＨ Ｌｅｖｅｌ ＰＯＲ（パワーオンリセット回路）の論理和を取ることや、電流を変化させることや、ＭＯＳトランジスタのサイズあるいはＭＯＳトランジスタの種類を変更してＭＯＳトランジスタの閾値を変更すること、あるいは、ヒステリシスコンパレータを用いることで持たせることができる。
しかし、ＭＯＳトランジスタの閾値は、０．７Ｖ付近である。すなわち、パワーオンリセット解除時の電源ＶＤＤの電圧が０．７Ｖ付近ということであり、これはワースト条件では、０．７Ｖでロジックが動き出さなければならない。通常動作時の電源ＶＤＤの電圧が１．２Ｖである場合、０．７Ｖでのパワーオンリセット解除は低い。ＭＯＳトランジスタを２個直列に接続して二閾値方式にすれば、パワーオンリセット解除時の電源ＶＤＤは、１．４Ｖ以上必要となり、永遠にパワーオンリセットが解除されない。電流を増やして、ＭＯＳトランジスタの閾値を０．９Ｖ付近にすることで解決できるが、０．２Ｖ閾値を上げるために電流源の電流を１００倍にする必要があり、すなわち通常動作時の消費電流が増加する。
本発明の第５の実施の形態に係るパワーオンリセット回路は、パワーオンリセット閾値電圧に自由度を与え、パワーオンリセット閾値電圧の設定を容易にし、同時に通常動作時には低消費電流で動作させることができ、且つ、チャッタリング防止のためのヒステリシスを持たせることができる。
図８（Ａ）は、本発明の第５の実施の形態に係るパワーオンリセット回路５０を示す回路図である。第５の実施の形態に係るパワーオンリセット回路は、図８（Ａ）に示されるように、Ｐ型ＭＯＳトランジスタＰ５１と、制御回路Ｃ５１と、出力回路Ｏ５とを備えている。
Ｐ型ＭＯＳトランジスタＰ５１は、電源に接続された第１のソースＰ５１Ｓと、第１のドレインＰ５１Ｄと、固定された電位が供給される第１のゲートＰ５１Ｇとを有する。
制御回路Ｃ５１は、Ｎ型ＭＯＳトランジスタＮ５１と、定電流源ｉ５１とを備えている。
Ｎ型ＭＯＳトランジスタＮ５１は、固定された電位が供給される第２のソースＮ５１Ｓと、第１のドレインＰ５１Ｄに接続される第２のドレインＮ５１Ｄと、出力回路Ｏ５からの第２の出力信号が印加される第２のゲートＮ５１Ｇとを有する。Ｎ型ＭＯＳトランジスタＮ５１の第２のゲートＮ５１Ｇは、上記図８（Ａ）に示されるように、出力回路Ｏ５のインバータＬ１０の出力と接続されている。また、定電流源ｉ５１は、第１のドレインＰ５１Ｄに接続されている。
出力回路Ｏ５は、第１のドレインＰ５１Ｄの電位に応じて、リセット信号又はパワーオン信号である第１の出力信号（以下、単に出力信号ＯＵＴと称する。）を出力すると共に、第２の出力信号（以下、制御信号と称する。）を出力する。出力回路Ｏ５は、論理回路によって構成することができ、第５の実施の形態では、インバータＬ１０によって構成され、インバータＬ１０の出力が、制御信号及び出力信号ＯＵＴとして出力される。インバータＬ１０は、例えばＣＭＯＳインバータによって構成される。
また、制御回路Ｃ５１は、出力回路Ｏ５から出力された制御信号に応じて、電源が立ち上がり状態である場合にＰ型ＭＯＳトランジスタＰ５１に流れる基準電流に対応する閾値電圧を高くするように、基準電流を増加させ、電源が立下り状態である場合にＰ型ＭＯＳトランジスタＰ５１に流れる基準電流に対応する閾値電圧を低くするように、基準電流を減少させる。
次に、パワーオンリセット回路５０の動作について説明する。図８（Ｂ）に示されるように、電源ＶＤＤがＰ型ＭＯＳトランジスタＰ５１の閾値を超えるまで、ノードｎ５１は”Ｌ”を出力するため出力信号ＯＵＴは”Ｈ”を出力する。この間、Ｎ型ＭＯＳトランジスタＮ５１はＯＮするため、Ｐ型ＭＯＳトランジスタＰ５１の閾値は大幅に増加する。Ｎ型ＭＯＳトランジスタＮ５１が流す電流が、定電流源ｉ５１に対して１００倍電流であると、Ｐ型ＭＯＳトランジスタＰ５１の閾値は０．２Ｖ増加すると大まかに概算することができる。この場合、ＭＯＳトランジスタの弱反転領域のような１００ｍＶで電流が１０倍増加する領域で動作させることを前提条件とする。ノードｎ５１が”Ｈ”を出力すると、出力信号ＯＵＴは”Ｌ”を出力するため、Ｎ型ＭＯＳトランジスタＮ５１はＯＦＦする。したがって電流源のみＰ型ＭＯＳトランジスタＰ５１を駆動することとなるため、閾値は元に戻る（Ｎ型ＭＯＳトランジスタＮ５１がＯＮしているときに比べ０．２Ｖ低下する）。すなわち、０．２Ｖのヒステリシスが形成される。パワーオンリセット閾値電圧が０．２Ｖ増加する上に、ヒステリシスができることとなる。また、面積もＮ型ＭＯＳトランジスタＮ５１のみの増加となるため非常に小さい。
以上説明したように、第５の実施の形態に係るパワーオンリセット回路５０によれば、回路規模及び消費電流の増大を抑制して、電源の立ち上がり状態と立下り状態とで、異なるパワーオンリセット閾値電圧を設定することができる。
また、パワーオンリセット閾値電圧に自由度を与え、パワーオンリセット閾値電圧の設定を容易にし、同時に通常動作時には低消費電流で動作させることができ、且つ、チャッタリング防止のためのヒステリシスを持たせることができる。
なお、Ｐ型ＭＯＳトランジスタＰ５１に流れる基準電流を制御することでパワーオンリセット閾値電圧の設定を制御する場合を例に説明したが、Ｎ型ＭＯＳトランジスタに流れる基準電流を制御することでパワーオンリセット閾値電圧の設定を制御することもできる。
図９に、Ｎ型ＭＯＳトランジスタに流れる基準電流を制御することでパワーオンリセット閾値電圧の設定をする場合を示す。
図９に示されるパワーオンリセット回路５１は、Ｎ型ＭＯＳトランジスタＮ５１と、制御回路Ｃ５２と、出力回路Ｏ５とを備えている。
Ｎ型ＭＯＳトランジスタＮ５１は、固定された電位が供給される第１のソースＮ５１Ｓと、第１のドレインＮ５１Ｄと、電源に接続された第１のゲートＮ５１Ｇとを有する。
制御回路Ｃ５２は、Ｐ型ＭＯＳトランジスタＰ５１と、定電流源ｉ５２とを備えている。
Ｐ型ＭＯＳトランジスタＰ５１は、電源に接続された第２のソースＰ５１Ｓと、第１のドレインＮ５１Ｄに接続される第２のドレインＰ５１Ｄと、出力回路Ｏ５からの制御信号が印加される第２のゲートＰ５１Ｇとを有する。Ｐ型ＭＯＳトランジスタＰ５１の第２のゲートＰ５１Ｇは、上記図９に示されるように、出力回路Ｏ５のインバータＬ１０の出力と接続されている。また、定電流源ｉ５２は、第１のドレインＮ５１Ｄに接続されている。
出力回路Ｏ５は、第１のドレインＮ５１Ｄの電位に応じて、リセット信号又はパワーオン信号である出力信号ＯＵＴを出力すると共に、制御信号を出力する。
また、制御回路Ｃ５２は、出力回路Ｏ５から出力された制御信号に応じて、電源が立ち上がり状態である場合にＮ型ＭＯＳトランジスタＮ５１に流れる基準電流に対応する閾値電圧を高くするように、基準電流を増加させ、電源が立下り状態である場合にＮ型ＭＯＳトランジスタＮ５１に流れる基準電流に対応する閾値電圧を低くするように、基準電流を減少させる。
パワーオンリセット回路５１の動作は、パワーオンリセット回路５０の動作と同様である。
[第６の実施の形態]
次に、本発明の第６の実施の形態について説明する。なお、第１〜第５の実施の形態に係るパワーオンリセット回路と同一の構成については、同一符号を付して、詳細な説明を省略する。
上記第５の実施の形態では、出力信号ＯＵＴの電圧によってＯＮ電流が変化する。すなわち電源電圧依存（電源ＶＤＤへの依存）が大きい。またそのＯＮ電流もコントロールできない。最悪、Ｎ型ＭＯＳトランジスタＮ５１の電流が流れすぎると、Ｐ型ＭＯＳトランジスタＰ５１の閾値が高くなりすぎて、パワーオンリセットが解除されない事態にもなりかねない。第６の実施の形態では、それの対策回路を入れる。
第６の実施の形態に係るパワーオンリセット回路では、ディプレッション型ＭＯＳ電界効果トランジスタを更に備える点が、第１〜第５の実施の形態と異なる。以下では、説明の便宜上、ディプレッション型ＭＯＳ電界効果トランジタスタをＤＭＯＳトランジスタと称する。
図１０（Ａ）は、本発明の第６の実施の形態に係るパワーオンリセット回路６０を示す回路図である。第６の実施の形態に係るパワーオンリセット回路６０は、図１０（Ａ）に示されるように、Ｐ型ＭＯＳトランジスタＰ６１と、制御回路Ｃ６１と、出力回路Ｏ５とを備えている。
Ｐ型ＭＯＳトランジスタＰ６１は、電源に接続された第１のソースＰ６１Ｓと、第１のドレインＰ６１Ｄと、固定された電位が供給される第１のゲートＰ６１Ｇとを有する。
制御回路Ｃ６１は、Ｎ型ＭＯＳトランジスタＮ６１と、定電流源ｉ６１と、ＤＭＯＳトランジスタＤ６１とを備えている。
Ｎ型ＭＯＳトランジスタＮ６１は、固定された電位が供給される第２のソースＮ６１Ｓと、第２のドレインＮ６１Ｄと、出力回路Ｏ５からの制御信号が印加される第２のゲートＮ６１Ｇとを有する。Ｎ型ＭＯＳトランジスタＮ６１の第２のゲートＮ６１Ｇは、上記図１０（Ａ）に示されるように、出力回路Ｏ５のインバータＬ１０の出力と接続されている。また、定電流源ｉ６１は、第１のドレインＰ６１Ｄに接続されている。
ＤＭＯＳトランジスタＤ６１は、第２のドレインＮ６１Ｄに接続された第３のソースＤ６１Ｓと、第１のドレインＰ６１Ｄと接続された第３のドレインＤ６１Ｄと、固定された電位が供給される第３のゲートＤ６１Ｇとを有する。
ＤＭＯＳトランジスタは、一般にゲートをグラウンドに接続することで、電流源になることがよく知られている。図１０（Ａ）のように、ＤＭＯＳトランジスタＤ６１を追加することでＮ型ＭＯＳトランジスタＮ６１に流す電流にリミットをかける効果が追加される。Ｎ型ＭＯＳトランジスタＮ６１は単なるスイッチとなり、電源電圧依存（電源ＶＤＤへの依存）がなくなる。
すなわち、電源ＶＤＤがＰ型ＭＯＳトランジスタＰ６１の閾値より低いときは、ノードｎ６１は”Ｌ”であり、ＯＵＴは”Ｈ”となるため、Ｎ型ＭＯＳトランジスタＮ６１はＯＮする。その間、ＤＭＯＳトランジスタＤ６１でリミットがかかった電流がＮ型ＭＯＳトランジスタＮ６１に流れ続ける。そのため、Ｐ型ＭＯＳトランジスタＰ６１の閾値は高くなるため、パワーオンリセット閾値電圧は高くなる。
しかし、いったん電源ＶＤＤが高くなり、ノードｎ６１が”Ｈ”になれば、ＯＵＴは”Ｌ”となりＮ型ＭＯＳトランジスタＮ６１はＯＦＦする。そのため閾値は低下し、ヒステリシスができる。
制御回路Ｃ６１は、出力回路Ｏ５から出力された制御信号に応じて、電源が立ち上がり状態である場合にＰ型ＭＯＳトランジスタＰ６１に流れる基準電流に対応する閾値電圧を高くするように、基準電流を増加させ、電源が立下り状態である場合にＰ型ＭＯＳトランジスタＰ６１に流れる基準電流に対応する閾値電圧を低くするように、基準電流を減少させる。
パワーオンリセット回路６０の動作を、図１０（Ｂ）に示す。図１０（Ｂ）に示されるように、電源ＶＤＤがＰ型ＭＯＳトランジスタＰ６１の閾値を超えるまで、ノードｎ６１は”Ｌ”を出力するため出力信号ＯＵＴは”Ｈ”を出力する。そして、電源ＶＤＤがＰ型ＭＯＳトランジスタＰ６１の閾値を超えると、ノードｎ６１は”Ｈ”を出力するため出力信号ＯＵＴは”Ｌ”を出力する。
以上説明したように、第６の実施の形態に係るパワーオンリセット回路６０によれば、回路規模及び消費電流の増大を抑制して、電源の立ち上がり状態と立下り状態とで、異なるパワーオンリセット閾値電圧を設定することができる。
また、図１０（Ａ）のＮ型ＭＯＳトランジスタＮ６１に流す電流をＤＭＯＳトランジスタでリミットをかけるため、電源電圧依存（電源ＶＤＤへの依存）が抑制される。
なお、Ｐ型ＭＯＳトランジスタＰ６１に流れる基準電流を制御することでパワーオンリセット閾値電圧の設定を制御する場合を例に説明したが、Ｎ型ＭＯＳトランジスタに流れる基準電流を制御することでパワーオンリセット閾値電圧の設定を制御することもできる。
図１１に、Ｎ型ＭＯＳトランジスタに流れる基準電流を制御することでパワーオンリセット閾値電圧の設定をする場合を示す。
図１１に示されるパワーオンリセット回路６１は、Ｎ型ＭＯＳトランジスタＮ６１と、制御回路Ｃ６２と、出力回路Ｏ５とを備えている。
Ｎ型ＭＯＳトランジスタＮ６１は、固定された電位が供給される第１のソースＮ６１Ｓと、第１のドレインＮ６１Ｄと、電源に接続された第１のゲートＮ６１Ｇとを有する。
制御回路Ｃ６２は、Ｐ型ＭＯＳトランジスタＰ６１と、定電流源ｉ６２と、ＤＭＯＳトランジスタＤ６１とを備えている。
Ｐ型ＭＯＳトランジスタＰ６１は、電源に接続された第２のソースＰ６１Ｓと、第２のドレインＰ６１Ｄと、出力回路Ｏ５からの制御信号が印加される第２のゲートＰ６１Ｇとを有する。Ｐ型ＭＯＳトランジスタＰ６１の第２のゲートＰ６１Ｇは、上記図１１に示されるように、出力回路Ｏ５のインバータＬ１０の出力と接続されている。また、定電流源ｉ６２は、第１のドレインＮ６１Ｄに接続されている。
ＤＭＯＳトランジスタＤ６１は、第１のドレインＮ６１Ｄに接続された第３のソースＤ６１Ｓと、第２のドレインＰ６１Ｄと接続された第３のドレインＤ６１Ｄと、固定された電位が供給される第３のゲートＤ６１Ｇとを有する。
出力回路Ｏ５は、第１のドレインＮ６１Ｄの電位に応じて、リセット信号又はパワーオン信号である出力信号ＯＵＴを出力すると共に、制御信号を出力する。
また、制御回路Ｃ６２は、出力回路Ｏ５から出力された制御信号に応じて、電源が立ち上がり状態である場合にＮ型ＭＯＳトランジスタＮ６１に流れる基準電流に対応する閾値電圧を高くするように、基準電流を増加させ、電源が立下り状態である場合にＮ型ＭＯＳトランジスタＮ６１に流れる基準電流に対応する閾値電圧を低くするように、基準電流を減少させる。
パワーオンリセット回路６１の動作は、パワーオンリセット回路６０の動作と同様である。
[第７の実施の形態]
次に、本発明の第７の実施の形態について説明する。なお、第１〜第６の実施の形態に係るパワーオンリセット回路と同一の構成については、同一符号を付して、詳細な説明を省略する。
第７の実施の形態に係るパワーオンリセット回路では、ＤＭＯＳトランジスタのソースに抵抗を接続する点が、第６の実施の形態と異なる。
図１２（Ａ）は、本発明の第７の実施の形態に係るパワーオンリセット回路７０を示す回路図である。
第７の実施の形態に係るパワーオンリセット回路７０は、図１２（Ａ）に示されるように、Ｐ型ＭＯＳトランジスタＰ７１と、制御回路Ｃ７１と、出力回路Ｏ５とを備えている。
Ｐ型ＭＯＳトランジスタＰ７１は、電源に接続された第１のソースＰ７１Ｓと、第１のドレインＰ７１Ｄと、固定された電位が供給される第１のゲートＰ７１Ｇとを有する。
制御回路Ｃ７１は、Ｎ型ＭＯＳトランジスタＮ７１と、定電流源ｉ７１と、ＤＭＯＳトランジスタＤ７１とを備えている。
Ｎ型ＭＯＳトランジスタＮ７１は、固定された電位が供給される第２のソースＮ７１Ｓと、第２のドレインＮ７１Ｄと、出力回路Ｏ５からの制御信号が印加される第２のゲートＮ７１Ｇとを有する。Ｎ型ＭＯＳトランジスタＮ７１の第２のゲートＮ７１Ｇは、上記図１２（Ａ）に示されるように、出力回路Ｏ５のインバータＬ１０の出力と接続されている。また、定電流源ｉ７１は、第１のドレインＰ７１Ｄに接続されている。
ＤＭＯＳトランジスタＤ７１は、抵抗ＲＥＳを介して第２のドレインＮ７１Ｄに接続された第３のソースＤ７１Ｓと、第１のドレインＰ７１Ｄと接続された第３のドレインＤ７１Ｄと、固定された電位が供給される第３のゲートＤ７１Ｇとを有する。
図１２（Ａ）に示されるように、ＤＭＯＳトランジスタＤ７１のソースＤ７１Ｓと、Ｎ型ＭＯＳトランジスタＮ７１のドレインＮ７１Ｄとは、抵抗ＲＥＳを介して接続されている。
ＤＭＯＳトランジスタは一般にゲートをグラウンドに接続し、ソースに抵抗を入れることで、ＤＭＯＳトランジスタの（閾値÷抵抗値）の電流源になることが知られている。上記図１２（Ａ）に示されるように、抵抗ＲＥＳを追加することで、ＤＭＯＳトランジスタに流れる電流を調整することが可能になる。
すなわち、電源ＶＤＤがＰ型ＭＯＳトランジスタＰ７１の閾値より低いときは、ノードｎ７１は”Ｌ”であり、ＯＵＴは”Ｈ”となるため、Ｎ型ＭＯＳトランジスタＮ７１はＯＮする。その間、ＤＭＯＳトランジスタＤ７１および抵抗ＲＥＳでリミットがかかった電流がＮ型ＭＯＳトランジスタＮ７１に流れ続ける。そのため、Ｐ型ＭＯＳトランジスタＰ７１の閾値は高くなるため、パワーオンリセット閾値電圧は高くなる。
しかし、いったん電源ＶＤＤが高くなり、ノードｎ７１が”Ｈ”になれば、ＯＵＴは”Ｌ”となりＮ型ＭＯＳトランジスタＮ７１はＯＦＦする。そのため閾値は低下し、ヒステリシスができる。
制御回路Ｃ７１は、出力回路Ｏ５から出力された制御信号に応じて、電源が立ち上がり状態である場合にＰ型ＭＯＳトランジスタＰ７１に流れる基準電流に対応する閾値電圧を高くするように、基準電流を増加させ、電源が立下り状態である場合にＰ型ＭＯＳトランジスタＰ７１に流れる基準電流に対応する閾値電圧を低くするように、基準電流を減少させる。
パワーオンリセット回路７０の動作を、図１２（Ｂ）に示す。図１２（Ｂ）に示されるように、電源ＶＤＤがＰ型ＭＯＳトランジスタＰ７１の閾値を超えるまで、ノードｎ７１は”Ｌ”を出力するため出力信号ＯＵＴは”Ｈ”を出力する。そして、電源ＶＤＤがＰ型ＭＯＳトランジスタＰ７１の閾値を超えると、ノードｎ７１は”Ｈ”を出力するため出力信号ＯＵＴは”Ｌ”を出力する。
以上説明したように、第７の実施の形態に係るパワーオンリセット回路７０によれば、回路規模及び消費電流の増大を抑制して、電源の立ち上がり状態と立下り状態とで、異なるパワーオンリセット閾値電圧を設定することができる。
また、抵抗ＲＥＳを入れることにより、図１２（Ａ）のＮ型ＭＯＳトランジスタＮ７１に流す電流が調整され、図１２（Ａ）のＰ型ＭＯＳトランジスタＰ７１の閾値を調整できる。また、抵抗ＲＥＳが図１２（Ａ）のＮ型ＭＯＳトランジスタＮ７１のソース側に接続されていてもよい。
なお、Ｐ型ＭＯＳトランジスタＰ７１に流れる基準電流を制御することでパワーオンリセット閾値電圧の設定を制御する場合を例に説明したが、Ｎ型ＭＯＳトランジスタに流れる基準電流を制御することでパワーオンリセット閾値電圧の設定を制御することもできる。
図１３に、Ｎ型ＭＯＳトランジスタに流れる基準電流を制御することでパワーオンリセット閾値電圧の設定をする場合を示す。
図１３に示されるパワーオンリセット回路７１は、Ｎ型ＭＯＳトランジスタＮ７１と、制御回路Ｃ７２と、出力回路Ｏ５とを備えている。
Ｎ型ＭＯＳトランジスタＮ７１は、固定された電位が供給される第１のソースＮ７１Ｓと、第１のドレインＮ７１Ｄと、電源に接続された第１のゲートＮ７１Ｇとを有する。
制御回路Ｃ７２は、Ｐ型ＭＯＳトランジスタＰ７１と、定電流源ｉ７２と、ＤＭＯＳトランジスタＤ７１とを備えている。
Ｐ型ＭＯＳトランジスタＰ７１は、電源に接続された第２のソースＰ７１Ｓと、第２のドレインＰ７１Ｄと、出力回路Ｏ５からの制御信号が印加される第２のゲートＰ７１Ｇとを有する。Ｐ型ＭＯＳトランジスタＰ７１の第２のゲートＰ７１Ｇは、上記図１３に示されるように、出力回路Ｏ５のインバータＬ１０の出力と接続されている。また、定電流源ｉ７２は、第１のドレインＮ７１Ｄに接続されている。
出力回路Ｏ５は、第１のドレインＮ７１Ｄの電位に応じて、リセット信号又はパワーオン信号である出力信号ＯＵＴを出力すると共に、制御信号を出力する。
また、制御回路Ｃ７２は、出力回路Ｏ５から出力された制御信号に応じて、電源が立ち上がり状態である場合にＮ型ＭＯＳトランジスタＮ７１に流れる基準電流に対応する閾値電圧を高くするように、基準電流を増加させ、電源が立下り状態である場合にＮ型ＭＯＳトランジスタＮ７１に流れる基準電流に対応する閾値電圧を低くするように、基準電流を減少させる。
パワーオンリセット回路７１の動作は、パワーオンリセット回路６０の動作と同様である。
[第８の実施の形態]
次に、本発明の第８の実施の形態について説明する。なお、第１〜第７の実施の形態に係るパワーオンリセット回路と同一の構成については、同一符号を付して、詳細な説明を省略する。
図１４（Ａ）は、本発明の第８の実施の形態に係るパワーオンリセット回路８０を示す回路図である。第８の実施の形態に係るパワーオンリセット回路８０は、図１４（Ａ）に示されるように、Ｐ型ＭＯＳトランジスタＰ８１と、制御回路Ｃ８１と、出力回路Ｏ５とを備えている。
Ｐ型ＭＯＳトランジスタＰ８１は、電源に接続された第１のソースＰ８１Ｓと、第１のドレインＰ８１Ｄと、固定された電位が供給される第１のゲートＰ８１Ｇとを有する。
制御回路Ｃ８１は、Ｎ型ＭＯＳトランジスタＮ８１と、定電流源ｉ８１と、第１の定電流源の一例としての定電流源ｉ８２とを備えている。
Ｎ型ＭＯＳトランジスタＮ８１は、固定された電位が供給される第２のソースＮ８１Ｓと、第２のドレインＮ８１Ｄと、出力回路Ｏ５からの制御信号が印加される第２のゲートＮ８１Ｇとを有する。Ｎ型ＭＯＳトランジスタＮ８１の第２のゲートＮ８１Ｇは、上記図１４（Ａ）に示されるように、出力回路Ｏ５のインバータＬ１０の出力と接続されている。なお、Ｎ型ＭＯＳトランジスタＮ８１の第２のドレインＮ８１Ｄは、定電流源ｉ８２を介して、第１のドレインＰ８１Ｄに接続されている。また、定電流源ｉ８１は、第１のドレインＰ６１Ｄに接続されている。
制御回路Ｃ８１は、出力回路Ｏ５から出力された制御信号に応じて、電源が立ち上がり状態である場合にＰ型ＭＯＳトランジスタＰ８１に流れる基準電流に対応する閾値電圧を高くするように、基準電流を増加させ、電源が立下り状態である場合にＰ型ＭＯＳトランジスタＰ８１に流れる基準電流に対応する閾値電圧を低くするように、基準電流を減少させる。
パワーオンリセット回路８０の動作を、図１４（Ｂ）に示す。図１４（Ｂ）に示されるように、電源ＶＤＤがＰ型ＭＯＳトランジスタＰ８１の閾値を超えるまで、ノードｎ８１は”Ｌ”を出力するため出力信号ＯＵＴは”Ｈ”を出力する。そして、電源ＶＤＤがＰ型ＭＯＳトランジスタＰ８１の閾値を超えると、ノードｎ８１は”Ｈ”を出力するため出力信号ＯＵＴは”Ｌ”を出力する。
図１５に、第８の実施の形態に係るパワーオンリセット回路８０の動作シミュレーションの波形を示す。図１５に示されるように、電源が立ち上がり状態である場合と、電源が立下り状態である場合とで、閾値電圧が異なることがわかる。
以上説明したように、第８の実施の形態に係るパワーオンリセット回路８０によれば、回路規模及び消費電流の増大を抑制して、電源の立ち上がり状態と立下り状態とで、異なるパワーオンリセット閾値電圧を設定することができる。
なお、Ｐ型ＭＯＳトランジスタＰ８１に流れる基準電流を制御することでパワーオンリセット閾値電圧の設定を制御する場合を例に説明したが、Ｎ型ＭＯＳトランジスタに流れる基準電流を制御することでパワーオンリセット閾値電圧の設定を制御することもできる。
図１６に、Ｎ型ＭＯＳトランジスタに流れる基準電流を制御することでパワーオンリセット閾値電圧の設定をする場合を示す。
図１６に示されるパワーオンリセット回路８１は、Ｎ型ＭＯＳトランジスタＮ８１と、制御回路Ｃ８２と、出力回路Ｏ５とを備えている。
Ｎ型ＭＯＳトランジスタＮ８１は、固定された電位が供給される第１のソースＮ８１Ｓと、第１のドレインＮ８１Ｄと、電源に接続された第１のゲートＮ８１Ｇとを有する。
制御回路Ｃ８２は、Ｐ型ＭＯＳトランジスタＰ８１と、定電流源ｉ８３と、第１の定電流源の一例としての定電流源ｉ８４とを備えている。
Ｐ型ＭＯＳトランジスタＰ８１は、電源に接続された第２のソースＰ８１Ｓと、第２のドレインＰ８１Ｄと、出力回路Ｏ５からの制御信号が印加される第２のゲートＰ８１Ｇとを有する。Ｐ型ＭＯＳトランジスタＰ８１の第２のゲートＰ８１Ｇは、上記図１６に示されるように、出力回路Ｏ５のインバータＬ１０の出力と接続されている。なお、Ｐ型ＭＯＳトランジスタＰ８１の第２のドレインＰ８１Ｄは、定電流源ｉ８３を介して、第１のドレインＰ８１Ｄに接続されている。また、定電流源ｉ８４は、第１のドレインＰ８１Ｄに接続されている。
出力回路Ｏ５は、第１のドレインＮ８１Ｄの電位に応じて、リセット信号又はパワーオン信号である出力信号ＯＵＴを出力すると共に、制御信号を出力する。
また、制御回路Ｃ８２は、出力回路Ｏ５から出力された制御信号に応じて、電源が立ち上がり状態である場合にＮ型ＭＯＳトランジスタＮ８１に流れる基準電流に対応する閾値電圧を高くするように、基準電流を増加させ、電源が立下り状態である場合にＮ型ＭＯＳトランジスタＮ８１に流れる基準電流に対応する閾値電圧を低くするように、基準電流を減少させる。
パワーオンリセット回路８１の動作は、パワーオンリセット回路８０の動作と同様である。
なお、上記図１４（Ａ）の定電流源ｉ８２とＮ型ＭＯＳトランジスタＮ８１との位置が反対であってもよい。また、同様に、上記図１６の定電流源ｉ８４とＰ型ＭＯＳトランジスタＰ８１との位置が反対であってもよい。
以上、本発明の実施の形態について説明したが、本発明は上記各実施の形態の態様に限定されるものではなく、種々の変更が可能である。
例えば、上記実施形態では、静電気破壊を対策する回路は図示していないため、静電気破壊を対策する回路と組み合わせて用いることもできる。
また、上記実施の形態の出力回路Ｏ１及びＯ２における論理回路部分は一例であり、異なる論理回路を用いても同様な効果を得られることができる。
また、上記実施の形態で説明したパワーオンリセット回路と同様の回路構成を用いて、ヒステリシスを有する電圧について所望の電圧を検出する電圧検出回路、またはヒステリシスを有する電圧についての電圧判定を行う電圧判定回路に、本発明を適用させることもできる。
また、上記第３の実施の形態では、Ｐ型ＭＯＳトランジスタＰ３１は、直列に接続された複数のＰ型トランジスタのうちの少なくとも１つに電流が流れるように接続された少なくとも１つのＰ型ＭＯＳトランジスタであり、Ｎ型ＭＯＳトランジスタＮ３２は、複数のＮ型トランジスタのうちの少なくとも１つが並列に接続された少なくとも１つのＮ型ＭＯＳトランジスタである場合を例に説明したが、これに限定されるものではない。
例えば、Ｐ型ＭＯＳトランジスタＰ３１は、直列に接続された複数のＰ型トランジスタのうちの少なくとも１つに電流が流れるように接続された少なくとも１つのＰ型ＭＯＳトランジスタであって、Ｎ型ＭＯＳトランジスタＮ３２は、上記第１の実施の形態と同様に、１つのＮ型ＭＯＳトランジスタを備えていてもよい。
また、例えば、Ｎ型ＭＯＳトランジスタＮ３２は、複数のＮ型トランジスタのうちの少なくとも１つが並列に接続された少なくとも１つのＮ型ＭＯＳトランジスタであって、Ｐ型ＭＯＳトランジスタＰ３１は、上記第１の実施の形態と同様に、１つのＰ型ＭＯＳトランジスタを備えていてもよい。
また、上記第４の実施の形態では、Ｎ型ＭＯＳトランジスタＮ４１は、直列に接続された複数のＮ型トランジスタのうちの少なくとも１つに電流が流れるように接続された少なくとも１つのＮ型ＭＯＳトランジスタであり、Ｐ型ＭＯＳトランジスタＰ４２は、複数のＰ型トランジスタのうちの少なくとも１つが並列に接続された少なくとも１つのＰ型ＭＯＳトランジスタである場合を例に説明したが、これに限定されるものではない。
例えば、Ｎ型ＭＯＳトランジスタＮ４１は、直列に接続された複数のＮ型トランジスタのうちの少なくとも１つに電流が流れるように接続された少なくとも１つのＮ型ＭＯＳトランジスタであって、Ｐ型ＭＯＳトランジスタＰ４２は、上記第２の実施の形態と同様に、１つのＰ型ＭＯＳトランジスタを備えていてもよい。
また、例えば、Ｐ型ＭＯＳトランジスタＰ４２は、複数のＰ型トランジスタのうちの少なくとも１つが並列に接続された少なくとも１つのＰ型ＭＯＳトランジスタであって、Ｎ型ＭＯＳトランジスタＮ４１は、上記第２の実施の形態と同様に、１つのＮ型ＭＯＳトランジスタを備えていてもよい。
また、上記第３の実施の形態では、Ｐ型ＭＯＳトランジスタＰ３１は、直列に接続された複数のＰ型トランジスタのうちの少なくとも１つに電流が流れるように接続されている場合を例に説明したが、これに限定されるものではなく、複数のＰ型トランジスタのうちの少なくとも１つが並列に接続されていてもよい。
また、上記第３の実施の形態では、Ｎ型ＭＯＳトランジスタＮ３２は、複数のＮ型トランジスタのうちの少なくとも１つが並列に接続されている場合を例に説明したが、これに限定されるものではなく、直列に接続された複数のＮ型トランジスタのうちの少なくとも１つに電流が流れるように接続されていてもよい。
また、同様に、上記第４の実施の形態では、Ｎ型ＭＯＳトランジスタＮ４１は、直列に接続された複数のＮ型トランジスタのうちの少なくとも１つに電流が流れるように接続されている場合を例に説明したが、これに限定されるものではなく、複数のＮ型トランジスタのうちの少なくとも１つが並列に接続されていてもよい。
また、上記第４の実施の形態では、Ｐ型ＭＯＳトランジスタＰ４２は、複数のＰ型トランジスタのうちの少なくとも１つが並列に接続されている場合を例に説明したが、これに限定されるものではなく、直列に接続された複数のＰ型トランジスタのうちの少なくとも１つに電流が流れるように接続されていてもよい。
１０，２０，３０，４０ パワーオンリセット回路
Ｃ１１，Ｃ２１，Ｃ３１，Ｃ４１ 制御回路
Ｌ１０，Ｌ１１，Ｌ１２ インバータ
Ｎ１１，Ｎ１２，Ｎ１３，Ｎ２１，Ｎ３２，Ｎ３２Ａ，Ｎ３２Ｂ，Ｎ３２Ｃ，Ｎ４１，Ｎ４１Ａ，Ｎ４１Ｂ，Ｎ４１Ｃ Ｎ型ＭＯＳトランジスタ
ｎ１１，ｎ１２，ｎ２１，ｎ２２ ノード
Ｎ１１Ｄ，Ｎ１２Ｄ，Ｎ１３Ｄ，Ｎ２１Ｄ，Ｎ３２Ｄ，Ｎ４１Ｄ Ｎ型ＭＯＳトランジスタのドレイン
Ｎ１１Ｇ，Ｎ１２Ｇ，Ｎ１３Ｇ，Ｎ２１Ｇ，Ｎ３２Ｇ，Ｎ４１Ｇ Ｎ型ＭＯＳトランジスタのゲート
Ｎ１１Ｓ，Ｎ１２Ｓ，Ｎ１３Ｓ，Ｎ２１Ｓ，Ｎ３２Ｓ，Ｎ４１Ｓ Ｎ型ＭＯＳトランジスタのソース
Ｏ１，Ｏ２ 出力回路
Ｐ１１，Ｐ２１，Ｐ２２，Ｐ２３，Ｐ３１，Ｐ３１Ａ，Ｐ３１Ｂ，Ｐ３１Ｃ，Ｐ４２，Ｐ４２Ａ，Ｐ４２Ｂ，Ｐ４２Ｃ Ｐ型ＭＯＳトランジスタ
Ｐ１１Ｄ，Ｐ２１Ｄ，Ｐ２２Ｄ，Ｐ２３Ｄ，Ｐ３１Ｄ，Ｐ４２Ｄ Ｐ型ＭＯＳトランジスタのドレイン
Ｐ１１Ｇ，Ｐ２１Ｇ，Ｐ２２Ｇ，Ｐ２３Ｇ，Ｐ３１Ｇ，Ｐ４２Ｇ Ｐ型ＭＯＳトランジスタのゲート
Ｐ１１Ｓ，Ｐ２１Ｓ，Ｐ２２Ｓ，Ｐ２３Ｓ，Ｐ３１Ｓ，Ｐ４２Ｓ Ｐ型ＭＯＳトランジスタのソース
ＶＤＤ 電源
Ｖｏｆｆ，Ｖｏｎ 閾値電圧
５０，５１，６０，６１，７０，７１，８０，８１ パワーオンリセット回路
Ｃ５１，Ｃ５２，Ｃ６１，Ｃ６２，Ｃ７１，Ｃ７２，Ｃ８１，Ｃ８２ 制御回路
Ｄ６１，Ｄ７１ ＤＭＯＳトランジスタ
Ｄ６１Ｄ，Ｄ７１Ｄ ＤＭＯＳトランジスタのドレイン
Ｄ６１Ｇ，Ｄ７１Ｇ ＤＭＯＳトランジスタのゲート
Ｄ６１Ｓ，Ｄ７１Ｓ ＤＭＯＳトランジスタのソース
Ｎ５１，Ｎ６１，Ｎ７１，Ｎ８１ Ｎ型ＭＯＳトランジスタ
Ｎ５１Ｄ，Ｎ６１Ｄ，Ｎ７１Ｄ，Ｎ８１Ｄ Ｎ型ＭＯＳトランジスタのドレイン
Ｎ５１Ｇ，Ｎ６１Ｇ，Ｎ７１Ｇ，Ｎ８１Ｇ Ｎ型ＭＯＳトランジスタのゲート
Ｎ５１Ｓ，Ｎ６１Ｓ，Ｎ７１Ｓ，Ｎ８１Ｓ Ｎ型ＭＯＳトランジスタのソース
Ｏ５ 出力回路
Ｐ５１，Ｐ６１，Ｐ７１，Ｐ８１ Ｐ型ＭＯＳトランジスタトランジスタ
Ｐ５１Ｄ，Ｐ６１Ｄ，Ｐ７１Ｄ，Ｐ８１Ｄ Ｐ型ＭＯＳトランジスタトランジスタのドレイン
Ｐ５１Ｇ，Ｐ６１Ｇ，Ｐ７１Ｇ，Ｐ８１Ｇ Ｐ型ＭＯＳトランジスタトランジスタのゲート
Ｐ５１Ｓ，Ｐ６１Ｓ，Ｐ７１Ｓ，Ｐ８１Ｓ Ｐ型ＭＯＳトランジスタトランジスタのソース
ＲＥＳ 抵抗
ｉ５１，ｉ５２，ｉ６１，ｉ６２，ｉ７１，ｉ７２，ｉ８１，ｉ８２，ｉ８３，ｉ８４，ｉ８４ 定電流源

Claims (6)

  1. 電源に接続された第１のソースと、第１のドレインと、固定された電位が供給される第１のゲートとを有するＰ型ＭＯＳトランジスタと、
    前記第１のドレインの電位に応じて、リセット信号又はパワーオン信号である第１の出力信号を出力すると共に、第２の出力信号を出力する出力回路と、
    前記第１のドレインに接続された定電流源と、
    固定された電位が供給される第２のソースと、前記第１のドレインに接続される第２のドレインと、前記出力回路からの前記第２の出力信号が印加される第２のゲートとを有するＮ型ＭＯＳトランジスタと、
    前記第２のドレインに接続された第３のソースと、前記第１のドレインと接続された第３のドレインと、固定された電位が供給される第３のゲートとを有するＤＭＯＳトランジスタと、
    を備える半導体回路。
  2. 固定された電位が供給される第１のソースと、第１のドレインと、電源に接続された第１のゲートとを有するＮ型ＭＯＳトランジスタと、
    前記第１のドレインの電位に応じて、リセット信号又はパワーオン信号である第１の出力信号を出力すると共に、第２の出力信号を出力する出力回路と、
    前記第１のドレインに接続された定電流源と、
    前記電源に接続された第２のソースと、前記第１のドレインに接続される第２のドレインと、前記出力回路からの前記第２の出力信号が印加される第２のゲートとを有するＰ型ＭＯＳトランジスタと、
    前記第１のドレインに接続された第３のソースと、前記第２のドレインと接続された第３のドレインと、固定された電位が供給される第３のゲートとを有するＤＭＯＳトランジスタと、
    を備える半導体回路。
  3. 電源に接続された第１のソースと、第１のドレインと、固定された電位が供給される第１のゲートとを有するＰ型ＭＯＳトランジスタと、
    固定された電位が供給される第２のソースと、前記第１のドレインに接続される第２のドレインと、第２のゲートとを有するＮ型ＭＯＳトランジスタ、及び、電源に接続された第３のソースと、前記第１のドレインに接続された第３のドレインと、バイアス電位が印加される第３のゲートとを有する第２のＰ型ＭＯＳトランジスタを含む制御回路と、
    前記第１のドレインの電圧に応じて、リセット信号又はパワーオン信号である第１の出力信号を出力すると共に、第２の出力信号を出力する出力回路と、を備え、
    前記制御回路は、前記出力回路から出力された前記第２の出力信号に応じて、前記電源が立ち上がり状態である場合に前記Ｐ型ＭＯＳトランジスタに流れる基準電流に対応する閾値電圧を高くするように、前記基準電流を増加させ、前記電源が立下り状態である場合に前記Ｐ型ＭＯＳトランジスタに流れる基準電流に対応する閾値電圧を低くするように、前記基準電流を減少させる
    半導体回路。
  4. 固定された電位が供給される第１のソースと、第１のドレインと、電源に接続される第１のゲートとを有するＮ型ＭＯＳトランジスタと、
    電源に接続された第２のソースと、前記第１のドレインに接続される第２のドレインと、第２のゲートとを有するＰ型ＭＯＳトランジスタ、及び、電源に接続された第３のソースと、前記第１のドレインに接続された第３のドレインと、バイアス電位が印加される第３のゲートとを有する第２のＰ型ＭＯＳトランジスタを含む制御回路と、
    前記第１のドレインの電圧に応じて、リセット信号又はパワーオン信号である第１の出力信号を出力すると共に、第２の出力信号を出力する出力回路と、を備え、
    前記制御回路は、前記出力回路から出力された前記第２の出力信号に応じて、前記電源が立ち上がり状態である場合に前記Ｎ型ＭＯＳトランジスタに流れる基準電流に対応する閾値電圧を高くするように、前記基準電流を増加させ、前記電源が立下り状態である場合に前記Ｎ型ＭＯＳトランジスタに流れる基準電流に対応する閾値電圧を低くするように、前記基準電流を減少させる
    半導体回路。
  5. 請求項１〜請求項４の何れか１項に記載の半導体回路を備えた電圧検出回路。
  6. 請求項１〜請求項４の何れか１項に記載の半導体回路を備えた電圧判定回路。
JP2019206543A 2014-11-11 2019-11-14 半導体回路、電圧検出回路、及び電圧判定回路 Active JP6859418B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014229257 2014-11-11
JP2014229257 2014-11-11

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2015058521A Division JP6619145B2 (ja) 2014-11-11 2015-03-20 半導体回路、電圧検出回路、及び電圧判定回路

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2020189858A Division JP2021016196A (ja) 2014-11-11 2020-11-13 半導体回路、電圧検出回路、及び電圧判定回路

Publications (2)

Publication Number Publication Date
JP2020025342A true JP2020025342A (ja) 2020-02-13
JP6859418B2 JP6859418B2 (ja) 2021-04-14

Family

ID=56071598

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2015058521A Active JP6619145B2 (ja) 2014-11-11 2015-03-20 半導体回路、電圧検出回路、及び電圧判定回路
JP2019206543A Active JP6859418B2 (ja) 2014-11-11 2019-11-14 半導体回路、電圧検出回路、及び電圧判定回路
JP2020189858A Ceased JP2021016196A (ja) 2014-11-11 2020-11-13 半導体回路、電圧検出回路、及び電圧判定回路

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2015058521A Active JP6619145B2 (ja) 2014-11-11 2015-03-20 半導体回路、電圧検出回路、及び電圧判定回路

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2020189858A Ceased JP2021016196A (ja) 2014-11-11 2020-11-13 半導体回路、電圧検出回路、及び電圧判定回路

Country Status (1)

Country Link
JP (3) JP6619145B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6693767B2 (ja) * 2016-02-26 2020-05-13 ラピスセミコンダクタ株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009065649A (ja) * 2007-08-10 2009-03-26 Seiko Instruments Inc 電源電圧低下検出回路
JP2011211512A (ja) * 2010-03-30 2011-10-20 Citizen Holdings Co Ltd 電子回路
US20140266314A1 (en) * 2013-03-13 2014-09-18 Analog Devices Technology Power Monitoring Circuit, and a Power Up Reset Generator
JP2014207615A (ja) * 2013-04-15 2014-10-30 ラピスセミコンダクタ株式会社 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4462743B2 (ja) * 2000-03-29 2010-05-12 株式会社ルネサステクノロジ パワーオンリセット回路
JP2006074210A (ja) * 2004-08-31 2006-03-16 Toshiba Lsi System Support Kk 半導体集積回路装置のリセット回路
CN100481693C (zh) * 2006-03-10 2009-04-22 昂宝电子（上海）有限公司 用于上电复位和欠压锁定方案的系统与方法
JP2008271526A (ja) * 2007-03-29 2008-11-06 Fujitsu Ten Ltd 遅延回路、及び電子機器
JP5547451B2 (ja) * 2009-10-13 2014-07-16 ラピスセミコンダクタ株式会社 パワーオンリセット回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009065649A (ja) * 2007-08-10 2009-03-26 Seiko Instruments Inc 電源電圧低下検出回路
JP2011211512A (ja) * 2010-03-30 2011-10-20 Citizen Holdings Co Ltd 電子回路
US20140266314A1 (en) * 2013-03-13 2014-09-18 Analog Devices Technology Power Monitoring Circuit, and a Power Up Reset Generator
JP2014207615A (ja) * 2013-04-15 2014-10-30 ラピスセミコンダクタ株式会社 半導体装置

Also Published As

Publication number Publication date
JP6859418B2 (ja) 2021-04-14
JP2021016196A (ja) 2021-02-12
JP6619145B2 (ja) 2019-12-11
JP2016096531A (ja) 2016-05-26

Similar Documents

Publication Publication Date Title
US7548117B2 (en) Differential amplifier having an improved slew rate
CN105591636B (zh) 半导体电路、电压检测电路以及电压判定电路
JP6219180B2 (ja) ボルテージレギュレータ
US9800246B2 (en) Level shifter applicable to low voltage domain to high voltage domain conversion
US20100033214A1 (en) High voltage input receiver with hysteresis using low voltage transistors
CN106505990B (zh) 具有可选滞后和速度的输入缓冲器
KR20170015933A (ko) 부트스트래핑 회로 및 이를 이용한 단극성 논리 회로
JP6698855B2 (ja) インターフェース回路
US20090066388A1 (en) Schmitt Trigger Circuit
Suresh A low power Schmitt Trigger design using SBT technique in 180nm CMOS technology
JP6859418B2 (ja) 半導体回路、電圧検出回路、及び電圧判定回路
JP2009260804A (ja) パワーオン検知回路およびレベル変換回路
JP6417781B2 (ja) 半導体装置
US9407255B2 (en) Circuit
US8330501B1 (en) Dual mode rail-to-rail buffer for low voltage memory
Parimala et al. Subthreshold voltage to supply voltage level shifter using modified revised wilson current mirror
US10097170B2 (en) Circuit and method for low power chip enable circuitry
EP3257158A1 (en) Level shifter
KR20150119618A (ko) 슈미트 트리거 회로를 이용한 논리 게이트
JP6369272B2 (ja) 電源制御回路と半導体装置
JP2017063300A (ja) 入力回路
JP5888954B2 (ja) 電圧検出回路
CN111355480B (zh) 半导体装置的缓冲电路
KR102069356B1 (ko) 커런트 미러 기반의 레벨 시프트 장치 그리고, 그 동작 방법
JPH11326398A (ja) 電圧検知回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191114

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200909

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200915

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201113

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210224

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210325

R150 Certificate of patent or registration of utility model

Ref document number: 6859418

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150