KR20150119618A - 슈미트 트리거 회로를 이용한 논리 게이트 - Google Patents

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KR20150119618A
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Abstract

슈미트 트리거 회로를 이용한 AND 게이트 및 OR 게이트를 개시한다. 슈미트 트리거 회로를 이용한 AND 게이트는 두 개의 입력 신호들을 입력 받아 NAND 논리 연산을 수행하여 제1 출력 신호를 출력하는 NAND 게이트; 및 상기 제1 출력 신호를 인버팅하여 제2 출력 신호를 출력하는 DTMOS 인버터를 포함하고, 상기 제2 출력 신호를 이용하여 상기 NAND 게이트의 문턱전압을 조절할 수 있다.
슈미트 트리거 회로를 이용한 OR 게이트는 두 개의 입력 신호들을 입력 받아 NOR 논리 연산을 수행하여 제1 출력 신호를 출력하는 NOR 게이트; 및 상기 제1 출력 신호를 인버팅하여 제2 출력 신호를 출력하는 DTMOS 인버터를 포함하고, 상기 제2 출력 신호를 이용하여 상기 NOR 게이트의 문턱전압을 조절할 수 있다.

Description

슈미트 트리거 회로를 이용한 논리 게이트{LOGIG GATE USING SCHMITT TRIGGER CIRCUIT}
본 발명은 슈미트 트리거 회로에 관한 것으로서, 보다 상세하게는 슈미트 트리거 회로를 이용한 논리 게이트에 관한 것이다.
슈미트 트리거(Schmitt Trigger)는 회로에서 입력 신호의 변화에 따라 출력이 바뀌는 문턱 전압을 조절하여, 입력 신호의 변화에 따라 서로 다른 문턱전압을 갖게 함으로써 0 또는 1을 출력하는 회로이다.
이 회로는 입력 전압이 어떤 정해진 값 이상으로 높아지면 출력 파형이 상승하고 어떤 정해진 값 이하로 낮아지면 출력 파형이 하강하는 동작을 한다. 슈미트 트리거 회로는 입력 전압 값에 따라 민감하게 동작하는 회로로서 2개의 서로 다른 트리거 전압 값에서 출력 상태가 변환된다. 즉 낮은 트리거 전압 값(LTP : low trigger point)과 높은 트리거 전압(UTP : upper trigger point) 에서 동작한다
이러한 특성을 가지고 있기 때문에 슈미트 트리거 회로는 신호 전달 경로에 노이즈가 인가되는 경우에도 출력이 쉽게 바뀌지 않고 원래의 값을 유지할 수 있는 특성을 가질 수 있고, 회로의 노이즈 내성(noise immunity)을 향상시키기 위해 주로 사용된다.
기존에 사용되는 대부분의 슈미트 트리거(Schmitt Trigger) 회로의 경우, 신호의 전이(Transition)과정 동안 기존의 출력을 유지하기 위하여 추가적인 전류를 흘려보내는 경로가 존재한다.
이러한 이유에서 기존의 슈미트 트리거(Schmitt Trigger) 회로는 로직 게이트를 구성하는 회로 이외에 추가적으로 전류를 흘려주기 위한 트랜지스터가 요구되며, 일반적으로 추가되는 트랜지스터의 수는 기존 로직 게이트에서 사용되는 트랜지스터의 갯수보다 더 많은 수를 요구하고 있다.
이와 같은 집적도 문제로 인해 회로의 면적을 감소시키기 위하여 기존 회로에 슈미트 트리거(Schmitt Trigger)를 이용한 버퍼를 삽입하는 기술이 주로 연구되고 있으나, 이 또한 서로 다른 신호 전달 경로에 있어 신호 지연의 차이를 만들어 내는 요인으로써 작용하는 문제점이 있다.
결국 종래 기술의 경우 저전력 설계관점에서도 맞지 않을 뿐 아니라 집적도 측면에서도 많은 문제점을 안고 있다.
본 발명이 해결하고자 하는 기술적 과제는, 저전력 회로의 노이즈 내성과 집적도 향상 및 소모 전력 감소시킬 수 있는 논리 게이트를 제공하는 것이다.
상기와 같은 기술적 과제를 해결하기 위해, 본 발명의 실시예에 따른 슈미트 트리거 회로를 이용한 AND 게이트는 두 개의 입력 신호들을 입력 받아 NAND 논리 연산을 수행하여 제1 출력 신호를 출력하는 NAND 게이트; 및 상기 제1 출력 신호를 인버팅하여 제2 출력 신호를 출력하는 DTMOS 인버터를 포함하고, 상기 제2 출력 신호를 이용하여 상기 NAND 게이트의 문턱전압을 조절할 수 있다.
하나의 실시예로 상기 NAND 게이트는, 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터를 포함하고, 상기 제1 트랜지스터의 소스와 상기 제2 트랜지스터는 전원전압에 각각 연결되고, 상기 제1 트랜지스터의 드레인과 상기 제2 트랜지스터의 드레인이 서로 연결되며, 상기 제3 트랜지스터의 소스는 상기 제1 트랜지스터의 드레인 및 상기 제2 트랜지스터의 드레인에 각각 연결되고, 상기 제4 트랜지스터의 소스는 상기 제3 트랜지스터의 드레인에 연결되며, 상기 제4 트랜지스터의 드레인은 접지전압에 연결될 수 있다.
하나의 실시예로 상기 DTMOS 인버터는, 제5 트랜지스터 및 제6 트랜지스터를 포함하고, 상기 제5 트랜지스터의 소스는 상기 전원전압에 연결되고, 상기 제6 트랜지스터의 소스는 상기 제5 트랜지스터의 드레인에 연결되며, 상기 제6 트랜지스터의 드레인은 상기 접지전압에 연결되고, 상기 제5 트랜지스터 및 상기 제6 트랜지스터는 각각 게이트와 바디가 직접연결되며, 바디 전압은 게이트 전압에 의해 제어되고, 상기 제5 트랜지스터의 드레인 및 상기 제6 트랜지스터의 소스는 상기 제1 트랜지스터의 바디, 상기 제2 트랜지스터의 바디, 상기 제3 트랜지스터의 바디 및 상기 제4 트랜지스터의 바디에 연결될 수 있다.
하나의 실시예로 상기 문턱전압은 제1 문턱전압(VLH) 및 제2 문턱전압(VHL)을 포함하고, 상기 제1 문턱전압(VLH)은 상기 제2출력 신호가 로우에서 하이로 변하는 경우이고, 상기 제2 문턱전압(VHL)은 상기 제2출력 신호가 하이에서 로우로 변하는 경우일 수 있다.
하나의 실시예로 상기 제1 트랜지스터와 상기 제2 트랜지스터는 PMOS(P-channel metal oxide semiconductor)이고, 상기 제3 트랜지스터와 상기 제4 트랜지스터는 NMOS(N-channel metal oxide semiconductor)일 수 있다.
하나의 실시예로 상기 제5 트랜지스터는 PMOS(P-channel metal oxide semiconductor)이고, 상기 제6 트랜지스터는 NMOS(N-channel metal oxide semiconductor)일 수 있다.
본 발명의 다른 실시예에 따른 슈미트 트리거 회로를 이용한 OR 게이트는 두 개의 입력 신호들을 입력 받아 NOR 논리 연산을 수행하여 제1 출력 신호를 출력하는 NOR 게이트; 및 상기 제1 출력 신호를 인버팅하여 제2 출력 신호를 출력하는 DTMOS 인버터를 포함하고, 상기 제2 출력 신호를 이용하여 상기 NOR 게이트의 문턱전압을 조절할 수 있다.
하나의 실시예로 상기 OR 게이트는, 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터를 포함하고, 상기 제1 트랜지스터의 소스는 전원전압에 연결되고, 상기 제2 트랜지스터의 소스는 상기 제1 트랜지스터의 드레인과 연결되며, 상기 제3 트랜지스터의 소스와 상기 제4 트랜지스터의 소스는 상기 제2 트랜지스터의 드레인과 각각 연결되고, 상기 제3 트랜지스터의 드레인과 상기 제4 트랜지스터의 드레인은 접지전압과 각각 연결될 수 있다.
하나의 실시예로 상기 DTMOS 인버터는, 제5 트랜지스터 및 제6 트랜지스터를 포함하고, 상기 제5 트랜지스터의 소스는 상기 전원전압에 연결되고, 상기 제6 트랜지스터의 소스는 상기 제5 트랜지스터의 드레인에 연결되며, 상기 제6 트랜지스터의 드레인은 상기 접지전압에 연결되고, 상기 제5 트랜지스터 및 상기 제6 트랜지스터는 각각 게이트와 바디가 직접연결되며, 바디 전압은 게이트 전압에 의해 제어되고, 상기 제5 트랜지스터의 드레인 및 상기 제6 트랜지스터의 소스는 상기 제1 트랜지스터의 바디, 상기 제2 트랜지스터의 바디, 상기 제3 트랜지스터의 바디 및 상기 제4 트랜지스터의 바디에 연결될 수 있다.
하나의 실시예로 상기 문턱전압은 제1 문턱전압(VLH) 및 제2 문턱전압(VHL)을 포함하고, 상기 제1 문턱전압(VLH)은 상기 제2출력 신호가 로우에서 하이로 변하는 경우이고, 상기 제2 문턱전압(VHL)은 상기 제2출력 신호가 하이에서 로우로 변하는 경우일 수 있다.
하나의 실시예로 상기 제1 트랜지스터와 상기 제2 트랜지스터는 PMOS(P-channel metal oxide semiconductor)이고, 상기 제3 트랜지스터와 상기 제4 트랜지스터는 NMOS(N-channel metal oxide semiconductor)일 수 있다.
하나의 실시예로 상기 제5 트랜지스터는 PMOS(P-channel metal oxide semiconductor)이고, 상기 제6 트랜지스터는 NMOS(N-channel metal oxide semiconductor)일 수 있다.
상기와 같은 본 발명은, 히스테리시스 폭(Hysteresis width)이 종래에 비하여 개선될 수 있다.
본 발명은 기존 슈미트 트리거 논리 게이트에 사용되는 트랜지스터의 수를 줄일 수 있고, 사용되는 트랜지스터의 수를 줄임으로서 직접도를 향상시킬 수 있다.
본 발명은 기존 슈미트 트리거 논리 게이트보다 개선된 노이즈 내성을 가질 수 있다.
본 발명은 슈미트 트리거를 형성하기 위한 추가적인 전류 경로를 제거함으로써 입력의 전이 시에 소모되는 전류를 감소시킬 수 있다.
도 1은 종래의 슈미트 NAND 게이트를 나타낸 도면이다.
도 2는 본 발명의 실시예에 따른 슈미트 트리거 회로를 이용한 AND 게이트를 나타낸 도면이다.
도 3은 종래의 슈미트 NOR 게이트를 나타낸 도면이다.
도 4는 본 발명의 다른 실시예에 따른 슈미트 트리거 회로를 이용한 OR 게이트를 나타낸 도면이다.
도 5는 도 1의 슈미트 NAND 게이트와 도 2의 슈미트 트리거를 이용한 AND 게이트의 히스테리시스를 비교한 그래프이다.
도 6은 도 3의 슈미트 NOR 게이트와 도 4의 슈미트 트리거를 이용한 OR 게이트의 히스테리시스를 비교한 그래프이다.
도 7은 도 1의 슈미트 NAND 게이트와 도 2의 슈미트 트리거를 이용한 AND 게이트의 노이즈 내성(noise immunity)을 비교한 그래프이다.
도 8은 도 3의 슈미트 NOR 게이트와 도 4의 슈미트 트리거를 이용한 OR 게이트의 노이즈 내성(noise immunity)을 비교한 그래프이다.
도 9는 본 발명의 실시예에 따른 논리 게이트를 이용하여 회로를 구성하는 경우에 노이즈 내성이 향상되는 것을 확인하기 위한 실험 회로를 나타낸 도면이다.
도 10은 도 9의 실험 회로를 이용하여 노이즈 내성을 검증한 결과 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러가지 실시예를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 종래의 슈미트 NAND 게이트를 나타낸 도면이고, 도 2는 본 발명의 실시예에 따른 슈미트 트리거 회로를 이용한 AND 게이트를 나타낸 도면이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 슈미트 트리거 회로를 이용한 AND 게이트는 NAND 게이트 및 DTMOS(dynamic threshold voltage MOS) 인버터를 포함할 수 있다.
NAND 게이트는 두 개의 입력 신호들(입력 A, 입력 B)을 입력 받아 NAND 논리 연산을 수행하여 제1 출력 신호를 출력할 수 있다.
일 예로, NAND 게이트는 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터를 포함할 수 있다. NAND 게이트의 역할을 수행하기 위하여 제1 트랜지스터의 소스와 제2 트랜지스터는 전원전압(Vdd)에 각각 연결될 수 있고, 제1 트랜지스터의 드레인과 제2 트랜지스터의 드레인이 서로 연결될 수 있다. 또한, 제3 트랜지스터의 소스는 제1 트랜지스터의 드레인 및 제2 트랜지스터의 드레인에 각각 연결되고, 제4 트랜지스터의 소스는 제3 트랜지스터의 드레인에 연결되며, 제4 트랜지스터의 드레인은 접지전압(Vss)에 연결될 수 있다.
일 예로, 제1 트랜지스터와 제2 트랜지스터는 PMOS(P-channel metal oxide semiconductor)일 수 있고, 제3 트랜지스터와 제4 트랜지스터는 NMOS(N-channel metal oxide semiconductor)일 수 있다.
DTMOS 인버터는 NAND 게이트의 제1 출력 신호를 인버팅하여 제2 출력 신호를 출력할 수 있다.
일 예로, DTMOS 인버터는 제5 트랜지스터 및 제6 트랜지스터를 포함할 수 있다. DTMOS 인버터의 역할을 수행하기 위하여 제5 트랜지스터의 소스는 전원전압에 연결되고, 제6 트랜지스터의 소스는 제5 트랜지스터의 드레인에 연결되며, 제6 트랜지스터의 드레인은 접지전압에 연결되고, 제5 트랜지스터 및 제6 트랜지스터는 각각 게이트와 바디가 직접 연결되며, 바디 전압은 게이트 전압에 의해 제어될 수 있다. 또한, 제5 트랜지스터의 드레인 및 제6 트랜지스터의 소스는 제1 트랜지스터의 바디, 제2 트랜지스터의 바디, 제3 트랜지스터의 바디 및 제4 트랜지스터의 바디에 각각 연결될 수 있다.
일 예로, 제5 트랜지스터는 PMOS(P-channel metal oxide semiconductor)이고, 제6 트랜지스터는 NMOS(N-channel metal oxide semiconductor)일 수 있다.
출력(Vout1)은 NAND 게이트의 출력이 되고, 동시에 DTMOS 인버터의 출력(Vout2)는 본 발명의 실시예에 따른 슈미트 트리거 회로를 이용한 AND 게이트의 출력이 될 수 있다.
출력(Vout1)을 이용하는 경우에는 NAND 논리연산이 가능하고 슈미트 트리거 회로의 기능을 발휘하면서도 도 1의 종래의 슈미트 NAND 게이트에 비하여 트랜지스터의 수를 4개 줄일 수 있는 효과가 있다. 따라서 본 발명의 실시예에 따른 슈미트 트리거 회로를 이용한 AND 게이트를 이용하면 직접도를 향상시킬 수 있다.
제5 트랜지스터의 드레인 및 제6 트랜지스터의 소스가 제1 트랜지스터의 바디, 제2 트랜지스터의 바디, 제3 트랜지스터의 바디 및 제4 트랜지스터의 바디에 각각 연결되어 있기 때문에 DTMOS 인버터에서 출력되는 제2 출력 신호는 NAND 게이트의 문턱전압을 조절할 수 있다.
또한, 문턱전압은 제1 문턱전압(VLH) 및 제2 문턱전압(VHL)을 포함할 수 있고, 제1 문턱전압(VLH)은 제2출력 신호가 로우에서 하이로 변하는 경우이고, 제2 문턱전압(VHL)은 제2출력 신호가 하이에서 로우로 변하는 경우일 수 있다.
따라서, 본 발명의 실시예에 따른 논리 게이트는 최종 출력단인 DTMOS 인버터의 출력에 따라 트랜지스터의 Body의 바이어스를 결정하게 할 수 있고, 이를 통한 바디 효과(Body Effect)에 의하여 스위칭 문턱 전압(Switching Threshold Voltage)을 변화시킬 수 있다.
일 예로 입력 A와 입력 B가 로우인 경우, PMOS인 제1 트랜지스터와 제2 트랜지스터는 온(On)이 되어 Vout1은 Vdd로 풀업되고, Vout2는 Vss로 풀다운된다. 또한, 본 발명의 실시예에 따른 AND 게이트의 출력(Vout2)은 입력 A 또는 입력 B가 로우에서 하이로 변경되지 않는 한 출력(Vout2)가 변경되지 않는다. 왜냐하면 DTMOS 인버터의 입력이 로우로 고정되어 있기 때문이다.
그러나 A 입력 또는 B 입력 중 하나가 변경되는 경우에는 예를 들어 입력 B가 하이인 경우에는 입력 B에 연결된 PMOS인 제2 트랜지스터는 오프(off)되고, 입력 B에 연결된 NMOS인 제4 트랜지스터는 온(on)이 된다.
최종 출력인 Vout2가 0에 해당하는 값을 갖게 되는 경우를 살펴보면 첫 번째 입력 단의 트랜지스터들은 PMOS는 Forward bias, NMOS는 Zero bias 조건이 된다.
이 경우에 입력은 0에 해당하는 값을 갖게 되므로 0에서 1로 입력 신호가 변하게 되는 경우 높은 문턱전압을 넘어서 신호가 전달된다. 마찬가지로 Vout2가 1에 해당하는 경우에는 PMOS가 Zero bias, NMOS가 Forward bias 조건이 되는데 이때는 NMOS의 문턱전압이 PMOS보다 낮아진다. 또한 이때는 입력이 1인 상태였으므로 값이 0으로 바뀌기 위해서는 0에서 1로 바뀌는 경우보다 더 큰 문턱전압 값에 영향을 받는다.
도 3은 종래의 슈미트 NOR 게이트를 나타낸 도면이고, 도 4는 본 발명의 다른 실시예에 따른 슈미트 트리거 회로를 이용한 OR 게이트를 나타낸 도면이다.
도 3 및 도 4를 참조하면, 본 발명의 다른 실시예에 따른 슈미트 트리거 회로를 이용한 OR 게이트는 NOR 게이트 및 DTMOS 인버터를 포함할 수 있다.
NOR 게이트는 두 개의 입력 신호들(입력 A, 입력 B)을 입력 받아 NOR 논리 연산을 수행하여 제1 출력 신호를 출력할 수 있다.
일 예로 OR 게이트는 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터를 포함할 수 있다. OR 게이트의 역할을 수행하기 위하여 제1 트랜지스터의 소스는 전원전압(Vdd)에 연결되고, 제2 트랜지스터의 소스는 제1 트랜지스터의 드레인과 연결될 수 있다. 또한, 제3 트랜지스터의 소스와 제4 트랜지스터의 소스는 제2 트랜지스터의 드레인과 각각 연결될 수 있고, 제3 트랜지스터의 드레인과 제4 트랜지스터의 드레인은 접지전압(Vss)과 각각 연결될 수 있다.
일 예로, 제1 트랜지스터와 제2 트랜지스터는 PMOS(P-channel metal oxide semiconductor)일 수 있고, 제3 트랜지스터와 제4 트랜지스터는 NMOS(N-channel metal oxide semiconductor)일 수 있다.
DTMOS 인버터는 OR 게이트의 제1 출력 신호를 인버팅하여 제2 출력 신호를 출력할 수 있다.
일 예로, DTMOS 인버터는 제5 트랜지스터 및 제6 트랜지스터를 포함할 수 있다. 제5 트랜지스터의 소스는 전원전압에 연결되고, 제6 트랜지스터의 소스는 제5 트랜지스터의 드레인에 연결되며, 제6 트랜지스터의 드레인은 접지전압에 연결될 수 있다. 또한, 제5 트랜지스터 및 제6 트랜지스터는 각각 게이트와 바디가 직접연결되며, 바디 전압은 게이트 전압에 의해 제어되고, 제5 트랜지스터의 드레인 및 상기 제6 트랜지스터의 소스는 상기 제1 트랜지스터의 바디, 상기 제2 트랜지스터의 바디, 상기 제3 트랜지스터의 바디 및 상기 제4 트랜지스터의 바디에 연결될 수 있다.
일 예로, 제5 트랜지스터는 PMOS(P-channel metal oxide semiconductor)이고, 제6 트랜지스터는 NMOS(N-channel metal oxide semiconductor)일 수 있다.
출력(Vout1)은 NOR 게이트의 출력이 되고, 동시에 DTMOS 인버터의 출력(Vout2)는 본 발명의 다른 실시예에 따른 슈미트 트리거 회로를 이용한 OR 게이트의 출력이 될 수 있다.
제5 트랜지스터의 드레인 및 제6 트랜지스터의 소스가 제1 트랜지스터의 바디, 제2 트랜지스터의 바디, 제3 트랜지스터의 바디 및 제4 트랜지스터의 바디에 각각 연결되어 있기 때문에 DTMOS 인버터에서 출력되는 제2 출력 신호는 NOR 게이트의 문턱전압을 조절할 수 있다.
출력(Vout1)을 이용하는 경우에는 OR 논리연산이 가능하고 슈미트 트리거 회로의 기능을 발휘하면서도 도 1의 종래의 슈미트 NAND 게이트에 비하여 트랜지스터의 수를 4개 줄일 수 있는 효과가 있다. 따라서 본 발명의 실시예에 따른 슈미트 트리거 회로를 이용한 AND 게이트를 이용하면 직접도를 향상시킬 수 있다.
또한, 문턱전압은 제1 문턱전압(VLH) 및 제2 문턱전압(VHL)을 포함하고, 제1 문턱전압(VLH)은 제2출력 신호가 로우에서 하이로 변하는 경우이고, 제2 문턱전압(VHL)은 제2출력 신호가 하이에서 로우로 변하는 경우일 수 있다.
따라서, 본 발명의 실시예에 따른 논리 게이트는 최종 출력단인 DTMOS 인버터의 출력에 따라 트랜지스터의 Body의 바이어스를 결정하게 할 수 있고, 이를 통한 바디 효과(Body Effect)에 의하여 스위칭 문턱 전압(Switching Threshold Voltage)을 변화시킬 수 있다.
도 5는 도 1의 슈미트 NAND 게이트와 도 2의 슈미트 트리거를 이용한 AND 게이트의 히스테리시스를 비교한 그래프이다. 도 5의 VTCMOS는 도 2의 AND 게이트를 나타낸다.
도 5를 참조하면, VTCMOS 구조를 가지는 슈미트 트리거 AND 게이트의 DC 특성과 이와 비교하기 위한 종래의 슈미트 트리거 NAND 게이트의 DC 특성을 보여준다. 자세한 파라미터는 [표 1]에 나타내었다.
Characteristic Value
VTCMOS(Proposed) Traditional
Number of Transistor 6 12(10+2)
VLH 239.74㎷ 237.41㎷
VHL 164.45㎷ 164.45㎷
Hysteresis Width 75.29㎷ 72.96㎷
Switching Current 357.42㎂ 1.106㎃
Delay 4.426㎱ 2.564㎱
VTCMOS 구조를 사용하는 경우, VLH가 2.33mV 개선되었음을 확인할 수 있다. 이러한 차이는 기존 구조(종래의 슈미트 트리거 NAND 게이트)와 VTCMOS 구조간의 구조적인 차이로부터 기인한 것이다.
또한, VTCMOS 구조는 기존 구조에 비하여 67%의 전력 소비가 감소되고 50%의 사이즈 감소를 확인할 수 있다.
도 6은 도 3의 슈미트 NOR 게이트와 도 4의 슈미트 트리거를 이용한 OR 게이트의 히스테리시스를 비교한 그래프이다. 도 6에 VTCMOS는 도 4의 OR 게이트를 나타낸다.
도 6을 참조하면, VTCMOS 구조를 가지는 슈미트 트리거 OR 게이트 DC 특성과 이와 비교하기 위한 DTMOS 인버터를 가지는 기존의 슈미트 트리거 NOR 게이트의 DC 특성을 나타낸다. 자세한 성능 비교 파라미터는 [표 2]에 나타내었다.
Characteristic Value
VTCMOS(Proposed) Traditional
Number of Transistor 6 12(10+2)
VLH 237.5㎷ 237.5㎷
VHL 157.51㎷ 162.5㎷
Hysteresis Width 79.99㎷ 75㎷
Switching Current 123.71㎂ 248.24㎂
Delay 5.576㎱ 3.804㎱
VTCMOS 구조를 사용하는 경우, 스위칭 전력 소비와 사이즈가 50% 절약되는 것을 확인할 수 있다. 도 6에 도시된 바와 같이 VHL은 5mV 향상되었다.
이러한 차이는 기존 구조(종래의 슈미트 트리거 NOR 게이트)와 VTCMOS 구조간의 구조적인 차이로부터 기인한 것이다.
이 경우, 접지전압에 연결되어 있는 상부의 PMOS 트랜지스터 기판은 포워드 바이어스 PN 정션을 생성하고, 입력 A를 갖는 근접한 PMOS 의 VTH를 감소시킨다 이는 소스 전압이 Vdd보다 낮기 때문이다.
도 7은 도 1의 슈미트 NAND 게이트와 도 2의 슈미트 트리거를 이용한 AND 게이트의 노이즈 내성(noise immunity)을 비교한 그래프이다.
도 7을 참조하면 본 발명의 실시예에 따른 슈미트 트리거를 이용한 AND 게이트는 도 1의 슈미트 NAND 게이트에 비하여 개선된 노이즈 내성을 나타내고 특히 80MHz 높은 노이즈 내성을 갖는 것을 확인할 수 있다.
도 8은 도 3의 슈미트 NOR 게이트와 도 4의 슈미트 트리거를 이용한 OR 게이트의 노이즈 내성(noise immunity)을 비교한 그래프이다.
도 8을 참조하면 본 발명의 실시예에 따른 슈미트 트리거를 이용한 OR 게이트는 도 4의 슈미트 NOR 게이트에 비하여 개선된 노이즈 내성을 나타냄을 확인할 수 있다.
도 9는 본 발명의 실시예에 따른 논리 게이트를 이용하여 회로를 구성하는 경우에 노이즈 내성이 향상되는 것을 확인하기 위한 실험 회로를 나타낸 도면이고, 도 10은 도 9의 실험 회로를 이용하여 노이즈 내성을 검증한 결과 그래프이다.
도 9 및 도 10을 참조하면, 본 발명의 실시예에 따른 AND 게이트 및 OR 게이트를 사용하여 회로를 구성하는 경우, 최종 출력에서 노이즈가 제거된 신호가 정상적으로 출력되는 것을 확인할 수 있다.
이상에서 본 발명에 따른 실시예들이 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 범위의 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 다음의 특허청구범위에 의해서 정해져야 할 것이다.

Claims (12)

  1. 두 개의 입력 신호들을 입력 받아 NAND 논리 연산을 수행하여 제1 출력 신호를 출력하는 NAND 게이트; 및
    상기 제1 출력 신호를 인버팅하여 제2 출력 신호를 출력하는 DTMOS 인버터를 포함하고,
    상기 제2 출력 신호를 이용하여 상기 NAND 게이트의 문턱전압을 조절하는, 슈미트 트리거 회로를 이용한 AND 게이트.
  2. 제1항에 있어서,
    상기 NAND 게이트는,
    제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 소스와 상기 제2 트랜지스터는 전원전압에 각각 연결되고, 상기 제1 트랜지스터의 드레인과 상기 제2 트랜지스터의 드레인이 서로 연결되며,
    상기 제3 트랜지스터의 소스는 상기 제1 트랜지스터의 드레인 및 상기 제2 트랜지스터의 드레인에 각각 연결되고, 상기 제4 트랜지스터의 소스는 상기 제3 트랜지스터의 드레인에 연결되며, 상기 제4 트랜지스터의 드레인은 접지전압에 연결된, 슈미트 트리거 회로를 이용한 AND 게이트.
  3. 제2항에 있어서,
    상기 DTMOS 인버터는,
    제5 트랜지스터 및 제6 트랜지스터를 포함하고,
    상기 제5 트랜지스터의 소스는 상기 전원전압에 연결되고, 상기 제6 트랜지스터의 소스는 상기 제5 트랜지스터의 드레인에 연결되며, 상기 제6 트랜지스터의 드레인은 상기 접지전압에 연결되고,
    상기 제5 트랜지스터 및 상기 제6 트랜지스터는 각각 게이트와 바디가 직접 연결되며, 바디 전압은 게이트 전압에 의해 제어되고,
    상기 제5 트랜지스터의 드레인 및 상기 제6 트랜지스터의 소스는 상기 제1 트랜지스터의 바디, 상기 제2 트랜지스터의 바디, 상기 제3 트랜지스터의 바디 및 상기 제4 트랜지스터의 바디에 연결된, 슈미트 트리거 회로를 이용한 AND 게이트.
  4. 제1항에 있어서,
    상기 문턱전압은 제1 문턱전압(VLH) 및 제2 문턱전압(VHL)을 포함하고,
    상기 제1 문턱전압(VLH)은 상기 제2출력 신호가 로우에서 하이로 변하는 경우이고, 상기 제2 문턱전압(VHL)은 상기 제2출력 신호가 하이에서 로우로 변하는 경우인, 슈미트 트리거 회로를 이용한 AND 게이트.
  5. 제2항에 있어서,
    상기 제1 트랜지스터와 상기 제2 트랜지스터는 PMOS(P-channel metal oxide semiconductor)이고,
    상기 제3 트랜지스터와 상기 제4 트랜지스터는 NMOS(N-channel metal oxide semiconductor)인, 슈미트 트리거 회로를 이용한 AND 게이트.
  6. 제3항에 있어서,
    상기 제5 트랜지스터는 PMOS(P-channel metal oxide semiconductor)이고,
    상기 제6 트랜지스터는 NMOS(N-channel metal oxide semiconductor)인, 슈미트 트리거 회로를 이용한 AND 게이트.
  7. 두 개의 입력 신호들을 입력 받아 NOR 논리 연산을 수행하여 제1 출력 신호를 출력하는 NOR 게이트; 및
    상기 제1 출력 신호를 인버팅하여 제2 출력 신호를 출력하는 DTMOS 인버터를 포함하고,
    상기 제2 출력 신호를 이용하여 상기 NOR 게이트의 문턱전압을 조절하는, 슈미트 트리거 회로를 이용한 OR 게이트.
  8. 제7항에 있어서,
    상기 OR 게이트는,
    제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 소스는 전원전압에 연결되고, 상기 제2 트랜지스터의 소스는 상기 제1 트랜지스터의 드레인과 연결되며,
    상기 제3 트랜지스터의 소스와 상기 제4 트랜지스터의 소스는 상기 제2 트랜지스터의 드레인과 각각 연결되고, 상기 제3 트랜지스터의 드레인과 상기 제4 트랜지스터의 드레인은 접지전압과 각각 연결된, 슈미트 트리거 회로를 이용한 OR 게이트.
  9. 제7항에 있어서,
    상기 DTMOS 인버터는,
    제5 트랜지스터 및 제6 트랜지스터를 포함하고,
    상기 제5 트랜지스터의 소스는 상기 전원전압에 연결되고, 상기 제6 트랜지스터의 소스는 상기 제5 트랜지스터의 드레인에 연결되며, 상기 제6 트랜지스터의 드레인은 상기 접지전압에 연결되고,
    상기 제5 트랜지스터 및 상기 제6 트랜지스터는 각각 게이트와 바디가 직접연결되며, 바디 전압은 게이트 전압에 의해 제어되고,
    상기 제5 트랜지스터의 드레인 및 상기 제6 트랜지스터의 소스는 상기 제1 트랜지스터의 바디, 상기 제2 트랜지스터의 바디, 상기 제3 트랜지스터의 바디 및 상기 제4 트랜지스터의 바디에 연결된, 슈미트 트리거 회로를 이용한 OR 게이트.
  10. 제7항에 있어서,
    상기 문턱전압은 제1 문턱전압(VLH) 및 제2 문턱전압(VHL)을 포함하고,
    상기 제1 문턱전압(VLH)은 상기 제2출력 신호가 로우에서 하이로 변하는 경우이고, 상기 제2 문턱전압(VHL)은 상기 제2출력 신호가 하이에서 로우로 변하는 경우인, 슈미트 트리거 회로를 이용한 OR 게이트.
  11. 제8항에 있어서,
    상기 제1 트랜지스터와 상기 제2 트랜지스터는 PMOS(P-channel metal oxide semiconductor)이고,
    상기 제3 트랜지스터와 상기 제4 트랜지스터는 NMOS(N-channel metal oxide semiconductor)인, 슈미트 트리거 회로를 이용한 OR 게이트.
  12. 제9항에 있어서,
    상기 제5 트랜지스터는 PMOS(P-channel metal oxide semiconductor)이고,
    상기 제6 트랜지스터는 NMOS(N-channel metal oxide semiconductor)인, 슈미트 트리거 회로를 이용한 OR 게이트.









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