JP2000022160A - 半導体集積回路及びその製造方法 - Google Patents
半導体集積回路及びその製造方法Info
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
Abstract
(57)【要約】
【課題】ＳＯＩ基板上に形成されたＳＯＩトランジスタ
の最大の欠点である基板浮遊効果を解消すると共に、電
源電圧に関する制限、及び漏洩電流の問題なしにトラン
ジスタの低電圧、大電流化を実現する。 【解決手段】本願発明の半導体集積回路は、ＳＯＩ基板
上に形成されたＭＯＳトランジスタの基板端子とドレイ
ン端子間にゲート電極を共有する補助トランジスタによ
り基板電位をゲート、ドレイン電位により制御するもの
である。本半導体集積回路では、非導通状態に於ける基
板蓄積電荷は基板端子とソース間に構成された抵抗素子
により引き抜き、基板浮遊効果の諸現象を解消する。不
都合な漏洩電流経路を生じることなく、従って電源電圧
の制限なく基板電位を変動できるため、閾電圧を入力信
号に追随させて可変にでき、半導体集積回路の高速化、
低電圧動作化を実現できる。
の最大の欠点である基板浮遊効果を解消すると共に、電
源電圧に関する制限、及び漏洩電流の問題なしにトラン
ジスタの低電圧、大電流化を実現する。 【解決手段】本願発明の半導体集積回路は、ＳＯＩ基板
上に形成されたＭＯＳトランジスタの基板端子とドレイ
ン端子間にゲート電極を共有する補助トランジスタによ
り基板電位をゲート、ドレイン電位により制御するもの
である。本半導体集積回路では、非導通状態に於ける基
板蓄積電荷は基板端子とソース間に構成された抵抗素子
により引き抜き、基板浮遊効果の諸現象を解消する。不
都合な漏洩電流経路を生じることなく、従って電源電圧
の制限なく基板電位を変動できるため、閾電圧を入力信
号に追随させて可変にでき、半導体集積回路の高速化、
低電圧動作化を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
するものである。本発明に係わる半導体集積回路は当前
記半導体集積回路を構成要素とする記憶装置、電子制御
装置、並びにプロセッサ装置に適用して有用である。
するものである。本発明に係わる半導体集積回路は当前
記半導体集積回路を構成要素とする記憶装置、電子制御
装置、並びにプロセッサ装置に適用して有用である。
【０００２】
【従来の技術】絶縁膜上の単結晶半導体層にＭＯＳ型電
界効果トランジスタ（以下、単にＭＯＳと略記する）を
構成する手法は、ＳＯＩ（シリコン・オン・インシュレ
−タ：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）Ｍ
ＯＳ構造として知られている（以下、単にＳＯＩ・ＭＯ
Ｓと略記する）。上記ＭＯＳはその直下に厚い絶縁膜を
有しているためドレイン接合容量、及び配線寄生容量
が、従来のＭＯＳに比べて１／１０程度にまで低減でき
る特徴を有している。更にＭＯＳが支持基板から絶縁分
離されているためα線の照射による誤動作、及びラッチ
アップ現象を本質的に解消できる等の特徴を有してい
る。
界効果トランジスタ（以下、単にＭＯＳと略記する）を
構成する手法は、ＳＯＩ（シリコン・オン・インシュレ
−タ：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）Ｍ
ＯＳ構造として知られている（以下、単にＳＯＩ・ＭＯ
Ｓと略記する）。上記ＭＯＳはその直下に厚い絶縁膜を
有しているためドレイン接合容量、及び配線寄生容量
が、従来のＭＯＳに比べて１／１０程度にまで低減でき
る特徴を有している。更にＭＯＳが支持基板から絶縁分
離されているためα線の照射による誤動作、及びラッチ
アップ現象を本質的に解消できる等の特徴を有してい
る。
【０００３】更にＳＯＩ・ＭＯＳが互いに絶縁分離され
ている特徴を利用して、ＳＯＩ・ＭＯＳの基板とゲート
電極を電気的に接続することによりＳＯＩ・ＭＯＳの閾
電圧を印加ゲート電圧に依存して可変にする手法があ
る。これは「ア・ダイナミック・スレッシュホールド・
ボルテージ ＭＯＳエフイーティ（ＤＴＭＯＳ）フォー
・ウルトラ・ロー・ボルテージ・オペレーション（Ａ
ｄｙｎａｍｉｃ ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ
ＭＯＳＦＥＴ（ＤＴＭＯＳ） ｆｏｒ ｕｌｔｒａ−
ｌｏｗ ｖｏｌｔａｇｅ ｏｐｅｒａｔｉｏｎ）」と題
して１９９４年国際電子装置学会（Ｉｎｔｅｒｎａｔｉ
ｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅ
ｔｉｎｇ）予稿集８０９ページに提案されている。この
手法による構成の例は、図２の（ａ）に等価回路図、及
び図３に平面配置構造図が示されている。上記手法では
ＳＯＩ・ＭＯＳの基板３をチャネル領域外部でゲート電
極６とを接続孔１１２、１１３を介して金属配線６１に
より接続する構成となっている。従って、ゲート印加電
圧の上昇と共に基板電位が上昇する。このことによりソ
ース・ドレイン間が順方向化するため、トランジスタ特
性はパンチスルー状態となり、電流値は増加する。ｎチ
ャネルＳＯＩ・ＭＯＳに於いては閾電圧値が負の方向に
変化した状態に対応する。ゲート印加電圧が低下すると
基板電位が低下する。この為、閾電圧値は正の方向に変
化した状態となり、電流値は低減される。基板電位をゲ
ート電位に連動させて制御する上記構成に於いては、ソ
ース・ドレイン電流のゲート電圧依存性の傾きが従来Ｓ
ＯＩ・ＭＯＳの値よりも小さい特性を実現できる。従っ
て、上記のような構成は従来に比べて電源電圧を低下さ
せても大電流を確保できる特徴を有している。
ている特徴を利用して、ＳＯＩ・ＭＯＳの基板とゲート
電極を電気的に接続することによりＳＯＩ・ＭＯＳの閾
電圧を印加ゲート電圧に依存して可変にする手法があ
る。これは「ア・ダイナミック・スレッシュホールド・
ボルテージ ＭＯＳエフイーティ（ＤＴＭＯＳ）フォー
・ウルトラ・ロー・ボルテージ・オペレーション（Ａ
ｄｙｎａｍｉｃ ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ
ＭＯＳＦＥＴ（ＤＴＭＯＳ） ｆｏｒ ｕｌｔｒａ−
ｌｏｗ ｖｏｌｔａｇｅ ｏｐｅｒａｔｉｏｎ）」と題
して１９９４年国際電子装置学会（Ｉｎｔｅｒｎａｔｉ
ｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅ
ｔｉｎｇ）予稿集８０９ページに提案されている。この
手法による構成の例は、図２の（ａ）に等価回路図、及
び図３に平面配置構造図が示されている。上記手法では
ＳＯＩ・ＭＯＳの基板３をチャネル領域外部でゲート電
極６とを接続孔１１２、１１３を介して金属配線６１に
より接続する構成となっている。従って、ゲート印加電
圧の上昇と共に基板電位が上昇する。このことによりソ
ース・ドレイン間が順方向化するため、トランジスタ特
性はパンチスルー状態となり、電流値は増加する。ｎチ
ャネルＳＯＩ・ＭＯＳに於いては閾電圧値が負の方向に
変化した状態に対応する。ゲート印加電圧が低下すると
基板電位が低下する。この為、閾電圧値は正の方向に変
化した状態となり、電流値は低減される。基板電位をゲ
ート電位に連動させて制御する上記構成に於いては、ソ
ース・ドレイン電流のゲート電圧依存性の傾きが従来Ｓ
ＯＩ・ＭＯＳの値よりも小さい特性を実現できる。従っ
て、上記のような構成は従来に比べて電源電圧を低下さ
せても大電流を確保できる特徴を有している。
【０００４】更に図２（ａ）に示される構成の欠点を解
消する目的で、ゲート・基板間にダイオードを挿入する
手法も提案されている。この手法は図２の（ｂ）に示さ
れる。
消する目的で、ゲート・基板間にダイオードを挿入する
手法も提案されている。この手法は図２の（ｂ）に示さ
れる。
【０００５】図２の（ａ）、（ｂ）で示される従来手法
は、ＳＯＩ・ＭＯＳ特有の構造である基板領域が外部か
ら完全に分離された構成を利用し、その基板電位を何ら
かの手法で制御することにより動作電圧の低電圧化を図
らんとするものである。基板領域が外部から完全に隔離
された構造に於いて、所謂、基板浮遊効果がＳＯＩ・Ｍ
ＯＳの最大の欠点として知られている。これは次の現象
を指す。ドレイン強電界により発生した少数キャリアが
基板領域から流出する経路がなく基板内に蓄積される。
この基板に蓄積されたキャリアにより閾電圧値が変動し
たり、更には電流・電圧特性に異常な瘤状特性が現われ
る。
は、ＳＯＩ・ＭＯＳ特有の構造である基板領域が外部か
ら完全に分離された構成を利用し、その基板電位を何ら
かの手法で制御することにより動作電圧の低電圧化を図
らんとするものである。基板領域が外部から完全に隔離
された構造に於いて、所謂、基板浮遊効果がＳＯＩ・Ｍ
ＯＳの最大の欠点として知られている。これは次の現象
を指す。ドレイン強電界により発生した少数キャリアが
基板領域から流出する経路がなく基板内に蓄積される。
この基板に蓄積されたキャリアにより閾電圧値が変動し
たり、更には電流・電圧特性に異常な瘤状特性が現われ
る。
【０００６】上記手法に於いては、基板電位はゲート電
位に固定されるため、基板浮遊効果の欠点も解消され
る。
位に固定されるため、基板浮遊効果の欠点も解消され
る。
【０００７】通常Ｓｉ基板に形成した半導体集積回路に
於て、ウエル電位を制御回路を用いて可変にすることに
よりウエル領域内のトランジスタの閾電圧値を可変とす
る方式も考えられる。この方式に於てはウエル内のすべ
てのトランジスタの閾電圧値が一律に変更される。
於て、ウエル電位を制御回路を用いて可変にすることに
よりウエル領域内のトランジスタの閾電圧値を可変とす
る方式も考えられる。この方式に於てはウエル内のすべ
てのトランジスタの閾電圧値が一律に変更される。
【０００８】
【発明が解決しようとする課題】本願発明の第１の目的
は、閾電圧可変特性を有し、且つ高速動作を確保しつつ
より低電圧動作を可能ならしめるＳＯＩ・ＭＯＳを提供
することである。
は、閾電圧可変特性を有し、且つ高速動作を確保しつつ
より低電圧動作を可能ならしめるＳＯＩ・ＭＯＳを提供
することである。
【０００９】本願発明の第２の目的は、基板浮遊効果に
起因する諸問題を解消するものである。この基板浮遊効
果に起因する諸問題はＳＯＩ基板を用いた半導体装置の
最大の欠点である。これらの諸問題の具体例は、例えば
閾電圧の変動、電流電圧特性への異常なこぶ状特性の発
生、ソース・ドレイン耐圧の低下などである。
起因する諸問題を解消するものである。この基板浮遊効
果に起因する諸問題はＳＯＩ基板を用いた半導体装置の
最大の欠点である。これらの諸問題の具体例は、例えば
閾電圧の変動、電流電圧特性への異常なこぶ状特性の発
生、ソース・ドレイン耐圧の低下などである。
【００１０】本願発明の第３の目的は、上記諸課題の解
消を確保しつつ、高集積化をも確保するものである。
消を確保しつつ、高集積化をも確保するものである。
【００１１】本願発明の第４の目的は、上記諸課題の解
消をより簡便な方法によってなす製造方法を提供するも
のである。
消をより簡便な方法によってなす製造方法を提供するも
のである。
【００１２】以下に、これらの諸目的の背景について補
足説明する。
足説明する。
【００１３】前記ＤＴＭＯＳの課題は大電流化、高速動
作化に不向きなことである。このＤＴＭＯＳ技術による
インバータ構成は図２の（ａ）で示される。この構成は
ゲート電圧の印加によりソース・基板間が順方向とな
り、ゲートからソースに電流が流れる致命的欠陥が生じ
る。更にソース・基板間が順方向となるため、ゲート電
圧をソース接合の拡散電位差（約０.６Ｖ）以上に本質
的に上昇できない。従って、０.６Ｖ以上の電源電圧で
動作させた場合、本構造は通常構造のＭＯＳ特性に比べ
て駆動電流はむしろ低下する。従って、本構造は大電流
化、高速動作化の観点からは何ら特性改善は期待できな
い。即ち、本構造では０.６Ｖ以上の電源電圧では無駄
に電力を消費するだけである。
作化に不向きなことである。このＤＴＭＯＳ技術による
インバータ構成は図２の（ａ）で示される。この構成は
ゲート電圧の印加によりソース・基板間が順方向とな
り、ゲートからソースに電流が流れる致命的欠陥が生じ
る。更にソース・基板間が順方向となるため、ゲート電
圧をソース接合の拡散電位差（約０.６Ｖ）以上に本質
的に上昇できない。従って、０.６Ｖ以上の電源電圧で
動作させた場合、本構造は通常構造のＭＯＳ特性に比べ
て駆動電流はむしろ低下する。従って、本構造は大電流
化、高速動作化の観点からは何ら特性改善は期待できな
い。即ち、本構造では０.６Ｖ以上の電源電圧では無駄
に電力を消費するだけである。
【００１４】図２の（ｂ）に示すインバータは、前記Ｄ
ＴＭＯＳの難点の対策を考慮した例である。この例で
は、逆方向ダイオードの存在によりソース接合の拡散電
位差以上のゲート電圧の印加も可能となる。しかし、こ
の方式では、ＳＯＩ・ＭＯＳの最大の欠点として知られ
ている基板浮遊効果解消の観点からは何の効果も期待で
きない。この構造は、ドレイン強電界により基板に発生
したキャリアを引き抜くことができない。即ち、 ｎチ
ャネルＭＯＳでは正孔が、ｐチャネルＭＯＳでは電子が
基板に蓄積される。これらのキャリアの蓄積に対してゲ
ートとの接続経路は逆方向ダイオードのために引き抜く
ことができない。従って、この構造は、閾電圧値の変
動、耐圧の低下、及び高周波動作時の不安定性等、基板
浮遊効果特有の問題を解消することができない。
ＴＭＯＳの難点の対策を考慮した例である。この例で
は、逆方向ダイオードの存在によりソース接合の拡散電
位差以上のゲート電圧の印加も可能となる。しかし、こ
の方式では、ＳＯＩ・ＭＯＳの最大の欠点として知られ
ている基板浮遊効果解消の観点からは何の効果も期待で
きない。この構造は、ドレイン強電界により基板に発生
したキャリアを引き抜くことができない。即ち、 ｎチ
ャネルＭＯＳでは正孔が、ｐチャネルＭＯＳでは電子が
基板に蓄積される。これらのキャリアの蓄積に対してゲ
ートとの接続経路は逆方向ダイオードのために引き抜く
ことができない。従って、この構造は、閾電圧値の変
動、耐圧の低下、及び高周波動作時の不安定性等、基板
浮遊効果特有の問題を解消することができない。
【００１５】更に、この図２の（ｂ）のインバータ構成
は他の欠点をも有する。この構造は回路設計の繁雑化と
占有面積の増加をもたらすのである。即ち、この構造
は、トランジスタＭＰ1、ＭＰ２を制御する新たな周辺
回路を要するからである。図の２（ａ）で示されるＤＴ
ＭＯＳの構成に於いても通常ＳＯＩ・ＭＯＳに比べ、基
板・ゲート接続をチャネル領域外で行うための領域を余
分に占有する欠点を有しているが、図２（ｂ）の構成は
更に占有面積増大のため、集積回路の高集積化を更に著
しく損なう欠点がある。
は他の欠点をも有する。この構造は回路設計の繁雑化と
占有面積の増加をもたらすのである。即ち、この構造
は、トランジスタＭＰ1、ＭＰ２を制御する新たな周辺
回路を要するからである。図の２（ａ）で示されるＤＴ
ＭＯＳの構成に於いても通常ＳＯＩ・ＭＯＳに比べ、基
板・ゲート接続をチャネル領域外で行うための領域を余
分に占有する欠点を有しているが、図２（ｂ）の構成は
更に占有面積増大のため、集積回路の高集積化を更に著
しく損なう欠点がある。
【００１６】閾電圧を可変とする他の方式としてウエル
電位可変方式が考えられる。このウエル電位可変方式
は、ウエル電位を可変としない方式に比べ高速性、低電
力性で有効性が期待できる。しかしながら、この方式は
個別的なトランジスタの閾電圧の制御が不可能である。
この方式では、ウエル内に配置されたいくつかのトラン
ジスタに於ては例えば閾電圧を高い値に保持し、漏洩電
流を低減したい状況にも係わらず、そのトランジスタ部
分での漏洩電流が低減できない欠点を有している。それ
は、ウエル内の全てのトランジスタの閾電圧が１律に変
化するためである。即ち、個別的にトランジスタの閾電
圧の制御が出来ないのである。上記欠点を解消するため
には各トランジスタごとにウエル分離を行い、そのウエ
ルごとにウエル電位制御回路を設ける必要がある。しか
し、これは高集積化に反する欠点を生じる。ウエル電位
制御方式に関する他の欠点はウエル拡散層容量が比較的
大きいために超高速でのウエル電位制御が難しいことで
ある。
電位可変方式が考えられる。このウエル電位可変方式
は、ウエル電位を可変としない方式に比べ高速性、低電
力性で有効性が期待できる。しかしながら、この方式は
個別的なトランジスタの閾電圧の制御が不可能である。
この方式では、ウエル内に配置されたいくつかのトラン
ジスタに於ては例えば閾電圧を高い値に保持し、漏洩電
流を低減したい状況にも係わらず、そのトランジスタ部
分での漏洩電流が低減できない欠点を有している。それ
は、ウエル内の全てのトランジスタの閾電圧が１律に変
化するためである。即ち、個別的にトランジスタの閾電
圧の制御が出来ないのである。上記欠点を解消するため
には各トランジスタごとにウエル分離を行い、そのウエ
ルごとにウエル電位制御回路を設ける必要がある。しか
し、これは高集積化に反する欠点を生じる。ウエル電位
制御方式に関する他の欠点はウエル拡散層容量が比較的
大きいために超高速でのウエル電位制御が難しいことで
ある。
【００１７】本発明の課題は図２の（ａ）及び（ｂ）に
示された従来構造の問題点、即ち、先ず、この構造がゲ
ート電圧に依存した可変閾電圧特性を有するが、ゲート
電流がソースに流入する致命的欠点が生じる問題を原理
的に解消することにある。本願発明は、閾電圧可変特性
を有し、且つ低電圧動作可能なＳＯＩ・ＭＯＳを提供す
ることができる。
示された従来構造の問題点、即ち、先ず、この構造がゲ
ート電圧に依存した可変閾電圧特性を有するが、ゲート
電流がソースに流入する致命的欠点が生じる問題を原理
的に解消することにある。本願発明は、閾電圧可変特性
を有し、且つ低電圧動作可能なＳＯＩ・ＭＯＳを提供す
ることができる。
【００１８】本発明の他の課題はゲート印加電圧条件に
制限を設けず、従ってソース拡散電位差以上のゲート電
圧を印加可能のＳＯＩ・ＭＯＳを提供し、０.６Ｖ以上
の通常電源電圧でも動作可能な大駆動電流、超高速動作
可能な低消費電力の半導体集積回路を提供することにあ
る。
制限を設けず、従ってソース拡散電位差以上のゲート電
圧を印加可能のＳＯＩ・ＭＯＳを提供し、０.６Ｖ以上
の通常電源電圧でも動作可能な大駆動電流、超高速動作
可能な低消費電力の半導体集積回路を提供することにあ
る。
【００１９】本発明の他の課題はウエル単位で閾電圧を
可変とする方式の欠点を解消するものである。本願発明
は全てのトランジスタに於て遮断状態では閾電圧を高
く、導通状態では閾電圧を低くなる如く制御できる。そ
して更に、本発明は、高集積化に適し、超高速で、且つ
低消費電力の集積回路を提供することができる。
可変とする方式の欠点を解消するものである。本願発明
は全てのトランジスタに於て遮断状態では閾電圧を高
く、導通状態では閾電圧を低くなる如く制御できる。そ
して更に、本発明は、高集積化に適し、超高速で、且つ
低消費電力の集積回路を提供することができる。
【００２０】本発明の他の課題は高集積化を可能とせん
とするものである。例えば、前記図２の（ａ）で示され
る従来構造でゲート電極と基板間の接続に余分な領域を
要する。また、図２の（ｂ）に示される従来構造に於い
ては、図２（ｂ）の構造に比べてダイオードとその制御
回路が追加されるため高集積化が更に困難となる。
とするものである。例えば、前記図２の（ａ）で示され
る従来構造でゲート電極と基板間の接続に余分な領域を
要する。また、図２の（ｂ）に示される従来構造に於い
ては、図２（ｂ）の構造に比べてダイオードとその制御
回路が追加されるため高集積化が更に困難となる。
【００２１】本発明の他の課題は可変閾電圧特性のため
に余分な制御回路の設計を要せず、従来回路をそのまま
適用できる廉価な半導体装置を提供することである。
に余分な制御回路の設計を要せず、従来回路をそのまま
適用できる廉価な半導体装置を提供することである。
【００２２】本発明の他の課題はＳＯＩ・ＭＯＳの基板
浮遊効果を簡便な製造方法により解消する新規構造の半
導体装置を提供することにある。
浮遊効果を簡便な製造方法により解消する新規構造の半
導体装置を提供することにある。
【００２３】本発明の他の課題は新規の製造技術の開発
を要することなく従来製造技術のみで、即ち廉価な製造
技術だけでＳＯＩ・ＭＯＳの基板浮遊効果を完全に解消
できる手法を提供することにある。
を要することなく従来製造技術のみで、即ち廉価な製造
技術だけでＳＯＩ・ＭＯＳの基板浮遊効果を完全に解消
できる手法を提供することにある。
【００２４】
【課題を解決するための手段】本願発明の基本概念は単
１トランジスタを閾電圧可変とする基本単位とし、従来
の回路設計方式には基本的に何の変更も要せず、低電
力、超高速動作を可能にすることである。従って、本願
発明に於ては各トランジスタの装置用基板を互いに分離
するのに最適なＳＯＩ基板を用いるのが望ましい。
１トランジスタを閾電圧可変とする基本単位とし、従来
の回路設計方式には基本的に何の変更も要せず、低電
力、超高速動作を可能にすることである。従って、本願
発明に於ては各トランジスタの装置用基板を互いに分離
するのに最適なＳＯＩ基板を用いるのが望ましい。
【００２５】次に本願明細書に開示される主な発明の諸
形態の概要を列挙する。
形態の概要を列挙する。
【００２６】尚、本願明細書において、基板に係わる用
語として、「装置基板」および「支持基板」が用いられ
る。「装置基板」とは後述する一単位の半導体装置を搭
載する半導体基板を指す。一方、「支持基板」とはこの
一単位の半導体装置を含んで構成され、具体的機能を有
する半導体集積回路を支持する基板を指す。通例、この
支持基板上に装置基板が搭載され、半導体装置が形成さ
れている。
語として、「装置基板」および「支持基板」が用いられ
る。「装置基板」とは後述する一単位の半導体装置を搭
載する半導体基板を指す。一方、「支持基板」とはこの
一単位の半導体装置を含んで構成され、具体的機能を有
する半導体集積回路を支持する基板を指す。通例、この
支持基板上に装置基板が搭載され、半導体装置が形成さ
れている。
【００２７】以下の（１）−（５）に記載の実施の形態
は、複数の半導体部材を用いて一単位の半導体装置を構
成する基本形態を示している。この「一単位の半導体装
置」を用いて、具体的機能、例えば論理回路、記憶装置
などを有する各種の半導体集積回路が構成される。
は、複数の半導体部材を用いて一単位の半導体装置を構
成する基本形態を示している。この「一単位の半導体装
置」を用いて、具体的機能、例えば論理回路、記憶装置
などを有する各種の半導体集積回路が構成される。
【００２８】（１）本願発明の第1の形態は、第１導電
型の第１のＭＯＳ型電界効果トランジスタと、第１導電
型の第２のＭＯＳ型電界効果トランジスタとを有して１
単位の半導体装置が構成され、前記１単位の半導体装置
の装置基板は他の半導体装置から分離されてなり、少な
くとも前記１単位の半導体装置を含む半導体装置群によ
り回路構成がなされ、且つ前記第２のＭＯＳ型電界効果
トランジスタのゲート電極が前記 第１のＭＯＳ型電界
効果トランジスタのゲート電極に接続され、前記第２の
ＭＯＳ型電界効果トランジスタのドレインが前記第１の
ＭＯＳ型電界効果トランジスタのドレインに接続され、
前記第２のＭＯＳ型電界効果トランジスタのソースが第
１のＭＯＳ型電界効果トランジスタの装置基板、及び抵
抗素子を介して前記第１のＭＯＳ型電界効果トランジス
タのソースに接続されたことを特徴とする半導体集積回
路である。
型の第１のＭＯＳ型電界効果トランジスタと、第１導電
型の第２のＭＯＳ型電界効果トランジスタとを有して１
単位の半導体装置が構成され、前記１単位の半導体装置
の装置基板は他の半導体装置から分離されてなり、少な
くとも前記１単位の半導体装置を含む半導体装置群によ
り回路構成がなされ、且つ前記第２のＭＯＳ型電界効果
トランジスタのゲート電極が前記 第１のＭＯＳ型電界
効果トランジスタのゲート電極に接続され、前記第２の
ＭＯＳ型電界効果トランジスタのドレインが前記第１の
ＭＯＳ型電界効果トランジスタのドレインに接続され、
前記第２のＭＯＳ型電界効果トランジスタのソースが第
１のＭＯＳ型電界効果トランジスタの装置基板、及び抵
抗素子を介して前記第１のＭＯＳ型電界効果トランジス
タのソースに接続されたことを特徴とする半導体集積回
路である。
【００２９】本例の１単位の半導体装置は図１の（ａ）
示される。
示される。
【００３０】（２）本願発明の第２の形態は、１つのＭ
ＯＳ型電界効果トランジスタと、容量素子とを有して１
単位の半導体装置が構成され、前記１単位の半導体装置
の装置基板は他の半導体装置から分離されてなり、少な
くとも前記１単位の半導体装置を含む半導体装置群によ
り回路構成がなされ、且つ前記容量素子の一方の電極が
前記ＭＯＳ型電界効果トランジスタのゲート電極に接続
され、前記容量素子の他方の電極が前記ＭＯＳ型電界効
果トランジスタの装置基板、及び抵抗素子を介して前記
ＭＯＳ型電界効果トランジスタのソースに接続されたこ
とを特徴とする半導体集積回路である。
ＯＳ型電界効果トランジスタと、容量素子とを有して１
単位の半導体装置が構成され、前記１単位の半導体装置
の装置基板は他の半導体装置から分離されてなり、少な
くとも前記１単位の半導体装置を含む半導体装置群によ
り回路構成がなされ、且つ前記容量素子の一方の電極が
前記ＭＯＳ型電界効果トランジスタのゲート電極に接続
され、前記容量素子の他方の電極が前記ＭＯＳ型電界効
果トランジスタの装置基板、及び抵抗素子を介して前記
ＭＯＳ型電界効果トランジスタのソースに接続されたこ
とを特徴とする半導体集積回路である。
【００３１】本例の１単位の半導体装置は図1２の
（ａ）示される。
（ａ）示される。
【００３２】（３）本願発明の第３の形態は、第１導電
型の第１のＭＯＳ型電界効果トランジスタと、第１導電
型の第２のＭＯＳ型電界効果トランジスタと、第２導電
型の第３のＭＯＳ型電界効果トランジスタとを有して１
単位の半導体装置が構成され、前記１単位の半導体装置
の装置基板は他の半導体装置から分離されてなり、少な
くとも前記１単位の半導体装置を含む半導体装置群によ
り回路構成がなされ、且つ前記第２のＭＯＳ型電界効果
トランジスタのゲート電極が前記第１のＭＯＳ型電界効
果トランジスタのゲート電極に接続され、前記第２のＭ
ＯＳ型電界効果トランジスタのドレインが前記第１のＭ
ＯＳ型電界効果トランジスタの装置基板に接続され、前
記第３のＭＯＳ型電界効果トランジスタのゲート電極が
前記第２のＭＯＳ型電界効果トランジスタのゲート電極
に接続され、前記第３のＭＯＳ型電界効果トランジスタ
のドレインが前記第１のＭＯＳ型電界効果トランジスタ
の装置基板に接続され、前記第３のＭＯＳ型電界効果ト
ランジスタのソースが前記第１のＭＯＳ型電界効果トラ
ンジスタのソースに接続されたことを特徴とする半導体
集積回路である。
型の第１のＭＯＳ型電界効果トランジスタと、第１導電
型の第２のＭＯＳ型電界効果トランジスタと、第２導電
型の第３のＭＯＳ型電界効果トランジスタとを有して１
単位の半導体装置が構成され、前記１単位の半導体装置
の装置基板は他の半導体装置から分離されてなり、少な
くとも前記１単位の半導体装置を含む半導体装置群によ
り回路構成がなされ、且つ前記第２のＭＯＳ型電界効果
トランジスタのゲート電極が前記第１のＭＯＳ型電界効
果トランジスタのゲート電極に接続され、前記第２のＭ
ＯＳ型電界効果トランジスタのドレインが前記第１のＭ
ＯＳ型電界効果トランジスタの装置基板に接続され、前
記第３のＭＯＳ型電界効果トランジスタのゲート電極が
前記第２のＭＯＳ型電界効果トランジスタのゲート電極
に接続され、前記第３のＭＯＳ型電界効果トランジスタ
のドレインが前記第１のＭＯＳ型電界効果トランジスタ
の装置基板に接続され、前記第３のＭＯＳ型電界効果ト
ランジスタのソースが前記第１のＭＯＳ型電界効果トラ
ンジスタのソースに接続されたことを特徴とする半導体
集積回路である。
【００３３】本例の一単位の半導体装置は図１８の
（ａ）に示される。
（ａ）に示される。
【００３４】（４）本願発明の第４の形態は、前記項目
（３）に記載の半導体集積回路において、前記第３のＭ
ＯＳ型電界効果トランジスタは第１導電型であり、前記
第３のトランジスタのゲート電極は前記第１のＭＯＳ型
電界効果トランジスタのドレインに接続されてなること
を特徴とする半導体集積回路である。
（３）に記載の半導体集積回路において、前記第３のＭ
ＯＳ型電界効果トランジスタは第１導電型であり、前記
第３のトランジスタのゲート電極は前記第１のＭＯＳ型
電界効果トランジスタのドレインに接続されてなること
を特徴とする半導体集積回路である。
【００３５】（５）本願発明の第５―第８の形態は、前
記項目（１）―（４）に記載の半導体集積回路におい
て、前記各半導体装置は、当該半導体集積回路の支持基
板より絶縁膜で分離され、且つ互いに絶縁膜で分離され
て構成されたことを特徴とする半導体集積回路である。
記項目（１）―（４）に記載の半導体集積回路におい
て、前記各半導体装置は、当該半導体集積回路の支持基
板より絶縁膜で分離され、且つ互いに絶縁膜で分離され
て構成されたことを特徴とする半導体集積回路である。
【００３６】以下、項目（６）−（１０）はＣＭＯＳの
形態である。
形態である。
【００３７】（６）本願発明の第９の形態は、少なくと
も第１の基板領域と第２の基板領域を電気的に分離され
た領域として当該半導体集積回路の支持基板に有し、前
記第１の基板領域は第１のＭＯＳ型電界効果トランジス
タと第２のＭＯＳ型電界効果トランジスタとを有し、前
記第２の基板領域は第３のＭＯＳ型電界効果トランジス
タと第４のＭＯＳ型電界効果トランジスタとを有し、前
記第１より第４のＭＯＳ型電界効果トランジスタを少な
くとも有して１単位の半導体装置を構成し、少なくとも
前記１単位の半導体装置を含む半導体装置群により回路
構成がなされ、且つ前記第２のＭＯＳ型電界効果トラン
ジスタのゲート電極が前記第１のＭＯＳ型電界効果トラ
ンジスタのゲート電極に接続され、前記第２のＭＯＳ型
電界効果トランジスタのドレインが前記第１のＭＯＳ型
電界効果トランジスタのドレインに接続され、前記第２
のＭＯＳ型電界効果トランジスタのソースが前記第１の
ＭＯＳ型電界効果トランジスタの装置基板、及び第１の
抵抗素子を介して前記第１のＭＯＳ型電界効果トランジ
スタのソースに接続され、且つ前記第４のＭＯＳ型電界
効果トランジスタのゲート電極が前記第３のＭＯＳ型電
界効果トランジスタのゲート電極に接続され、前記第４
のＭＯＳ型電界効果トランジスタのドレインが前記第３
のＭＯＳ型電界効果トランジスタのドレインに接続さ
れ、前記第４のＭＯＳ型電界効果トランジスタのソース
が前記第３のＭＯＳ型電界効果トランジスタの装置基
板、及び第２の抵抗素子を介して前記第３のＭＯＳ型電
界効果トランジスタのソースに接続されてなることを特
徴とする半導体集積回路である。
も第１の基板領域と第２の基板領域を電気的に分離され
た領域として当該半導体集積回路の支持基板に有し、前
記第１の基板領域は第１のＭＯＳ型電界効果トランジス
タと第２のＭＯＳ型電界効果トランジスタとを有し、前
記第２の基板領域は第３のＭＯＳ型電界効果トランジス
タと第４のＭＯＳ型電界効果トランジスタとを有し、前
記第１より第４のＭＯＳ型電界効果トランジスタを少な
くとも有して１単位の半導体装置を構成し、少なくとも
前記１単位の半導体装置を含む半導体装置群により回路
構成がなされ、且つ前記第２のＭＯＳ型電界効果トラン
ジスタのゲート電極が前記第１のＭＯＳ型電界効果トラ
ンジスタのゲート電極に接続され、前記第２のＭＯＳ型
電界効果トランジスタのドレインが前記第１のＭＯＳ型
電界効果トランジスタのドレインに接続され、前記第２
のＭＯＳ型電界効果トランジスタのソースが前記第１の
ＭＯＳ型電界効果トランジスタの装置基板、及び第１の
抵抗素子を介して前記第１のＭＯＳ型電界効果トランジ
スタのソースに接続され、且つ前記第４のＭＯＳ型電界
効果トランジスタのゲート電極が前記第３のＭＯＳ型電
界効果トランジスタのゲート電極に接続され、前記第４
のＭＯＳ型電界効果トランジスタのドレインが前記第３
のＭＯＳ型電界効果トランジスタのドレインに接続さ
れ、前記第４のＭＯＳ型電界効果トランジスタのソース
が前記第３のＭＯＳ型電界効果トランジスタの装置基
板、及び第２の抵抗素子を介して前記第３のＭＯＳ型電
界効果トランジスタのソースに接続されてなることを特
徴とする半導体集積回路である。
【００３８】本例は図１の（ｂ）に例示される。
【００３９】（７）本願発明の第１０の形態は、少なく
とも第１の基板領域と第２の基板領域を電気的に分離さ
れた領域として当該半導体集積回路の支持基板に有し、
前記第１の基板領域は第１導電型の第１のＭＯＳ型電界
効果トランジスタと第１の容量素子とを有し、前記第２
の基板領域は第２導電型の第２のＭＯＳ型電界効果トラ
ンジスタと第２の容量素子とを有し、前記第１と第２の
ＭＯＳ型電界効果トランジスタおよび第１と第２の容量
素子を少なくとも有して１単位の半導体装置を構成し、
少なくとも前記１単位の半導体装置を含む半導体装置群
により回路構成がなされ、且つ前記第１の容量素子の一
方の電極が前記第１のＭＯＳ型電界効果トランジスタの
ゲート電極に接続され、前記第１の容量素子の他方の電
極が前記第１のＭＯＳ型電界効果トランジスタの装置基
板、及び第１の抵抗素子を介して前記第１のＭＯＳ型電
界効果トランジスタのソースに接続され、且つ前記第２
の容量素子の一方の電極が前記第２のＭＯＳ型電界効果
トランジスタのゲート電極に接続され、前記第２の容量
素子の他方の電極が前記第１のＭＯＳ型電界効果トラン
ジスタの装置基板、及び第２の抵抗素子を介して前記第
１のＭＯＳ型電界効果トランジスタのソースに接続され
されてなることを特徴とする半導体集積回路である。
とも第１の基板領域と第２の基板領域を電気的に分離さ
れた領域として当該半導体集積回路の支持基板に有し、
前記第１の基板領域は第１導電型の第１のＭＯＳ型電界
効果トランジスタと第１の容量素子とを有し、前記第２
の基板領域は第２導電型の第２のＭＯＳ型電界効果トラ
ンジスタと第２の容量素子とを有し、前記第１と第２の
ＭＯＳ型電界効果トランジスタおよび第１と第２の容量
素子を少なくとも有して１単位の半導体装置を構成し、
少なくとも前記１単位の半導体装置を含む半導体装置群
により回路構成がなされ、且つ前記第１の容量素子の一
方の電極が前記第１のＭＯＳ型電界効果トランジスタの
ゲート電極に接続され、前記第１の容量素子の他方の電
極が前記第１のＭＯＳ型電界効果トランジスタの装置基
板、及び第１の抵抗素子を介して前記第１のＭＯＳ型電
界効果トランジスタのソースに接続され、且つ前記第２
の容量素子の一方の電極が前記第２のＭＯＳ型電界効果
トランジスタのゲート電極に接続され、前記第２の容量
素子の他方の電極が前記第１のＭＯＳ型電界効果トラン
ジスタの装置基板、及び第２の抵抗素子を介して前記第
１のＭＯＳ型電界効果トランジスタのソースに接続され
されてなることを特徴とする半導体集積回路である。
【００４０】本例は、図１２の（ｂ）に示される。
【００４１】（８）本願発明の第１１の形態は、少なく
とも第１の基板領域と第２の基板領域を電気的に分離さ
れた領域として当該半導体集積回路の支持基板に有し、
前記第１の基板領域は第１導電型の第１のＭＯＳ型電界
効果トランジスタ、第１導電型の第２のＭＯＳ型電界効
果トランジスタおよび第２導電型の第３のＭＯＳ型電界
効果トランジスタとを有し、前記第２の基板領域は第２
導電型の第４のＭＯＳ型電界効果トランジスタ、第２導
電型の第５のＭＯＳ型電界効果トランジスタおよび第１
導電型の第６のＭＯＳ型電界効果トランジスタとを有
し、前記第１より第６のＭＯＳ型電界効果トランジスタ
を少なくとも有して１単位の半導体装置を構成し、少な
くとも前記１単位の半導体装置を含む半導体装置群によ
り回路構成がなされ、且つ前記第２のＭＯＳ型電界効果
トランジスタのゲート電極が前記第１のＭＯＳ型電界効
果トランジスタのゲート電極に接続され、前記第２のＭ
ＯＳ型電界効果トランジスタのドレインが前記第１のＭ
ＯＳ型電界効果トランジスタのドレインに接続され、前
記第２のＭＯＳ型電界効果トランジスタのソースは前記
第１のＭＯＳ型電界効果トランジスタの装置基板に接続
され、前記第２のＭＯＳ型電界効果トランジスタは第１
のＭＯＳ型電界効果トランジスタと装置基板を共有し、
且つ前記第４のＭＯＳ型電界効果トランジスタのゲート
電極が前記第１のＭＯＳ型電界効果トランジスタのゲー
ト電極に接続され、前記第４のＭＯＳ型電界効果トラン
ジスタのドレインが前記第１のＭＯＳ型電界効果トラン
ジスタのドレインに接続され、且つ前記第５のＭＯＳ型
電界効果トランジスタのゲート電極が前記第１のＭＯＳ
型電界効果トランジスタのゲート電極に接続され、前記
第５のＭＯＳ型電界効果トランジスタのドレインが前記
第４のＭＯＳ型電界効果トランジスタの装置基板に接続
され、前記第５のＭＯＳ型電界効果トランジスタのソー
スが前記第４のＭＯＳ型電界効果トランジスタのソース
に接続されてなることを特徴とする半導体集積回路であ
る。
とも第１の基板領域と第２の基板領域を電気的に分離さ
れた領域として当該半導体集積回路の支持基板に有し、
前記第１の基板領域は第１導電型の第１のＭＯＳ型電界
効果トランジスタ、第１導電型の第２のＭＯＳ型電界効
果トランジスタおよび第２導電型の第３のＭＯＳ型電界
効果トランジスタとを有し、前記第２の基板領域は第２
導電型の第４のＭＯＳ型電界効果トランジスタ、第２導
電型の第５のＭＯＳ型電界効果トランジスタおよび第１
導電型の第６のＭＯＳ型電界効果トランジスタとを有
し、前記第１より第６のＭＯＳ型電界効果トランジスタ
を少なくとも有して１単位の半導体装置を構成し、少な
くとも前記１単位の半導体装置を含む半導体装置群によ
り回路構成がなされ、且つ前記第２のＭＯＳ型電界効果
トランジスタのゲート電極が前記第１のＭＯＳ型電界効
果トランジスタのゲート電極に接続され、前記第２のＭ
ＯＳ型電界効果トランジスタのドレインが前記第１のＭ
ＯＳ型電界効果トランジスタのドレインに接続され、前
記第２のＭＯＳ型電界効果トランジスタのソースは前記
第１のＭＯＳ型電界効果トランジスタの装置基板に接続
され、前記第２のＭＯＳ型電界効果トランジスタは第１
のＭＯＳ型電界効果トランジスタと装置基板を共有し、
且つ前記第４のＭＯＳ型電界効果トランジスタのゲート
電極が前記第１のＭＯＳ型電界効果トランジスタのゲー
ト電極に接続され、前記第４のＭＯＳ型電界効果トラン
ジスタのドレインが前記第１のＭＯＳ型電界効果トラン
ジスタのドレインに接続され、且つ前記第５のＭＯＳ型
電界効果トランジスタのゲート電極が前記第１のＭＯＳ
型電界効果トランジスタのゲート電極に接続され、前記
第５のＭＯＳ型電界効果トランジスタのドレインが前記
第４のＭＯＳ型電界効果トランジスタの装置基板に接続
され、前記第５のＭＯＳ型電界効果トランジスタのソー
スが前記第４のＭＯＳ型電界効果トランジスタのソース
に接続されてなることを特徴とする半導体集積回路であ
る。
【００４２】本例は図１８の（ｂ）に示される。
【００４３】（９）本願発明の第１２の形態は、前記１
１の形態の半導体集積回路に於いて、前記第３のＭＯＳ
型電界効果トランジスタは第１導電型であり、前記第３
のトランジスタのゲート電極は前記第１のトランジスタ
のドレインに接続され、且つ前記第６のＭＯＳ型電界効
果トランジスタは第２導電型であり、前記第６のトラン
ジスタのゲート電極は前記第１のトランジスタのドレイ
ンに接続されてなることを特徴とする半導体集積回路で
ある。
１の形態の半導体集積回路に於いて、前記第３のＭＯＳ
型電界効果トランジスタは第１導電型であり、前記第３
のトランジスタのゲート電極は前記第１のトランジスタ
のドレインに接続され、且つ前記第６のＭＯＳ型電界効
果トランジスタは第２導電型であり、前記第６のトラン
ジスタのゲート電極は前記第１のトランジスタのドレイ
ンに接続されてなることを特徴とする半導体集積回路で
ある。
【００４４】（１０）本願発明の第１３―第１６の形態
は、前記第９―第１２に記載の半導体集積回路に於い
て、前記各半導体装置は当該半導体集積回路の支持基板
より絶縁膜で分離され、且つ互いに絶縁膜で分離されて
構成されたことを特徴とする半導体集積回路である。
は、前記第９―第１２に記載の半導体集積回路に於い
て、前記各半導体装置は当該半導体集積回路の支持基板
より絶縁膜で分離され、且つ互いに絶縁膜で分離されて
構成されたことを特徴とする半導体集積回路である。
【００４５】以下は、ＮＡＮＤあるいはＮＯＲ回路への
適用を例示するものである。
適用を例示するものである。
【００４６】（１１）本願発明の第１７の形態は、１つ
の入力端子がゲート電極に接続された第１導電型の第１
のＭＯＳ型電界効果トランジスタ、及び第１導電型の第
２のＭＯＳ型電界効果トランジスタで１組をなし、複数
の入力端子に対応した複数組のトランジスタを有し、前
記トランジスタの各組に於ける当該第１のトランジス群
は基板端子を共有して第１の直列接続を構成し、、前記
トランジスタの各組に於ける該第２のトランジスタ群は
基板端子を共有して第２の直列接続を構成し、前記第
１、及び該第２の直列接続の各々の１方の端は共に出力
端子に接続され、前記第１の直列接続の他方の端は電源
端子に、前記第２の直列接続の他方の端は抵抗素子を介
して前記電源端子、及び前記基板端子に接続されてＮＡ
ＮＤ型ゲート回路、又はＮＯＲ型ゲート回路の１部を構
成することを特徴とする半導体集積回路である。
の入力端子がゲート電極に接続された第１導電型の第１
のＭＯＳ型電界効果トランジスタ、及び第１導電型の第
２のＭＯＳ型電界効果トランジスタで１組をなし、複数
の入力端子に対応した複数組のトランジスタを有し、前
記トランジスタの各組に於ける当該第１のトランジス群
は基板端子を共有して第１の直列接続を構成し、、前記
トランジスタの各組に於ける該第２のトランジスタ群は
基板端子を共有して第２の直列接続を構成し、前記第
１、及び該第２の直列接続の各々の１方の端は共に出力
端子に接続され、前記第１の直列接続の他方の端は電源
端子に、前記第２の直列接続の他方の端は抵抗素子を介
して前記電源端子、及び前記基板端子に接続されてＮＡ
ＮＤ型ゲート回路、又はＮＯＲ型ゲート回路の１部を構
成することを特徴とする半導体集積回路である。
【００４７】（１２）本願発明の第１８の形態は、前記
形態２、又は前記形態６に記載の半導体装置が複数個直
列接続され、前記直列接続の１方の端は出力端子に、他
方の端は電源端子に接続されてＮＡＮＤ型ゲート回路、
又はＮＯＲ型ゲート回路の１部を構成することを特徴と
する半導体集積回路である。
形態２、又は前記形態６に記載の半導体装置が複数個直
列接続され、前記直列接続の１方の端は出力端子に、他
方の端は電源端子に接続されてＮＡＮＤ型ゲート回路、
又はＮＯＲ型ゲート回路の１部を構成することを特徴と
する半導体集積回路である。
【００４８】（１３）本願発明の第１９の形態は、前記
形態１７に記載の半導体集積回路において、前記抵抗素
子は第２導電型の第３のＭＯＳ型電界効果トランジスタ
で置き換えられて構成され、前記第３のトランジスタの
ゲート電極は１つの入力端子に接続されてなることを特
徴とする半導体集積回路である。
形態１７に記載の半導体集積回路において、前記抵抗素
子は第２導電型の第３のＭＯＳ型電界効果トランジスタ
で置き換えられて構成され、前記第３のトランジスタの
ゲート電極は１つの入力端子に接続されてなることを特
徴とする半導体集積回路である。
【００４９】（１４）本願発明の第２０の形態は、 前
記形態１９に記載の半導体集積回路において、前記第３
のトランジスタは第１導電型の第３のＭＯＳ型電界効果
トランジスタで置き換えられて構成され、前記第３のＭ
ＯＳ型電界効果トランジスタのゲート電極は出力端子に
接続されてなることを特徴とする半導体集積回路であ
る。
記形態１９に記載の半導体集積回路において、前記第３
のトランジスタは第１導電型の第３のＭＯＳ型電界効果
トランジスタで置き換えられて構成され、前記第３のＭ
ＯＳ型電界効果トランジスタのゲート電極は出力端子に
接続されてなることを特徴とする半導体集積回路であ
る。
【００５０】（１５）本願発明の第２１の形態は、前記
形態１７に記載の半導体集積回路において、装置基板の
端子を共有して直列接続された複数組のトランジスタ
群、及び抵抗素子は当該半導体集積回路の支持基板より
絶縁膜で分離され、且つ装置基板の端子を共有しない他
の半導体装置から絶縁膜で分離されて構成されたことを
特徴とする半導体集積回路である。
形態１７に記載の半導体集積回路において、装置基板の
端子を共有して直列接続された複数組のトランジスタ
群、及び抵抗素子は当該半導体集積回路の支持基板より
絶縁膜で分離され、且つ装置基板の端子を共有しない他
の半導体装置から絶縁膜で分離されて構成されたことを
特徴とする半導体集積回路である。
【００５１】（１６）本願発明の第２２―第２４の形態
は、前記形態１８−２０に各々記載の半導体集積回路に
おいて、前記各半導体装置は当該半導体集積回路の支持
基板より絶縁膜で分離され、且つ互いに絶縁膜で分離さ
れて構成されたことを特徴とする半導体集積回路であ
る。
は、前記形態１８−２０に各々記載の半導体集積回路に
おいて、前記各半導体装置は当該半導体集積回路の支持
基板より絶縁膜で分離され、且つ互いに絶縁膜で分離さ
れて構成されたことを特徴とする半導体集積回路であ
る。
【００５２】（１７）本願発明の第２５の形態は、 第
１のＭＯＳ型電界効果トランジスタのゲート電極に接続
されたゲート電極を有する第２、及び第３のＭＯＳ型電
界効果トランジスタを有し、前記第２のトランジスタの
ソース及びドレインは各々前記第１のトランジスタのソ
ース及び基板端子に接続され、前記第３のトランジスタ
のソース、及びドレインは各々前記第１のトランジスタ
の基板端子、及びドレインに接続されてなることを特徴
とする半導体集積回路である。
１のＭＯＳ型電界効果トランジスタのゲート電極に接続
されたゲート電極を有する第２、及び第３のＭＯＳ型電
界効果トランジスタを有し、前記第２のトランジスタの
ソース及びドレインは各々前記第１のトランジスタのソ
ース及び基板端子に接続され、前記第３のトランジスタ
のソース、及びドレインは各々前記第１のトランジスタ
の基板端子、及びドレインに接続されてなることを特徴
とする半導体集積回路である。
【００５３】（１８）本願発明の第２６の形態は、第１
の導電型を有する第１のＭＯＳ型電界効果トランジスタ
のソース、及びドレインで各々制御される第２導電型の
第２及び第３のトランジスタを有し、前記第２のトラン
ジスタのソースは第１の抵抗素子を介して前記第１のト
ランジスタのソースに、前記第２のトランジスタのドレ
インは前記第１のトランジスタの基板端子に接続され、
前記第３のトランジスタのソースは前記第１のトランジ
スタの基板端子に、前記第３のトランジスタのドレイン
は第２の抵抗素子を介して前記第１のトランジスタのド
レインに接続されてなることを特徴とする半導体集積回
路である。
の導電型を有する第１のＭＯＳ型電界効果トランジスタ
のソース、及びドレインで各々制御される第２導電型の
第２及び第３のトランジスタを有し、前記第２のトラン
ジスタのソースは第１の抵抗素子を介して前記第１のト
ランジスタのソースに、前記第２のトランジスタのドレ
インは前記第１のトランジスタの基板端子に接続され、
前記第３のトランジスタのソースは前記第１のトランジ
スタの基板端子に、前記第３のトランジスタのドレイン
は第２の抵抗素子を介して前記第１のトランジスタのド
レインに接続されてなることを特徴とする半導体集積回
路である。
【００５４】（１９）本願発明の第２７の形態は、前記
形態２６に記載の半導体集積回路において、前記第１の
トランジスタのゲート電極と基板端子の間に容量素子が
付加されたことを特徴とする半導体集積回路である。
形態２６に記載の半導体集積回路において、前記第１の
トランジスタのゲート電極と基板端子の間に容量素子が
付加されたことを特徴とする半導体集積回路である。
【００５５】（２０）本願発明の第２８の形態は、前記
の諸半導体集積回路において、前記抵抗素子は半導体薄
膜に構成されたものである。
の諸半導体集積回路において、前記抵抗素子は半導体薄
膜に構成されたものである。
【００５６】（２１）本願発明の第２９の形態は、前記
の諸半導体集積回路において、前記抵抗素子はトランジ
スタが構成された単結晶半導体層に構成されたことを特
徴とするものである。
の諸半導体集積回路において、前記抵抗素子はトランジ
スタが構成された単結晶半導体層に構成されたことを特
徴とするものである。
【００５７】（２２）本願発明の第３０の形態は、前記
の諸半導体集積回路において、前記抵抗素子は５００ｋ
Ω以下、１ｋΩ以上の値を有するものである。
の諸半導体集積回路において、前記抵抗素子は５００ｋ
Ω以下、１ｋΩ以上の値を有するものである。
【００５８】（２３）本願発明の第３１の形態は、前記
の形態１、５、１７及び２１に記載の半導体集積回路に
おいて、前記第２のトランジスタの閾電圧値の絶対値が
前記第１のトランジスタの閾電圧値の絶対値よりも低く
設定されたことを特徴とするものである。
の形態１、５、１７及び２１に記載の半導体集積回路に
おいて、前記第２のトランジスタの閾電圧値の絶対値が
前記第１のトランジスタの閾電圧値の絶対値よりも低く
設定されたことを特徴とするものである。
【００５９】（２４）本願発明の第３２の形態は、前記
の形態３、４、７、８、１９、２０、２３から２５に記
載の半導体集積回路において、前記第２及び前記第３の
トランジスタの閾電圧値の絶対値が前記第１のトランジ
スタの閾電圧値の絶対値よりも低く設定されたものであ
る。
の形態３、４、７、８、１９、２０、２３から２５に記
載の半導体集積回路において、前記第２及び前記第３の
トランジスタの閾電圧値の絶対値が前記第１のトランジ
スタの閾電圧値の絶対値よりも低く設定されたものであ
る。
【００６０】（２５）本願発明の第３３の形態は、前記
形態９及び１３に記載の半導体集積回路において、前記
第２及び前記第４のトランジスタの閾電圧値の絶対値が
前記第１及び前記第３のトランジスタの閾電圧値の絶対
値よりも低く設定されたものである。
形態９及び１３に記載の半導体集積回路において、前記
第２及び前記第４のトランジスタの閾電圧値の絶対値が
前記第１及び前記第３のトランジスタの閾電圧値の絶対
値よりも低く設定されたものである。
【００６１】（２６）本願発明の第３４の形態は、前記
の形態１１、１２、１５、及び１６に記載の半導体集積
回路において、前記第２、第３、第５、及び第６のトラ
ンジスタの閾電圧値の絶対値が前記第１及び第４のトラ
ンジスタ閾電圧値の絶対値よりも低く設定されたもので
ある。
の形態１１、１２、１５、及び１６に記載の半導体集積
回路において、前記第２、第３、第５、及び第６のトラ
ンジスタの閾電圧値の絶対値が前記第１及び第４のトラ
ンジスタ閾電圧値の絶対値よりも低く設定されたもので
ある。
【００６２】（２７）本願発明の第３５の形態は、前記
形態１、５、１７及び２１に記載の半導体集積回路にお
いて、前記第２のトランジスタのチャネル幅が前記第１
のトランジスタのチャネル幅の１／５以下で構成された
ものである。
形態１、５、１７及び２１に記載の半導体集積回路にお
いて、前記第２のトランジスタのチャネル幅が前記第１
のトランジスタのチャネル幅の１／５以下で構成された
ものである。
【００６３】（２８）本願発明の第３６の形態は、前記
形態３、４、７、８、１９、２０、２３―２５に記載の
半導体集積回路においては前記第２及び第３のトランジ
スタのチャネル幅が前記第１のトランジスタのチャネル
幅の１／５以下で構成されたものである。
形態３、４、７、８、１９、２０、２３―２５に記載の
半導体集積回路においては前記第２及び第３のトランジ
スタのチャネル幅が前記第１のトランジスタのチャネル
幅の１／５以下で構成されたものである。
【００６４】（２９）本願発明の第３７の形態は、前記
の形態９及び１３に記載の半導体集積回路においては前
記第２及び前記第４のトランジスタのチャネル幅が前記
第１、及び前記第３のトランジスタののチャネル幅の１
／５以下で構成されたものである。
の形態９及び１３に記載の半導体集積回路においては前
記第２及び前記第４のトランジスタのチャネル幅が前記
第１、及び前記第３のトランジスタののチャネル幅の１
／５以下で構成されたものである。
【００６５】（３０）本願発明の第３８の形態は、前記
の形態１１、１２、１５、及び１６に記載の半導体集積
回路において、前記第２、第３、第５、及び第６のトラ
ンジスタのチャネル幅が前記第１及び第４のトランジス
タのチャネル幅の１／５以下で構成されたものである。
の形態１１、１２、１５、及び１６に記載の半導体集積
回路において、前記第２、第３、第５、及び第６のトラ
ンジスタのチャネル幅が前記第１及び第４のトランジス
タのチャネル幅の１／５以下で構成されたものである。
【００６６】（３１）本願発明の第３９の形態は、前記
の形態２９に記載の半導体集積回路において、前記抵抗
素子はＭＯＳ型電界効果トランジスタのソース、ドレイ
ン接合と埋め込み絶縁膜間の単結晶半導体層に構成され
たものである。
の形態２９に記載の半導体集積回路において、前記抵抗
素子はＭＯＳ型電界効果トランジスタのソース、ドレイ
ン接合と埋め込み絶縁膜間の単結晶半導体層に構成され
たものである。
【００６７】次は製造方法に関するものである。
【００６８】（３２）本願発明に係わる製造方法は、支
持基板から厚い絶縁膜で分離された第１導電型を有する
単結晶半導体層主表面に薄い絶縁膜を介してゲート電極
を形成する工程、前記ゲート電極をマスクとして第２導
電型の浅い拡散層を形成する工程、前記浅い拡散層の形
成された１部に第２導電型の深いソース、ドレイン拡散
層を接合底面が前記厚い絶縁膜に達しない如く形成する
工程、前記浅い拡散層のみが形成された単結晶半導体層
の１部、及び深い拡散層が形成された単結晶半導体層の
１部に底部が前記厚い絶縁膜に達する開口を施す工程、
前記開口内に導電性膜を形成し、第１導電型領域と第２
導電型領域を短絡する工程を含むものである。
持基板から厚い絶縁膜で分離された第１導電型を有する
単結晶半導体層主表面に薄い絶縁膜を介してゲート電極
を形成する工程、前記ゲート電極をマスクとして第２導
電型の浅い拡散層を形成する工程、前記浅い拡散層の形
成された１部に第２導電型の深いソース、ドレイン拡散
層を接合底面が前記厚い絶縁膜に達しない如く形成する
工程、前記浅い拡散層のみが形成された単結晶半導体層
の１部、及び深い拡散層が形成された単結晶半導体層の
１部に底部が前記厚い絶縁膜に達する開口を施す工程、
前記開口内に導電性膜を形成し、第１導電型領域と第２
導電型領域を短絡する工程を含むものである。
【００６９】前記深い拡散層がソ−スあるいはドレイン
を形成する。更に、本発明においては、前記深い拡散層
をそれが形成する接合底面が前記厚い絶縁膜に達しない
如く形成することが重要である。このソ−ス拡散層の底
部に形成される抵抗ＲＳが本発明において主要な役割を
果たす。こうした簡便な方法によって、ソ−ス拡散層下
部に抵抗素子を埋め込んだ形態を形成できる。
を形成する。更に、本発明においては、前記深い拡散層
をそれが形成する接合底面が前記厚い絶縁膜に達しない
如く形成することが重要である。このソ−ス拡散層の底
部に形成される抵抗ＲＳが本発明において主要な役割を
果たす。こうした簡便な方法によって、ソ−ス拡散層下
部に抵抗素子を埋め込んだ形態を形成できる。
【００７０】尚、本願発明に係わる半導体装置におい
て、この抵抗素子（ＲＳ）は外付けによって設けても十
分である。しかし、本項目に示した方法は、簡便な方法
によって埋め込み形態を形成できる。この方法は製造方
法的にも、特性的にも実用的に極めて有用である。
て、この抵抗素子（ＲＳ）は外付けによって設けても十
分である。しかし、本項目に示した方法は、簡便な方法
によって埋め込み形態を形成できる。この方法は製造方
法的にも、特性的にも実用的に極めて有用である。
【００７１】以下（３３）−（３６）には、本願発明の
半導体集積回路を各種半導体装置、例えば、記憶装置、
伝送モ−ド装置、プロッセサ装置への適用を具体的に例
示するものである。
半導体集積回路を各種半導体装置、例えば、記憶装置、
伝送モ−ド装置、プロッセサ装置への適用を具体的に例
示するものである。
【００７２】（３３）本願発明のその他の形態４１は、
前記の形態９から１６の何れかに記載の半導体集積回路
が２対で、１単位の記憶装置を構成するものである。
前記の形態９から１６の何れかに記載の半導体集積回路
が２対で、１単位の記憶装置を構成するものである。
【００７３】（３４）本願発明のその他の形態４２は、
前記の形態２５から２７の何れかに記載の半導体集積回
路において、ＭＯＳ型電界効果トランジスタの１端のノ
ードに容量素子が接続されて、１単位の記憶装置を構成
するものである。
前記の形態２５から２７の何れかに記載の半導体集積回
路において、ＭＯＳ型電界効果トランジスタの１端のノ
ードに容量素子が接続されて、１単位の記憶装置を構成
するものである。
【００７４】（３５）本願発明のその他の形態４３は、
前記の形態１から３８の何れかに記載の半導体集積回路
により非同期型伝送モ−ド装置が構成されてなるもので
ある。
前記の形態１から３８の何れかに記載の半導体集積回路
により非同期型伝送モ−ド装置が構成されてなるもので
ある。
【００７５】（３６）本願発明のその他の形態４４は、
前記の形態１から３８の何れかに記載の半導体集積回路
により前記の形態１から３４の何れかに記載の半導体集
積回路によりプロセッサ装置が構成されてなるものであ
る。
前記の形態１から３８の何れかに記載の半導体集積回路
により前記の形態１から３４の何れかに記載の半導体集
積回路によりプロセッサ装置が構成されてなるものであ
る。
【００７６】（３７）本願発明のその他の形態４５は、
前記の形態１、２、５、６、１７、２１、及び２６の何
れかに記載の半導体集積回路において、前記抵抗素子は
線形、又は非線形特性を有する抵抗性機能素子で構成さ
れ、かつその抵抗値が第１のトランジスタの導通抵抗に
比べて大きく設定されたことを特徴とする半導体集積回
路である。
前記の形態１、２、５、６、１７、２１、及び２６の何
れかに記載の半導体集積回路において、前記抵抗素子は
線形、又は非線形特性を有する抵抗性機能素子で構成さ
れ、かつその抵抗値が第１のトランジスタの導通抵抗に
比べて大きく設定されたことを特徴とする半導体集積回
路である。
【００７７】（３８）本願発明のその他の形態４６は、
前記の形態９、１０、１３、及び１４の何れかに記載の
半導体集積回路において、前記抵抗素子は線形、、又は
非線形特性を有する抵抗性機能素子で構成され、かつそ
の抵抗値が第１及び第３のトランジスタの導通抵抗に比
べて大きく設定されたことを特徴とする半導体集積回路
である。
前記の形態９、１０、１３、及び１４の何れかに記載の
半導体集積回路において、前記抵抗素子は線形、、又は
非線形特性を有する抵抗性機能素子で構成され、かつそ
の抵抗値が第１及び第３のトランジスタの導通抵抗に比
べて大きく設定されたことを特徴とする半導体集積回路
である。
【００７８】（３９）本願発明のその他の形態４７は、
前記の形態２、６、１０、１４、１８、及び２２の何れ
かに記載の半導体集積回路において、トランジスタのソ
−ス・ドレイン電流（ＩＤＳ）と、抵抗素子の抵抗値
（ＲＳ）と、容量素子の容量値（ＣＧ）と、駆動される
負荷容量（ＣＬ）との関係が、ＣＧとＲＳとＩＳＤとの
積がＣＬと等しいか、または大きくなるごとく構成され
たことを特徴とする半導体集積回路である。
前記の形態２、６、１０、１４、１８、及び２２の何れ
かに記載の半導体集積回路において、トランジスタのソ
−ス・ドレイン電流（ＩＤＳ）と、抵抗素子の抵抗値
（ＲＳ）と、容量素子の容量値（ＣＧ）と、駆動される
負荷容量（ＣＬ）との関係が、ＣＧとＲＳとＩＳＤとの
積がＣＬと等しいか、または大きくなるごとく構成され
たことを特徴とする半導体集積回路である。
【００７９】（４０）本願発明のその他の形態４８は、
前記の形態４７に記載の半導体集積回路において、前記
ＣＧとＲＳとの積が動作周波数の逆数に等しいか、また
は大きくなるごとく構成されたことを特徴とする半導体
集積回路である。
前記の形態４７に記載の半導体集積回路において、前記
ＣＧとＲＳとの積が動作周波数の逆数に等しいか、また
は大きくなるごとく構成されたことを特徴とする半導体
集積回路である。
【００８０】（４１）更に、本願発明の諸形態なる半導
体集積回路と、その他の半導体集積回路を直列、並列あ
るいは直並列に接続して、所望に用いることは、その目
的に応じて可能である。この場合、本願発明の諸形態な
る半導体集積回路が、その特徴、効果を奏することはい
うまでもない。
体集積回路と、その他の半導体集積回路を直列、並列あ
るいは直並列に接続して、所望に用いることは、その目
的に応じて可能である。この場合、本願発明の諸形態な
る半導体集積回路が、その特徴、効果を奏することはい
うまでもない。
【００８１】［本願発明の基本形態の動作原理］本願発
明の基本形態の動作原理を説明する。基本形態は上記第
1の実施の形態である。ここでは、合わせてこの基本形
態をもって相補型の半導体集積回路を構成した例をも説
明する。これらは、前記項目（１）と（９）として列挙
した形態である。
明の基本形態の動作原理を説明する。基本形態は上記第
1の実施の形態である。ここでは、合わせてこの基本形
態をもって相補型の半導体集積回路を構成した例をも説
明する。これらは、前記項目（１）と（９）として列挙
した形態である。
【００８２】この基本形態は図１の（ａ）の回路図を用
いて説明する。この図はｎチャネルＭＯＳ（ｎＭＯＳ略
記する）の回路図である。閾電圧を可変にすべきトラン
ジスタＭ１の基板端子とドレイン間に制御トランジスタ
Ｍ２を、また、基板端子とソース間に抵抗素子ＲＳを各
々挿入する。トランジスタＭ２のゲート電極はトランジ
スタＭ１のゲート電極に接続する。トランジスタＭ１、
及びＭ２の閾電圧値は、各々正の値に設定するが前者は
通常値、後者は０Ｖ近傍に設定することが望ましい。ト
ランジスタＭ２のチャネル幅はトランジスタＭ１のチャ
ネル幅の１／５以下、好ましくは１／１０以下で良い。
いて説明する。この図はｎチャネルＭＯＳ（ｎＭＯＳ略
記する）の回路図である。閾電圧を可変にすべきトラン
ジスタＭ１の基板端子とドレイン間に制御トランジスタ
Ｍ２を、また、基板端子とソース間に抵抗素子ＲＳを各
々挿入する。トランジスタＭ２のゲート電極はトランジ
スタＭ１のゲート電極に接続する。トランジスタＭ１、
及びＭ２の閾電圧値は、各々正の値に設定するが前者は
通常値、後者は０Ｖ近傍に設定することが望ましい。ト
ランジスタＭ２のチャネル幅はトランジスタＭ１のチャ
ネル幅の１／５以下、好ましくは１／１０以下で良い。
【００８３】図１の（ａ）の構成では、トランジスタＭ
１が導通するごとくゲートに正の電圧が印加された場
合、Ｍ２も導通状態となる。この時、Ｍ１の基板電位は
ドレイン電圧をトランジスタＭ２の導通状態に於ける抵
抗と抵抗ＲＳで分割された電位となる。ここで抵抗ＲＳ
を数ｋΩ以上と制御トランジスタＭ２の導通抵抗以上と
大きく設定すればＭ１の基板電位はほぼドレイン電圧に
等しくなる。この基板電位の上昇はトランジスタの閾電
圧を負の方向に変化させ、ソース・ドレイン電流の増大
をもたらす。
１が導通するごとくゲートに正の電圧が印加された場
合、Ｍ２も導通状態となる。この時、Ｍ１の基板電位は
ドレイン電圧をトランジスタＭ２の導通状態に於ける抵
抗と抵抗ＲＳで分割された電位となる。ここで抵抗ＲＳ
を数ｋΩ以上と制御トランジスタＭ２の導通抵抗以上と
大きく設定すればＭ１の基板電位はほぼドレイン電圧に
等しくなる。この基板電位の上昇はトランジスタの閾電
圧を負の方向に変化させ、ソース・ドレイン電流の増大
をもたらす。
【００８４】なお、ドレイン電圧がｐｎ接合の拡散電位
差である０.６Ｖ以上である場合、ドレインからトラン
ジスタＭ２、及びＭ１の基板端子を介して順方向状態に
あるソース拡散層へと流れる新たな電流経路が生じる。
但し、この電流はトランジスタＭ１が導通状態の時だけ
流れドレイン電流をさらに増加させるごとく作用するた
め何等悪影響は及ばさない。ゲート電圧がトランジスタ
Ｍ１を非導通とするごとく印加された場合、トランジス
タＭ２も非導通となり、Ｍ１の基板端子は出力端子から
切り放される。
差である０.６Ｖ以上である場合、ドレインからトラン
ジスタＭ２、及びＭ１の基板端子を介して順方向状態に
あるソース拡散層へと流れる新たな電流経路が生じる。
但し、この電流はトランジスタＭ１が導通状態の時だけ
流れドレイン電流をさらに増加させるごとく作用するた
め何等悪影響は及ばさない。ゲート電圧がトランジスタ
Ｍ１を非導通とするごとく印加された場合、トランジス
タＭ２も非導通となり、Ｍ１の基板端子は出力端子から
切り放される。
【００８５】ここに於いて、抵抗ＲＳの存在が本発明で
重要な意味を持つ。即ち、抵抗ＲＳがなければトランジ
スタＭ２の非導通によりＭ１の基板端子が浮遊状態とな
り基板浮遊効果に基づく諸問題を解消する事ができな
い。抵抗ＲＳの抵抗値を数ＭΩ以下に設定することによ
り基板電荷をピコ秒以下の短い時定数で速やかにソース
端子に引き抜き、基板浮遊効果を生じさせなくすること
ができる。抵抗ＲＳの抵抗値は１ＭΩ以下がより望まし
い。
重要な意味を持つ。即ち、抵抗ＲＳがなければトランジ
スタＭ２の非導通によりＭ１の基板端子が浮遊状態とな
り基板浮遊効果に基づく諸問題を解消する事ができな
い。抵抗ＲＳの抵抗値を数ＭΩ以下に設定することによ
り基板電荷をピコ秒以下の短い時定数で速やかにソース
端子に引き抜き、基板浮遊効果を生じさせなくすること
ができる。抵抗ＲＳの抵抗値は１ＭΩ以下がより望まし
い。
【００８６】［占有面積の増大の防止と製造方法］ここ
で、この抵抗ＲＳの配置により占有面積の増大を招いて
は、高集積化の観点から不都合である。本発明に於いて
は抵抗ＲＳをトランジスタＭ１、Ｍ２と同一ＳＯＩ基板
内でトランジスタM１のソース拡散層底部に構成する。
それは、占有面積の増大の防止と温度係数の差異による
特性変動を防止する為である。
で、この抵抗ＲＳの配置により占有面積の増大を招いて
は、高集積化の観点から不都合である。本発明に於いて
は抵抗ＲＳをトランジスタＭ１、Ｍ２と同一ＳＯＩ基板
内でトランジスタM１のソース拡散層底部に構成する。
それは、占有面積の増大の防止と温度係数の差異による
特性変動を防止する為である。
【００８７】この抵抗ＲＳとＭ１ソース端子の接続は、
ソース接続孔加工時に埋込絶縁膜に達する如くＳＯＩ層
にも開孔を施し、配線金属を開孔に埋め込むことにより
ＳＯＩ基板領域とソース拡散層を短絡することにより実
現する。
ソース接続孔加工時に埋込絶縁膜に達する如くＳＯＩ層
にも開孔を施し、配線金属を開孔に埋め込むことにより
ＳＯＩ基板領域とソース拡散層を短絡することにより実
現する。
【００８８】抵抗値の設定はＭ１のソース拡散層底部と
埋込絶縁膜間領域のＳＯＩ残存厚さ、不純物濃度、及び
ソース接合端から上記ソース接続孔端までの幅により決
定される。ここで、ソース・ドレイン拡散層の接合深さ
の厳密制御が要求されるが、以下の注意が必要である。
イオン注入時に、不純物が結晶格子に整合し、イオン注
入エネルギーにより決定される飛程以上に深く注入され
るいわゆるチャネリング現象が知られている。これによ
る低濃度分布の異常な拡がりが接合深さの制御において
重大な障害となる。
埋込絶縁膜間領域のＳＯＩ残存厚さ、不純物濃度、及び
ソース接合端から上記ソース接続孔端までの幅により決
定される。ここで、ソース・ドレイン拡散層の接合深さ
の厳密制御が要求されるが、以下の注意が必要である。
イオン注入時に、不純物が結晶格子に整合し、イオン注
入エネルギーにより決定される飛程以上に深く注入され
るいわゆるチャネリング現象が知られている。これによ
る低濃度分布の異常な拡がりが接合深さの制御において
重大な障害となる。
【００８９】本願発明では抵抗ＲＳを構成すべきＳＯＩ
領域を精度良く残置する手法として、（１）斜めイオン
注入法および（２）短時間での高温処理を採用した。即
ち、斜めイオン注入法は、トランジスタＭ１のソース・
ドレイン拡散層形成のイオン注入角度をＳＯＩ単結晶基
板の垂直方向から１０から３０度傾けて実施するもので
ある。一方、注入イオンの活性化を短時間での高温処理
で行うことは、チャネリング現象に基づく注入イオンの
異常広がりを防止に併せて、注入イオンの過渡的増速拡
散現象の発生も防止するものである。上記斜めイオン注
入法、及び短時間高温熱処理法の採用により低濃度領域
における拡がりの少ない急峻な分布を有するソース、ド
レイン拡散層が形成される。この為、ソース拡散層底部
に１０ｎｍ以上の残置ＳＯＩ層を制御性良く形成するこ
とが可能となった。
領域を精度良く残置する手法として、（１）斜めイオン
注入法および（２）短時間での高温処理を採用した。即
ち、斜めイオン注入法は、トランジスタＭ１のソース・
ドレイン拡散層形成のイオン注入角度をＳＯＩ単結晶基
板の垂直方向から１０から３０度傾けて実施するもので
ある。一方、注入イオンの活性化を短時間での高温処理
で行うことは、チャネリング現象に基づく注入イオンの
異常広がりを防止に併せて、注入イオンの過渡的増速拡
散現象の発生も防止するものである。上記斜めイオン注
入法、及び短時間高温熱処理法の採用により低濃度領域
における拡がりの少ない急峻な分布を有するソース、ド
レイン拡散層が形成される。この為、ソース拡散層底部
に１０ｎｍ以上の残置ＳＯＩ層を制御性良く形成するこ
とが可能となった。
【００９０】ソース・ドレイン対称構造に於いては、ト
ランジスタＭ１のソース拡散層底面下の抵抗領域はドレ
イン拡散層底面下にも同様に形成される。同領域はドレ
イン接続孔を介してドレイン電極に接続されるために、
ゲート電位に係わらずドレイン拡散層底面部を介して基
板とドレインが短絡するパンチスルー経路が生じること
が懸念される。上記短絡を防止するためには、ドレイン
拡散層底部の基板領域がドレイン電圧の印加により完全
に空乏化されるごとく不純物濃度と残存ＳＯＩ厚さ、及
びドレイン拡散層底部幅を設定する。ドレイン空乏層に
よるドレイン拡散層底面部に於けるパンチスルー経路の
解消のためには、例えばドレイン印加電圧が２Ｖ、残存
ＳＯＩ膜厚が２０ｎｍ、基板濃度が１ｘ１０17／ｃｍ3
の条件に於いて、ドレイン拡散層底部幅を１００ｎｍ以
上に設定すれば良い。この条件でドレイン漏洩電流は１
０ー14Ａ/μｍ以下と実用上無視できる電流値に抑制する
ことができる。同様の条件でソース拡散層底部に形成さ
れる抵抗ＲＳは、基板電位が０.５Ｖ時でソース拡散層
底部幅を１００ｎｍ以上に設定し、常にソース拡散層底
部下に抵抗素子ＲＳを埋め込んだ構造を実現することが
できる。
ランジスタＭ１のソース拡散層底面下の抵抗領域はドレ
イン拡散層底面下にも同様に形成される。同領域はドレ
イン接続孔を介してドレイン電極に接続されるために、
ゲート電位に係わらずドレイン拡散層底面部を介して基
板とドレインが短絡するパンチスルー経路が生じること
が懸念される。上記短絡を防止するためには、ドレイン
拡散層底部の基板領域がドレイン電圧の印加により完全
に空乏化されるごとく不純物濃度と残存ＳＯＩ厚さ、及
びドレイン拡散層底部幅を設定する。ドレイン空乏層に
よるドレイン拡散層底面部に於けるパンチスルー経路の
解消のためには、例えばドレイン印加電圧が２Ｖ、残存
ＳＯＩ膜厚が２０ｎｍ、基板濃度が１ｘ１０17／ｃｍ3
の条件に於いて、ドレイン拡散層底部幅を１００ｎｍ以
上に設定すれば良い。この条件でドレイン漏洩電流は１
０ー14Ａ/μｍ以下と実用上無視できる電流値に抑制する
ことができる。同様の条件でソース拡散層底部に形成さ
れる抵抗ＲＳは、基板電位が０.５Ｖ時でソース拡散層
底部幅を１００ｎｍ以上に設定し、常にソース拡散層底
部下に抵抗素子ＲＳを埋め込んだ構造を実現することが
できる。
【００９１】尚、本願発明はｎＭＯＳにもｐチャネルＭ
ＯＳ（以下、ｐＭＯＳと略記する）にも適用可能であ
る。また、この基本形態を基に、前記トランジスタＭ２
に代えて容量素子を用いること、あるいは抵抗ＲＳに代
えてトランジスタＭＮ２を用いるなどの変形形態が考え
得る。これらの形態も動作特性において、上記と同様の
効果を得ることが出来る。より具体的には発明の実施の
形態の欄で説明する。
ＯＳ（以下、ｐＭＯＳと略記する）にも適用可能であ
る。また、この基本形態を基に、前記トランジスタＭ２
に代えて容量素子を用いること、あるいは抵抗ＲＳに代
えてトランジスタＭＮ２を用いるなどの変形形態が考え
得る。これらの形態も動作特性において、上記と同様の
効果を得ることが出来る。より具体的には発明の実施の
形態の欄で説明する。
【００９２】［相補型トランジスタへの適用について］
図１の（ｂ）は本発明を相補型トランジスタ（CＭＯ
Ｓ）に適用した例である。この例は、図１の（ａ）で示
したｎＭＯＳの基本構成を導電型のみを変えてｐＭＯＳ
にも適用したものである。図１の（ｂ）の回路構成によ
りｐＭＯＳも基板浮遊現象の発生なしに閾電圧可変によ
る低電圧大電流化が実現できる。従って低電圧、高速動
作可能なＳＯＩ・ＣＭＯＳが実現できる。
図１の（ｂ）は本発明を相補型トランジスタ（CＭＯ
Ｓ）に適用した例である。この例は、図１の（ａ）で示
したｎＭＯＳの基本構成を導電型のみを変えてｐＭＯＳ
にも適用したものである。図１の（ｂ）の回路構成によ
りｐＭＯＳも基板浮遊現象の発生なしに閾電圧可変によ
る低電圧大電流化が実現できる。従って低電圧、高速動
作可能なＳＯＩ・ＣＭＯＳが実現できる。
【００９３】本発明の構造の集積回路においては、ゲー
ト電圧に追随して閾電圧が可変となる効果により、低ゲ
ート電圧印加状態でもドレイン電流が急速に立ち上が
り、大電流化が達成されることの効果が大きい。本例で
は、ゲート電圧の増加に伴って基板電位も上昇し、ゲー
ト漏洩電流の問題無しにドレイン電流は増加する。一
方、そのドレイン最大電流は通常トランジスタ特性に於
けるパンチスルー特性に基づく電流成分で規定され、絶
対値の増加量は限定される。
ト電圧に追随して閾電圧が可変となる効果により、低ゲ
ート電圧印加状態でもドレイン電流が急速に立ち上が
り、大電流化が達成されることの効果が大きい。本例で
は、ゲート電圧の増加に伴って基板電位も上昇し、ゲー
ト漏洩電流の問題無しにドレイン電流は増加する。一
方、そのドレイン最大電流は通常トランジスタ特性に於
けるパンチスルー特性に基づく電流成分で規定され、絶
対値の増加量は限定される。
【００９４】低電圧動作化に関して、従来のトランジス
タで閾電圧値を低く設定すれば同等の効果を得られる。
本発明の構成と低閾電圧値となした従来型のトランジス
タとの根本的差異は、漏洩電流を高閾電圧値なる従来型
のトランジスタ並に低減できる点である。
タで閾電圧値を低く設定すれば同等の効果を得られる。
本発明の構成と低閾電圧値となした従来型のトランジス
タとの根本的差異は、漏洩電流を高閾電圧値なる従来型
のトランジスタ並に低減できる点である。
【００９５】ＳＯＩ・ＭＯＳの基板浮遊効果の解消に関
する上述した本発明手法は、従来の半導体製造方法の組
合わせだけで実現できるものであり、新規に開発すべき
新製造技術を何ら必要としない。従って、本願発明によ
れば低電圧動作可能で超高速動作を実現できる半導体装
置を廉価に提供することができる。
する上述した本発明手法は、従来の半導体製造方法の組
合わせだけで実現できるものであり、新規に開発すべき
新製造技術を何ら必要としない。従って、本願発明によ
れば低電圧動作可能で超高速動作を実現できる半導体装
置を廉価に提供することができる。
【００９６】
【発明の実施の形態】以下、本発明を実施の諸形態によ
りさらに詳細に説明する。尚、理解を容易にするため、
図面では要部は他の部分よりも拡大して示されている。
各部の材質、導電型、及び製造条件等は本欄の実施の諸
形態の記載に限定されるものではなく、各々多くの変形
が可能であることは言うまでもない。
りさらに詳細に説明する。尚、理解を容易にするため、
図面では要部は他の部分よりも拡大して示されている。
各部の材質、導電型、及び製造条件等は本欄の実施の諸
形態の記載に限定されるものではなく、各々多くの変形
が可能であることは言うまでもない。
【００９７】＜実施の形態１＞第１の実施の形態の半導
体集積回路の回路構成図を図１の（ａ）に示す。図４は
この第１の実施の形態による半導体集積回路の完成平面
図、図５から図７はその製造工程順を示す断面図であ
る。尚、図５から図７は図４に於けるａｂｃに沿った断
面であるので注意を要する。
体集積回路の回路構成図を図１の（ａ）に示す。図４は
この第１の実施の形態による半導体集積回路の完成平面
図、図５から図７はその製造工程順を示す断面図であ
る。尚、図５から図７は図４に於けるａｂｃに沿った断
面であるので注意を要する。
【００９８】直径２０ｃｍの単結晶Ｓｉよりなる支持基
板１上に、厚さ４００ｎｍのシリコン酸化膜（単に酸化
膜と称する）２、及び厚さ１５０±２ｎｍのｐ導電型、
不純物濃度１×１０17 /ｃｍ3の面方位（１００）の単
結晶Ｓｉ層（以降ＳＯＩ層と称する）３を搭載したＳＯ
Ｉ支持基板を準備する。このＳＯＩ基板に活性領域以外
の領域のＳＯＩ層を選択に除去し、このＳＯＩ層を選択
に除去した同領域に素子間分離絶縁膜４を選択に残置さ
せることを行った。方法は周知の方法で充分である。更
に、こうして準備したＳＯＩ支持基板の主表面を周知の
化学的機械的研磨法によりの平坦化を行った。この状態
のＳＯＩ支持基板のトランジスタＭ２の形成を予定する
領域を除く活性領域に、選択的にボロン（Ｂ）のイオン
注入を施す。この時、このイオン打ち込み量はトランジ
スタＭ１の閾電圧値が最終的に０.５Ｖになるごとく調
整した。
板１上に、厚さ４００ｎｍのシリコン酸化膜（単に酸化
膜と称する）２、及び厚さ１５０±２ｎｍのｐ導電型、
不純物濃度１×１０17 /ｃｍ3の面方位（１００）の単
結晶Ｓｉ層（以降ＳＯＩ層と称する）３を搭載したＳＯ
Ｉ支持基板を準備する。このＳＯＩ基板に活性領域以外
の領域のＳＯＩ層を選択に除去し、このＳＯＩ層を選択
に除去した同領域に素子間分離絶縁膜４を選択に残置さ
せることを行った。方法は周知の方法で充分である。更
に、こうして準備したＳＯＩ支持基板の主表面を周知の
化学的機械的研磨法によりの平坦化を行った。この状態
のＳＯＩ支持基板のトランジスタＭ２の形成を予定する
領域を除く活性領域に、選択的にボロン（Ｂ）のイオン
注入を施す。この時、このイオン打ち込み量はトランジ
スタＭ１の閾電圧値が最終的に０.５Ｖになるごとく調
整した。
【００９９】しかる後、ＳＯＩ層３の表面部に厚さ４ｎ
ｍのゲート酸化膜、厚さ１５０ｎｍの燐を高濃度に添加
した低抵抗シリコン膜を形成する。そして、所望の回路
構成に従って上記低抵抗シリコン膜をパターニングして
ゲート電極６とした。この状態よりゲート電極６の上部
より第１のＡｓイオン注入を施した。この場合、ゲート
電極６は注入阻止マスクに対応した位置にある。上記イ
オン注入は加速エネルギーが５ｋｅＶ、イオン注入量が
１ｘ１０15／ｃｍ2の条件に設定した。その後、注入イ
オンの活性化のために温度が摂氏９５０度、時間が５秒
の短時間での熱処理を施して、浅いｎ型ソース、ドレイ
ン拡散層７を形成した。
ｍのゲート酸化膜、厚さ１５０ｎｍの燐を高濃度に添加
した低抵抗シリコン膜を形成する。そして、所望の回路
構成に従って上記低抵抗シリコン膜をパターニングして
ゲート電極６とした。この状態よりゲート電極６の上部
より第１のＡｓイオン注入を施した。この場合、ゲート
電極６は注入阻止マスクに対応した位置にある。上記イ
オン注入は加速エネルギーが５ｋｅＶ、イオン注入量が
１ｘ１０15／ｃｍ2の条件に設定した。その後、注入イ
オンの活性化のために温度が摂氏９５０度、時間が５秒
の短時間での熱処理を施して、浅いｎ型ソース、ドレイ
ン拡散層７を形成した。
【０１００】次に、これまでの工程で準備された半導体
基板に、厚さ１００ｎｍのシリコン酸化堆積膜を全面に
堆積し、シリコン酸化膜の異方性エッチングによりゲー
ト電極側壁部に選択的に側壁絶縁膜８を残置させた。こ
の状態で、トランジスタＭ１領域部以外をレジスト膜で
選択的に覆い、第２のＡｓイオン注入を施した。第２の
Ａｓイオンの注入は次の条件で行った。加速エネルギー
は４０ｋｅＶ、注入量は２ｘ１０15／ｃｍ2、注入角度
はＳＯＩ基板の垂直方向から１０度傾けた条件である。
引き続き、注入イオンの活性化熱処理を温度が摂氏９５
０度、時間が５秒の条件で行い、深いソース拡散層９、
ドレイン拡散層１０とした（図５）。
基板に、厚さ１００ｎｍのシリコン酸化堆積膜を全面に
堆積し、シリコン酸化膜の異方性エッチングによりゲー
ト電極側壁部に選択的に側壁絶縁膜８を残置させた。こ
の状態で、トランジスタＭ１領域部以外をレジスト膜で
選択的に覆い、第２のＡｓイオン注入を施した。第２の
Ａｓイオンの注入は次の条件で行った。加速エネルギー
は４０ｋｅＶ、注入量は２ｘ１０15／ｃｍ2、注入角度
はＳＯＩ基板の垂直方向から１０度傾けた条件である。
引き続き、注入イオンの活性化熱処理を温度が摂氏９５
０度、時間が５秒の条件で行い、深いソース拡散層９、
ドレイン拡散層１０とした（図５）。
【０１０１】本実施の形態の製造工程に基づく熱処理条
件の処理を加えた試料を作成し、上記深いソース、ドレ
イン拡散層９及び１０の接合深さを測定した。この結
果、これらの諸試料では、通常のイオン注入法による接
合形成で見られるチャネリング現象が大幅に低減されて
いた。具体的には２×１０17／ｃｍ3に達する接合深さ
が１００ｎｍであり、極めて急峻な不純物分布を実現す
ることができた。これにより本実施の形態に基づく半導
体装置のソース、ドレイン接合下にｐ導電型のままで残
置される単結晶Ｓｉ層３の厚さは３０ｎｍとなった。上
記ｐ導電型で残置される単晶Ｓｉ層３の不純物濃度はイ
オン注入法等を用いて所望濃度に設定してもよい。残存
するＳＯＩ層の厚さは製造工程途中に於ける洗浄化処理
でＳＯＩ層３の厚さが減少した結果が含まれている。
件の処理を加えた試料を作成し、上記深いソース、ドレ
イン拡散層９及び１０の接合深さを測定した。この結
果、これらの諸試料では、通常のイオン注入法による接
合形成で見られるチャネリング現象が大幅に低減されて
いた。具体的には２×１０17／ｃｍ3に達する接合深さ
が１００ｎｍであり、極めて急峻な不純物分布を実現す
ることができた。これにより本実施の形態に基づく半導
体装置のソース、ドレイン接合下にｐ導電型のままで残
置される単結晶Ｓｉ層３の厚さは３０ｎｍとなった。上
記ｐ導電型で残置される単晶Ｓｉ層３の不純物濃度はイ
オン注入法等を用いて所望濃度に設定してもよい。残存
するＳＯＩ層の厚さは製造工程途中に於ける洗浄化処理
でＳＯＩ層３の厚さが減少した結果が含まれている。
【０１０２】尚、以上の工程におけるイオン注入で、シ
リコンよりなる装置基板側に基板材料を薄く残すことに
よって抵抗素子を形成する。一般に砒素の場合、不純物
濃度が１０21ｃｍ-3から１０17ｃｍ-3に減衰する。抵抗
素子としては、不純物濃度は１０17ｃｍ-3に以下を確保
するのが良い。一方、所望のカウンタ・イオン・インプ
ランテ−ションによって抵抗素子を形成しても良い。
リコンよりなる装置基板側に基板材料を薄く残すことに
よって抵抗素子を形成する。一般に砒素の場合、不純物
濃度が１０21ｃｍ-3から１０17ｃｍ-3に減衰する。抵抗
素子としては、不純物濃度は１０17ｃｍ-3に以下を確保
するのが良い。一方、所望のカウンタ・イオン・インプ
ランテ−ションによって抵抗素子を形成しても良い。
【０１０３】図５の状態の半導体基板の全面にゲート保
護絶縁膜１４を堆積し、この保護絶縁膜１４にソース、
ドレイン接続用の開孔１３を開孔する。そして、この開
孔１３の底面にＳＯＩ層の表面を露出させた。ゲート保
護絶縁膜１４への開孔に引き続き、その下部のあるＳＯ
Ｉ層３にも開孔１１、１２、及び１３を施した。上記Ｓ
ＯＩ層のエッチングには埋込酸化膜２をエッチングの終
点として用いた。本実施の形態のトランジスタに於いて
はゲート電極端から開孔１１、１２、及び１３までの間
隔は２００ｎｍに設定した（図６）。
護絶縁膜１４を堆積し、この保護絶縁膜１４にソース、
ドレイン接続用の開孔１３を開孔する。そして、この開
孔１３の底面にＳＯＩ層の表面を露出させた。ゲート保
護絶縁膜１４への開孔に引き続き、その下部のあるＳＯ
Ｉ層３にも開孔１１、１２、及び１３を施した。上記Ｓ
ＯＩ層のエッチングには埋込酸化膜２をエッチングの終
点として用いた。本実施の形態のトランジスタに於いて
はゲート電極端から開孔１１、１２、及び１３までの間
隔は２００ｎｍに設定した（図６）。
【０１０４】図６の状態の半導体基板の開孔部１１、１
２、及び１３に、厚さ２０ｎｍの窒化チタニウム（Ｔｉ
Ｎ)膜と厚さ５０ｎｍのタングステン（Ｗ）膜からなる
積層膜１５を選択的に堆積した。尚、図７では細かい積
層状態の図示は省略してある。ＴｉＮ膜とＷ膜との積層
膜１５により、ソース拡散層９とソース拡散層底部のＳ
ＯＩ残存基板領域は電気的に接続される。この状態より
Ａｌを主材料とした配線金属膜を全面に被着させ、所望
の回路構成にしたがって、パターニングを施してソース
電極１８、ドレイン電極１９を含む電極及び配線を形成
した（図７）。
２、及び１３に、厚さ２０ｎｍの窒化チタニウム（Ｔｉ
Ｎ)膜と厚さ５０ｎｍのタングステン（Ｗ）膜からなる
積層膜１５を選択的に堆積した。尚、図７では細かい積
層状態の図示は省略してある。ＴｉＮ膜とＷ膜との積層
膜１５により、ソース拡散層９とソース拡散層底部のＳ
ＯＩ残存基板領域は電気的に接続される。この状態より
Ａｌを主材料とした配線金属膜を全面に被着させ、所望
の回路構成にしたがって、パターニングを施してソース
電極１８、ドレイン電極１９を含む電極及び配線を形成
した（図７）。
【０１０５】上記製造工程を経て製造された本実施の形
態に基づく半導体集積回路の平面図は図４に、回路構成
図は図１（ａ）に示される。但し、トランジスタＭ２
は、図４では深いドレイン拡散層１０の延長領域と折れ
曲がったゲート電極６、及び浅いｎ型拡散層７のみで構
成される領域で示される。図７の断面図に於いては右半
分のトランジスタ部分に対応する。尚、上記平面図、図
４での符号は対応各断面図と同様に部位を示している。
態に基づく半導体集積回路の平面図は図４に、回路構成
図は図１（ａ）に示される。但し、トランジスタＭ２
は、図４では深いドレイン拡散層１０の延長領域と折れ
曲がったゲート電極６、及び浅いｎ型拡散層７のみで構
成される領域で示される。図７の断面図に於いては右半
分のトランジスタ部分に対応する。尚、上記平面図、図
４での符号は対応各断面図と同様に部位を示している。
【０１０６】断面図からも明らかなごとく、トランジス
タM２はゲート電極６に正の電圧が印加されてトランジ
スタＭ１が導通になった状態で導通状態にある。ドレイ
ン電位はドレイン拡散層１０からトランジスタＭ２のチ
ャネルと浅いｎ型ソース拡散層７を介してその底部のＳ
ＯＩ基板３に印加される。トランジスタＭ２のソース底
部のＳＯＩ基板領域は、ゲート電極底部のＳＯＩ層部分
を介してトランジスタＭ１のＳＯＩ基板領域に接続され
ている。従って、トランジスタＭ１、Ｍ２が導通時には
ドレイン電圧が拡散電位差の電位までトランジスタＭ１
の基板端子に印加される。
タM２はゲート電極６に正の電圧が印加されてトランジ
スタＭ１が導通になった状態で導通状態にある。ドレイ
ン電位はドレイン拡散層１０からトランジスタＭ２のチ
ャネルと浅いｎ型ソース拡散層７を介してその底部のＳ
ＯＩ基板３に印加される。トランジスタＭ２のソース底
部のＳＯＩ基板領域は、ゲート電極底部のＳＯＩ層部分
を介してトランジスタＭ１のＳＯＩ基板領域に接続され
ている。従って、トランジスタＭ１、Ｍ２が導通時には
ドレイン電圧が拡散電位差の電位までトランジスタＭ１
の基板端子に印加される。
【０１０７】本実施の形態に基づく半導体集積回路にお
いては、従来のＳＯＩトランジスタで致命的であった基
板浮遊効果に基づく諸問題が全て解消された。即ち、
（１）本実施の形態のトランジスタのソース・ドレイン
間耐圧は５．７Ｖであった。同一寸法の従来構造ＳＯＩ
・ＭＯＳに比べてソース・ドレイン間耐圧が２．５Ｖ向
上した。この結果は、半導体基板に、通例の方法に従っ
て製造された同一寸法のＭＯＳと同等の耐圧特性を確保
できた。（２）また、電流・電圧特性においてもキンク
特性と称される異常なこぶ状特性は観測されず、正常な
特性を示した。（３）更にソース・ドレイン電流のゲー
ト電圧依存性における勾配、サブスレシュホールド係数
も６２ｍＶ／桁と、同一ゲート寸法の従来型構造のＳＯ
Ｉ・ＭＯＳの値８０ｍＶ／桁に比べて十分に小さな特性
を実現することができた。（４）更に同ソース・ドレイ
ン電流のゲート電圧依存性において、従来型構造のＳＯ
Ｉ・ＭＯＳで観測された低ゲート電圧での漏洩電流の存
在も、本実施の形態に基づく半導体集積回路に於ては観
測されなかった。また、従来構造ＳＯＩ・ＭＯＳで観測
された閾電圧値がドレイン電圧に依存して変化する特性
も本実施の形態に基づく半導体装置に於ては観測されな
かった。上記漏洩電流が観測されなかった事実は、ドレ
イン拡散層１０底面のドレイン基板接続経路の存在がド
レイン空乏層の働きによりトランジスタ特性に何ら悪影
響を与えないことを証明している。上述の諸特性から本
実施の形態に基づく半導体装置に於ては従来型構造のＳ
ＯＩ・ＭＯＳで観測された基板浮遊効果に基づく諸特性
から完全に解消されたことが明らかとなった。
いては、従来のＳＯＩトランジスタで致命的であった基
板浮遊効果に基づく諸問題が全て解消された。即ち、
（１）本実施の形態のトランジスタのソース・ドレイン
間耐圧は５．７Ｖであった。同一寸法の従来構造ＳＯＩ
・ＭＯＳに比べてソース・ドレイン間耐圧が２．５Ｖ向
上した。この結果は、半導体基板に、通例の方法に従っ
て製造された同一寸法のＭＯＳと同等の耐圧特性を確保
できた。（２）また、電流・電圧特性においてもキンク
特性と称される異常なこぶ状特性は観測されず、正常な
特性を示した。（３）更にソース・ドレイン電流のゲー
ト電圧依存性における勾配、サブスレシュホールド係数
も６２ｍＶ／桁と、同一ゲート寸法の従来型構造のＳＯ
Ｉ・ＭＯＳの値８０ｍＶ／桁に比べて十分に小さな特性
を実現することができた。（４）更に同ソース・ドレイ
ン電流のゲート電圧依存性において、従来型構造のＳＯ
Ｉ・ＭＯＳで観測された低ゲート電圧での漏洩電流の存
在も、本実施の形態に基づく半導体集積回路に於ては観
測されなかった。また、従来構造ＳＯＩ・ＭＯＳで観測
された閾電圧値がドレイン電圧に依存して変化する特性
も本実施の形態に基づく半導体装置に於ては観測されな
かった。上記漏洩電流が観測されなかった事実は、ドレ
イン拡散層１０底面のドレイン基板接続経路の存在がド
レイン空乏層の働きによりトランジスタ特性に何ら悪影
響を与えないことを証明している。上述の諸特性から本
実施の形態に基づく半導体装置に於ては従来型構造のＳ
ＯＩ・ＭＯＳで観測された基板浮遊効果に基づく諸特性
から完全に解消されたことが明らかとなった。
【０１０８】＜実施の形態２＞図８は本発明の第２の実
施の形態による半導体集積回路を示す完成平面図、図９
はその断面図、図１の（ｂ）は同じくその回路構成図で
ある。図１０及び図１１は各々、本実施の形態に基づく
半導体集積回路により得られたダイナミック出力特性と
遅延時間特性である。
施の形態による半導体集積回路を示す完成平面図、図９
はその断面図、図１の（ｂ）は同じくその回路構成図で
ある。図１０及び図１１は各々、本実施の形態に基づく
半導体集積回路により得られたダイナミック出力特性と
遅延時間特性である。
【０１０９】本実施の形態２は、ＣＭＯＳインバータの
機能を有する半導体集積回路の例である。製造方法の基
本は前述の実施の形態１と同様であるが、ＣＭＯＳを構
成する手順が加えられる。
機能を有する半導体集積回路の例である。製造方法の基
本は前述の実施の形態１と同様であるが、ＣＭＯＳを構
成する手順が加えられる。
【０１１０】図８および図９を参酌する。ｐＭＯＳを形
成する為の工程変更があるだけで、基本的な製造方法は
実施の形態１で説明した方法と同様である。
成する為の工程変更があるだけで、基本的な製造方法は
実施の形態１で説明した方法と同様である。
【０１１１】前記の実施の形態１における素子間分離絶
縁膜４の形成を所望の回路構成に従って施した後、ｐＭ
ＯＳを形成するＳＯＩ層３の領域に選択的にリン（Ｐ）
をイオン注入し、この領域をｎ型ＳＯＩ層３１へ変換す
る。更にはトランジスタＭＰ１、及びＭＮ１領域に閾電
圧値制御のリン（Ｐ）、又はボロン（ｂ）のイオン注入
を所望により施した。しかる後、前記実施の形態１にお
ける製造方法と同様に、ｎＭＯＳのゲート電極６の形成
工程まで行った。ここでｐＭＯＳのゲート電極６１の加
工もｎＭＯＳのゲート電極６の加工と同時に行った。
縁膜４の形成を所望の回路構成に従って施した後、ｐＭ
ＯＳを形成するＳＯＩ層３の領域に選択的にリン（Ｐ）
をイオン注入し、この領域をｎ型ＳＯＩ層３１へ変換す
る。更にはトランジスタＭＰ１、及びＭＮ１領域に閾電
圧値制御のリン（Ｐ）、又はボロン（ｂ）のイオン注入
を所望により施した。しかる後、前記実施の形態１にお
ける製造方法と同様に、ｎＭＯＳのゲート電極６の形成
工程まで行った。ここでｐＭＯＳのゲート電極６１の加
工もｎＭＯＳのゲート電極６の加工と同時に行った。
【０１１２】ゲート電極６及び６１の形成の後、ｐＭＯ
Ｓ領域にはゲート電極６１を阻止マスク領域としてＢＦ
2のイオンを注入、ｎＭＯＳ領域にはＡｓのイオン注入
を選択的に実施した。このイオン注入の条件は、ＢＦ2
のイオンに対しては、加速エネルギー３ｋｅＶ、注入量
１ｘ１０15／ｃｍ2の条件で、一方、Ａｓイオンに対し
ては、イオン注入量２ｘ１０15／ｃｍ2、加速エネルギ
ー５ｋｅＶの条件であった。続いて温度摂氏９００度、
時間５秒なる条件の短時間の熱処理を施して、浅いｐ型
高濃度拡散層７１及び浅いｎ型高濃度拡散層７を、各々
ｐＭＯＳ領域、及びｎＭＯＳ領域に形成した。
Ｓ領域にはゲート電極６１を阻止マスク領域としてＢＦ
2のイオンを注入、ｎＭＯＳ領域にはＡｓのイオン注入
を選択的に実施した。このイオン注入の条件は、ＢＦ2
のイオンに対しては、加速エネルギー３ｋｅＶ、注入量
１ｘ１０15／ｃｍ2の条件で、一方、Ａｓイオンに対し
ては、イオン注入量２ｘ１０15／ｃｍ2、加速エネルギ
ー５ｋｅＶの条件であった。続いて温度摂氏９００度、
時間５秒なる条件の短時間の熱処理を施して、浅いｐ型
高濃度拡散層７１及び浅いｎ型高濃度拡散層７を、各々
ｐＭＯＳ領域、及びｎＭＯＳ領域に形成した。
【０１１３】この状態より前記実施の形態１と同じ条件
で、ゲート側壁絶縁膜８を形成した後、ソース領域およ
びドレイン領域を形成する。即ち、ｎＭＯＳ領域にはＡ
ｓを、ｐＭＯＳ領域にはＢＦ2を選択的にイオンを注入
する。Ａｓに対しては、加速エネルギー４０ｋｅＶ、注
入量２ｘ１０15／ｃｍ2、注入角度２０度の条件、１
方、ＢＦ2加速エネルギー５ｋｅＶ、注入量２ｘ１０15
／ｃｍ2の条件である。続いて、第２の短時間の熱処理
を摂氏９００度、時間５秒により深い高濃度拡散層から
なるｎ型ソース拡散層９、ｎ型ドレイン拡散層１０、ｐ
型ドレイン拡散層１０１、ｐ型ソース拡散層１０２を形
成した。
で、ゲート側壁絶縁膜８を形成した後、ソース領域およ
びドレイン領域を形成する。即ち、ｎＭＯＳ領域にはＡ
ｓを、ｐＭＯＳ領域にはＢＦ2を選択的にイオンを注入
する。Ａｓに対しては、加速エネルギー４０ｋｅＶ、注
入量２ｘ１０15／ｃｍ2、注入角度２０度の条件、１
方、ＢＦ2加速エネルギー５ｋｅＶ、注入量２ｘ１０15
／ｃｍ2の条件である。続いて、第２の短時間の熱処理
を摂氏９００度、時間５秒により深い高濃度拡散層から
なるｎ型ソース拡散層９、ｎ型ドレイン拡散層１０、ｐ
型ドレイン拡散層１０１、ｐ型ソース拡散層１０２を形
成した。
【０１１４】続いて前記実施の形態１と同様の方法によ
って、ゲート保護絶縁膜１４の堆積と所望箇所への開
孔、開孔部におけるＳＯＩ層３及び３１のエッチングと
同開孔部への積層金属膜１５、１６、１７、１５１、１
６１及び１７１の選択的に形成した。更に、配線保護絶
縁膜２０の堆積と所望箇所への接続孔の形成を実施して
から所望回路構成に従って接地電位配線１８、出力端子
配線２２、電源電位配線２３を含む金属の配線を行った
（図９）。
って、ゲート保護絶縁膜１４の堆積と所望箇所への開
孔、開孔部におけるＳＯＩ層３及び３１のエッチングと
同開孔部への積層金属膜１５、１６、１７、１５１、１
６１及び１７１の選択的に形成した。更に、配線保護絶
縁膜２０の堆積と所望箇所への接続孔の形成を実施して
から所望回路構成に従って接地電位配線１８、出力端子
配線２２、電源電位配線２３を含む金属の配線を行った
（図９）。
【０１１５】尚、図８にみられる平面図において、Ｍ２
を構成するトランジスタは装置の一方の端部に設けられ
る。このトランジスラは、装置の平面図での両端にもう
けても良い。
を構成するトランジスタは装置の一方の端部に設けられ
る。このトランジスラは、装置の平面図での両端にもう
けても良い。
【０１１６】［ＣＭＯＳインバータの機能］実施の形態
２に基づく半導体集積回路はＣＭＯＳインバータの機能
を有する。図１０にインバータ出力特性を示す。図１０
には、比較のために通常のＳｉ基板、及びＳＯＩ基板上
に製造された且つ同一ゲート電極寸法のインバータの出
力特性（図１０に各々を通常基板、およびＳＯＩと記し
た曲線）を図示した。ｐＭＯＳトランジスタＭＰ１、ｎ
ＭＯＳトランジスタＭＮ１ともゲート幅は０.３５μ
ｍ、ゲート長は１０μｍである。ＭＰ２、ＭＮ２のゲー
ト幅、及びゲート長は各々０.５μｍ、及び０.３５μｍ
である。ＭＮ１、ＭＰ１の閾電圧値は各々０.５６Ｖ、
−０.５６Ｖに、ＭＮ２、ＭＰ２の閾電圧は０Ｖに設定
した。
２に基づく半導体集積回路はＣＭＯＳインバータの機能
を有する。図１０にインバータ出力特性を示す。図１０
には、比較のために通常のＳｉ基板、及びＳＯＩ基板上
に製造された且つ同一ゲート電極寸法のインバータの出
力特性（図１０に各々を通常基板、およびＳＯＩと記し
た曲線）を図示した。ｐＭＯＳトランジスタＭＰ１、ｎ
ＭＯＳトランジスタＭＮ１ともゲート幅は０.３５μ
ｍ、ゲート長は１０μｍである。ＭＰ２、ＭＮ２のゲー
ト幅、及びゲート長は各々０.５μｍ、及び０.３５μｍ
である。ＭＮ１、ＭＰ１の閾電圧値は各々０.５６Ｖ、
−０.５６Ｖに、ＭＮ２、ＭＰ２の閾電圧は０Ｖに設定
した。
【０１１７】更に、図１０には参考のためにＭＰ１の基
板端子ＢＰの電位波形（図１０にＭＰ１基板ＢＰと記し
た曲線）、及びＭＮ１の基板端子ＢＮの電位波形（図１
０にＭＮ１基板ＢＮと記した曲線）も示した。
板端子ＢＰの電位波形（図１０にＭＰ１基板ＢＰと記し
た曲線）、及びＭＮ１の基板端子ＢＮの電位波形（図１
０にＭＮ１基板ＢＮと記した曲線）も示した。
【０１１８】この特性の測定は、測定すべきインバータ
の前段に１段のインバータを置き、その出力を測定すべ
きインバータの入力として実施した。測定すべきインバ
ータへの入力は０ｎｓで１Ｖから０Ｖに立ち下がり、１
０ｎｓから０Ｖから１Ｖに立ち上がる波形である。電源
電圧（Ｖｃｃ）は１Ｖ、負荷容量（ＣＬ）は１ｐＦであ
る。測定すべきインバータの入力端子が１Ｖから０Ｖに
立ち下がりＭＰ１が導通状態に、ＭＮ１が非導通状態に
なる過程に於いて、ＭＰ２も導通状態に、ＭＮ２は非導
通状態となる。これによりＭＰ１の基板端子ＢＰの電位
は出力電位により１Ｖから０.４Ｖにまで低下する。こ
の時ＭＮ１の基板端子ＢＮの電位も引きずられて負の電
位に低下する。即ち、ＭＰ１を流れる電流はより大電流
になるごとく、ＭＮ１の非導通状態はより漏洩電流が減
少する方向に各々の閾電圧が変化する。その結果、本実
施の形態に基づくインバータの出力特性は通常Ｓｉ基
板、及びＳＯＩ基板上に製造された従来のインバータに
比べて高速な立ち上がり特性を得ることができた。
の前段に１段のインバータを置き、その出力を測定すべ
きインバータの入力として実施した。測定すべきインバ
ータへの入力は０ｎｓで１Ｖから０Ｖに立ち下がり、１
０ｎｓから０Ｖから１Ｖに立ち上がる波形である。電源
電圧（Ｖｃｃ）は１Ｖ、負荷容量（ＣＬ）は１ｐＦであ
る。測定すべきインバータの入力端子が１Ｖから０Ｖに
立ち下がりＭＰ１が導通状態に、ＭＮ１が非導通状態に
なる過程に於いて、ＭＰ２も導通状態に、ＭＮ２は非導
通状態となる。これによりＭＰ１の基板端子ＢＰの電位
は出力電位により１Ｖから０.４Ｖにまで低下する。こ
の時ＭＮ１の基板端子ＢＮの電位も引きずられて負の電
位に低下する。即ち、ＭＰ１を流れる電流はより大電流
になるごとく、ＭＮ１の非導通状態はより漏洩電流が減
少する方向に各々の閾電圧が変化する。その結果、本実
施の形態に基づくインバータの出力特性は通常Ｓｉ基
板、及びＳＯＩ基板上に製造された従来のインバータに
比べて高速な立ち上がり特性を得ることができた。
【０１１９】尚、本願発明に直接関係はないが、通常Ｓ
ｉ基板、及びＳＯＩ基板上に製造された従来のインバー
タ間の立ち上がり特性は、殆ど同特性に見えるが厳密に
はＳＯＩ基板上に製造されたインバータの方が５％程度
高速な特性を示す。
ｉ基板、及びＳＯＩ基板上に製造された従来のインバー
タ間の立ち上がり特性は、殆ど同特性に見えるが厳密に
はＳＯＩ基板上に製造されたインバータの方が５％程度
高速な特性を示す。
【０１２０】測定すべきインバータの入力端子が０Ｖか
ら１Ｖに立ち上がりＭＮ１が導通状態に、ＭＰ１が非導
通状態になる過程に於いては、ＭＮ２も導通状態に、Ｍ
Ｐ２は非導通状態となる。これによりＭＮ１の基板端子
ＢＮの電位は出力電位により０Ｖから０.６Ｖにまで上
昇する。この時ＭＰ１の基板端子ＢＰの電位も引きずら
れて１Ｖ以上の電位に上昇する。これによりＭＮ１を流
れる電流はより大電流になるごとく、ＭＰ１の非導通状
態はより漏洩電流が減少する方向に各々の閾電圧が変化
する。その結果、本実施の形態に基づくインバータの出
力特性は通常Ｓｉ基板、及びＳＯＩ基板上に製造された
従来のインバータに比べて高速な立ち下がり特性を得る
ことができた。１ｐＦと大きな負荷容量を駆動する条件
に於いても、本実施の形態に基づくインバータによれば
ＭＮ２、ＭＰ２の付加のためにチャネル幅換算で５％程
度の専有面積の増加をもたらすだけで高速、高駆動能力
の特性を実現することができた。
ら１Ｖに立ち上がりＭＮ１が導通状態に、ＭＰ１が非導
通状態になる過程に於いては、ＭＮ２も導通状態に、Ｍ
Ｐ２は非導通状態となる。これによりＭＮ１の基板端子
ＢＮの電位は出力電位により０Ｖから０.６Ｖにまで上
昇する。この時ＭＰ１の基板端子ＢＰの電位も引きずら
れて１Ｖ以上の電位に上昇する。これによりＭＮ１を流
れる電流はより大電流になるごとく、ＭＰ１の非導通状
態はより漏洩電流が減少する方向に各々の閾電圧が変化
する。その結果、本実施の形態に基づくインバータの出
力特性は通常Ｓｉ基板、及びＳＯＩ基板上に製造された
従来のインバータに比べて高速な立ち下がり特性を得る
ことができた。１ｐＦと大きな負荷容量を駆動する条件
に於いても、本実施の形態に基づくインバータによれば
ＭＮ２、ＭＰ２の付加のためにチャネル幅換算で５％程
度の専有面積の増加をもたらすだけで高速、高駆動能力
の特性を実現することができた。
【０１２１】なお、本実施の形態に於ける抵抗素子ＲＳ
Ｎ、及びＲＳＰを付加しなかった回路に於いては図１０
の基板端子電位が出力電位に追随せず、減衰、又は上昇
の時定数が極めて長い特性となり、入力波形の変化に追
随できない結果が得られた。これは基板電位が浮遊状態
となり、任意に制御できない状態になる結果と考えられ
る。
Ｎ、及びＲＳＰを付加しなかった回路に於いては図１０
の基板端子電位が出力電位に追随せず、減衰、又は上昇
の時定数が極めて長い特性となり、入力波形の変化に追
随できない結果が得られた。これは基板電位が浮遊状態
となり、任意に制御できない状態になる結果と考えられ
る。
【０１２２】図１１に本実施の形態に基づくインバータ
の出力特性を、通常Ｓｉ基板、及びＳＯＩ基板上に製造
された従来インバータの特性と比較してより定量的に検
討した結果を示す。本発明に係わる特性は、黒点によっ
て示される曲線である。図１１の縦軸は遅延時間、横軸
には負荷容量値である。この遅延時間は、図１０に於け
る立ち上がり時間と立ち下がり時間の平均から求めた。
図１１から明らかなごとく、本実施の形態に基づけば遅
延時間は負荷容量と比例関係にあるが、負荷容量に係わ
らず通常Ｓｉ基板による従来インバータの遅延時間に比
べて６０％以下にまで遅延時間を短縮できる。更に、負
荷容量をつけないインバータだけによる回路の遅延時
間、基本遅延時間は通常Ｓｉ基板による従来インバータ
に比べてほぼ４０％にまで遅延時間を短縮する画期的改
善がなされる。
の出力特性を、通常Ｓｉ基板、及びＳＯＩ基板上に製造
された従来インバータの特性と比較してより定量的に検
討した結果を示す。本発明に係わる特性は、黒点によっ
て示される曲線である。図１１の縦軸は遅延時間、横軸
には負荷容量値である。この遅延時間は、図１０に於け
る立ち上がり時間と立ち下がり時間の平均から求めた。
図１１から明らかなごとく、本実施の形態に基づけば遅
延時間は負荷容量と比例関係にあるが、負荷容量に係わ
らず通常Ｓｉ基板による従来インバータの遅延時間に比
べて６０％以下にまで遅延時間を短縮できる。更に、負
荷容量をつけないインバータだけによる回路の遅延時
間、基本遅延時間は通常Ｓｉ基板による従来インバータ
に比べてほぼ４０％にまで遅延時間を短縮する画期的改
善がなされる。
【０１２３】＜実施の形態３＞図１２（ａ）は本発明の
第３の実施の形態による半導体集積回路の回路構成を示
す図、図１３はその完成平面図、図１４はその完成断面
図である。尚、図１３では主要部位のみを示した。ま
た、上記平面図、図１３での符号は対応断面図、図１４
と同様に部位を示している。
第３の実施の形態による半導体集積回路の回路構成を示
す図、図１３はその完成平面図、図１４はその完成断面
図である。尚、図１３では主要部位のみを示した。ま
た、上記平面図、図１３での符号は対応断面図、図１４
と同様に部位を示している。
【０１２４】実施の形態３は前記実施の形態１における
トランジスタＭ２を設けない形態である。この形態は、
前記トランジスタＭ２の代わりに容量素子を有する。即
ち、より具体的には、本形態は１方の電極が第1のトラ
ンジスタのゲート電極に接続され、他方の電極が前記第
１のトランジスタの基板端子及び第１の抵抗素子を介し
て前記第1のトランジスタのソースに接続された容量素
子を有する。
トランジスタＭ２を設けない形態である。この形態は、
前記トランジスタＭ２の代わりに容量素子を有する。即
ち、より具体的には、本形態は１方の電極が第1のトラ
ンジスタのゲート電極に接続され、他方の電極が前記第
１のトランジスタの基板端子及び第１の抵抗素子を介し
て前記第1のトランジスタのソースに接続された容量素
子を有する。
【０１２５】実施の形態３の半導体集積回路は基本的に
は前記実施の形態１に従って製造した。ゲート電極６の
１部を延長し、ＳＯＩ層３の活性領域の１部との間で容
量素子ＣＧを新たに設けた。このために本実施の形態で
は、前記実施の形態１に於けるゲート絶縁膜５形成工程
前に活性領域の一部に選択的にＢのイオン注入を施し
て、その領域をＳＯＩ層３と同伝導型で高濃度の領域６
を構成した。以降の製造工程は実施の形態１に従って実
施した。
は前記実施の形態１に従って製造した。ゲート電極６の
１部を延長し、ＳＯＩ層３の活性領域の１部との間で容
量素子ＣＧを新たに設けた。このために本実施の形態で
は、前記実施の形態１に於けるゲート絶縁膜５形成工程
前に活性領域の一部に選択的にＢのイオン注入を施し
て、その領域をＳＯＩ層３と同伝導型で高濃度の領域６
を構成した。以降の製造工程は実施の形態１に従って実
施した。
【０１２６】上記容量素子は基板電位をゲート電位に追
随させて上昇、又は下降させる作用を付加する目的であ
り、トランジスタの直流特性を変化させるものではな
い。抵抗素子ＲＳが１ＭΩ以下の条件では基板電位が入
力波形に十分に追随し得る観点から容量値は１０ｆＦ以
下が望ましい。トランジスタのチャネル領域に於いても
基板ゲート間容量が原理的に付加されているが、これは
ゲート絶縁膜の容量と空乏層の容量の直列で構成されて
いるため、ゲート入力電位に基板電位を追随させる効果
はあるものの上述した値の容量値を直流特性と無関係に
構成することはできない。従って、本実施の形態に於い
てはトランジスタのゲート容量成分と並列に、高濃度ｐ
型拡散層とゲート絶縁膜、及びゲート電極による容量素
子を別途構成した。１０ｆＦの容量値を得るために３.
５ｎｍのゲート絶縁膜に対して１μｍ2の活性領域があ
ればよい。
随させて上昇、又は下降させる作用を付加する目的であ
り、トランジスタの直流特性を変化させるものではな
い。抵抗素子ＲＳが１ＭΩ以下の条件では基板電位が入
力波形に十分に追随し得る観点から容量値は１０ｆＦ以
下が望ましい。トランジスタのチャネル領域に於いても
基板ゲート間容量が原理的に付加されているが、これは
ゲート絶縁膜の容量と空乏層の容量の直列で構成されて
いるため、ゲート入力電位に基板電位を追随させる効果
はあるものの上述した値の容量値を直流特性と無関係に
構成することはできない。従って、本実施の形態に於い
てはトランジスタのゲート容量成分と並列に、高濃度ｐ
型拡散層とゲート絶縁膜、及びゲート電極による容量素
子を別途構成した。１０ｆＦの容量値を得るために３.
５ｎｍのゲート絶縁膜に対して１μｍ2の活性領域があ
ればよい。
【０１２７】本実施の形態に基づいて製造されたトラン
ジスタは、前記実施の形態１に基づいて製造したトラン
ジスタと全く変わらぬ直流特性を示した。この例は従来
のＳＯＩトランジスタに観測された基板浮遊効果に基づ
く諸現象は全く観測されなかった。更にソース・ドレイ
ン電流のゲート電圧依存性の勾配、サブスレシュホール
ド係数も１０ｎｓ幅のパルス測定に於いては６２ｍＶ／
桁と同一ゲート寸法の従来構造ＳＯＩ・ＭＯＳの値８０
ｍＶ／桁に比べて十分に小さな特性を実現することがで
きた。直流測定に於いては従来構造ＳＯＩ・ＭＯＳの値
と何等変わらない特性を示した。即ち、本実施の形態構
成は過渡特性改善に於いてのみ絶大な効果を発揮する。
ジスタは、前記実施の形態１に基づいて製造したトラン
ジスタと全く変わらぬ直流特性を示した。この例は従来
のＳＯＩトランジスタに観測された基板浮遊効果に基づ
く諸現象は全く観測されなかった。更にソース・ドレイ
ン電流のゲート電圧依存性の勾配、サブスレシュホール
ド係数も１０ｎｓ幅のパルス測定に於いては６２ｍＶ／
桁と同一ゲート寸法の従来構造ＳＯＩ・ＭＯＳの値８０
ｍＶ／桁に比べて十分に小さな特性を実現することがで
きた。直流測定に於いては従来構造ＳＯＩ・ＭＯＳの値
と何等変わらない特性を示した。即ち、本実施の形態構
成は過渡特性改善に於いてのみ絶大な効果を発揮する。
【０１２８】＜実施の形態４＞図１２（ｂ）は本発明の
第４の実施の形態による半導体集積回路の回路構成を示
す図、図１５はその完成平面図、図１６はその完成断面
図、図１７は本実施の形態に基づく半導体集積回路によ
り得られたインバータ回路による遅延時間特性である。
尚、上記平面図、図１５での符号は対応断面図、図１６
と同様に部位を示している。
第４の実施の形態による半導体集積回路の回路構成を示
す図、図１５はその完成平面図、図１６はその完成断面
図、図１７は本実施の形態に基づく半導体集積回路によ
り得られたインバータ回路による遅延時間特性である。
尚、上記平面図、図１５での符号は対応断面図、図１６
と同様に部位を示している。
【０１２９】実施の形態４は、前記実施の形態２におけ
るトランジスタＭＮの代わりに容量素子を設けたＣＭＯ
Ｓの例である。
るトランジスタＭＮの代わりに容量素子を設けたＣＭＯ
Ｓの例である。
【０１３０】実施の形態４においては、前記実施の形態
２に従って半導体集積回路を製造した。上記容量素子を
形成するため、実施の形態４に於いては次の工程を取
る。即ち、前記実施の形態２に於けるゲート絶縁膜５形
成工程前に、（１）ｎＭＯＳ活性領域の１部に選択的に
Ｂのイオン注入を施してその領域をＳＯＩ層３と同伝導
型で高濃度の領域６を設ける。（２）更に、ｐＭＯＳ活
性領域の１部に選択的にＰのイオン注入によるｎ型高濃
度領域をｎ型ＳＯＩ層３１内に設けた。それ以降の基本
的な製造工程は実施の形態２に従って実施した。
２に従って半導体集積回路を製造した。上記容量素子を
形成するため、実施の形態４に於いては次の工程を取
る。即ち、前記実施の形態２に於けるゲート絶縁膜５形
成工程前に、（１）ｎＭＯＳ活性領域の１部に選択的に
Ｂのイオン注入を施してその領域をＳＯＩ層３と同伝導
型で高濃度の領域６を設ける。（２）更に、ｐＭＯＳ活
性領域の１部に選択的にＰのイオン注入によるｎ型高濃
度領域をｎ型ＳＯＩ層３１内に設けた。それ以降の基本
的な製造工程は実施の形態２に従って実施した。
【０１３１】本実施の形態の半導体集積回路のインバー
タ特性が図１７に示される。図１７では、縦軸にCＭＯ
Ｓインバータ時間と立ち下がり時間の平均から求めたイ
ンバータ遅延時間を、横軸には電源電圧を示してある。
負荷容量ＣＬは１ｐＦである。本実施の形態において、
ＲＳの抵抗値、及びＣＧＢの容量値について各々１００
ｋΩ、２００kΩ及び５ｆＦ、１０ｆＦに設定した。本
実施の形態に基づくインバータの遅延特性は通常のＳｉ
基板、及びＳＯＩ基板上に製造された従来型のインバー
タに比べて、高速な遅延時間特性を得ることができた。
そして、この遅延時間は電源電圧が低いほど高速を得る
ことが出来る。定量的には電源電圧２Ｖに於いて、通常
のＳｉ基板上の従来型インバータの遅延時間の８０％、
０.８Ｖの電源電圧では通常Ｓｉ基板上の従来型インバ
ータの遅延時間の６０％の高速化が実現された。一方、
比較の為、ＳＯＩ基板での例を取ると、ＳＯＩ基板上の
従来型インバータでは、負荷容量が１ｐＦと大きな場
合、電源電圧に依存せず通常のＳｉ基板上インバータの
遅延時間の９５％程度にしか改善されない。
タ特性が図１７に示される。図１７では、縦軸にCＭＯ
Ｓインバータ時間と立ち下がり時間の平均から求めたイ
ンバータ遅延時間を、横軸には電源電圧を示してある。
負荷容量ＣＬは１ｐＦである。本実施の形態において、
ＲＳの抵抗値、及びＣＧＢの容量値について各々１００
ｋΩ、２００kΩ及び５ｆＦ、１０ｆＦに設定した。本
実施の形態に基づくインバータの遅延特性は通常のＳｉ
基板、及びＳＯＩ基板上に製造された従来型のインバー
タに比べて、高速な遅延時間特性を得ることができた。
そして、この遅延時間は電源電圧が低いほど高速を得る
ことが出来る。定量的には電源電圧２Ｖに於いて、通常
のＳｉ基板上の従来型インバータの遅延時間の８０％、
０.８Ｖの電源電圧では通常Ｓｉ基板上の従来型インバ
ータの遅延時間の６０％の高速化が実現された。一方、
比較の為、ＳＯＩ基板での例を取ると、ＳＯＩ基板上の
従来型インバータでは、負荷容量が１ｐＦと大きな場
合、電源電圧に依存せず通常のＳｉ基板上インバータの
遅延時間の９５％程度にしか改善されない。
【０１３２】本実施の形態に基づくインバータにおい
て、容量素子ＣＧＢＰ、及びＣＧＢＮは基板電位をゲー
ト入力電位に追随させて、上昇又は下降させ閾電圧値を
過渡的に可変とする作用を有している。過渡的変化を律
する時定数はｎＭＯＳにおいてＲＳＮとＣＧＢＮの積
で、ｐＭＯＳに於いてはＲＳＰとＣＧＢＰの積で決定さ
れる。最大電流値など直流動作特性としては何等影響は
観測されない。動的特性に於いて、抵抗、あるいは容量
値が大きすぎると基板電位の変動が入力過程に追随不可
能となり、使用周波数に依存して遅延時間が変化するな
どの不安定性をもたらす。不安定性を生じない容量値は
抵抗ＲＳが１ＭΩ以下の場合、２から１０ｆＦ程度であ
る。１０ｆＦの容量値を得るために３.５ｎｍのゲート
絶縁膜に対して１μｍ2の活性領域があればよい。即
ち、本実施の形態に基づき高速な遅延特性を実現するた
めに要する占有面積の増加分はたかだか１０％未満に抑
えることができる。
て、容量素子ＣＧＢＰ、及びＣＧＢＮは基板電位をゲー
ト入力電位に追随させて、上昇又は下降させ閾電圧値を
過渡的に可変とする作用を有している。過渡的変化を律
する時定数はｎＭＯＳにおいてＲＳＮとＣＧＢＮの積
で、ｐＭＯＳに於いてはＲＳＰとＣＧＢＰの積で決定さ
れる。最大電流値など直流動作特性としては何等影響は
観測されない。動的特性に於いて、抵抗、あるいは容量
値が大きすぎると基板電位の変動が入力過程に追随不可
能となり、使用周波数に依存して遅延時間が変化するな
どの不安定性をもたらす。不安定性を生じない容量値は
抵抗ＲＳが１ＭΩ以下の場合、２から１０ｆＦ程度であ
る。１０ｆＦの容量値を得るために３.５ｎｍのゲート
絶縁膜に対して１μｍ2の活性領域があればよい。即
ち、本実施の形態に基づき高速な遅延特性を実現するた
めに要する占有面積の増加分はたかだか１０％未満に抑
えることができる。
【０１３３】なお、本実施の形態において、抵抗ＲＳＮ
とＲＳＰとは過渡的動作、直流動作のいずれに於いても
基板電位制御のために必須である。トランジスタのチャ
ネル領域に於いても基板ゲート間容量が原理的に付加さ
れているが、これはゲート絶縁膜容量と空乏層容量の直
列で構成されているため、ゲート入力電位に基板電位を
追随させる効果はあるものの、上述した値の容量値を直
流特性と無関係に構成することはできない。従って、上
記容量成分と並列に配置され、直流特性に影響を与えな
い容量素子ＣＧＢＮ、ＣＧＢＰの存在は特に大きな負荷
駆動能力を実現する本実施の形態の構成においては必須
である。
とＲＳＰとは過渡的動作、直流動作のいずれに於いても
基板電位制御のために必須である。トランジスタのチャ
ネル領域に於いても基板ゲート間容量が原理的に付加さ
れているが、これはゲート絶縁膜容量と空乏層容量の直
列で構成されているため、ゲート入力電位に基板電位を
追随させる効果はあるものの、上述した値の容量値を直
流特性と無関係に構成することはできない。従って、上
記容量成分と並列に配置され、直流特性に影響を与えな
い容量素子ＣＧＢＮ、ＣＧＢＰの存在は特に大きな負荷
駆動能力を実現する本実施の形態の構成においては必須
である。
【０１３４】本実施の形態および前記実施の形態３にお
いて、基板電位を有効に制御し、低電圧、高速動作を達
成する為には、容量素子、抵抗素子、および基本トラン
ジスタの間に次の関係が維持されることが必要である。
即ち、駆動するべき負荷容量ＣＬをトランジスタのソー
ス・ドレイン電流ＩＤＳで割った駆動時定数に対し、基
板電位制御時定数ＣＧ・ＲＳ積（あるいはＣＧＮ・ＲＳ
Ｎ、およびＣＧＰ・ＲＳＰ積）を大きく設定することが
必要である。この条件はスイッチ時間に対して基板電位
が制御される時間を長く設定し、高速動作機能をより有
効とするための条件である。また、動作周波数の逆数、
即ち動作時間に対して ＣＧ・ＲＳ積（あるいはＣＧＮ
・ＲＳＮ、およびＣＧＰ・ＲＳＰ積）は動作周波数の逆
数よりも小さいことが要求される。それは、上記基板電
位制御時定数ＣＧ・ＲＳ積（あるいはＣＧＮ・ＲＳＮ、
およびＣＧＰ・ＲＳＰ積）が大きいと次ぎのスイッチン
グ入力に対して履歴が生じる結果となるためである。
いて、基板電位を有効に制御し、低電圧、高速動作を達
成する為には、容量素子、抵抗素子、および基本トラン
ジスタの間に次の関係が維持されることが必要である。
即ち、駆動するべき負荷容量ＣＬをトランジスタのソー
ス・ドレイン電流ＩＤＳで割った駆動時定数に対し、基
板電位制御時定数ＣＧ・ＲＳ積（あるいはＣＧＮ・ＲＳ
Ｎ、およびＣＧＰ・ＲＳＰ積）を大きく設定することが
必要である。この条件はスイッチ時間に対して基板電位
が制御される時間を長く設定し、高速動作機能をより有
効とするための条件である。また、動作周波数の逆数、
即ち動作時間に対して ＣＧ・ＲＳ積（あるいはＣＧＮ
・ＲＳＮ、およびＣＧＰ・ＲＳＰ積）は動作周波数の逆
数よりも小さいことが要求される。それは、上記基板電
位制御時定数ＣＧ・ＲＳ積（あるいはＣＧＮ・ＲＳＮ、
およびＣＧＰ・ＲＳＰ積）が大きいと次ぎのスイッチン
グ入力に対して履歴が生じる結果となるためである。
【０１３５】＜実施の形態５＞図１８（ａ）は本発明の
第５の実施の形態による半導体集積回路の回路構成を示
す図、図１９はその完成平面図、図２０から図２１はそ
の製造工程を示す断面図である。各断面図は、平面図、
図１９におけるａｂｃに沿った断面であるので注意を要
する。図２２はその完成断面図である。尚、上記平面
図、図１９での符号は対応各断面図と同様に部位を示し
ている。
第５の実施の形態による半導体集積回路の回路構成を示
す図、図１９はその完成平面図、図２０から図２１はそ
の製造工程を示す断面図である。各断面図は、平面図、
図１９におけるａｂｃに沿った断面であるので注意を要
する。図２２はその完成断面図である。尚、上記平面
図、図１９での符号は対応各断面図と同様に部位を示し
ている。
【０１３６】実施の形態５は前記実施の形態１に於ける
抵抗素子ＲＳに代えてｐＭＯＳトランジスタＭＰ３を配
置した例である。ｎＭＯＳトランジスタＭＮ２の配置は
前記実施の形態１と同様であり、同じ役割を果たす。Ｍ
Ｐ３は前記実施の形態１に於ける抵抗素子ＲＳと同じ
く、非導通状態になったトランジスタＭＮ１の基板に蓄
積された電荷を速やかに接地電位線に引き抜く作用をす
る。電荷引き抜きに関して、本実施の形態の構成は、前
記実施の形態構成に比べて、ゲート入力信号に追随して
より高速に基板電位を不安定性なく追随させ、閾電圧を
可変とすることが可能となる。それは、電荷引き抜き経
路抵抗が更に低抵抗に構成できるためである。
抵抗素子ＲＳに代えてｐＭＯＳトランジスタＭＰ３を配
置した例である。ｎＭＯＳトランジスタＭＮ２の配置は
前記実施の形態１と同様であり、同じ役割を果たす。Ｍ
Ｐ３は前記実施の形態１に於ける抵抗素子ＲＳと同じ
く、非導通状態になったトランジスタＭＮ１の基板に蓄
積された電荷を速やかに接地電位線に引き抜く作用をす
る。電荷引き抜きに関して、本実施の形態の構成は、前
記実施の形態構成に比べて、ゲート入力信号に追随して
より高速に基板電位を不安定性なく追随させ、閾電圧を
可変とすることが可能となる。それは、電荷引き抜き経
路抵抗が更に低抵抗に構成できるためである。
【０１３７】本実施の形態の半導体集積回路は、ｐＭＯ
ＳトランジスタＭＰ３を形成する以外は前記実施の形態
２に従い製造する。
ＳトランジスタＭＰ３を形成する以外は前記実施の形態
２に従い製造する。
【０１３８】実施の形態５に於いてはｎＭＯＳ活性領域
が構成されるＳＯＩ層３と同一のＳＯＩ層領域の一部に
選択的にｎ型ＳＯＩ領域３１を形成した。この場合、イ
オン注入の条件は実施の形態２の条件で良い。引き続い
て、浅い高濃度ｎ型拡散層７、ｐ型ＳＯＩ層３領域に於
ける深い高濃度ｎ型拡散層１０およびｎ型ＳＯＩ層３１
領域の深い高濃度ｐ型拡散層１０３、及び１０４を前記
実施の形態２に従って製造した。浅い高濃度ｎ型拡散層
７はゲート絶縁膜５、ゲート電極６、ｐ型ＳＯＩ層３領
域に於けるゲート電極６と自己整合の関係で構成され
る。ｐ型ＳＯＩ層３領域に於ける深い高濃度ｎ型拡散層
１０は前記ゲート側壁絶縁膜８と自己整合の関係で構成
される。
が構成されるＳＯＩ層３と同一のＳＯＩ層領域の一部に
選択的にｎ型ＳＯＩ領域３１を形成した。この場合、イ
オン注入の条件は実施の形態２の条件で良い。引き続い
て、浅い高濃度ｎ型拡散層７、ｐ型ＳＯＩ層３領域に於
ける深い高濃度ｎ型拡散層１０およびｎ型ＳＯＩ層３１
領域の深い高濃度ｐ型拡散層１０３、及び１０４を前記
実施の形態２に従って製造した。浅い高濃度ｎ型拡散層
７はゲート絶縁膜５、ゲート電極６、ｐ型ＳＯＩ層３領
域に於けるゲート電極６と自己整合の関係で構成され
る。ｐ型ＳＯＩ層３領域に於ける深い高濃度ｎ型拡散層
１０は前記ゲート側壁絶縁膜８と自己整合の関係で構成
される。
【０１３９】ここで、最終的にトランジスタMＮ１の基
板端子ＢＮとの接続を予定される領域に於ては、上記深
い高濃度ｎ型拡散層１０は形成せず、浅い高濃度ｎ型拡
散層７のみが配置される如く構成する（図２０）。
板端子ＢＮとの接続を予定される領域に於ては、上記深
い高濃度ｎ型拡散層１０は形成せず、浅い高濃度ｎ型拡
散層７のみが配置される如く構成する（図２０）。
【０１４０】図２０の状態より、前記実施の形態２に従
い製造工程を継続し、ゲート保護絶縁膜１４の堆積、所
望箇所への開孔１２、１３、１３１を施した。これらの
開孔の形成に引き続き、ＳＯＩ層３及び３１も選択的に
エッチングした。開孔１２はドレイン拡散層領域に、開
孔１３は基板端子ＢＮ接続領域に、開孔１３１はソース
領域に配置する。開孔１２、及び１３１に於てはＳＯＩ
層のエッチングは都合により省略しても良い（図２
１）。
い製造工程を継続し、ゲート保護絶縁膜１４の堆積、所
望箇所への開孔１２、１３、１３１を施した。これらの
開孔の形成に引き続き、ＳＯＩ層３及び３１も選択的に
エッチングした。開孔１２はドレイン拡散層領域に、開
孔１３は基板端子ＢＮ接続領域に、開孔１３１はソース
領域に配置する。開孔１２、及び１３１に於てはＳＯＩ
層のエッチングは都合により省略しても良い（図２
１）。
【０１４１】図２１の状態より前記実施の形態２におけ
ると同様に配線保護絶縁膜２０、ドレイン電極１９、ソ
ース電極１８を含む電極配線を形成し本実施の形態に基
づく半導体集積回路を製造した（図２２）。
ると同様に配線保護絶縁膜２０、ドレイン電極１９、ソ
ース電極１８を含む電極配線を形成し本実施の形態に基
づく半導体集積回路を製造した（図２２）。
【０１４２】本実施の形態に基づき製造された半導体集
積回路は、前記実施の形態１に基づくトランジスタと同
じく直流、及びパルス測定に於いても、基板浮遊効果に
起因する不安定性、耐圧低下等の諸現象は解消された。
更に、ソース・ドレイン電流のゲート電圧依存特性に於
ける傾きもほぼ理論値である６２ｍＶ／桁と極めて小さ
な値を達成した。こうして、本例において低電圧、低漏
洩電流特性を実現できた。
積回路は、前記実施の形態１に基づくトランジスタと同
じく直流、及びパルス測定に於いても、基板浮遊効果に
起因する不安定性、耐圧低下等の諸現象は解消された。
更に、ソース・ドレイン電流のゲート電圧依存特性に於
ける傾きもほぼ理論値である６２ｍＶ／桁と極めて小さ
な値を達成した。こうして、本例において低電圧、低漏
洩電流特性を実現できた。
【０１４３】＜実施の形態６＞図１８（ｂ）は本発明の
第６の実施の形態による半導体集積回路の回路構成を示
す図、図２３はその完成平面図である。尚、図２３にお
けるこれまでと同じ符号はこれまでと同じ部位を示す。
第６の実施の形態による半導体集積回路の回路構成を示
す図、図２３はその完成平面図である。尚、図２３にお
けるこれまでと同じ符号はこれまでと同じ部位を示す。
【０１４４】実施の形態６に於いてはｎＭＯＳに関する
前記実施の形態５の構成を反対伝導型に変更したｐＭＯ
Ｓにも適用し、ＣＭＯＳインバータ構成とした。
前記実施の形態５の構成を反対伝導型に変更したｐＭＯ
Ｓにも適用し、ＣＭＯＳインバータ構成とした。
【０１４５】本実施の形態に於いて、トランジスタＭＮ
１とＭＰ１よりなるインバータの入力端子が１Ｖから０
Ｖに立ち下がりＭＰ１が導通状態に、ＭＮ１が非導通状
態になる過程に於いて、ＭＰ２、ＭＰ３も導通状態に、
ＭＮ２、ＭＮ３は非導通状態となる。これによりＭＰ１
の基板端子ＢＰの電位は出力電位により１Ｖから０.４
Ｖにまで低下する。この時ＭＮ１の基板端子ＢＮの電位
も引きずられて負の電位に低下する。即ち、ＭＰ１を流
れる電流はより大電流になるごとく、ＭＮ１の非導通状
態はより漏洩電流が減少する方向に各々の閾電圧が変化
する。その結果、本実施の形態に基づくインバータの出
力特性は通常のＳｉ基板、及びＳＯＩ基板上に製造され
た従来型の諸インバータに比べて高速な立ち上がり特性
を得ることができた。
１とＭＰ１よりなるインバータの入力端子が１Ｖから０
Ｖに立ち下がりＭＰ１が導通状態に、ＭＮ１が非導通状
態になる過程に於いて、ＭＰ２、ＭＰ３も導通状態に、
ＭＮ２、ＭＮ３は非導通状態となる。これによりＭＰ１
の基板端子ＢＰの電位は出力電位により１Ｖから０.４
Ｖにまで低下する。この時ＭＮ１の基板端子ＢＮの電位
も引きずられて負の電位に低下する。即ち、ＭＰ１を流
れる電流はより大電流になるごとく、ＭＮ１の非導通状
態はより漏洩電流が減少する方向に各々の閾電圧が変化
する。その結果、本実施の形態に基づくインバータの出
力特性は通常のＳｉ基板、及びＳＯＩ基板上に製造され
た従来型の諸インバータに比べて高速な立ち上がり特性
を得ることができた。
【０１４６】測定すべきインバータの入力端子が０Ｖか
ら１Ｖに立ち上がりＭＮ１が導通状態に、ＭＰ１が非導
通状態になる過程に於いては、ＭＮ２、MＮ３も導通状
態に、ＭＰ２、ＭＰ３は非導通状態となる。これにより
ＭＮ１の基板端子ＢＮの電位は出力電位により０Ｖから
０.６Ｖにまで上昇する。この時ＭＰ１の基板端子ＢＰ
の電位も引きずられて１Ｖ以上の電位に上昇する。これ
によりＭＮ１を流れる電流はより大電流になるごとく、
ＭＰ１の非導通状態はより漏洩電流が減少する方向に各
々の閾電圧が変化する。その結果、本実施の形態に基づ
くインバータの出力特性は通常Ｓｉ基板、及びＳＯＩ基
板上に製造された従来型の諸インバータに比べて高速な
立ち下がり特性を得ることができた。１ｐＦという大き
な負荷容量を駆動する条件に於いても、本実施の形態に
基づくインバータによればＭＮ２、ＭＮ３、ＭＰ２、Ｍ
Ｐ３の付加によりチャネル幅換算で１０％以下の占有面
積の増加をもたらすだけで高速、高駆動能力の特性を実
現することができた。
ら１Ｖに立ち上がりＭＮ１が導通状態に、ＭＰ１が非導
通状態になる過程に於いては、ＭＮ２、MＮ３も導通状
態に、ＭＰ２、ＭＰ３は非導通状態となる。これにより
ＭＮ１の基板端子ＢＮの電位は出力電位により０Ｖから
０.６Ｖにまで上昇する。この時ＭＰ１の基板端子ＢＰ
の電位も引きずられて１Ｖ以上の電位に上昇する。これ
によりＭＮ１を流れる電流はより大電流になるごとく、
ＭＰ１の非導通状態はより漏洩電流が減少する方向に各
々の閾電圧が変化する。その結果、本実施の形態に基づ
くインバータの出力特性は通常Ｓｉ基板、及びＳＯＩ基
板上に製造された従来型の諸インバータに比べて高速な
立ち下がり特性を得ることができた。１ｐＦという大き
な負荷容量を駆動する条件に於いても、本実施の形態に
基づくインバータによればＭＮ２、ＭＮ３、ＭＰ２、Ｍ
Ｐ３の付加によりチャネル幅換算で１０％以下の占有面
積の増加をもたらすだけで高速、高駆動能力の特性を実
現することができた。
【０１４７】なお、本実施の形態に於けるＭＮ３、ＭＰ
３は各々ＭＰ１、及びＭＮ１が非導通になる段階で基板
端子ＢＰ、又はＢＮの蓄積電荷を引き抜く作用をする。
このことは非導通状態における閾電圧の絶対値を上昇さ
せ、漏洩電流を低減させる作用を有する。本実施の形態
に基づくインバータにおいては基本的に前記実施の形態
２によるインバータと直流特性、及びパルス動作に於け
る低電圧・高速動作特性は変わらず、且つ基板蓄積電荷
の引き抜きを抵抗素子に代えてトランジスタで行う分だ
け高速動作特性が改善される。
３は各々ＭＰ１、及びＭＮ１が非導通になる段階で基板
端子ＢＰ、又はＢＮの蓄積電荷を引き抜く作用をする。
このことは非導通状態における閾電圧の絶対値を上昇さ
せ、漏洩電流を低減させる作用を有する。本実施の形態
に基づくインバータにおいては基本的に前記実施の形態
２によるインバータと直流特性、及びパルス動作に於け
る低電圧・高速動作特性は変わらず、且つ基板蓄積電荷
の引き抜きを抵抗素子に代えてトランジスタで行う分だ
け高速動作特性が改善される。
【０１４８】実施の形態６に基づく半導体集積回路の製
造方法は前記実施の形態２と同一である。レイアウトは
ＭＮ３、及びＭＰ３の付加のために図２３に示すごとく
変更する必要がある。上記変更はｎＭＯＳ領域に関して
は前記実施の形態５と同一であり、ｐＭＯＳ領域に関し
ては該ｎＭＯＳ領域の伝導型を反対にして構成された配
置とすれば良い。
造方法は前記実施の形態２と同一である。レイアウトは
ＭＮ３、及びＭＰ３の付加のために図２３に示すごとく
変更する必要がある。上記変更はｎＭＯＳ領域に関して
は前記実施の形態５と同一であり、ｐＭＯＳ領域に関し
ては該ｎＭＯＳ領域の伝導型を反対にして構成された配
置とすれば良い。
【０１４９】＜実施の形態７＞図２４（ａ）は本発明の
第７の実施の形態による半導体集積回路の回路構成を示
す図、図２５はその完成平面図、図２６はこの平面図に
図示されたａｂにおける完成断面図である。尚、図２４
の（ａ）、図２５におけるこれまでと同じ符号はこれま
でと同じ部位を示す。
第７の実施の形態による半導体集積回路の回路構成を示
す図、図２５はその完成平面図、図２６はこの平面図に
図示されたａｂにおける完成断面図である。尚、図２４
の（ａ）、図２５におけるこれまでと同じ符号はこれま
でと同じ部位を示す。
【０１５０】実施の形態７では前記実施の形態５に於け
るｐＭＯＳトランジスタＭＰ３に代えてｎＭＯＳトラン
ジスタＭＮ３を配置する。上記ＭＮ３のゲート電極はト
ランジスタＭＮ１のゲート電極に代えてドレイン端子に
接続する。即ち、本実施の形態に於いては基本トランジ
スタＭＮ１が構成される同一のＳＯＩ層３活性領域の１
部にｐＭＯＳに代えてｎＭＯＳを構成する。
るｐＭＯＳトランジスタＭＰ３に代えてｎＭＯＳトラン
ジスタＭＮ３を配置する。上記ＭＮ３のゲート電極はト
ランジスタＭＮ１のゲート電極に代えてドレイン端子に
接続する。即ち、本実施の形態に於いては基本トランジ
スタＭＮ１が構成される同一のＳＯＩ層３活性領域の１
部にｐＭＯＳに代えてｎＭＯＳを構成する。
【０１５１】実施の形態７の半導体集積回路の製造方法
は前記実施の形態１の製造方法と同一である。本実施の
形態に於いては抵抗素子ＲＳの代わりにトランジスタＭ
Ｎ３を配置し、ＭＮ３のゲート電極６１をＭＮ１のドレ
イン拡散層１０に接続するためにゲート電極６１上への
開孔１７２と該開孔部への積層膜の充填、配線金属膜１
９０、１９１によるソース電極との接続等を所望の回路
構成に従って実施した。
は前記実施の形態１の製造方法と同一である。本実施の
形態に於いては抵抗素子ＲＳの代わりにトランジスタＭ
Ｎ３を配置し、ＭＮ３のゲート電極６１をＭＮ１のドレ
イン拡散層１０に接続するためにゲート電極６１上への
開孔１７２と該開孔部への積層膜の充填、配線金属膜１
９０、１９１によるソース電極との接続等を所望の回路
構成に従って実施した。
【０１５２】上記製造方法、及び上記配置構成に基づい
て製造された実施の形態７の半導体集積回路はトランジ
スタＭＮ１の高性能化に有用である。本例でも前記実施
の形態５に基づくトランジスタと同一の改善効果が得ら
れた。前記実施の形態５との効果の違いは同一のＳＯＩ
活性領域にｎＭＯＳとｐＭＯＳを混在させて配置する必
要がなく、厳密な位置合わせ制御から解放された点であ
る。
て製造された実施の形態７の半導体集積回路はトランジ
スタＭＮ１の高性能化に有用である。本例でも前記実施
の形態５に基づくトランジスタと同一の改善効果が得ら
れた。前記実施の形態５との効果の違いは同一のＳＯＩ
活性領域にｎＭＯＳとｐＭＯＳを混在させて配置する必
要がなく、厳密な位置合わせ制御から解放された点であ
る。
【０１５３】＜実施の形態８＞図２４（ｂ）は本発明の
第８の実施の形態による半導体集積回路の回路構成を示
す図、図２７はその完成平面図である。尚、図２４の
（ｂ）、図２７における、これまでと同じ符号はこれま
でと同じ部位を示す。
第８の実施の形態による半導体集積回路の回路構成を示
す図、図２７はその完成平面図である。尚、図２４の
（ｂ）、図２７における、これまでと同じ符号はこれま
でと同じ部位を示す。
【０１５４】実施の形態８においては、ｎＭＯＳに関す
る前記実施の形態７の構成を反対伝導型に変更したｐＭ
ＯＳにも適用し、ＣＭＯＳインバータ構成とした。
る前記実施の形態７の構成を反対伝導型に変更したｐＭ
ＯＳにも適用し、ＣＭＯＳインバータ構成とした。
【０１５５】本実施の形態において、トランジスタＭＮ
１とＭＰ１よりなるインバータの入力端子が１Ｖから０
Ｖに立ち下がりＭＰ１が導通状態に、ＭＮ１が非導通状
態になる過程では、出力電位は１Ｖから０Ｖに遷移する
途上にあるためＭＰ２は導通状態に、ＭＰ３は非導通状
態にある。また、ＭＮ２は非導通状態、ＭＮ３は導通状
態となる。これによりＭＰ１の基板端子ＢＰの電位は出
力電位により１Ｖから０.４Ｖにまで低下する。この時
ＭＮ１の基板端子ＢＮの電位も引きずられて負の電位に
低下する。即ち、ＭＰ１を流れる電流はより大電流にな
るごとく、ＭＮ１の非導通状態はより漏洩電流が減少す
る方向に各々の閾電圧が変化する。その結果、本実施の
形態に基づくインバータの出力特性は通常Ｓｉ基板、及
びＳＯＩ基板上に製造された従来のインバータに比べて
低電圧動作で且つ高速な立ち上がり特性を得ることがで
きた。
１とＭＰ１よりなるインバータの入力端子が１Ｖから０
Ｖに立ち下がりＭＰ１が導通状態に、ＭＮ１が非導通状
態になる過程では、出力電位は１Ｖから０Ｖに遷移する
途上にあるためＭＰ２は導通状態に、ＭＰ３は非導通状
態にある。また、ＭＮ２は非導通状態、ＭＮ３は導通状
態となる。これによりＭＰ１の基板端子ＢＰの電位は出
力電位により１Ｖから０.４Ｖにまで低下する。この時
ＭＮ１の基板端子ＢＮの電位も引きずられて負の電位に
低下する。即ち、ＭＰ１を流れる電流はより大電流にな
るごとく、ＭＮ１の非導通状態はより漏洩電流が減少す
る方向に各々の閾電圧が変化する。その結果、本実施の
形態に基づくインバータの出力特性は通常Ｓｉ基板、及
びＳＯＩ基板上に製造された従来のインバータに比べて
低電圧動作で且つ高速な立ち上がり特性を得ることがで
きた。
【０１５６】基本インバータの入力端子が０Ｖから１Ｖ
に立ち上がりＭＮ１が導通状態に、ＭＰ１が非導通状態
になる過程では、出力電位は０Ｖから１Ｖに遷移する途
上にあるため、ＭＮ２は導通状態に、ＭＮ３は非導通状
態にある。また、ＭＰ２は非導通状態に、ＭＰ３導通状
態となる。これによりＭＮ１の基板端子ＢＮの電位は出
力電位により０Ｖから０.６Ｖにまで上昇する。この時
ＭＰ１の基板端子ＢＰの電位も引きずられて１Ｖ以上の
電位に上昇する。これによりＭＮ１を流れる電流はより
大電流になるごとく、ＭＰ１の非導通状態はより漏洩電
流が減少する方向に各々の閾電圧が変化する。その結
果、実施の形態８に基づくインバータの出力特性は通常
Ｓｉ基板、及びＳＯＩ基板上に製造された従来のインバ
ータに比べて低電圧動作で且つ高速な立ち下がり特性を
得ることができた。上記の低電圧で高速なインバータ特
性は前記実施の形態６に基づくインバータの特性と同一
な特性である。実施の形態６に基づくインバータとの差
異は同一ＳＯＩ活性領域にｎＭＯＳとｐＭＯＳを混在さ
せて配置する必要がなく、厳密な位置合わせ制御から解
放された点である。
に立ち上がりＭＮ１が導通状態に、ＭＰ１が非導通状態
になる過程では、出力電位は０Ｖから１Ｖに遷移する途
上にあるため、ＭＮ２は導通状態に、ＭＮ３は非導通状
態にある。また、ＭＰ２は非導通状態に、ＭＰ３導通状
態となる。これによりＭＮ１の基板端子ＢＮの電位は出
力電位により０Ｖから０.６Ｖにまで上昇する。この時
ＭＰ１の基板端子ＢＰの電位も引きずられて１Ｖ以上の
電位に上昇する。これによりＭＮ１を流れる電流はより
大電流になるごとく、ＭＰ１の非導通状態はより漏洩電
流が減少する方向に各々の閾電圧が変化する。その結
果、実施の形態８に基づくインバータの出力特性は通常
Ｓｉ基板、及びＳＯＩ基板上に製造された従来のインバ
ータに比べて低電圧動作で且つ高速な立ち下がり特性を
得ることができた。上記の低電圧で高速なインバータ特
性は前記実施の形態６に基づくインバータの特性と同一
な特性である。実施の形態６に基づくインバータとの差
異は同一ＳＯＩ活性領域にｎＭＯＳとｐＭＯＳを混在さ
せて配置する必要がなく、厳密な位置合わせ制御から解
放された点である。
【０１５７】＜実施の形態９＞図２８は本発明の第９の
実施の形態に基づく半導体集積回路を説明する回路構成
図である。本実施の形態に於いては前記実施の形態２に
基づく半導体集積回路をＮＡＮＤ回路、又はＮＯＲ回路
に適用した例である。
実施の形態に基づく半導体集積回路を説明する回路構成
図である。本実施の形態に於いては前記実施の形態２に
基づく半導体集積回路をＮＡＮＤ回路、又はＮＯＲ回路
に適用した例である。
【０１５８】実施の形態９においては、１例として３入
力ＮＡＮＤ回路の場合について示してある。ｎＭＯＳの
直列接続の代わりにｐＭＯＳを直列接続して得られるＮ
ＡＮＤ回路に関しても全く同様に適用できる。実施の形
態９に於いて、ゲート電極に１つの入力が印加され、互
いに直列接続された基本トランジスタ群は同一ＳＯＩ層
活性領域に配置する。ゲート電極を共有する各々のｐＭ
ＯＳ基本トランジスタは互いに独立のＳＯＩ層活性領域
に配置する。ここでは、各ＳＯＩ層活性領域ごとに１つ
の抵抗素子を介してトランジスタの基板端子と接地電位
線とを接続するごとく構成した。本例は前記実施の形態
２の構成及び製造方法に基づいた。更に、前記実施の形
態２に基づき各ＳＯＩ層活性領域ごとに出力端子と該基
板端子を結ぶごとく１つの補助のトランジスタを上記各
基本トランジスタ毎に並列に配置した。補助トランジス
タのゲート電極は並列接続の基本トランジスタのゲート
電極に接続した。基本トランジスタが直列接続された領
域に於いては該補助トランジスタを直列接続し、両端で
基板端子、及び出力端子と接続した。上記補助のトラン
ジスタは基本トランジスタのチャネル長に比べて１/１
０以下の構成であることが寄生容量の増加を抑制し、高
速動作を保証する観点から望ましい。
力ＮＡＮＤ回路の場合について示してある。ｎＭＯＳの
直列接続の代わりにｐＭＯＳを直列接続して得られるＮ
ＡＮＤ回路に関しても全く同様に適用できる。実施の形
態９に於いて、ゲート電極に１つの入力が印加され、互
いに直列接続された基本トランジスタ群は同一ＳＯＩ層
活性領域に配置する。ゲート電極を共有する各々のｐＭ
ＯＳ基本トランジスタは互いに独立のＳＯＩ層活性領域
に配置する。ここでは、各ＳＯＩ層活性領域ごとに１つ
の抵抗素子を介してトランジスタの基板端子と接地電位
線とを接続するごとく構成した。本例は前記実施の形態
２の構成及び製造方法に基づいた。更に、前記実施の形
態２に基づき各ＳＯＩ層活性領域ごとに出力端子と該基
板端子を結ぶごとく１つの補助のトランジスタを上記各
基本トランジスタ毎に並列に配置した。補助トランジス
タのゲート電極は並列接続の基本トランジスタのゲート
電極に接続した。基本トランジスタが直列接続された領
域に於いては該補助トランジスタを直列接続し、両端で
基板端子、及び出力端子と接続した。上記補助のトラン
ジスタは基本トランジスタのチャネル長に比べて１/１
０以下の構成であることが寄生容量の増加を抑制し、高
速動作を保証する観点から望ましい。
【０１５９】実施の形態９に基づく半導体集積回路はＮ
ＡＮＤ回路として動作するが、前記実施の形態２に基づ
くインバータ回路と同様に、基本トランジスタの閾電圧
値が各補助トランジスタの働きにより導通トランジスタ
では低下するごとく、非導通トランジスタでは上昇する
ごとく入力電位に追随して可変となる。これにより低電
源電圧条件においても、大電流化が図られ、実施の形態
２で記載したインバータの高性能化と同程度の極めて高
速で且つ漏洩電流が少ないＮＡＮＤ回路動作を実現する
ことができた。直流特性に於ても、大電流特性、低漏洩
電流特性を併せて実現することができた。
ＡＮＤ回路として動作するが、前記実施の形態２に基づ
くインバータ回路と同様に、基本トランジスタの閾電圧
値が各補助トランジスタの働きにより導通トランジスタ
では低下するごとく、非導通トランジスタでは上昇する
ごとく入力電位に追随して可変となる。これにより低電
源電圧条件においても、大電流化が図られ、実施の形態
２で記載したインバータの高性能化と同程度の極めて高
速で且つ漏洩電流が少ないＮＡＮＤ回路動作を実現する
ことができた。直流特性に於ても、大電流特性、低漏洩
電流特性を併せて実現することができた。
【０１６０】＜実施の形態１０＞図２９は本発明の第１
０の実施の形態に基づく半導体集積回路を説明する回路
構成図である。本実施の形態に於いては前記実施の形態
４に基づく半導体集積回路をＮＡＮＤ回路、又はＮＯＲ
回路に適用した例である。
０の実施の形態に基づく半導体集積回路を説明する回路
構成図である。本実施の形態に於いては前記実施の形態
４に基づく半導体集積回路をＮＡＮＤ回路、又はＮＯＲ
回路に適用した例である。
【０１６１】実施の形態１０も、前記実施の形態９と同
様に３ＮＡＮＤ回路の例である。ｎＭＯＳの直列接続の
代わりにｐＭＯＳを直列接続して得られるＮＡＮＤ回路
に関しても全く同様に適用できる。本実施の形態に於い
てはｎＭＯＳ、ｐＭＯＳとも、各基本トランジスタは互
いに分離されたＳＯＩ層活性領域ごとに配置される。各
ＳＯＩ層活性領域ごとに基本トランジスタの基板端子は
抵抗素子を介してソース端子と、容量素子を介してゲー
ト入力端子と接続されて１単位を構成する。ここにおい
て、上記容量素子は実施の形態３、及び４に記載したご
とく基本トランジスタのゲート容量成分とは別個の成分
であり、基本トランジスタの直流特性に影響を与えるも
のではない。
様に３ＮＡＮＤ回路の例である。ｎＭＯＳの直列接続の
代わりにｐＭＯＳを直列接続して得られるＮＡＮＤ回路
に関しても全く同様に適用できる。本実施の形態に於い
てはｎＭＯＳ、ｐＭＯＳとも、各基本トランジスタは互
いに分離されたＳＯＩ層活性領域ごとに配置される。各
ＳＯＩ層活性領域ごとに基本トランジスタの基板端子は
抵抗素子を介してソース端子と、容量素子を介してゲー
ト入力端子と接続されて１単位を構成する。ここにおい
て、上記容量素子は実施の形態３、及び４に記載したご
とく基本トランジスタのゲート容量成分とは別個の成分
であり、基本トランジスタの直流特性に影響を与えるも
のではない。
【０１６２】実施の形態１０に基づく半導体集積回路
は、ＮＡＮＤ回路として動作するが前記実施の形態４に
基づくインバータ回路と同様に基本トランジスタの閾電
圧値が容量素子の働きによりゲート電位に追随して基板
電位が上昇又は低下しすることにより導通トランジスタ
では低下するごとく、非導通トランジスタでは上昇する
ごとく過渡状態でのみ可変となる。これにより低電源電
圧条件においても大電流化が図られ、実施の形態２で記
載したインバータの高性能化と同程度の極めて高速で且
つ漏洩電流が少ないＮＡＮＤ回路動作を実現することが
できた。基板電位の過渡的変動時定数を支配する容量抵
抗積の最適条件は前記実施の形態３、又は４記載の条件
とすることにより達成できる。
は、ＮＡＮＤ回路として動作するが前記実施の形態４に
基づくインバータ回路と同様に基本トランジスタの閾電
圧値が容量素子の働きによりゲート電位に追随して基板
電位が上昇又は低下しすることにより導通トランジスタ
では低下するごとく、非導通トランジスタでは上昇する
ごとく過渡状態でのみ可変となる。これにより低電源電
圧条件においても大電流化が図られ、実施の形態２で記
載したインバータの高性能化と同程度の極めて高速で且
つ漏洩電流が少ないＮＡＮＤ回路動作を実現することが
できた。基板電位の過渡的変動時定数を支配する容量抵
抗積の最適条件は前記実施の形態３、又は４記載の条件
とすることにより達成できる。
【０１６３】＜実施の形態１１＞図３０は本発明の第１
１の実施の形態に基づく半導体集積回路を説明する回路
構成図である。実施の形態１１は前記実施の形態１０に
基づく半導体集積回路に於おいて、抵抗素子を各基本ト
ランジスタと反対導電型の補助トランジスタで置き換え
構成し、ＮＡＮＤ回路、又はＮＯＲ回路に適用した例で
ある。補助トランジスタのゲート電極は並列接続された
各基本トランジスタのゲート電極に接続した。上記挿入
した補助トランジスタは、基本トランジスタが導通状態
の時、非導通となり基本トランジスタが非導通の時導通
となるごとく作用する。即ち、本実施の形態に於ける補
助トランジスタは前記実施の形態１０に於ける抵抗素子
と同様に基本トランジスタが非導通に切り替わった段階
で速やかに基板蓄積電荷を引き抜き、スイッチング特性
の履歴を速やかに解消することにより、より高速での動
作を可能にできた。本実施の形態は基本トランジスタ、
容量素子、及び補助トランジスタで１単位を構成し、Ｎ
ＡＮＤ回路に適用した例について示した。しかし、上記
１単位を直列接続せず、ｐＭＯＳの１単位とｎＭＯＳの
１単位でインバータを構成する構成にも適用できる。こ
れにより、低電圧、で超高速なインバータ動作を実現す
ることができる。
１の実施の形態に基づく半導体集積回路を説明する回路
構成図である。実施の形態１１は前記実施の形態１０に
基づく半導体集積回路に於おいて、抵抗素子を各基本ト
ランジスタと反対導電型の補助トランジスタで置き換え
構成し、ＮＡＮＤ回路、又はＮＯＲ回路に適用した例で
ある。補助トランジスタのゲート電極は並列接続された
各基本トランジスタのゲート電極に接続した。上記挿入
した補助トランジスタは、基本トランジスタが導通状態
の時、非導通となり基本トランジスタが非導通の時導通
となるごとく作用する。即ち、本実施の形態に於ける補
助トランジスタは前記実施の形態１０に於ける抵抗素子
と同様に基本トランジスタが非導通に切り替わった段階
で速やかに基板蓄積電荷を引き抜き、スイッチング特性
の履歴を速やかに解消することにより、より高速での動
作を可能にできた。本実施の形態は基本トランジスタ、
容量素子、及び補助トランジスタで１単位を構成し、Ｎ
ＡＮＤ回路に適用した例について示した。しかし、上記
１単位を直列接続せず、ｐＭＯＳの１単位とｎＭＯＳの
１単位でインバータを構成する構成にも適用できる。こ
れにより、低電圧、で超高速なインバータ動作を実現す
ることができる。
【０１６４】＜実施の形態１２＞図３１は本発明の第１
２の実施の形態に基づく半導体集積回路を説明する回路
構成図である。実施の形態１２は前記実施の形態１１に
基づく半導体集積回路に於いて、補助トランジスタを反
対導電型で置き換え構成し、ＮＡＮＤ回路、又はＮＯＲ
回路に適用した例である。補助トランジスタのゲート電
極は入力端子の代わりに出力端子に接続する。実施の形
態１２におけるＮＡＮＤ回路スイッチング特性の高速化
特性は、ゲート入力信号に追随して基板電位を変動させ
る容量素子の作用により前記実施の形態１０と同様な高
速スイッチング特性を達成できた。実施の形態１２に於
ける補助トランジスタは、前記実施の形態１１の補助ト
ランジスタと同様に作用し、スイッチング後の基板蓄積
電荷を速やかに引き抜き、スイッチング特性の履歴を速
やかに解消することにより、より高速での動作を可能に
できた。更に、実施の形態１２に於ては前記実施の形態
１１に比べて改善された点は同一ＳＯＩ活性領域にｎＭ
ＯＳとｐＭＯＳを混在させて配置する必要がなく、厳密
な位置合わせ制御から解放された点である。
２の実施の形態に基づく半導体集積回路を説明する回路
構成図である。実施の形態１２は前記実施の形態１１に
基づく半導体集積回路に於いて、補助トランジスタを反
対導電型で置き換え構成し、ＮＡＮＤ回路、又はＮＯＲ
回路に適用した例である。補助トランジスタのゲート電
極は入力端子の代わりに出力端子に接続する。実施の形
態１２におけるＮＡＮＤ回路スイッチング特性の高速化
特性は、ゲート入力信号に追随して基板電位を変動させ
る容量素子の作用により前記実施の形態１０と同様な高
速スイッチング特性を達成できた。実施の形態１２に於
ける補助トランジスタは、前記実施の形態１１の補助ト
ランジスタと同様に作用し、スイッチング後の基板蓄積
電荷を速やかに引き抜き、スイッチング特性の履歴を速
やかに解消することにより、より高速での動作を可能に
できた。更に、実施の形態１２に於ては前記実施の形態
１１に比べて改善された点は同一ＳＯＩ活性領域にｎＭ
ＯＳとｐＭＯＳを混在させて配置する必要がなく、厳密
な位置合わせ制御から解放された点である。
【０１６５】＜実施の形態１３＞図３２は本発明の第１
３の実施の形態に基づく半導体集積回路を説明する回路
構成図である。実施の形態１３に於いては前記実施の形
態５、及び６に基づく半導体集積回路をＮＡＮＤ回路、
又はＮＯＲ回路に適用した例である。実施の形態１３は
前記実施の形態９に基づく半導体集積回路に於いて、抵
抗素子に代えて基本トランジスタと反対導電型の補助ト
ランジスタを配置する。補助トランジスタのゲート電極
は、基本トランジスタの入力ゲート端子に接続する。上
記補助トランジスタは、前記実施の形態１２に基づく半
導体集積回路に於ける補助トランジスタと同様に作用
し、スイッチング後の基板蓄積電荷を速やかに引き抜
き、スイッチング特性の履歴を速やかに解消することに
より、より高速での動作を可能にできた。本実施の形態
に基づく半導体集積回路はＮＡＮＤ回路として動作する
が前記実施の形態６に基づくインバータ回路と同様に基
本トランジスタの閾電圧値が各補助トランジスタの働き
により導通トランジスタでは低下するごとく、非導通ト
ランジスタでは上昇するごとく入力電位に追随して可変
となる。これにより低電源電圧条件に於いても大電流化
が図られ、実施の形態６で記載したインバータの高性能
化と同程度の極めて高速で且つ漏洩電流が少ないＮＡＮ
Ｄ回路動作を実現することができた。直流特性に於て
も、大電流特性、低漏洩電流特性を併せて実現すること
ができた。
３の実施の形態に基づく半導体集積回路を説明する回路
構成図である。実施の形態１３に於いては前記実施の形
態５、及び６に基づく半導体集積回路をＮＡＮＤ回路、
又はＮＯＲ回路に適用した例である。実施の形態１３は
前記実施の形態９に基づく半導体集積回路に於いて、抵
抗素子に代えて基本トランジスタと反対導電型の補助ト
ランジスタを配置する。補助トランジスタのゲート電極
は、基本トランジスタの入力ゲート端子に接続する。上
記補助トランジスタは、前記実施の形態１２に基づく半
導体集積回路に於ける補助トランジスタと同様に作用
し、スイッチング後の基板蓄積電荷を速やかに引き抜
き、スイッチング特性の履歴を速やかに解消することに
より、より高速での動作を可能にできた。本実施の形態
に基づく半導体集積回路はＮＡＮＤ回路として動作する
が前記実施の形態６に基づくインバータ回路と同様に基
本トランジスタの閾電圧値が各補助トランジスタの働き
により導通トランジスタでは低下するごとく、非導通ト
ランジスタでは上昇するごとく入力電位に追随して可変
となる。これにより低電源電圧条件に於いても大電流化
が図られ、実施の形態６で記載したインバータの高性能
化と同程度の極めて高速で且つ漏洩電流が少ないＮＡＮ
Ｄ回路動作を実現することができた。直流特性に於て
も、大電流特性、低漏洩電流特性を併せて実現すること
ができた。
【０１６６】＜実施の形態１４＞図３３は本発明の第１
４の実施の形態に基づく半導体集積回路を説明する回路
構成図である。本実施の形態に於いては前記実施の形態
７、及び８に基づく半導体集積回路をＮＡＮＤ回路、又
はＮＯＲ回路に適用した例である。
４の実施の形態に基づく半導体集積回路を説明する回路
構成図である。本実施の形態に於いては前記実施の形態
７、及び８に基づく半導体集積回路をＮＡＮＤ回路、又
はＮＯＲ回路に適用した例である。
【０１６７】実施の形態１４は前記実施の形態１３に基
づく半導体集積回路において、付加した補助トランジス
タが基本トランジスタと反対導電型のトランジスタであ
ったのに対し、実施の形態１４では同一導電型トランジ
スタとし、該付加トランジスタのゲート電極をゲート入
力端子に代えて出力端子に接続した。
づく半導体集積回路において、付加した補助トランジス
タが基本トランジスタと反対導電型のトランジスタであ
ったのに対し、実施の形態１４では同一導電型トランジ
スタとし、該付加トランジスタのゲート電極をゲート入
力端子に代えて出力端子に接続した。
【０１６８】実施の形態１４に基づく半導体集積回路は
ＮＡＮＤ回路として動作するが前記実施の形態１３に基
づくＮＡＮＤ回路と同様に基本トランジスタの閾電圧値
が各補助トランジスタの働きにより導通トランジスタで
は低下するごとく、非導通トランジスタでは上昇するご
とく入力電位に追随して可変となる。これにより低電源
電圧条件に於いても大電流化が図られ、実施の形態８で
記載したインバータの高性能化と同程度の極めて高速で
且つ漏洩電流が少ないＮＡＮＤ回路動作を実現すること
ができた。直流特性に於ても、大電流特性、低漏洩電流
特性を併せて実現することができた。更に実施の形態１
４に於ては前記実施の形態１３に比べて改善された点は
同一ＳＯＩ活性領域にｎＭＯＳとｐＭＯＳを混在させて
配置する必要がなく、厳密な位置合わせ制御から解放さ
れた点である。
ＮＡＮＤ回路として動作するが前記実施の形態１３に基
づくＮＡＮＤ回路と同様に基本トランジスタの閾電圧値
が各補助トランジスタの働きにより導通トランジスタで
は低下するごとく、非導通トランジスタでは上昇するご
とく入力電位に追随して可変となる。これにより低電源
電圧条件に於いても大電流化が図られ、実施の形態８で
記載したインバータの高性能化と同程度の極めて高速で
且つ漏洩電流が少ないＮＡＮＤ回路動作を実現すること
ができた。直流特性に於ても、大電流特性、低漏洩電流
特性を併せて実現することができた。更に実施の形態１
４に於ては前記実施の形態１３に比べて改善された点は
同一ＳＯＩ活性領域にｎＭＯＳとｐＭＯＳを混在させて
配置する必要がなく、厳密な位置合わせ制御から解放さ
れた点である。
【０１６９】＜実施の形態１５＞図３４は本発明の第１
５の実施の形態に基づく半導体集積回路を説明する回路
構成図、図３５はその完成平面図である。実施の形態１
５に於いてはスイッチング機能を有し、ソースとドレイ
ンの関係が任意に入れ替わるトランスファー回路に本発
明の基本概念を適用し、その低電圧、高速動作化を図る
ものである。前記実施の形態１がソース・ドレイン非対
称構造であったのに対し、本実施の形態はその構造をソ
ース・ドレイン対称構造にすることによりトランスファ
ー回路に適用可能とするものである。
５の実施の形態に基づく半導体集積回路を説明する回路
構成図、図３５はその完成平面図である。実施の形態１
５に於いてはスイッチング機能を有し、ソースとドレイ
ンの関係が任意に入れ替わるトランスファー回路に本発
明の基本概念を適用し、その低電圧、高速動作化を図る
ものである。前記実施の形態１がソース・ドレイン非対
称構造であったのに対し、本実施の形態はその構造をソ
ース・ドレイン対称構造にすることによりトランスファ
ー回路に適用可能とするものである。
【０１７０】図３４に於いて、基本トランジスタＭＮ１
に付加された補助トランジスタＭＮ３、抵抗素子ＲＳＮ
２は図１に於けるＭ２、及びＲＳと同一のものである。
本発明の基本概念をトランスファー回路に適用するため
に本実施の形態に於てはソース側に補助トランジスタＭ
Ｎ２、ドレイン側に抵抗素子ＲＳＮ１をソース・ドレイ
ン対称構成となるごとく付加する。
に付加された補助トランジスタＭＮ３、抵抗素子ＲＳＮ
２は図１に於けるＭ２、及びＲＳと同一のものである。
本発明の基本概念をトランスファー回路に適用するため
に本実施の形態に於てはソース側に補助トランジスタＭ
Ｎ２、ドレイン側に抵抗素子ＲＳＮ１をソース・ドレイ
ン対称構成となるごとく付加する。
【０１７１】前記実施の形態１に於て、補助トランジス
タＭＮ３が図４に於けるｂｃ間に配置された鍵型ゲート
電極の１部に構成されたごとく、本実施の形態に於ては
補助トランジスタＭＮ２、及びＭＮ３は各々図３５に於
けるｃｄ間、及びａｃ間に配置されたＴ字型ゲート電極
の一部により構成する。補助トランジスタＭＮ２、及び
ＭＮ３の付加による占有面積の増加は１割以下となる如
くチャネル幅は基本トランジスタのチャネル幅の１／１
０以下で十分である。ＭＮ１の基板端子との接続は前記
実施の形態１に準じて埋め込み絶縁膜に達するＳＯＩ層
３の開孔１３、及び１３７と該開孔部への績層金属膜の
埋め込みにより浅いｎ型高濃度拡散層７とＳＯＩ層３間
を短絡し、実施した。抵抗素子ＲＳＮ２、及びＲＳＮ３
は前記実施の形態１に於けるソース拡散層底面と埋め込
み絶縁膜間のＳＯＩ層を電流経路とし、ソース電極接続
孔に至るまでの領域に形成される抵抗成分に依った。
タＭＮ３が図４に於けるｂｃ間に配置された鍵型ゲート
電極の１部に構成されたごとく、本実施の形態に於ては
補助トランジスタＭＮ２、及びＭＮ３は各々図３５に於
けるｃｄ間、及びａｃ間に配置されたＴ字型ゲート電極
の一部により構成する。補助トランジスタＭＮ２、及び
ＭＮ３の付加による占有面積の増加は１割以下となる如
くチャネル幅は基本トランジスタのチャネル幅の１／１
０以下で十分である。ＭＮ１の基板端子との接続は前記
実施の形態１に準じて埋め込み絶縁膜に達するＳＯＩ層
３の開孔１３、及び１３７と該開孔部への績層金属膜の
埋め込みにより浅いｎ型高濃度拡散層７とＳＯＩ層３間
を短絡し、実施した。抵抗素子ＲＳＮ２、及びＲＳＮ３
は前記実施の形態１に於けるソース拡散層底面と埋め込
み絶縁膜間のＳＯＩ層を電流経路とし、ソース電極接続
孔に至るまでの領域に形成される抵抗成分に依った。
【０１７２】尚、トランスファー回路に於てはソースと
ドレインの役割が端子信号により可変となるため、信号
が低電位となる側の高濃度拡散層がソースとして認識さ
れ、ソース側の抵抗素子だけが作用し、ドレイン側の抵
抗素子は無視されるごとく自動的に切り換えが為される
ことが要求される。上記仕様を満たす手法として、本実
施の形態による半導体集積回路に於いては高電位が印加
されるドレイン拡散層底部の抵抗素子経路はドレイン空
乏層の拡がりにより自動的に遮断される。図３５に図示
した基本トランジスタＭＮ１と反対導電型の接合型電界
効果型トランジスタは上述した抵抗素子経路のドレイン
側経路が自動的に遮断される作用を等価的に表わしたも
ので、ソース側に於ける抵抗素子と接合型電界効果トラ
ンジスタの直列抵抗の電気特性は単に抵抗素子の特性だ
けで決定される。
ドレインの役割が端子信号により可変となるため、信号
が低電位となる側の高濃度拡散層がソースとして認識さ
れ、ソース側の抵抗素子だけが作用し、ドレイン側の抵
抗素子は無視されるごとく自動的に切り換えが為される
ことが要求される。上記仕様を満たす手法として、本実
施の形態による半導体集積回路に於いては高電位が印加
されるドレイン拡散層底部の抵抗素子経路はドレイン空
乏層の拡がりにより自動的に遮断される。図３５に図示
した基本トランジスタＭＮ１と反対導電型の接合型電界
効果型トランジスタは上述した抵抗素子経路のドレイン
側経路が自動的に遮断される作用を等価的に表わしたも
ので、ソース側に於ける抵抗素子と接合型電界効果トラ
ンジスタの直列抵抗の電気特性は単に抵抗素子の特性だ
けで決定される。
【０１７３】図３４で表わされる実施の形態１５に基づ
くトランスファー回路に於いて、基本トランジスタＭＮ
１を導通にする如くゲート電極に入力が印加された段階
で補助トランジスタＭＮ２、及びＭＮ３も導通となり、
ＭＮ１の基板端子電位はソース・ドレイン電圧の１／２
の電位にまで上昇し、閾電圧を低下させて低ゲート電圧
に於いても大電流が流れる如く作用する。基本トランジ
スタＭＮ１が非導通となった状態では上記補助トランジ
スタＭＮ２、ＭＮ３も非導通となり、ＭＮ１の基板端子
に蓄積された電荷を速やかに引き抜き、入力信号の履歴
を除去する必要がある。基板電荷の引き抜きは低電位の
ソース／ドレイン端子の何れかの端子に接続された抵抗
素子ＲＳＮ２、又はＲＳＮ３を介して実行され、基板浮
遊現象を解消することができる。即ち、本実施の形態に
基づけば補助トランジスタＭＮ２、ＭＮ３の作用により
入力信号に追随して基本トランジスタの閾電圧を可変に
することが可能となり、低電圧で、且つ超高速遅延特性
を有するトランスファー回路を実現でき、且つＳＯＩト
ランジスタ特有の基板浮遊効果の発生も完全に解消する
ことができた。
くトランスファー回路に於いて、基本トランジスタＭＮ
１を導通にする如くゲート電極に入力が印加された段階
で補助トランジスタＭＮ２、及びＭＮ３も導通となり、
ＭＮ１の基板端子電位はソース・ドレイン電圧の１／２
の電位にまで上昇し、閾電圧を低下させて低ゲート電圧
に於いても大電流が流れる如く作用する。基本トランジ
スタＭＮ１が非導通となった状態では上記補助トランジ
スタＭＮ２、ＭＮ３も非導通となり、ＭＮ１の基板端子
に蓄積された電荷を速やかに引き抜き、入力信号の履歴
を除去する必要がある。基板電荷の引き抜きは低電位の
ソース／ドレイン端子の何れかの端子に接続された抵抗
素子ＲＳＮ２、又はＲＳＮ３を介して実行され、基板浮
遊現象を解消することができる。即ち、本実施の形態に
基づけば補助トランジスタＭＮ２、ＭＮ３の作用により
入力信号に追随して基本トランジスタの閾電圧を可変に
することが可能となり、低電圧で、且つ超高速遅延特性
を有するトランスファー回路を実現でき、且つＳＯＩト
ランジスタ特有の基板浮遊効果の発生も完全に解消する
ことができた。
【０１７４】＜実施の形態１６＞図３６は本発明の第１
６の実施の形態に基づく半導体集積回路を説明する回路
構成図である。実施の形態１６は前記実施の形態１５と
同様にトランスファー回路に本発明を適用した例であ
る。本実施の形態に於いてはソース・ドレイン対称構造
で基本トランジスタの閾電圧可変とするために、前記実
施の形態３に記載したゲート基板端子間容量素子の付加
によるゲート入力追随の基板電位可変構造を用いた。容
量素子ＣＧＢＮは前記実施の形態３に従って製造した。
図３６に於ける抵抗素子ＲＳＮ２、及びＲＳＮ３と等価
回路表示の接合型電界効果トランジスタは前記実例１５
と同１である。即ち、本実施の形態に於いてもソース端
子とドレイン端子の何れか電位が低い方が自動的にソー
スとして作用し、該ソース端子に接続された抵抗素子の
経路のみが基板蓄積電荷の引き抜きに有効となり、他方
の抵抗素子経路はドレイン空乏層の拡がりにより自動的
に遮断される。
６の実施の形態に基づく半導体集積回路を説明する回路
構成図である。実施の形態１６は前記実施の形態１５と
同様にトランスファー回路に本発明を適用した例であ
る。本実施の形態に於いてはソース・ドレイン対称構造
で基本トランジスタの閾電圧可変とするために、前記実
施の形態３に記載したゲート基板端子間容量素子の付加
によるゲート入力追随の基板電位可変構造を用いた。容
量素子ＣＧＢＮは前記実施の形態３に従って製造した。
図３６に於ける抵抗素子ＲＳＮ２、及びＲＳＮ３と等価
回路表示の接合型電界効果トランジスタは前記実例１５
と同１である。即ち、本実施の形態に於いてもソース端
子とドレイン端子の何れか電位が低い方が自動的にソー
スとして作用し、該ソース端子に接続された抵抗素子の
経路のみが基板蓄積電荷の引き抜きに有効となり、他方
の抵抗素子経路はドレイン空乏層の拡がりにより自動的
に遮断される。
【０１７５】本実施の形態に基づくトランスファ回路は
基本トランジスタの閾電圧が容量素子ＣＧＢＮの存在に
より可変となり、低電圧で、且つ超高速遅延特性を有す
るトランスファー回路を実現でき、且つＳＯＩトランジ
スタ特有の基板浮遊効果の発生も完全に解消することが
できた。
基本トランジスタの閾電圧が容量素子ＣＧＢＮの存在に
より可変となり、低電圧で、且つ超高速遅延特性を有す
るトランスファー回路を実現でき、且つＳＯＩトランジ
スタ特有の基板浮遊効果の発生も完全に解消することが
できた。
【０１７６】＜実施の形態１７＞図３７及び図３８は各
々本発明の第１７の実施の形態による半導体集積回路の
回路構成図、及び第１７の実施の形態を説明するための
随時書込み読出し記憶装置（ＤＲＡＭと称する）の構成
図である。前記実施の形態１６に従って、トランスファ
回路を構成する基本トランジスタＱＴ、及びＱＴの基板
電位をワード線入力に追随して可変とする容量素子ＣＧ
Ｂ、更に公知のＤＲＡＭ製造方法による記憶蓄積用の容
量素子ＣＳからなるＤＲＡＭの主要部分である１記憶単
位（メモリセル）を製造した。即ち、メモリセルは本発
明による１つの半導体装置QTと１つの容量素子ＣＳの直
列接続により構成され、デ−タ伝達線であるビット線５
２、及び入出力制御のワ−ド線５１に接続される。本随
時書込み読出し型記憶装置はメモリセルが行列状に配置
されたメモリセルアレイ５６と制御用周辺回路で構成さ
れるが、周辺回路も本発明の第１から第１６の実施の形
態に基づく半導体集積回路により構成した。メモリセル
選択のアドレス信号端子数を低減するため列アドレス信
号と行アドレス信号をずらし多重化して印加するが、Ｒ
ＡＳとＣＡＳは各パルス信号であり、クロック発生器５
３及び５４を制御してアドレス信号を行デコ−ダ６３と
列デコ−ダ６１に振分けている。緩衝回路であるアドレ
スバッファ５７、５８により行デコ−ダ６３及び列デコ
−ダ６１に振分けられたアドレス信号に従って特定のワ
−ド線、及びビット線を選択する。各ビット線にはフリ
ップフロップ型増幅器によるセンスアンプ６２が接続さ
れ、メモリセルから読出された信号を増幅する。パルス
信号ＷＥは書込未クロック発生器を制御することにより
書込みと読出しの切替えを制御する。Ｄは書込み、読出
しの信号である。
々本発明の第１７の実施の形態による半導体集積回路の
回路構成図、及び第１７の実施の形態を説明するための
随時書込み読出し記憶装置（ＤＲＡＭと称する）の構成
図である。前記実施の形態１６に従って、トランスファ
回路を構成する基本トランジスタＱＴ、及びＱＴの基板
電位をワード線入力に追随して可変とする容量素子ＣＧ
Ｂ、更に公知のＤＲＡＭ製造方法による記憶蓄積用の容
量素子ＣＳからなるＤＲＡＭの主要部分である１記憶単
位（メモリセル）を製造した。即ち、メモリセルは本発
明による１つの半導体装置QTと１つの容量素子ＣＳの直
列接続により構成され、デ−タ伝達線であるビット線５
２、及び入出力制御のワ−ド線５１に接続される。本随
時書込み読出し型記憶装置はメモリセルが行列状に配置
されたメモリセルアレイ５６と制御用周辺回路で構成さ
れるが、周辺回路も本発明の第１から第１６の実施の形
態に基づく半導体集積回路により構成した。メモリセル
選択のアドレス信号端子数を低減するため列アドレス信
号と行アドレス信号をずらし多重化して印加するが、Ｒ
ＡＳとＣＡＳは各パルス信号であり、クロック発生器５
３及び５４を制御してアドレス信号を行デコ−ダ６３と
列デコ−ダ６１に振分けている。緩衝回路であるアドレ
スバッファ５７、５８により行デコ−ダ６３及び列デコ
−ダ６１に振分けられたアドレス信号に従って特定のワ
−ド線、及びビット線を選択する。各ビット線にはフリ
ップフロップ型増幅器によるセンスアンプ６２が接続さ
れ、メモリセルから読出された信号を増幅する。パルス
信号ＷＥは書込未クロック発生器を制御することにより
書込みと読出しの切替えを制御する。Ｄは書込み、読出
しの信号である。
【０１７７】本実施の形態に基づく半導体集積回路に於
ては、制御用周辺回路はもちろん、メモリセルアレイに
於ても基板浮遊効果から解消された。ＤＲＡＭの消費電
力を決定するメモリセルのリフレッシュ特性に於ても十
六メガビットメモリ構成で最悪で０.８秒と従来に比べ
て約十倍に向上することができた。更に、電源電圧に関
して通常Ｓｉ基板に製造した従来型のＤＲＡＭを１.８
Ｖで動作させた場合のアクセス時間と同等な特性を本実
施の形態に基づくＤＲＡＭに於いては１.２Ｖの低電源
電圧で実現することができた。１.８Ｖの同一電源電圧
で比較した場合、アクセス時間もＳＯＩ基板に製造され
た従来ＤＲＡＭ比で３０％以上低減できる高速性が実現
できた。上記の高速動作化は閾電圧可変効果による構成
トランジスタの大電流化に基づくものと考えられる。
ては、制御用周辺回路はもちろん、メモリセルアレイに
於ても基板浮遊効果から解消された。ＤＲＡＭの消費電
力を決定するメモリセルのリフレッシュ特性に於ても十
六メガビットメモリ構成で最悪で０.８秒と従来に比べ
て約十倍に向上することができた。更に、電源電圧に関
して通常Ｓｉ基板に製造した従来型のＤＲＡＭを１.８
Ｖで動作させた場合のアクセス時間と同等な特性を本実
施の形態に基づくＤＲＡＭに於いては１.２Ｖの低電源
電圧で実現することができた。１.８Ｖの同一電源電圧
で比較した場合、アクセス時間もＳＯＩ基板に製造され
た従来ＤＲＡＭ比で３０％以上低減できる高速性が実現
できた。上記の高速動作化は閾電圧可変効果による構成
トランジスタの大電流化に基づくものと考えられる。
【０１７８】＜実施の形態１８＞図３９及び図４０は各
々本発明の第１８の実施の形態による半導体集積回路の
回路構成図、及び第１８の実施の形態を説明するための
常時書込み読出し記憶装置（ＳＲＡＭと称する）の構成
図である。２組のインバータを１対とするＳＲＡＭのメ
モリセルを含むＳＲＡＭを前記実施の形態２に従って製
造した。
々本発明の第１８の実施の形態による半導体集積回路の
回路構成図、及び第１８の実施の形態を説明するための
常時書込み読出し記憶装置（ＳＲＡＭと称する）の構成
図である。２組のインバータを１対とするＳＲＡＭのメ
モリセルを含むＳＲＡＭを前記実施の形態２に従って製
造した。
【０１７９】本ＳＲＡＭに於ては１記憶単位であるメモ
リセルは図３９で示される如く本発明による２組の相補
型ＭＯＳと信号の入出力を制御する２つのＭＯＳ（トラ
ンスファＭＯＳと称される）で構成される。本ＳＲＡＭ
はメモリセル６７、６８が行列状に配置されたメモリセ
ルアレイ７４と制御用周辺回路で構成されるが周辺回路
も本発明の半導体集積回路により構成した。本実施の形
態の構成は基本的に前記実施の形態１７のものと同一で
あるが、ＳＲＡＭの高速性、低消費電力性を図るために
アドレス遷移検出器７０を設け、これにより発生するパ
ルスによって内部回路を制御している。更に、アドレス
バッファ６９からデコ−ダ７８までの回路の高速化を図
るため行デコ−ダをプリデコ−ダ７１と主デコ−ダ７６
の２段により構成している。尚、７２、７３はイコライ
ザである。チップセレクト７９は信号ＣＳ、及びＷＥに
より情報の書込未、及び読出し時のデ−タの競合を避
け、且つ書込みサイクル時間と読出しサイクル時間をほ
ぼ同じにして高速性を可能にするための回路である。
尚、７７および７８は列デコ−ダ、８０は入力バッフ
ァ、８１はセンスアンプ、８２は出力バッファ、８３は
列アドレスバッファである。
リセルは図３９で示される如く本発明による２組の相補
型ＭＯＳと信号の入出力を制御する２つのＭＯＳ（トラ
ンスファＭＯＳと称される）で構成される。本ＳＲＡＭ
はメモリセル６７、６８が行列状に配置されたメモリセ
ルアレイ７４と制御用周辺回路で構成されるが周辺回路
も本発明の半導体集積回路により構成した。本実施の形
態の構成は基本的に前記実施の形態１７のものと同一で
あるが、ＳＲＡＭの高速性、低消費電力性を図るために
アドレス遷移検出器７０を設け、これにより発生するパ
ルスによって内部回路を制御している。更に、アドレス
バッファ６９からデコ−ダ７８までの回路の高速化を図
るため行デコ−ダをプリデコ−ダ７１と主デコ−ダ７６
の２段により構成している。尚、７２、７３はイコライ
ザである。チップセレクト７９は信号ＣＳ、及びＷＥに
より情報の書込未、及び読出し時のデ−タの競合を避
け、且つ書込みサイクル時間と読出しサイクル時間をほ
ぼ同じにして高速性を可能にするための回路である。
尚、７７および７８は列デコ−ダ、８０は入力バッフ
ァ、８１はセンスアンプ、８２は出力バッファ、８３は
列アドレスバッファである。
【０１８０】図３９に於いて、トランスファーＭＯＳの
ＭＴ１、ＭＴ２は通常構造のｎＭＯＳで構成されるごと
く記載してあるが、図３６で示される前記実施の形態１
６に基づくトランジスタで構成する方が製造工程の一貫
性、及び基板浮遊効果解消、更には低電圧高速動作化の
観点から好ましく、前記実施の形態１６に基づくトラン
ジスタでトランスファーＭＯＳを構成したＳＲＡＭも同
時に製造した。
ＭＴ１、ＭＴ２は通常構造のｎＭＯＳで構成されるごと
く記載してあるが、図３６で示される前記実施の形態１
６に基づくトランジスタで構成する方が製造工程の一貫
性、及び基板浮遊効果解消、更には低電圧高速動作化の
観点から好ましく、前記実施の形態１６に基づくトラン
ジスタでトランスファーＭＯＳを構成したＳＲＡＭも同
時に製造した。
【０１８１】尚、図３９において、６４はワ−ド線、６
５、６６はビット線、６７、６８はメモリセル領域を示
している。
５、６６はビット線、６７、６８はメモリセル領域を示
している。
【０１８２】本実施の形態に基づく半導体集積回路に於
いてはｐＭＯＳ、ｎＭＯＳの何れに関しても基板浮遊効
果に起因する諸症状を観測することができなかった。更
に、電源電圧に関して通常Ｓｉ基板に製造した従来ＳＲ
ＡＭを１．８Ｖで動作させた場合のアクセス時間と同等
な特性を本実施の形態に基づくＳＲＡＭに於いては１．
２Ｖの低電源電圧で実現することができた。１．８Ｖの
同一電源電圧で比較した場合、アクセス時間もＳＯＩ基
板に製造された従来ＳＲＡＭ比で３０％以上低減できる
高速性が実現できた。上記の高速動作化は閾電圧可変効
果による構成トランジスタの大電流化に基づくものと考
えられる。
いてはｐＭＯＳ、ｎＭＯＳの何れに関しても基板浮遊効
果に起因する諸症状を観測することができなかった。更
に、電源電圧に関して通常Ｓｉ基板に製造した従来ＳＲ
ＡＭを１．８Ｖで動作させた場合のアクセス時間と同等
な特性を本実施の形態に基づくＳＲＡＭに於いては１．
２Ｖの低電源電圧で実現することができた。１．８Ｖの
同一電源電圧で比較した場合、アクセス時間もＳＯＩ基
板に製造された従来ＳＲＡＭ比で３０％以上低減できる
高速性が実現できた。上記の高速動作化は閾電圧可変効
果による構成トランジスタの大電流化に基づくものと考
えられる。
【０１８３】＜実施の形態１９＞図４１は本発明の他の
実施の形態による半導体集積回路の構成を示す図であ
る。本実施の形態は本願発明に係わる半導体集積回路に
より構成された信号伝達処理装置に関する。特に非同期
伝送方式（ＡＴＭ交換器と称される）に関する信号伝送
処理装置である。本願発明に係わる半導体集積回路は、
本願明細書の請求項１から１６、及び１８記載の半導体
集積回路が用いられた。
実施の形態による半導体集積回路の構成を示す図であ
る。本実施の形態は本願発明に係わる半導体集積回路に
より構成された信号伝達処理装置に関する。特に非同期
伝送方式（ＡＴＭ交換器と称される）に関する信号伝送
処理装置である。本願発明に係わる半導体集積回路は、
本願明細書の請求項１から１６、及び１８記載の半導体
集積回路が用いられた。
【０１８４】図４１に於て、光ファイバ−８４により超
高速で直列的に伝送されてきた情報信号は、図に８５と
して示した部分で電気信号に変換し（Ｏ／Ｅ変換）、且
つ並列化（Ｓ／Ｐ変換）させる装置を介して半導体集積
回路（ＢＦＭＬＳＩ）８６に導入した。このＢＦＭＬＳ
Ｉ８６には本願明細書の発明の形態１から８の何れかに
記載の半導体集積回路が好ましい。
高速で直列的に伝送されてきた情報信号は、図に８５と
して示した部分で電気信号に変換し（Ｏ／Ｅ変換）、且
つ並列化（Ｓ／Ｐ変換）させる装置を介して半導体集積
回路（ＢＦＭＬＳＩ）８６に導入した。このＢＦＭＬＳ
Ｉ８６には本願明細書の発明の形態１から８の何れかに
記載の半導体集積回路が好ましい。
【０１８５】この集積回路で番地付処理された電気信号
は直列化（Ｐ／Ｓ変換）、及び光信号化（Ｅ／Ｏ変換）
されて光ファイバ−９０で出力される。上記ＢＦＭＬＳ
Ｉは多重器（ＭＵＸ）、バッファメモリ（ＢＦＭ）、及
び分離器（ＤＭＵＸ）により構成される。このＢＦＭＬ
ＳＩはメモリ制御ＬＳＩ８６、及び空アドレス振分け制
御の機能を有するＬＳＩ（空アドレスＦＩＦＯメモリＬ
ＳＩ）８９により制御される。本信号伝送処理装置は伝
送すべき番地と無関係に送られてくる超高速伝送信号を
所望番地に超高速で伝送するスイッチの機能を有する装
置である。ＢＦＭＬＳＩは入力光信号の伝送速度に比べ
て著しく動作速度が遅い為、入力信号を直接スイッチン
グできず、入力信号を１時記憶させ、記憶された信号を
スイッチングしてから超高速な光信号に変換して所望番
地に伝送する方式を用いている。
は直列化（Ｐ／Ｓ変換）、及び光信号化（Ｅ／Ｏ変換）
されて光ファイバ−９０で出力される。上記ＢＦＭＬＳ
Ｉは多重器（ＭＵＸ）、バッファメモリ（ＢＦＭ）、及
び分離器（ＤＭＵＸ）により構成される。このＢＦＭＬ
ＳＩはメモリ制御ＬＳＩ８６、及び空アドレス振分け制
御の機能を有するＬＳＩ（空アドレスＦＩＦＯメモリＬ
ＳＩ）８９により制御される。本信号伝送処理装置は伝
送すべき番地と無関係に送られてくる超高速伝送信号を
所望番地に超高速で伝送するスイッチの機能を有する装
置である。ＢＦＭＬＳＩは入力光信号の伝送速度に比べ
て著しく動作速度が遅い為、入力信号を直接スイッチン
グできず、入力信号を１時記憶させ、記憶された信号を
スイッチングしてから超高速な光信号に変換して所望番
地に伝送する方式を用いている。
【０１８６】ＢＦＭＬＳＩの動作速度が遅ければ大きな
記憶容量が要求される。本実施の形態に基づくＡＴＭ交
換器に於てはＢＦＭＬＳＩが上記本願発明に係わる半導
体集積回路により構成されることにより、従来のＢＦＭ
ＬＳＩに比べて動作速度が３倍と高速である。従って、
ＢＦＭＬＳＩの記憶容量を従来比で約１／３と低減する
ことが可能となった。更に、本願発明の適用により、Ａ
ＴＭ交換器の製造原価を低減することができた。
記憶容量が要求される。本実施の形態に基づくＡＴＭ交
換器に於てはＢＦＭＬＳＩが上記本願発明に係わる半導
体集積回路により構成されることにより、従来のＢＦＭ
ＬＳＩに比べて動作速度が３倍と高速である。従って、
ＢＦＭＬＳＩの記憶容量を従来比で約１／３と低減する
ことが可能となった。更に、本願発明の適用により、Ａ
ＴＭ交換器の製造原価を低減することができた。
【０１８７】＜実施の形態２０＞本発明の他の実施の形
態を図４２の計算機構成図で説明する。本実施の形態は
本願発明に係わる半導体集積回路を高速大型計算機に適
用した例である。この高速大型計算機は命令や演算を処
理するプロセッサ５００が複数個並列に接続されてい
る。本願発明に係わる半導体集積回路としては、本願明
細書の請求項１から１８の何れかに記載の半導体集積回
路が用いられた。
態を図４２の計算機構成図で説明する。本実施の形態は
本願発明に係わる半導体集積回路を高速大型計算機に適
用した例である。この高速大型計算機は命令や演算を処
理するプロセッサ５００が複数個並列に接続されてい
る。本願発明に係わる半導体集積回路としては、本願明
細書の請求項１から１８の何れかに記載の半導体集積回
路が用いられた。
【０１８８】本実施の形態では本発明による半導体集積
回路が従来のバイポ−ラトランジスタを用いた集積回路
よりも集積度が高く廉価なため、命令や演算を処理する
プロセッサ５００、システム制御装置５０１、及び主記
憶装置５０２等を１辺が１０ｍｍから３０ｍｍの本発明
の半導体集積回路で構成した。これらの命令や演算を処
理するプロセッサ５００、システム制御装置５０１、及
び化合物半導体装置からなるデ−タ通信インタフェ−ス
５０３を同一セラミック基板５０６に実装した。叉、デ
−タ通信インタフェ−ス５０３、及びデ−タ通信制御装
置５０４を同一セラミック基板５０７に実装した。これ
らセラミック基板５０６、及び５０７と主記憶装置５０
２が実装されたセラミック基板を大きさが１辺約５０ｃ
ｍ程度、あるいはそれ以下の基板に実装し、計算機の中
央処理ユニット５０８を構成した。この中央処理ユニッ
ト５０８内デ−タ通信や、複数の中央処理ユニット間デ
−タ通信、あるいはデ−タ通信インタフェ−ス５０３と
入出力プロセッサ５０５を実装した基板５０９との間の
デ−タの通信は図中の両端矢印線で示される光ファイバ
５１０を介して行われた。
回路が従来のバイポ−ラトランジスタを用いた集積回路
よりも集積度が高く廉価なため、命令や演算を処理する
プロセッサ５００、システム制御装置５０１、及び主記
憶装置５０２等を１辺が１０ｍｍから３０ｍｍの本発明
の半導体集積回路で構成した。これらの命令や演算を処
理するプロセッサ５００、システム制御装置５０１、及
び化合物半導体装置からなるデ−タ通信インタフェ−ス
５０３を同一セラミック基板５０６に実装した。叉、デ
−タ通信インタフェ−ス５０３、及びデ−タ通信制御装
置５０４を同一セラミック基板５０７に実装した。これ
らセラミック基板５０６、及び５０７と主記憶装置５０
２が実装されたセラミック基板を大きさが１辺約５０ｃ
ｍ程度、あるいはそれ以下の基板に実装し、計算機の中
央処理ユニット５０８を構成した。この中央処理ユニッ
ト５０８内デ−タ通信や、複数の中央処理ユニット間デ
−タ通信、あるいはデ−タ通信インタフェ−ス５０３と
入出力プロセッサ５０５を実装した基板５０９との間の
デ−タの通信は図中の両端矢印線で示される光ファイバ
５１０を介して行われた。
【０１８９】この計算機では命令や演算を処理するプロ
セッサ５００、システム制御装置５０１、及び主記憶装
置５０２等の本発明による半導体集積回路が並列で、且
つ低電圧化による消費電力低減化、更には高速に動作で
き、またデ−タの通信が光を媒体に行われるため、１秒
間当りの命令処理回数を大幅に増加することができた。
セッサ５００、システム制御装置５０１、及び主記憶装
置５０２等の本発明による半導体集積回路が並列で、且
つ低電圧化による消費電力低減化、更には高速に動作で
き、またデ−タの通信が光を媒体に行われるため、１秒
間当りの命令処理回数を大幅に増加することができた。
【０１９０】＜実施の形態２１＞図４３は本発明の他の
実施の形態を示した回路構成図である。本実施の形態２
１においては、本発明の請求項１から請求項４８の何れ
かに記載した半導体集積回路９２と基板電位を制御しな
い従来構成の半導体集積回路９１を接続することにより
半導体システムを構築した。この従来構成の半導体集積
回路は基板電位は制御されていない。図４３は負荷容量
を駆動する部分に本発明に基づくドライバ回路を用い、
論理回路部分を従来構成の半導体集積回路で構成した例
について示しているが、接続関係が逆の場合、あるいは
並列接続として、本願発明に係わる半導体集積回路を用
いても良い。いずれの場合においても、低消費電力・高
速動作特性を要する回路構成部分にのみ本発明に係わる
半導体集積回路を用い、一方、超高密度回路のごとく、
付加面積を極力抑える必要のある回路領域には従来回路
構成を用いる。これにより超高密度半導体集積回路と超
高速性および超低消費電力性の両面を満足する半導体シ
ステムを構築することが出来た。尚、従来回路構成とい
したは論理回路に限定する必然性は全くなく。記憶回
路、アナログ回路等であっても良い。さらに、これらの
従来回路はＭＯＳ型電界効果トランジスタに限定され
ず、バイポーラトランジスタで構成される半導体集積回
路であっても何ら問題ない。
実施の形態を示した回路構成図である。本実施の形態２
１においては、本発明の請求項１から請求項４８の何れ
かに記載した半導体集積回路９２と基板電位を制御しな
い従来構成の半導体集積回路９１を接続することにより
半導体システムを構築した。この従来構成の半導体集積
回路は基板電位は制御されていない。図４３は負荷容量
を駆動する部分に本発明に基づくドライバ回路を用い、
論理回路部分を従来構成の半導体集積回路で構成した例
について示しているが、接続関係が逆の場合、あるいは
並列接続として、本願発明に係わる半導体集積回路を用
いても良い。いずれの場合においても、低消費電力・高
速動作特性を要する回路構成部分にのみ本発明に係わる
半導体集積回路を用い、一方、超高密度回路のごとく、
付加面積を極力抑える必要のある回路領域には従来回路
構成を用いる。これにより超高密度半導体集積回路と超
高速性および超低消費電力性の両面を満足する半導体シ
ステムを構築することが出来た。尚、従来回路構成とい
したは論理回路に限定する必然性は全くなく。記憶回
路、アナログ回路等であっても良い。さらに、これらの
従来回路はＭＯＳ型電界効果トランジスタに限定され
ず、バイポーラトランジスタで構成される半導体集積回
路であっても何ら問題ない。
【０１９１】＜本願発明に係わる補足事項＞以上記載し
た本発明の２０の実施の形態に於て、基本トランジスタ
の基板端子から蓄積電荷を引き抜く作用をする抵抗素
子、あるいは補助トランジスタを基本トランジスタと同
一半導体層領域に一体構成する例について説明したが、
上記の各素子は製造方法、あるいはシステム構成の都合
により一体構成をせず、別途製造工程により等価的回路
的に本発明構成と同一となるごとく形成し、接続させて
完成させても良い。特に、ソース接合低部と埋め込み絶
縁膜間のＳＯＩ層領域に構成される抵抗素子に関しては
従来半導体集積回路の製造方法と同じく半導体基板上領
域の多結晶半導体膜等によって構成しても本発明の精神
を逸脱するものでなく、本発明の適用範囲内にあること
は言うまでもない。
た本発明の２０の実施の形態に於て、基本トランジスタ
の基板端子から蓄積電荷を引き抜く作用をする抵抗素
子、あるいは補助トランジスタを基本トランジスタと同
一半導体層領域に一体構成する例について説明したが、
上記の各素子は製造方法、あるいはシステム構成の都合
により一体構成をせず、別途製造工程により等価的回路
的に本発明構成と同一となるごとく形成し、接続させて
完成させても良い。特に、ソース接合低部と埋め込み絶
縁膜間のＳＯＩ層領域に構成される抵抗素子に関しては
従来半導体集積回路の製造方法と同じく半導体基板上領
域の多結晶半導体膜等によって構成しても本発明の精神
を逸脱するものでなく、本発明の適用範囲内にあること
は言うまでもない。
【０１９２】上述した本発明の各実施の諸形態は支持基
板から埋め込み絶縁膜で分離された単結晶半導体(ＳＯ
Ｉ)層に構成された半導体集積回路について説明した
が、これは閾電圧を可変とするべき半導体装置、あるい
は半導体集積回路の基本単位を互いに分離し、独立に機
能させることが極めて容易であり、且つこのために占有
面積の増加を最小限に抑えることができる優位性を生か
すためである。しかしながら、適用するシステム規模に
よってはＳＯＩ層の代わりに従来半導体基板内に構成し
たｐｎ接合分離による所謂ウエル分離を用いて閾電圧を
可変とするべき半導体装置、あるいは半導体集積回路の
基本単位を互いに分離することにより、本発明を適用し
ても本発明の精神を逸脱するものではない。
板から埋め込み絶縁膜で分離された単結晶半導体(ＳＯ
Ｉ)層に構成された半導体集積回路について説明した
が、これは閾電圧を可変とするべき半導体装置、あるい
は半導体集積回路の基本単位を互いに分離し、独立に機
能させることが極めて容易であり、且つこのために占有
面積の増加を最小限に抑えることができる優位性を生か
すためである。しかしながら、適用するシステム規模に
よってはＳＯＩ層の代わりに従来半導体基板内に構成し
たｐｎ接合分離による所謂ウエル分離を用いて閾電圧を
可変とするべき半導体装置、あるいは半導体集積回路の
基本単位を互いに分離することにより、本発明を適用し
ても本発明の精神を逸脱するものではない。
【０１９３】本発明によればゲート・ソース間電流経路
等、不都合な漏洩電流経路を有することなくＳＯＩ・Ｍ
ＯＳトランジスタの閾電圧を導通状態ではより電流が流
れる方向に、非導通ではより漏洩電流が低減される方向
に可変にできる。従って、本発明は従来型のＳＯＩ・Ｍ
ＯＳトランジスタに比べてより大電流な特性を低電圧動
作で実現することができる。
等、不都合な漏洩電流経路を有することなくＳＯＩ・Ｍ
ＯＳトランジスタの閾電圧を導通状態ではより電流が流
れる方向に、非導通ではより漏洩電流が低減される方向
に可変にできる。従って、本発明は従来型のＳＯＩ・Ｍ
ＯＳトランジスタに比べてより大電流な特性を低電圧動
作で実現することができる。
【０１９４】更に、本発明は単体トランジスタからイン
バータ、トランスファー回路、ＮＡＮＤ回路、ＮＯＲ回
路、ＳＲＡＭ、ＤＲＡＭと広範囲の半導体集積回路に適
用できるのでシステム全体の低電圧化、低消費電力化、
高速動作化を達成できる。
バータ、トランスファー回路、ＮＡＮＤ回路、ＮＯＲ回
路、ＳＲＡＭ、ＤＲＡＭと広範囲の半導体集積回路に適
用できるのでシステム全体の低電圧化、低消費電力化、
高速動作化を達成できる。
【０１９５】また、本発明によれば直流、パルスの何れ
の入力に対しても基板電位が所望電位に制御されるた
め、ＳＯＩ基板上に構成された半導体装置の最大の欠点
であった基板浮遊効果に起因する閾電圧の変動、電流電
圧特性上の異常なこぶ状特性の発生、ソース・ドレイン
耐圧の低下現象等を、既存の半導体装置の製造方法を基
本的に変更することなく回避することが出来る。製造方
法を基本的に変更する必要のないことは、半導体集積回
路を廉価に製造することができるという大きな利点を有
する。従って、本発明によればＳＯＩ基板上のCＭＯＳ
に対して廉価な製造方法により基板浮遊効果を完全に解
消することができる。
の入力に対しても基板電位が所望電位に制御されるた
め、ＳＯＩ基板上に構成された半導体装置の最大の欠点
であった基板浮遊効果に起因する閾電圧の変動、電流電
圧特性上の異常なこぶ状特性の発生、ソース・ドレイン
耐圧の低下現象等を、既存の半導体装置の製造方法を基
本的に変更することなく回避することが出来る。製造方
法を基本的に変更する必要のないことは、半導体集積回
路を廉価に製造することができるという大きな利点を有
する。従って、本発明によればＳＯＩ基板上のCＭＯＳ
に対して廉価な製造方法により基板浮遊効果を完全に解
消することができる。
【０１９６】
【発明の効果】本願発明によれば、閾電圧可変特性を有
し、且つ高速動作を確保しつつより低電圧動作を可能な
らしめるＳＯＩ・ＭＯＳを提供することが出来る。
し、且つ高速動作を確保しつつより低電圧動作を可能な
らしめるＳＯＩ・ＭＯＳを提供することが出来る。
【０１９７】本願発明によれば、上記諸特性を満足しつ
つ、廉価な製造方法にて所望の半導体集積回路を提供す
ることが出来る。
つ、廉価な製造方法にて所望の半導体集積回路を提供す
ることが出来る。
【図１】図1は本発明の第１及び第２の実施の形態によ
る半導体集積回路の回路構成図である。
る半導体集積回路の回路構成図である。
【図２】図２は従来の半導体集積回路の回路構成図であ
る。
る。
【図３】図３従来の半導体集積回路の平面配置図であ
る。
る。
【図４】図４は本発明の第１の実施の形態による半導体
集積回路の完成平面図である。
集積回路の完成平面図である。
【図５】図５は本発明の第１の実施の形態による半導体
集積回路の断面図を製造工程順に示す図である。
集積回路の断面図を製造工程順に示す図である。
【図６】図６は本発明の第１の実施の形態による半導体
集積回路の断面図を製造工程順に示す図である。
集積回路の断面図を製造工程順に示す図である。
【図７】図７は本発明の第１の実施の形態による半導体
集積回路の断面図である。
集積回路の断面図である。
【図８】図８は本発明の第２の実施の形態による半導体
集積回路の平面図である。
集積回路の平面図である。
【図９】図９は本発明の第２の実施の形態による半導体
集積回路の断面図である。
集積回路の断面図である。
【図１０】図１０は本発明の第２の実施の形態による半
導体集積回路により得られたダイナミック出力特性を示
す図である。
導体集積回路により得られたダイナミック出力特性を示
す図である。
【図１１】図１１は本発明の第２の実施の形態による半
導体集積回路により得られた遅延時間特性を示す図であ
る。
導体集積回路により得られた遅延時間特性を示す図であ
る。
【図１２】図１２は本発明の第３及び第４の実施の形態
による半導体集積回路の回路構成図である。
による半導体集積回路の回路構成図である。
【図１３】図１３は本発明の第３の実施の形態による半
導体集積回路の平面図である。
導体集積回路の平面図である。
【図１４】図１４は本発明の第３の実施の形態による半
導体集積回路の断面図である。
導体集積回路の断面図である。
【図１５】図１５は本発明の第４の実施の形態による半
導体集積回路の平面図である。
導体集積回路の平面図である。
【図１６】図１６は本発明の第４の実施の形態による半
導体集積回路の断面図である。
導体集積回路の断面図である。
【図１７】図１７は本発明の第４の実施の形態による半
導体集積回路により得られた遅延時間特性図である。
導体集積回路により得られた遅延時間特性図である。
【図１８】図１８は本発明の第５及び第６の実施の形態
による半導体集積回路の回路構成図である。
による半導体集積回路の回路構成図である。
【図１９】図１９は本発明の第５の実施の形態による半
導体集積回路の平面図である。
導体集積回路の平面図である。
【図２０】図２０は本発明の第５の実施の形態による半
導体集積回路の断面図を製造工程順を示す図である。
導体集積回路の断面図を製造工程順を示す図である。
【図２１】図２１は本発明の第５の実施の形態による半
導体集積回路の断面図を製造工程順を示す図である。
導体集積回路の断面図を製造工程順を示す図である。
【図２２】図２２は本発明の第５の実施の形態による半
導体集積回路の断面図である。
導体集積回路の断面図である。
【図２３】図２３は本発明の第６の実施の形態による半
導体集積回路の平面図である。
導体集積回路の平面図である。
【図２４】図２４は本発明の第７及び第８の実施の形態
による半導体集積回路の回路構成図である。
による半導体集積回路の回路構成図である。
【図２５】図２５は本発明の第７の実施の形態による半
導体集積回路の平面図である。
導体集積回路の平面図である。
【図２６】図２６は本発明の第７の実施の形態による半
導体集積回路の断面図である。
導体集積回路の断面図である。
【図２７】図２７は本発明の第８の実施の形態による半
導体集積回路の平面図である。
導体集積回路の平面図である。
【図２８】図２８は本発明の第９の実施の形態による半
導体集積回路の回路構成図である。
導体集積回路の回路構成図である。
【図２９】図２９は本発明の第１０の実施の形態による
半導体集積回路の回路構成図である。
半導体集積回路の回路構成図である。
【図３０】図３０は本発明の第１１の実施の形態による
半導体集積回路の回路構成図である。
半導体集積回路の回路構成図である。
【図３１】図３１は本発明の第１２の実施の形態による
半導体集積回路の回路構成図である。
半導体集積回路の回路構成図である。
【図３２】図３２は本発明の第１３の実施の形態による
半導体集積回路の回路構成図である。
半導体集積回路の回路構成図である。
【図３３】図３３は本発明の第１４の実施の形態による
半導体集積回路の回路構成図である。
半導体集積回路の回路構成図である。
【図３４】図３４は本発明の第１５の実施の形態による
半導体集積回路の回路構成図である。
半導体集積回路の回路構成図である。
【図３５】図３５は本発明の第１５の実施の形態による
半導体集積回路の平面図である。
半導体集積回路の平面図である。
【図３６】図３６は本発明の第１６の実施の形態による
半導体集積回路の回路構成図である。
半導体集積回路の回路構成図である。
【図３７】図３７は本発明の第１７の実施の形態による
随時書込み読出し記憶単位セル回路構成図である。
随時書込み読出し記憶単位セル回路構成図である。
【図３８】図３８は本発明の第１７の実施の形態を説明
するための随時書込み読出し記憶装置構成図である。
するための随時書込み読出し記憶装置構成図である。
【図３９】図３９は本発明の第１８の実施の形態による
常時書込み読出し記憶単位セル回路構成図である
常時書込み読出し記憶単位セル回路構成図である
【図４０】図４０は本発明の第１８の実施の形態を説明
するための常時書込み読出し記憶装置構成図である。
するための常時書込み読出し記憶装置構成図である。
【図４１】図４１は本発明の第１９の実施の形態を説明
するための非同期伝送モ−ドシステム構成図である。
するための非同期伝送モ−ドシステム構成図である。
【図４２】図４２は本発明の第２０の実施の形態を説明
するための計算機構成図である。
するための計算機構成図である。
【図４３】図４３は本発明の第２１の実施の形態を説明
するための論理回路を含む回路構成の図である。
するための論理回路を含む回路構成の図である。
１…支持基板、２…酸化膜、３、及び３１…単結晶Ｓｉ
層、４…素子間分離絶縁膜、５…ゲ−ト酸化膜、６及び
６１、６２…ゲ−ト電極、７…浅い高濃度拡散層、８…
ゲ−ト側壁絶縁膜、９…ｎ導電型高濃度ソ−ス拡散層、
１０…ｎ導電型高濃度ドレイン拡散層、１１、１２、及
び１３…開孔、１４…配線層間絶縁膜、１５、１６、及
び１７…積層金属膜、１８…ソ−ス電極、１９…ドレイ
ン電極、２０…配線保護絶縁膜、２１…接地電位線、２
２…出力端子線、２３…電源電位線、５００…プロセッ
サ、５０１…システム、制御装置、５０２…主記憶装
置、５０３…デ−タ通信インタフェ−ス、５０４…デ−
タ通信制御装置、５０５…入出力プロセッサ、５０６及
び５０７…セラミック基板、５０８…中央処理ユニッ
ト、５０９…入出力プロセッサ実装基板、５１０…デ−
タ通信用光フアイバ。
層、４…素子間分離絶縁膜、５…ゲ−ト酸化膜、６及び
６１、６２…ゲ−ト電極、７…浅い高濃度拡散層、８…
ゲ−ト側壁絶縁膜、９…ｎ導電型高濃度ソ−ス拡散層、
１０…ｎ導電型高濃度ドレイン拡散層、１１、１２、及
び１３…開孔、１４…配線層間絶縁膜、１５、１６、及
び１７…積層金属膜、１８…ソ−ス電極、１９…ドレイ
ン電極、２０…配線保護絶縁膜、２１…接地電位線、２
２…出力端子線、２３…電源電位線、５００…プロセッ
サ、５０１…システム、制御装置、５０２…主記憶装
置、５０３…デ−タ通信インタフェ−ス、５０４…デ−
タ通信制御装置、５０５…入出力プロセッサ、５０６及
び５０７…セラミック基板、５０８…中央処理ユニッ
ト、５０９…入出力プロセッサ実装基板、５１０…デ−
タ通信用光フアイバ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F040 DA00 DA01 DA02 DA06 DA12 DA21 DB01 DB03 DB04 DB09 DB10 DC01 EA08 EB12 5F048 AA05 AA07 AA08 AB01 AB03 AB04 AC01 AC03 AC10 BA09 BB06 BB07 BC03 BC06 BC18 BD10 BE08 BF07 BF11 BF16 BG14 DA25
Claims (48)
- 【請求項１】 第１導電型の第１のＭＯＳ型電界効果ト
ランジスタと、第１導電型の第２のＭＯＳ型電界効果ト
ランジスタとを有して１単位の半導体装置が構成され、
前記１単位の半導体装置の装置基板は他の半導体装置か
ら分離されてなり、少なくとも前記１単位の半導体装置
を含む半導体装置群により回路構成がなされ、且つ前記
第２のＭＯＳ型電界効果トランジスタのゲート電極が前
記 第１のＭＯＳ型電界効果トランジスタのゲート電極
に接続され、前記第２のＭＯＳ型電界効果トランジスタ
のドレインが前記第１のＭＯＳ型電界効果トランジスタ
のドレインに接続され、前記第２のＭＯＳ型電界効果ト
ランジスタのソースが第１のＭＯＳ型電界効果トランジ
スタの装置基板、及び抵抗素子を介して前記第１のＭＯ
Ｓ型電界効果トランジスタのソースに接続されたことを
特徴とする半導体集積回路。 - 【請求項２】 １つのＭＯＳ型電界効果トランジスタ
と、容量素子とを有して１単位の半導体装置が構成さ
れ、前記１単位の半導体装置の装置基板は他の半導体装
置から分離されてなり、少なくとも前記１単位の半導体
装置を含む半導体装置群により回路構成がなされ、且つ
前記容量素子の一方の電極が前記ＭＯＳ型電界効果トラ
ンジスタのゲート電極に接続され、前記容量素子の他方
の電極が前記ＭＯＳ型電界効果トランジスタの装置基
板、及び抵抗素子を介して前記ＭＯＳ型電界効果トラン
ジスタのソースに接続されたことを特徴とする半導体集
積回路。 - 【請求項３】 第１導電型の第１のＭＯＳ型電界効果ト
ランジスタと、第１導電型の第２のＭＯＳ型電界効果ト
ランジスタと、第２導電型の第３のＭＯＳ型電界効果ト
ランジスタとを有して１単位の半導体装置が構成され、
前記１単位の半導体装置の装置基板は他の半導体装置か
ら分離されてなり、少なくとも前記１単位の半導体装置
を含む半導体装置群により回路構成がなされ、且つ前記
第２のＭＯＳ型電界効果トランジスタのゲート電極が前
記第１のＭＯＳ型電界効果トランジスタのゲート電極に
接続され、前記第２のＭＯＳ型電界効果トランジスタの
ドレインが前記第１のＭＯＳ型電界効果トランジスタの
装置基板に接続され、前記第３のＭＯＳ型電界効果トラ
ンジスタのゲート電極が前記第２のＭＯＳ型電界効果ト
ランジスタのゲート電極に接続され、前記第３のＭＯＳ
型電界効果トランジスタのドレインが前記第１のＭＯＳ
型電界効果トランジスタの装置基板に接続され、前記第
３のＭＯＳ型電界効果トランジスタのソースが前記第１
のＭＯＳ型電界効果トランジスタのソースに接続された
ことを特徴とする半導体集積回路。 - 【請求項４】 請求項３に記載の半導体集積回路におい
て、前記第３のＭＯＳ型電界効果トランジスタは第１導
電型であり、前記第３のトランジスタのゲート電極は前
記第１のＭＯＳ型電界効果トランジスタのドレインに接
続されてなることを特徴とする半導体集積回路。 - 【請求項５】 請求項１に記載の半導体集積回路におい
て、前記各半導体装置は、当該半導体集積回路の支持基
板より絶縁膜で分離され、且つ互いに絶縁膜で分離され
て構成されたことを特徴とする半導体集積回路。 - 【請求項６】 請求項２に記載の半導体集積回路に於い
て、前記各半導体装置は当該半導体集積回路の支持基板
より絶縁膜で分離され、且つ互いに絶縁膜で分離されて
構成されたことを特徴とする半導体集積回路。 - 【請求項７】 請求項３に記載の半導体集積回路におい
て、前記各半導体装置は当該半導体集積回路の支持基板
より絶縁膜で分離され、且つ互いに絶縁膜で分離されて
構成されたことを特徴とする半導体集積回路。 - 【請求項８】 請求項４記載の半導体集積回路におい
て、前記各半導体装置は当該半導体集積回路の支持基板
より絶縁膜で分離され、且つ互いに絶縁膜で分離されて
構成されたことを特徴とする半導体集積回路。 - 【請求項９】 少なくとも第１の基板領域と第２の基板
領域を電気的に分離された領域として当該半導体集積回
路の支持基板に有し、前記第１の基板領域は第１のＭＯ
Ｓ型電界効果トランジスタと第２のＭＯＳ型電界効果ト
ランジスタとを有し、前記第２の基板領域は第３のＭＯ
Ｓ型電界効果トランジスタと第４のＭＯＳ型電界効果ト
ランジスタとを有し、前記第１より第４のＭＯＳ型電界
効果トランジスタを少なくとも有して１単位の半導体装
置を構成し、少なくとも前記１単位の半導体装置を含む
半導体装置群により回路構成がなされ、且つ前記第２の
ＭＯＳ型電界効果トランジスタのゲート電極が前記第１
のＭＯＳ型電界効果トランジスタのゲート電極に接続さ
れ、前記第２のＭＯＳ型電界効果トランジスタのドレイ
ンが前記第１のＭＯＳ型電界効果トランジスタのドレイ
ンに接続され、前記第２のＭＯＳ型電界効果トランジス
タのソースが前記第１のＭＯＳ型電界効果トランジスタ
の装置基板、及び第１の抵抗素子を介して前記第１のＭ
ＯＳ型電界効果トランジスタのソースに接続され、且つ
前記第４のＭＯＳ型電界効果トランジスタのゲート電極
が前記第３のＭＯＳ型電界効果トランジスタのゲート電
極に接続され、前記第４のＭＯＳ型電界効果トランジス
タのドレインが前記第３のＭＯＳ型電界効果トランジス
タのドレインに接続され、前記第４のＭＯＳ型電界効果
トランジスタのソースが前記第３のＭＯＳ型電界効果ト
ランジスタの装置基板、及び第２の抵抗素子を介して前
記第３のＭＯＳ型電界効果トランジスタのソースに接続
されてなることを特徴とする半導体集積回路。 - 【請求項１０】 少なくとも第１の基板領域と第２の基
板領域を電気的に分離された領域として当該半導体集積
回路の支持基板に有し、前記第１の基板領域は第１導電
型の第１のＭＯＳ型電界効果トランジスタと第１の容量
素子とを有し、前記第２の基板領域は第２導電型の第２
のＭＯＳ型電界効果トランジスタと第２の容量素子とを
有し、前記第１と第２のＭＯＳ型電界効果トランジスタ
および第１と第２の容量素子を少なくとも有して１単位
の半導体装置を構成し、少なくとも前記１単位の半導体
装置を含む半導体装置群により回路構成がなされ、且つ
前記第１の容量素子の一方の電極が前記第１のＭＯＳ型
電界効果トランジスタのゲート電極に接続され、前記第
１の容量素子の他方の電極が前記第１のＭＯＳ型電界効
果トランジスタの装置基板、及び第１の抵抗素子を介し
て前記第１のＭＯＳ型電界効果トランジスタのソースに
接続され、且つ前記第２の容量素子の一方の電極が前記
第２のＭＯＳ型電界効果トランジスタのゲート電極に接
続され、前記第２の容量素子の他方の電極が前記第１の
ＭＯＳ型電界効果トランジスタの装置基板、及び第２の
抵抗素子を介して前記第１のＭＯＳ型電界効果トランジ
スタのソースに接続されされてなることを特徴とする半
導体集積回路。 - 【請求項１１】 少なくとも第１の基板領域と第２の基
板領域を電気的に分離された領域として当該半導体集積
回路の支持基板に有し、前記第１の基板領域は第１導電
型の第１のＭＯＳ型電界効果トランジスタ、第１導電型
の第２のＭＯＳ型電界効果トランジスタおよび第２導電
型の第３のＭＯＳ型電界効果トランジスタとを有し、前
記第２の基板領域は第２導電型の第４のＭＯＳ型電界効
果トランジスタ、第２導電型の第５のＭＯＳ型電界効果
トランジスタおよび第１導電型の第６のＭＯＳ型電界効
果トランジスタとを有し、前記第１より第６のＭＯＳ型
電界効果トランジスタを少なくとも有して１単位の半導
体装置を構成し、少なくとも前記１単位の半導体装置を
含む半導体装置群により回路構成がなされ、且つ前記第
２のＭＯＳ型電界効果トランジスタのゲート電極が前記
第１のＭＯＳ型電界効果トランジスタのゲート電極に接
続され、前記第２のＭＯＳ型電界効果トランジスタのド
レインが前記第１のＭＯＳ型電界効果トランジスタのド
レインに接続され、前記第２のＭＯＳ型電界効果トラン
ジスタのソースは前記第１のＭＯＳ型電界効果トランジ
スタの装置基板に接続され、前記第２のＭＯＳ型電界効
果トランジスタは第１のＭＯＳ型電界効果トランジスタ
と装置基板を共有し、且つ前記第４のＭＯＳ型電界効果
トランジスタのゲート電極が前記第１のＭＯＳ型電界効
果トランジスタのゲート電極に接続され、前記第４のＭ
ＯＳ型電界効果トランジスタのドレインが前記第１のＭ
ＯＳ型電界効果トランジスタのドレインに接続され、且
つ前記第５のＭＯＳ型電界効果トランジスタのゲート電
極が前記第１のＭＯＳ型電界効果トランジスタのゲート
電極に接続され、前記第５のＭＯＳ型電界効果トランジ
スタのドレインが前記第４のＭＯＳ型電界効果トランジ
スタの装置基板に接続され、前記第５のＭＯＳ型電界効
果トランジスタのソースが前記第４のＭＯＳ型電界効果
トランジスタのソースに接続されてなることを特徴とす
る半導体集積回路。 - 【請求項１２】 請求項１１の記載の半導体集積回路に
於いて、前記第３のＭＯＳ型電界効果トランジスタは第
１導電型であり、前記第３のトランジスタのゲート電極
は前記第１のトランジスタのドレインに接続され、且つ
前記第６のＭＯＳ型電界効果トランジスタは第２導電型
であり、前記第６のトランジスタのゲート電極は前記第
１のトランジスタのドレインに接続されてなることを特
徴とする半導体集積回路。 - 【請求項１３】 請求項９の記載の半導体集積回路に於
いて、前記各半導体装置は当該半導体集積回路の支持基
板より絶縁膜で分離され、且つ互いに絶縁膜で分離され
て構成されたことを特徴とする半導体集積回路。 - 【請求項１４】 請求項１０の記載の半導体集積回路に
於いて、前記各半導体装置は当該半導体集積回路の支持
基板より絶縁膜で分離され、且つ互いに絶縁膜で分離さ
れて構成されたことを特徴とする半導体集積回路。 - 【請求項１５】 請求項１１の記載の半導体集積回路に
於いて、前記各半導体装置は当該半導体集積回路の支持
基板より絶縁膜で分離され、且つ互いに絶縁膜で分離さ
れて構成されたことを特徴とする半導体集積回路。 - 【請求項１６】 請求項１２の記載の半導体集積回路に
於いて、前記各半導体装置は当該半導体集積回路の支持
基板より絶縁膜で分離され、且つ互いに絶縁膜で分離さ
れて構成されたことを特徴とする半導体集積回路。 - 【請求項１７】 １つの入力端子がゲート電極に接続さ
れた第１導電型の第１のＭＯＳ型電界効果トランジス
タ、及び第１導電型の第２のＭＯＳ型電界効果トランジ
スタで１組をなし、複数の入力端子に対応した複数組の
トランジスタを有し、前記トランジスタの各組に於ける
当該第１のトランジス群は基板端子を共有して第１の直
列接続を構成し、、前記トランジスタの各組に於ける該
第２のトランジスタ群は基板端子を共有して第２の直列
接続を構成し、前記第１、及び該第２の直列接続の各々
の１方の端は共に出力端子に接続され、前記第１の直列
接続の他方の端は電源端子に、前記第２の直列接続の他
方の端は抵抗素子を介して前記電源端子、及び前記基板
端子に接続されてＮＡＮＤ型ゲート回路、又はＮＯＲ型
ゲート回路の１部を構成することを特徴とする半導体集
積回路。 - 【請求項１８】 請求項２、又は６に記載の半導体装置
が複数個直列接続され、前記直列接続の１方の端は出力
端子に、他方の端は電源端子に接続されてＮＡＮＤ型ゲ
ート回路、又はＮＯＲ型ゲート回路の１部を構成するこ
とを特徴とする半導体集積回路。 - 【請求項１９】 請求項１７に記載の半導体集積回路に
おいて、前記抵抗素子は第２導電型の第３のＭＯＳ型電
界効果トランジスタで置き換えられて構成され、前記第
３のトランジスタのゲート電極は１つの入力端子に接続
されてなることを特徴とする半導体集積回路。 - 【請求項２０】 請求項１９に記載の半導体集積回路に
おいて、前記第３のトランジスタは第１導電型の第３の
ＭＯＳ型電界効果トランジスタで置き換えられて構成さ
れ、前記第３のＭＯＳ型電界効果トランジスタのゲート
電極は出力端子に接続されてなることを特徴とする半導
体集積回路。 - 【請求項２１】 請求項に１７に記載の半導体集積回路
において、装置基板の端子を共有して直列接続された複
数組のトランジスタ群、及び抵抗素子は当該半導体集積
回路の支持基板より絶縁膜で分離され、且つ装置基板の
端子を共有しない他の半導体装置から絶縁膜で分離され
て構成されたことを特徴とする半導体集積回路。 - 【請求項２２】 請求項１８に記載の半導体集積回路に
おいて、前記各半導体装置は当該半導体集積回路の支持
基板より絶縁膜で分離され、且つ互いに絶縁膜で分離さ
れて構成されたことを特徴とする半導体集積回路。 - 【請求項２３】 請求項１９の記載の半導体集積回路に
おいて、前記各半導体装置は当該半導体集積回路の支持
基板より絶縁膜で分離され、且つ互いに絶縁膜で分離さ
れて構成されたことを特徴とする半導体集積回路。 - 【請求項２４】 請求項２０の記載の半導体集積回路に
おいて、前記各半導体装置は当該半導体集積回路の支持
基板より絶縁膜で分離され、且つ互いに絶縁膜で分離さ
れて構成されたことを特徴とする半導体集積回路。 - 【請求項２５】 第１のＭＯＳ型電界効果トランジスタ
のゲート電極に接続されたゲート電極を有する第２、及
び第３のＭＯＳ型電界効果トランジスタを有し、前記第
２のトランジスタのソース及びドレインは各々前記第１
のトランジスタのソース及び基板端子に接続され、前記
第３のトランジスタのソース、及びドレインは各々前記
第１のトランジスタの基板端子、及びドレインに接続さ
れてなることを特徴とする半導体集積回路。 - 【請求項２６】 第１の導電型を有する第１のＭＯＳ型
電界効果トランジスタのソース、及びドレインで各々制
御される第２導電型の第２及び第３のトランジスタを有
し、前記第２のトランジスタのソースは第１の抵抗素子
を介して前記第１のトランジスタのソースに、前記第２
のトランジスタのドレインは前記第１のトランジスタの
基板端子に接続され、前記第３のトランジスタのソース
は前記第１のトランジスタの基板端子に、前記第３のト
ランジスタのドレインは第２の抵抗素子を介して前記第
１のトランジスタのドレインに接続されてなることを特
徴とする半導体集積回路。 - 【請求項２７】 請求項２６に記載の半導体集積回路に
おいて、前記第１のトランジスタのゲート電極と基板端
子の間に容量素子が付加されたことを特徴とする半導体
集積回路。 - 【請求項２８】 請求項１、２、５、６、９、１０、１
３、１４、１７、１８、２１、２２、及び２６の何れか
に記載の半導体集積回路において、前記抵抗素子は半導
体薄膜に構成されたことを特徴とする半導体集積回路。 - 【請求項２９】 請求項５、６、１３、１４、２１、２
２、及び２６の何れかに記載の半導体集積回路におい
て、前記抵抗素子はトランジスタが構成された単結晶半
導体層に構成されたことを特徴とする半導体集積回路。 - 【請求項３０】 請求項１、２、５、６、９、１０、１
３、１４、１７、１８、２１、２２、及び２６の何れか
に記載の半導体集積回路において、前記抵抗素子は５０
０ｋΩ以下、１ｋΩ以上の値を有することを特徴とする
半導体集積回路。 - 【請求項３１】 請求項１、５、１７及び２１に記載の
半導体集積回路において、前記第２のトランジスタの閾
電圧値の絶対値が前記第１のトランジスタの閾電圧値の
絶対値よりも低く設定されたことを特徴とする半導体集
積回路。 - 【請求項３２】 請求項３、４、７、８、１９、２０、
２３から２５に記載の半導体集積回路において、前記第
２及び前記第３のトランジスタの閾電圧値の絶対値が前
記第１のトランジスタの閾電圧値の絶対値よりも低く設
定されたことを特徴とする半導体集積回路。 - 【請求項３３】 請求項９及び１３に記載の半導体集積
回路において、前記第２及び前記第４のトランジスタの
閾電圧値の絶対値が前記第１及び前記第３のトランジス
タの閾電圧値の絶対値よりも低く設定されたことを特徴
とする半導体集積回路。 - 【請求項３４】 請求項１１、１２、１５、及び１６に
記載の半導体集積回路において、前記第２、第３、第
５、及び第６のトランジスタの閾電圧値の絶対値が前記
第１及び第４のトランジスタ閾電圧値の絶対値よりも低
く設定されたことを特徴とする半導体集積回路。 - 【請求項３５】 請求項１、５、１７及び２１ニ記載の
半導体集積回路において、前記第２のトランジスタのチ
ャネル幅が前記第１のトランジスタのチャネル幅の１／
５以下で構成されたことを特徴とする半導体集積回路。 - 【請求項３６】 請求項３、４、７、８、１９、２０、
２３から２５に記載の半導体集積回路においては前記第
２及び第３のトランジスタのチャネル幅が前記第１のト
ランジスタのチャネル幅の１／５以下で構成されたこと
を特徴とする半導体集積回路。 - 【請求項３７】 請求項９及び１３に記載の半導体集積
回路においては前記第２及び前記第４のトランジスタの
チャネル幅が前記第１、及び前記第３のトランジスタの
のチャネル幅の１／５以下で構成されたことを特徴とす
る半導体集積回路。 - 【請求項３８】 請求項１１、１２、１５、及び１６に
記載の半導体集積回路において、前記第２、第３、第
５、及び第６のトランジスタのチャネル幅が前記第１及
び第４のトランジスタのチャネル幅の１／５以下で構成
されたことを特徴とする半導体集積回路。 - 【請求項３９】 請求項２９に記載の半導体集積回路に
おいて、前記抵抗素子はＭＯＳ型電界効果トランジスタ
のソース、ドレイン接合と埋め込み絶縁膜間の単結晶半
導体層に構成されたことを特徴とする半導体集積回路。 - 【請求項４０】 支持基板から厚い絶縁膜で分離された
第１導電型を有する単結晶半導体層主表面に薄い絶縁膜
を介してゲート電極を形成する工程、前記ゲート電極を
マスク位置として第２導電型の浅い拡散層を形成する工
程、前記浅い拡散層の形成された一部に第２導電型の深
いソース、ドレイン拡散層を接合底面が前記厚い絶縁膜
に達しない如く形成する工程、前記浅い拡散層のみが形
成された単結晶半導体層の一部、及び深い拡散層が形成
された単結晶半導体層の１部に底部が前記厚い絶縁膜に
達する開口を施す工程、前記開口内に導電性膜を形成
し、第１導電型領域と第２導電型領域を短絡する工程を
含むことを特徴とする半導体集積回路の製造方法。 - 【請求項４１】 請求項９から１６の何れかに記載の半
導体集積回路が２対で１単位の記憶装置を構成すること
を特徴とする半導体集積回路。 - 【請求項４２】 請求項２５から２７の何れかに記載の
半導体集積回路においいて、ＭＯＳ型電界効果トランジ
スタの１端のノードに容量素子が接続されて、１単位の
記憶装置を構成することを特徴とする半導体集積回路。 - 【請求項４３】 請求項１から３８の何れかに記載の半
導体集積回路により非同期型伝送モ−ド装置が構成され
てなることを特徴とする半導体集積回路。 - 【請求項４４】 請求項１から３８、及び４１から４２
の何れかに記載の半導体集積回路によりプロセッサ装置
が構成されてなることを特徴とする半導体集積回路。 - 【請求項４５】 請求項１、２、５、６、１７、２１、
及び２６の何れかに記載の半導体集積回路において、前
記抵抗素子は線形、又は非線形特性を有する抵抗性機能
素子で構成され、かつその抵抗値が第１のトランジスタ
の導通抵抗に比べて大きく設定されたことを特徴とする
半導体集積回路。 - 【請求項４６】 請求項９、１０、１３、及び１４の何
れかに記載の半導体集積回路において、前記抵抗素子は
線形、、又は非線形特性を有する抵抗性機能素子で構成
され、かつその抵抗値が第１及び第３のトランジスタの
導通抵抗に比べて大きく設定されたことを特徴とする半
導体集積回路。 - 【請求項４７】 請求項２、６、１０、１４、１８、及
び２２の何れかに記載の半導体集積回路において、トラ
ンジスタのソ−ス・ドレイン電流（ＩＤＳ）と、抵抗素
子の抵抗値（ＲＳ）と、容量素子の容量値（ＣＧ）と、
駆動される負荷容量（ＣＬ）との関係が、ＣＧとＲＳと
ＩＳＤとの積がＣＬと等しいか、または大きくなるごと
く構成されたことを特徴とする半導体集積回路。 - 【請求項４８】 請求項４７に記載の半導体集積回路に
おいて、前記ＣＧとＲＳとの積が動作周波数の逆数に等
しいか、または大きくなるごとく構成されたことを特徴
とする半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10189543A JP2000022160A (ja) | 1998-07-06 | 1998-07-06 | 半導体集積回路及びその製造方法 |
| TW088110587A TW472396B (en) | 1998-07-06 | 1999-06-23 | Semiconductor integrated circuit and its manufacturing method |
| US09/743,238 US6462364B1 (en) | 1998-07-06 | 1999-07-05 | Semiconductor integrated circuit and method for manufacturing the same |
| PCT/JP1999/003622 WO2000002248A1 (fr) | 1998-07-06 | 1999-07-05 | Circuit integre a semi-conducteurs et procede de fabrication dudit circuit |
| US10/216,443 US6646296B2 (en) | 1998-07-06 | 2002-08-12 | Semiconductor integrated circuit and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10189543A JP2000022160A (ja) | 1998-07-06 | 1998-07-06 | 半導体集積回路及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000022160A true JP2000022160A (ja) | 2000-01-21 |
Family
ID=16243079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10189543A Withdrawn JP2000022160A (ja) | 1998-07-06 | 1998-07-06 | 半導体集積回路及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6462364B1 (ja) |
| JP (1) | JP2000022160A (ja) |
| TW (1) | TW472396B (ja) |
| WO (1) | WO2000002248A1 (ja) |
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| EP4033661B1 (en) | 2020-11-25 | 2024-01-24 | Changxin Memory Technologies, Inc. | Control circuit and delay circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS62254522A (ja) | 1986-04-28 | 1987-11-06 | Nec Corp | 半導体論理回路 |
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1998
- 1998-07-06 JP JP10189543A patent/JP2000022160A/ja not_active Withdrawn
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1999
- 1999-06-23 TW TW088110587A patent/TW472396B/zh not_active IP Right Cessation
- 1999-07-05 WO PCT/JP1999/003622 patent/WO2000002248A1/ja active Application Filing
- 1999-07-05 US US09/743,238 patent/US6462364B1/en not_active Expired - Fee Related
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- 2002-08-12 US US10/216,443 patent/US6646296B2/en not_active Expired - Fee Related
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| US9401716B2 (en) | 2014-04-16 | 2016-07-26 | Research & Business Foundation Sungkyunkwan University | Logic gate using schmitt trigger circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| TW472396B (en) | 2002-01-11 |
| WO2000002248A1 (fr) | 2000-01-13 |
| US20020195623A1 (en) | 2002-12-26 |
| US6462364B1 (en) | 2002-10-08 |
| US6646296B2 (en) | 2003-11-11 |
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|---|---|---|---|
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