WO2000002248A1

WO2000002248A1 - Circuit integre a semi-conducteurs et procede de fabrication dudit circuit

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Publication number: WO2000002248A1
Application number: PCT/JP1999/003622
Authority: WO
Inventors: Masatada Horiuchi
Original assignee: Hitachi, Ltd.
Priority date: 1998-07-06
Filing date: 1999-07-05
Publication date: 2000-01-13
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Description

明細書

半導体集積回路及びその製造方法技術分野

本発明は半導体集積回路に関するものである。本発明に係わる半導体集積回路は当前記半導体集積回路を構成要素とする記憶装置、電子制御装置、並びにプロセッサ装置に適用して有用である。背景技術

絶縁膜上の単結晶半導体層に MOS型電界効果トランジスタ（以下、単に MO Sと略記する）を構成する手法は、 SO I (シリコン 'オン 'インシユレータ： S i l i c o n On I n s u l a t o r ) MO S構造として知られている (以下、単に SO I . MOSと略記する）。上記 MOSはその直下に厚い絶縁膜を有しているためドレイン接合容量、及び配線寄生容量が、従来の MOSに比べて 1ノ10程度にまで低减できる特徴を有している。更に MOSが支持基板から絶縁分離されているため α線の照射による誤動作、及びラツチアップ現象を本質的に解消できる等の特徴を有している。

更に SO I · MOSが互いに絶縁分離されている特徴を利用して、 SO I · MOSの基板とゲート電極を電気的に接続することにより SO I 'MOSの閾電圧を印加ゲート電圧に依存して可変にする手法がある。これは「ァ ·ダイナミツク ·スレッシュホールド 'ボノレテージ MOSエフィーティ（DTMOS) フォ ― · ゥノレトラ 'ロー 'ボノレテ一ジ ·オペレ一ション (A d y n am i c t h r e s h o l d v o l t a g e MO S F ET (DTMO S) f o r u 1 t r a— l o w v o l t a g e o p e r a t i o n) と題して 1 9 94年国際電子装置学会（I n t e r n a t i o n a l E l e c t r o n D e v i c e s Me e t i n g) 予稿集 80 9ページに提案されている。この手法による構成の例は、図 2の（a) に等価回路図、及び図 3に平面配置構造図が示されている。上記手法では S〇 I · MOSの基板 3をチャネル領域外部でゲート電極 6とを接続孔 1 1 2、 1 1 3を介して金属配線 6 1により接続する構成となっている。従って、ゲート印加電圧の上昇と共に基板電位が上昇する。このことによりソース . ドレイン間が順方向化するため、トランジスタ特性はパンチスルー状態となり、電流値は増加する。 nチャネル SO I · MOSに於いては閾電圧値が負の方向に変化した状態に対応する。ゲート印加電圧が低下すると基板電位が低下する。この為、閾電圧値は正の方向に変化した状態となり、電流値は低減される。基板電位をゲート電位に連動させて制御する上記構成に於いては、ソース · ドレイン電流のゲート電圧依存性の傾きが従来 S O I · MOSの値よりも小さレ、特性を実現できる。従って、上記のような構成は従来に比べて電源電圧を低下させても大電流を確保できる特徴を有している。

更に図 2 (a) に示される構成の欠点を解消する目的で、ゲート ·基板問にダィオードを挿入する手法も提案されている。この手法は図 2の（b) に示される。図 2の（a) 、 (b) で示される従来手法は、 SO I . MOS特有の構造である基板領域が外部から完全に分離された構成を利用し、その基板電位を何らかの手法で制御することにより動作電圧の低電圧化を図らんとするものである。基板領域が外部から完全に隔離された構造に於いて、所謂、基板浮遊効果が S O I - MO Sの最大の欠点として知られている。これは次の現象を指す。ドレイン強電界により発生した少数キャリアが基板領域から流出する経路がなく基板内に蓄積される。この基板に蓄積されたキャリアにより閾電圧値が変動したり、更には電流 ·電圧特性に異常な瘤状特性が現われる。

上記手法に於いては、基板電位はゲート電位に固定されるため、基板浮遊効果の欠点も解消される。

通常 S i基板に形成した半導体集積回路に於て、ゥュル電位を制御回路を用いて可変にすることによりゥエル領域内のトランジスタの闞電圧値を可変とする方式も考えられる。この方式に於てはゥエル内のすべてのトランジスタの閾電圧値が一律に変更される。発明の開示

本願発明の第 1の目的は、閾電圧可変特性を有し、且つ高速動作を確保しつつより低電圧動作を可能ならしめる S O I · M〇Sを提供することである。

本願発明の第 2の目的は、基板浮遊効果に起因する諸問題を解消するものである。この基板浮遊効果に起因する諸問題は S O I基板を用いた半導体装置の最大の欠点である。これらの諸問題の具体例は、例えば閾電圧の変動、電流電圧特性への異常なこぶ状特性の発生、ソース . ドレイン耐圧の低下などである。

本願発明の第 3の目的は、上記諸課題の解消を確保しつつ、高集積化をも確保するものである。本願発明の第 4の目的は、上記諸課題の解消をより簡便な方法によってなす製造方法を提供するものである。

以下に、これらの諸目的の背景について補足説明する。

前記 DTMOSの課題は大電流化、高速動作化に不向きなことである。この D TMOS技術によるインバータ構成は図 2の（a) で示される。この構成はゲート電圧の印加によりソース ·基板問が順方向となり、ゲートからソースに電流が流れる致命的欠陥が生じる。更にソース ·基板間が順方向となるため、ゲート電圧をソース接合の拡散電位差（約 0. 6V) 以上に本質的に上昇できない。従つて、 0. 6 V以上の電源電圧で動作させた場合、本構造は通常構造の MOS特性に比べて駆動電流はむしろ低下する。従って、本構造は大電流化、高速動作化の観点からは何ら特性改善は期待できない。即ち、本構造では 0. 6 V以上の電源電圧では無駄に電力を消費するだけである。

図 2の（b) に示すインバータは、前記 DTMOSの難点の対策を考慮した例である。この例では、逆方向ダイオードの存在によりソース接合の拡散電位差以上のゲート電圧の印加も可能となる。しかし、この方式では、 SO I ，MOSの最大の欠点として知られている基板浮遊効果解消の観点からは何の効果も期待できない。この構造は、ドレイン強電界により基板に発生したキャリアを引き抜くことができない。即ち、 nチャネル MOSでは正孔が、 pチャネル MOSでは電子が基板に蓄積される。これらのキヤリアの蓄積に対してゲートとの接続経路は逆方向ダイオードのために引き抜くことができない。従って、この構造は、閾電圧値の変動、耐圧の低下、及び高周波動作時の不安定性等、基板浮遊効果特有の問題を解消することができない。

更に、この図 2の（b ) のインバータ構成は他の欠点をも有する。この構造は回路設計の繁雑化と占有面積の増加をもたらすのである。即ち、この構造は、トランジスタ M P 1、 M P 2を制御する新たな周辺回路を要するからである。図の 2 ( a ) で示される D TMO Sの構成に於いても通常 S O I · M〇 Sに比べ、基板 ·グート接続をチャネル領域外で行うための領域を余分に占有する欠点を有しているが、図 2 ( b ) の構成は更に占有面積増大のため、集積回路の高集積化を更に著しく損なう欠点がある。

閾電圧を可変とする他の方式としてゥエル電位可変方式が考えられる。このゥエル電位可変方式は、ゥエル電位を可変としない方式に比べ高速性、低電力性で有効性が期待できる。しかしながら、この方式は個別的なトランジスタの閾電圧の制御が不可能である。この方式では、ゥエル内に配置されたいくつかのトランジスタに於ては例えば閾電圧を高い値に保持し、漏洩電流を低減したい状況にも係わらず、そのトランジスタ部分での漏洩電流が低减できない欠点を有している。それは、ゥエル内の全てのトランジスタの閾電圧が 1律に変化するためである。即ち、個別的にトランジスタの閾電圧の制御が出来ないのである。上記欠点を解消するためには各トランジスタごとにゥエル分離を行い、そのゥエルごとにゥェル電位制御回路を設ける必要がある。しかし、これは高集積化に反する欠点を生じる。ゥエル電位制御方式に関する他の欠点はゥエル拡散層容量が比較的大きいために超高速でのゥエル電位制御が難しいことである。

本発明の課題は図 2の（a ) 及び（b ) に示された従来構造の問題点、即ち、先ず、この構造がゲート電圧に依存した可変閾電圧特性を有するが、ゲート電流がソースに流入する致命的欠点が生じる問題を原理的に解消することにある。本願発明は、閾電圧可変特性を有し、且つ低電圧動作可能な S O I ' MO Sを提供することができる。

本発明の他の課題はゲート印加電圧条件に制限を設けず、従ってソース拡散電位差以上のゲート電圧を印加可能の S O I · MO Sを提供し、 0 . 6 V以上の通常電源電圧でも動作可能な大駆動電流、超高速動作可能な低消費電力の半導体集積回路を提供することにある。

本発明の他の課題はゥエル単位で閾電圧を可変とする方式の欠点を解消するものである。本願発明は全てのトランジスタに於て遮断状態では閾電圧を高く、導通状態では閾電圧を低くなる如く制御できる。そして更に、本発明は、高集積化に適し、超高速で、且つ低消費電力の集積回路を提供することができる。本発明の他の課題は高集積化を可能とせんとするものである。例えば、前記図

2の（a ) で示される従来構造でゲート電極と基板間の接続に余分な領域を要する。また、図 2の（b ) に示される従来構造に於いては、図 2 ( b ) の構造に比ベてダイォ一ドとその制御回路が追加されるため高集積化が更に困難となる。本発明の他の課題は可変閾電圧特性のために余分な制御回路の設計を要せず、従来回路をそのまま適用できる廉価な半導体装置を提供することである。

本発明の他の課題は S O I · MO Sの基板浮遊効果を簡便な製造方法により解消する新規構造の半導体装置を提供することにある。

本発明の他の課題は新規の製造技術の開発を要することなく従来製造技術のみで、即ち廉価な製造技術だけで S O I - MO Sの基板浮遊効果を完全に解消できる手法を提供することにある。

本願発明の基本概念は単 1 トランジスタを閾電圧可変とする基本単位とし、従来の回路設計方式には基本的に何の変更も要せず、低電力、超高速動作を可能にすることである。従って、本願発明に於ては各トランジスタの装置用基板を互いに分離するのに最適な S O I基板を用いるのが望ましい。

次に本願明細書に開示される主な発明の諸形態の概要を列挙する。

尚、本願明細書において、基板に係わる用語として、「装置基板」および「支持基板」が用いられる。「装置基板」とは後述する一単位の半導体装置を搭載する半導体基板を指す。一方、「支持基板」とはこの一単位の半導体装置を含んで構成され、具体的機能を有する半導体集積回路を支持する基板を指す。通例、この支持基板上に装置基板が搭載され、半導体装置が形成されている。

以下の（1 ) 一（5 ) に記載の実施の形態は、複数の半導体部材を用いて一単位の半導体装置を構成する基本形態を示している。この「一単位の半導体装置」を用いて、具体的機能、例えば論理回路、記憶装置などを有する各種の半導体集積回路が構成される。

( 1 ) 本願発明の第 1の形態は、第 1導電型の第 1の MO S型電界効果トランジスタと、第 1導電型の第 2の MO S型電界効果トランジスタとを有して 1単位の半導体装置が構成され、前記 1単位の半導体装置の装置基板は他の半導体装置から分離されてなり、少なくとも前記 1単位の半導体装置を含む半導体装置群により回路構成がなされ、且つ前記第 2の MO S型電界効果トランジスタのゲート電極が前記第 1の MO S型電界効果ト電極に接続され、前記第 2の MO S型電界効果トランジスタのドレインが前記第 1の M〇S型電界 i果ドレインに接続され、前記第 2の MO S型電界効果スタのソースが第 1の MO S型電界効果トランジスタの装置基板、及び抵抗素子を介して前記第 1の M O S型電界効果トランジスタのソースに接続されたことを特徴とする半導体集積回路である。

本例の 1単位の半導体装置は図 1の（a ) 示される。

( 2 ) 本願発明の第 2の形態は、 1つの MO S型電界効果トランジスタと、容量素子とを有して 1単位の半導体装置が構成され、前記 1単位の半導体装置の装置基板は他の半導体装置から分離されてなり、少なくとも前記 1単位の半導体装置を含む半導体装置群により回路構成がなされ、且つ前記容量素子の一方の電極が前記 MO S型電界効果トランジスタのゲート電極に接続され、前記容量素子の他方の電極が前記 MO S型電界効果装置基板、及び抵抗素子を介して前記 MO S型電界効果トランジスタのソースに接続されたことを特徴とする半導体集積回路である。

本例の 1単位の半導体装置は図 1 2の（a ) 示される。

( 3 ) 本願発明の第 3の形態は、第 1導電型の第 1の MO S型電界効果トランジスタと、第 1導電型の第 2の MO S型電界効果トランジスタと、第 2導電型の第 3の MO S型電界効果トランジスタとを有して 1単位の半導体装置が構成され、前記 1単位の半導体装置の装置基板は他の半導体装置から分離されてなり、少なくとも前記 1単位の半導体装置を含む半導体装置群により回路構成がなされ、且つ前記第 2の MO S型電界効果トランジスタのゲート電極が前記第 1の M OS型電界効果トランジスタのゲート電極に接続され、前記第 2の MOS型電界効果トランジスタのドレインが前記第 1の MO S型電界効果トランジスタの装置基板に接続され、前記第 3の MOS型電界効果トランジスタのゲート電極が前記第 2の MOS型電界効果トランジスタのゲート電極に接続され、前記第 3の M 〇 S型電界効果トランジスタのドレインが前記第 1の MO S型電界効果トランジスタの装置基板に接続され、前記第 3の MO S型電界効果トランジスタのソースが前記第 1の M〇 S型電界効果トランジスタのソースに接続されたことを特徴とする半導体集積回路である。

本例の一単位の半導体装置は図 1 8の（ a ) に示される。

(4) 本願発明の第 4の形態は、前記項目（3) に記載の半導体集積回路において、前記第 3の MOS型電界効果トランジスタは第 1導電型であり、前記第 3 のトランジスタのゲート電極は前記第 1の MOS型電界効果トランジスタのドレインに接続されてなることを特徴とする半導体集積回路である。

(5) 本願発明の第 5—第 8の形態は、前記項目（ 1 ) — ( 4 ) に記載の半導体集積回路において、前記各半導体装置は、当該半導体集積回路の支持基板より絶縁膜で分離され、且つ互いに絶縁膜で分離されて構成されたことを特徴とする半導体集積回路である。

以下、項目（6) ― (10) は CMOSの形態である。

(6) 本願発明の第 9の形態は、少なくとも第 1の基板領域と第 2の基板領域を電気的に分離された領域として当該半導体集積回路の支持基板に有し、前記第 1の基板領域は第 1の MO S型電界効果トランジスタと第 2の M〇S型電界効果トランジスタとを有し、前記第 2の基板領域は第 3の MO S型電界効果トランジスタと第 4の M〇S型電界効果トランジスタとを有し、前記第 1より第 4の M o S型電界効果トランジスタを少なくとも有して 1単位の半導体装置を構成し、少なくとも前記 1単位の半導体装置を含む半導体装置群により回路構成がなされ、且つ前記第 2の MO S型電界効果トランジスタのゲート電極が前記第 1の M O S型電界効果トランジスタのグート電極に接続され、前記第 2の M O S型電界効果トランジスタのドレインが前記第 1の M〇 S型電界効果トランジスタのドレインに接,铳され、前記第 2の MO S型電界効果トランジスタのソースが前記第 1の MO S型電界効果トランジスタの装置基板、及び第 1の抵抗素子を介して前記第 1の MO S型電界効果トランジスタのソースに接続され、且つ前記第 4の M 〇 S型電界効果トランジスタのゲート電極が前記第 3の M O S型電界効果トランジスタのゲ一ト電極に接続され、前記第 4の M〇S型電界効果トランジスタのドレインが前記第 3の M〇S型電界効果トランジスタのドレインに接続され、前記第 4の MO S型電界効果トランジスタのソースが前記第 3の M O S型電界効果トランジスタの装置基板、及び第 2の抵抗素子を介して前記第 3の MO S型電界効果トランジスタのソースに接続されてなることを特徴とする半導体集積回路である。

本例は図 1の（b ) に例示される。

( 7 ) 本願発明の第 1 0の形態は、少なくとも第 1の基板領域と第 2の基板領域を電気的に分離された領域として当該半導体集積回路の支持基板に有し、前記第 1の基板領域は第 1導電型の第 1の M O S型電界効果トランジスタと第 1の容量素子とを有し、前記第 2の基板領域は第 2導電型の第 2の M O S型電界効果トランジスタと第 2の容量素子とを有し、前記第 1.と第 2の MO S型電界効果トランジスタおよび第 1 と第 2の容量素子を少なくとも有して 1単位の半導体装置を構成し、少なくとも前記 1単位の半導体装置を含む半導体装置群により回路構成がなされ、且つ前記第 1の容量素子の一方の電極が前記第 1の M O S型電界効果トランジスタのゲ一ト電極に接続され、前記第 1の容量素子の他方の電極が前記第 1の MO S型電界効果トランジスタの装置基板、及び第 1の抵抗素子を介して前記第 1の M O S型電界効果トランジスタのソースに接続され、且つ前記第 2の容量素子の一方の電極が前記第 2の M O S型電界効果トランジスタのゲ一ト電極に接続され、前記第 2の容量素子の他方の電極が前記第 1の MO S型電界効果トランジスタの装置基板、及び第 2の抵抗素子を介して前記第 1の M O S型電界効果トランジスタのソースに接続されされてなることを特徴とする半導体集積回路である。

本例は、図 1 2の（b ) に示される。

( 8 ) 本願発明の第 1 1の形態は、少なくとも第 1の基板領域と第 2の基板領域を電気的に分離された領域として当該半導体集積回路の支持基板に有し、前記第 1の基板領域は第 1導電型の第 1の MO S型電界効果トランジスタ、第 1導電型の第 2の M O S型電界効果トランジスタおよび第 2導電型の第 3の M O S型電界効果トランジスタとを有し、前記第 2の基板領域は第 2導電型の第 4の MO S型電界効果トランジスタ、第 2導電型の第 5の M O S型電界効果トランジスタおよび第 1導電型の第 6の MO S型電界効果トランジスタとを有し、前記第 1より第 6の MO S型電界効果トランジスタを少なくとも有して 1単位の半導体装置を構成し、少なくとも前記 1単位の半導体装置を含む半導体装置辟により回路構成がなされ、且つ前記第 2の M O S型電界効果トランジスタのゲート電極が前記第 1の MO S型電界効果トランジスタのゲート電極に接続され、前記第 2の M O S型電界効果トランジスタのドレインが前記第 1の M〇 S型電界効果トランジスタのドレインに接続され、前記第 2の MO S型電界効果トランジスタのソースは前記第 1の M〇 S型電界効果トランジスタの装置基板に接続され、前記第 2 の MO S型電界効果トランジスタは第 1の M〇 S型電界効果トランジスタと装置基板を共有し、且つ前記第 4の MO S型電界効果トランジスタのゲート電極が前記第 1の MO S型電界効果トランジスタのゲート電極に接続され、前記第 4の M〇S型電界効果トランジスタのドレインが前記第 1の M O S型電界効果トランジスタのドレインに接続され、且つ前記第 5の MO S型電界効果トランジスタのグート電極が前記第 1の MO S型電界効果トランジスタのゲート電極に接続され、前記第 5の MO S型電界効果トランジスタのドレインが前記第 4の MO S 型電界効果トランジスタの装置基板に接続され、前記第 5の M O S型電界効果トランジスタのソースが前記第 4の MO S型電界効果トランジスタのソースに接続されてなることを特徴とする半導体集積回路である。

本例は図 1 8の（b ) に示される。

( 9 ) 本願発明の第 1 2の形態は、前記 1 1の形態の半導体集積回路に於いて、前記第 3の MO S型電界効果トランジスタは第 1導電型であり、前記第 3のトランジスタのゲ一ト電極は前記第 1のトランジスタのドレインに接続され、且つ前記第 6の M〇S型電界効果トランジスタは第 2導電型であり、前記第 6のトランジスタのゲ一ト電極は前記第 1のトランジスタのドレインに接続されてなることを特徴とする半導体集積回路である。

(10) 本願発明の第 1 3—第 1 6の形態は、前記第 9一第 1 2に記载の半導体集積回路に於いて、前記各半導体装置は当該半導体集積回路の支持基板より絶縁膜で分離され、且つ互レ、に絶縁膜で分離されて構成されたことを特徴とする半導体集積回路である。

以下は、 NANDあるいは NOR回路への適用を例示するものである。

(1 1) 本願発明の第 1 7の形態は、 1つの入力端子がゲート電極に接続された第 1導電型の第 1の MO S型電界効果トランジスタ、及び第 1導電型の第 2の MOS型電界効果トランジスタで 1組をなし、複数の入力端子に対応した複数組のトランジスタを有し、前記トランジスタの各組に於ける当該第 1のトランジス群は基板端子を共有して第 1の直列接続を構成し、、前記トランジスタの各組に於ける該第 2のトランジスタ群は基板端子を共有して第 2の直列接続を構成し、前記第 1、及び該第 2の直列接続の各々の 1方の端は共に出力端子に接続され、前記第 1の直列接続の他方の端は電源端子に、前記第 2の直列接続の他方の端は抵抗素子を介して前記電源端子、及び前記基板端子に接続されて N A N D型ゲート回路、又は NOR型ゲート回路の 1部を構成することを特徴とする半導体集積回路である。

(1 2) 本願発明の第 1 8の形態は、前記形態 2、又は前記形態 6に記載の半導体装置が複数個直列接続され、前記直列接続の 1方の端は出力端子に、他方の端は電源端子に接続されて N AND型ゲ一ト回路、又は NOR型ゲ一ト回路の 1 部を構成することを特徴とする半導体集積回路である。

(1 3) 本願発明の第 1 9の形態は、前記形態 1 7に記載の半導体集積回路において、前記抵抗素子は第 2導電型の第 3の MOS型電界効果トランジスタで置き換えられて構成され、前記第 3のトランジスタのゲート電極は 1つの入力端子に接続されてなることを特徴とする半導体集積回路である。

(14) 本願発明の第 20の形態は、前記形態 1 9に記載の半導体集積回路において、前記第 3のトランジスタは第 1導電型の第 3の MOS型電界効果トランジスタで置き換えられて構成され、前記第 3の MOS型電界効果トランジスタのゲ一ト電極は出力端子に接続されてなることを特徴とする半導体集積回路である。

(1 5) 本願発明の第 21の形態は、前記形態 1 7に記載の半導体集積回路において、装置基板の端子を共有して直列接続された複数組のトランジスタ群、及び抵抗素子は当該半導体集積回路の支持基板より絶縁膜で分離され、且つ装置基板の端子を共有しない他の半導体装置から絶縁膜で分離されて構成されたことを特徴とする半導体集積回路である。

(1 6) 本願発明の第 22—第 24の形態は、前記形態 1 8— 20に各々記載の半導体集積回路において、前記各半導体装置は当該半導体集積回路の支持基板より絶縁膜で分離され、且つ互いに絶縁膜で分離されて構成されたことを特徴とする半導体集積回路である。 ( 1 7 ) 本願発明の第 2 5の形態は、第 1の MO S型電界効果

のグート電極に接続されたグート電極を有する第 2、及び第 3の M O S型電界効果トランジスタを有し、前記第 2のトランジスタのソース及びドレインは各々前記第 1のトランジスタのソース及び基板端子に接続され、前記第 3のトランジスタのソ一ス、及びドレインは各々前記第 1のトランジスタの基板端子、及びドレインに接続されてなることを特徴とする半導体集積回路である。

( 1 8 ) 本願発明の第 2 6の形態は、第 1の導電型を有する第 1の MO S型電界効果トランジスタのソース、及びドレインで各々制御される第 2導電型の第 2 及び第 3のトランジスタを有し、前記第 2のトランジスタのソースは第 1の抵抗素子を介して前記第 1のトランジスタのソースに、前記第 2のトランジスタのドレインは前記第 1のトランジスタの基板端子に接続され、前記第 3のトランジスタのソースは前記第 1のトランジスタの基板端子に、前記第 3のトランジスタのドレインは第 2の抵抗素子を介して前記第 1のトランジスタのドレインに接続されてなることを特徴とする半導体集積回路である。

( 1 9 ) 本願発明の第 2 7の形態は、前記形態 2 6に記載の半導体集積回路において、前記第 1のトランジスタのゲート電極と基板端子の間に容量素子が付加されたことを特徴とする半導体集積回路である。

( 2 0 ) 本願発明の第 2 8の形態は、前記の諸半導体集積回路において、前記抵抗素子は半導体薄膜に構成されたものである。

( 2 1 ) 本願発明の第 2 9の形態は、前記の諸半導体集積回路において、前記抵抗素子はトランジスタが構成された単結晶半導体層に構成されたことを特徴とするものである。

(22) 本願発明の第 30の形態は、前記の諸半導体集積回路において、前記抵抗素子は 500 k Ω以下、 1 k Ω以上の値を有するものである。

(23) 本願発明の第 3 1の形態は、前記の形態 1、 5、 1 7及び 21に記載の半導体集積回路において、前記第 2のトランジスタの閾電圧値の絶対値が前記第 1のトランジスタの閾電圧値の絶対値よりも低く設定されたことを特徴とするものである。

(24) 本願発明の第 32の形態は、前記の形態 3、 4、 7、 8、 1 9、 20、 23から 25に記載の半導体集積回路において、前記第 2及び前記第 3のトランジスタの閾電圧値の絶対値が前記第 1のトランジスタの閾電圧値の絶対値よりも低く設定されたものである。

(25) 本願発明の第 33の形態は、前記形態 9及び 1 3に記載の半導体集積回路において、前記第 2及び前記第 4のトランジスタの閾電圧値の絶対値が前記第 1及ぴ前記第 3のトランジスタの閾電圧値の絶対値よりも低く設定されたものである。

(26) 本願発明の第 34の形態は、前記の形態 1 1、 1 2、 1 5、及び 1 6 に記載の半導体集積回路において、前記第 2、第 3、第 5、及び第 6のトランジスタの閾電圧値の絶対値が前記第 1及び第 4のトランジスタ閾電圧値の絶対値よりも低く設定されたものである。

( 27) 本願発明の第 35の形態は、前記形態 1、 5、 1 7及び 21に記載の半導体集積回路において、前記第 2のトランジスタのチャネル幅が前記第 1のト 1 Z 5以下で構成されたものである。

(28) 本願発明の第 36の形態は、前記形態 3、 4、 7、 8、 1 9、 20、

23— 25に記載の半導体集積回路においては前記第 2及び第 3の

タのチャネル幅が前記第 1の幅の 1 / 5以下で構成されたものである _c

(29) 本願発明の第 37の形態は、前記の形態 9及び 1 3に記黻の半導体集積回路においては前記第 2及び前記第 4のトラン:

1、及び前記第 3の幅の 1 Z 5以下で構成されたものである。

(30) 本願発明の第 38の形態は、前記の形態 1 1、 1 2、 1 5、及び 1 6 に記載の半導体集積回路において、前記第 2、第 3、第 5、及び第 6のスタのチャネル幅が前記第 1及び第 4の幅の 5以下で構成されたものである

(3 1) 本願発明の第 39の形態は、前記の形態 29に記載の半導体集積回路

：おいて、前記抵抗素子は MOS型電界効果トランジスタのソース、ドレイン接合と埋め込み絶縁膜間の単結晶半導体層に構成されたものである。

次は製造方法に関するものである。

(32) 本願発明に係わる製造方法は、支持基板から厚い絶縁膜で分離された第 1導電型を有する単結晶半導体層主表面に薄い絶縁膜を介してゲート電極を形成する工程、前記ゲート電極をマスクとして第 2導電型の浅い拡散層を形成する工程、前記浅い拡散層の形成された 1部に第 2導電型の深いソース、ドレイン拡散層を接合底面が前記厚い絶縁膜に達しない如く形成する工程、前記浅い拡散層のみが形成された単結晶半導体層の 1部、及び深い拡散層が形成された単結晶半導体層の 1部に底部が前記厚レ、絶縁膜に達する開口を施す工程、前記開口内に導電性膜を形成し、第 1導電型領域と第 2導電型領域を短絡する工程を含むものである。

前記深い拡散層がソースあるいはドレインを形成する。更に、本発明においては、前記深い拡散層をそれが形成する接合底面が前記厚い絶縁膜に達しない如く形成することが重要である。このソース拡散層の底部に形成される抵抗 R Sが本発明において主要な役割を果たす。こうした簡便な方法によって、ソース拡散層下部に抵抗素子を埋め込んだ形態を形成できる。

尚、本願発明に係わる半導体装置において、この抵抗素子（R S ) は外付けによって設けても十分である。しかし、本項目に示した方法は、簡便な方法によつて埋め込み形態を形成できる。この方法は製造方法的にも、特性的にも実用的に極めて有用である。

以下（3 3 ) — （3 6 ) には、本願発明の半導体集積回路を各種半導体装置、例えば、記憶装置、伝送モード装置、プロッセサ装置への適用を具体的に例示するものである。

( 3 3 ) 本願発明のその他の形態 4 1は、前記の形態 9から 1 6の何れかに記載の半導体集積回路が 2対で、 1単位の記憶装置を構成するものである。

( 3 4 ) 本願発明のその他の形態 4 2は、前記の形態 2 5から 2 7の何れかに記載の半導体集積回路において、 MO S型電界効果トランジスタの 1端のノードに容量素子が接続されて、 1単位の記憶装置を構成するものである。

(35) 本願発明のその他の形態 43は、前記の形態 1から 38の何れかに記載の半導体集積回路により非同期型伝送モード装置が構成されてなるものである。

(36) 本願発明のその他の形態 44は、前記の形態 1から 38の何れかに記載の半導体集積回路により前記の形態 1から 34の何れかに記載の半導体集積回路によりプロセッサ装置が構成されてなるものである。

(37) 本願発明のその他の形態 45は、前記の形態 1、 2、 5、 6、 1 7、 21、及び 26の何れかに記載の半導体集積回路において、前記抵抗素子は線形、又は非線形特性を有する抵抗性機能素子で構成され、かつその抵抗値が第 1のトランジスタの導通抵抗に比べて大きく設定されたことを特徴とする半導体集積回路である。

(38) 本願発明のその他の形態 46は、前記の形態 9、 10、 1 3、及び 1 4の何れかに記載の半導体集積回路において、前記抵抗素子は線形、、又は非線形特性を有する抵抗性機能素子で構成され、かつその抵抗値が第 1及び第 3のトランジスタの導通抵抗に比べて大きく設定されたことを特徴とする半導体集積回路である。

(39) 本願発明のその他の形態 47は、前記の形態 2、 6、 1 0、 14、 1 8、及び 22の何れかに記載の半導体集積回路において、トランジスタのソース · ドレイン電流 (I DS) と、抵抗素子の抵抗値（RS) と、容量素子の容量値（CG) と、駆動される負荷容量（CL) との関係が、 CGと RSと I SDとの積が CLと等しい力、または大きくなるごとく構成されたことを特徴とする半導体集積回路である。

(40) 本願発明のその他の形態 4 8は、前記の形態 4 7に記載の半導体集積回路において、前記 CGと RSとの積が動作周波数の逆数に等しいか、または大きくなるごとく構成されたことを特徴とする半導体槳穑回路である。

(4 1 ) 更に、本願発明の諸形態なる半導体集積回路と、その他の半導体集積回路を直列、並列あるいは直並列に接続して、所望に用いることは、その目的に応じて可能である。この場合、本願発明の諸形態なる半導体集積回路が、その特徴、効果を奏することはいうまでもない。

[本願発明の基本形態の動作原理]

本願発明の基本形態の動作原理を説明する。基本形態は上記第 1の実施の形態である。ここでは、合わせてこの基本形態をもって相補型の半導体集積回路を構成した例をも説明する。これらは、前記項目（1 ) と（9) として列挙した形態である。

この基本形態は図 1の（a) の回路図を用いて説明する。この図は nチャネル MOS (nMOS略記する）の回路図である。閾電圧を可変にすべきトランジスタ M 1の基板端子とドレイン間に制御トランジスタ M2を、また、基板端子とソース間に抵抗素子 RSを各々挿入する。トランジスタ M 2のゲート電極はトランジスタ Mlのゲート電極に接続する。トランジスタ Ml、及び M 2の閾電圧値は、各々正の値に設定するが前者は通常値、後者は 0 V近傍に設定することが望まし畐はトランジスタ M 1のチャネル幅の 1 Z5以下、好ましくは 1/10以下で良レ、。

図 1の（a) の構成では、トランジスタ Mlが導通するごとくゲートに正の電圧が印加された場合、 M2も導通状態となる。この時、 Mlの基板電位はドレイン電圧をトランジスタ M 2の導通状態に於ける抵抗と抵抗 R Sで分割された電位となる。ここで抵抗 RSを数 k Ω以上と制御トランジスタ M 2の導通抵抗以上と大きく設定すれば M 1の基板電位はほぼドレイン電圧に等しくなる。この基板電位の上昇はトランジスタの閾電圧を負の方向に変化させ、ソース ' ドレイン電流の増大をもたらす。

なお、ドレイン電圧が p n接合の拡散電位差である 0. 6 V以上である場合、ドレインからトランジスタ M2、及び Mlの基板端子を介して順方向状態にあるソース拡散層へと流れる新たな電流経路が生じる。但し、，この電流はトランジスタ M 1が導通状態の時だけ流れドレイン電流をさらに増加させるごとく作用するため何等悪影響は及ばさない。ゲート電圧がトランジスタ Mlを非導通とするごとく印加された場合、トランジスタ M 2も非導通となり、 Mlの基板端子は出力端子から切り放される。

ここに於いて、抵抗 RSの存在が本発明で重要な意味を持つ。即ち、抵抗 RS がなければトランジスタ M 2の非導通により M 1の基板端子が浮遊状態となり基板浮遊効果に基づく諸問題を解消する事ができない。抵抗 R Sの抵抗値を数 M Ω以下に設定することにより基板電荷をピコ秒以下の短い時定数で速やかにソース端子に引き抜き、基板浮遊効果を生じさせなくすることができる。抵抗 RS の抵抗値は 1 ΜΩ以下がより望ましい。 [占有面積の増大の防止と製造方法]

ここで、この抵抗 R Sの配置により占有面積の増大を招いては、高集積化の観点から不都合である。本発明に於いては抵抗 R Sをトランジスタ M l、 M 2と同一 S O I基板内でトランジスタ M 1のソース拡散層底部に構成する。それは、占有面積の増大の防止と温度係数の差異による特性変動を防止する為である。

この抵抗 R Sと M lソース端子の接続は、ソース接続孔加工時に埋込絶縁膜に達する如く S O I層にも開孔を施し、配線金属を開孔に埋め込むことにより S O I基板領域とソース拡散層を短絡することにより実現する。

抵抗値の設定は M 1のソース拡散層底部と埋込絶縁膜間領域の S O I残存厚さ、不純物濃度、及びソース接合端から上記ソース接続孔端までの幅により決定される。ここで、ソース ' ドレイン拡散層の接合深さの厳密制御が要求されるが、以下の注意が必要である。イオン注入時に、不純物が結晶格子に整合し、イオン注入エネルギーにより決定される飛程以上に深く注入されるいわゆるチヤネリング現象が知られている。これによる低濃度分布の異常な拡がりが接合深さの制御において重大な障害となる。

本願発明では抵抗 R Sを構成すべき S O I領域を精度良く残置する手法として、（1 ) 斜めイオン注入法および（2 ) 短時間での高温処理を採用した。即ち、斜めイオン注入法は、トランジスタ M lのソース . ドレイン拡散層形成のイオン注入角度を S O I単結晶基板の垂直方向から 1 0から 3 0度傾けて実施するものである。一方、注入イオンの活性化を短時間での高温処理で行うことは、チヤネリング現象に基づく注入ィオンの異常広がりを防止に併せて、注入ィオンの過渡的増速拡散現象の発生も防止するものである。上記斜めイオン注入法、及び短時間高温熱処理法の採用により低濃度領域における拡がりの少ない急峻な分布を有するソース、ドレイン拡散層が形成される。この為、ソース拡散層底部に 1 0 n m以上の残置 S〇 I層を制御性良く形成することが可能となった。

ソース ' ドレイン対称構造に於いては、トランジスタ M lのソース拡散層底面下の抵抗領域はドレイン拡散層底面下にも同様に形成される。同領域はドレイン接続孔を介してドレイン電極に接続されるために、ゲート電位に係わらずドレイン拡散層底面部を介して基板とドレインが短絡するパンチスルー経路が生じることが懸念される。上記短絡を防止するためには、ドレイン拡散層底部の基板領域がドレイン電圧の印加により完全に空乏化されるごとく不純物濃度と残存 s

O I厚さ、及びドレイン拡散層底部幅を設定する。ドレイン空乏層によるドレイン拡散層底面部に於けるパンチスルー経路の解消のためには、例えばドレイン印加電圧が 2 V、残存 S〇 I膜厚が 2 0 n m、基板濃度が 1 x 1 0 ^{1 7} / c m ³の条件に於いて、ドレイン拡散層底部幅を 1 0 0 n m以上に設定すれば良い。この条件でドレイン漏洩電流は 1 0— ^{1 4} A/ /i m以下と実用上無視できる電流値に抑制することができる。同様の条件でソース拡散層底部に形成される抵抗 R Sは、基板電位が 0 . 5 V時でソース拡散層底部幅を 1 0 0 n m以上に設定し、常にソース拡散層底部下に抵抗素子 R Sを埋め込んだ構造を実現することができる。尚、本願発明は n M O Sにも pチャネル MO S (以下、 p MO Sと略記する）にも適用可能である。また、この基本形態を基に、前記トランジスタ M 2に代えて容量素子を用いること、あるいは抵抗 R Sに代えてトランジスタ MN 2を用いるなどの変形形態が考え得る。これらの形態も動作特性において、上記と同様の効果を得ることが出来る。より具体的には発明の実施の形態の欄で説明する。

[相補型トランジスタへの適用について]

図 1の（b ) は本発明を相補型トランジスタ（C MO S ) に適用した例である。この例は、図 1の（a ) で示した n MO Sの基本構成を導電型のみを変えて p M O Sにも適用したものである。図 1の（b ) の回路構成により p MO Sも基板浮遊現象の発生なしに閾電圧可変による低電圧大電流化が実現できる。従って低電圧、高速動作可能な S〇 I ' CMO Sが実現できる。

本発明の構造の集積回路においては、グート電圧に追随して閾電圧が可変となる効果により、低ゲート電圧印加状態でもドレイン電流が急速に立ち上がり、大電流化が達成されることの効果が大きい。本例では、ゲート電圧の増加に伴って基板電位も上昇し、ゲート漏洩電流の問題無しにドレイン電流は増加する。一方、そのドレイン最大電流は通常トランジスタ特性に於けるパンチスルー特性に基づく電流成分で規定され、絶対値の増加量は限定される。

低電圧動作化に関して、従来のトランジスタで閾電圧値を低く設定すれば同等の効果を得られる。本発明の構成と低閾電圧値となした従来型のトランジスタとの根本的差異は、漏洩電流を高閾電圧値なる従来型のトランジスタ並に低減できる点である。

S O I · MO Sの基板浮遊効果の解消に関する上述した本発明手法は、従来の半導体製造方法の組合わせだけで実現できるものであり、新規に開発すべき新製造技術を何ら必要としない。従って、本願発明によれば低電圧動作可能で超高速動作を実現できる半導体装置を廉価に提供することができる。図面の簡単な説明

図 1は本発明の第 1及び第 2の実施の形態による半導体槳積回路の回路構成図である。図 2は従来の半導体集積回路の回路構成図である。図 3は従来の半導体集積回路の平面配置図である。図 4は本発明の第 1の実施の形態による半導体集積回路の完成平面図である。図 5は本発明の第 1の実施の形態による半導体集積回路の断面図を製造工程順に示す図である。図 6は本発明の第 1の実施の形態による半導体集積回路の断面図を製造工程順に示す図である。図 7は本発明の第 1の実施の形態による半導体集積回路の断面図である。図 8は本発明の第 2の実施の形態による半導体集積回路の平面図である。図 9は本発明の第 2の実施の形態による半導体集積回路の断面図である。図 1 0は本発明の第 2の実施の形態による半導体集積回路により得られたダイナミック出力特性を示す図である。図 1 1は本発明の第 2の実施の形態による半導体集積回路により得られた遅延時間特性を示す図である。図 1 2は本発明の第 3及び第 4の実施の形態による半導体集積回路の回路構成図である。図 1 3は本発明の第 3の実施の形態による半導体集積回路の平面図である。図 1 4は本発明の第 3の実施の形態による半導体集積回路の断面図である。図 1 5は本発明の第 4の実施の形態による半導体集積回路の平面図である。図 1 6は本発明の第 4の実施の形態による半導体集積回路の断面図である。図 1 7は本発明の第 4の実施の形態による半導体集積回路により得られた遅延時間特性図である。図 1 8は本発明の第 5及び第 6の実施の形態による半導体集積回路の回路構成図である。図 1 9は本発明の第 5の実施の形態による半導体集積回路の平面図である。図 2 0は本発明の第 5の実施の形態による半導体集積回路の断面図を製造工程順を示す図である。図 2 1は本発明の第 5の実施の形態による半導体集積回路の断面図を製造工程順を示す図である。図 2 2は本発明の第 5の実施の形態による半導体集積回路の断面図である。図 2 3は本発明の第 6の実施の形態による半導体集積回路の平面図である。図 2 4は本発明の第 7及び第 8の実施の形態による半導体集積回路の回路構成図である。図 2 5は本発明の第 7の実施の形態による半導体集積回路の平面図である。図 2 6は本発明の第 7の実施の形態による半導体集積回路の断面図である。図 2 7は本発明の第 8の実施の形態による半導体集積回路の平面図である。図 2 8は本発明の第 9 の実施の形態による半導体集積回路の回路構成図である。図 2 9は本発明の第 1 0の実施の形態による半導体集積回路の回路構成図である。図 3 0は本発明の第 1 1の実施の形態による半導体集積回路の回路構成図である。図 3 1は本発明の第 1 2の実施の形態による半導体集積回路の回路構成図である。図 3 2は本発明の第 1 3の実施の形態による半導体集積回路の回路構成図である。図 3 3は本発明の第 1 4の実施の形態による半導体集積回路の回路構成図である。図 3 4は本発明の第 1 5の実施の形態による半導体集積回路の回路構成図である。図 3 5は本発明の第 1 5の実施の形態による半導体集積回路の平面図である。図 3 6は本発明の第 1 6の実施の形態による半導体集積回路の回路構成図である。図 3 7は本発明の第 1 7の実施の形態による随時書込み読出し記憶単位セル回路構成図である。図 3 8は本発明の第 1 7の実施の形態を説明するための随時書込み読出し記憶装置構成図である。図 3 9は本発明の第 1 8の実施の形態による常時書込み読出し記憶単位セル回路構成図である。図 4 0は本発明の第 1 8の実施の形態を説明するための常時書込み読出し記憶装置構成図である。図 4 1は本発明の第 1 9の実施の形態を説明するための非同期伝送モードシステム構成図である。図 4 2は本発明の第 2 0の実施の形態を説明するための計算機構成図である。図 4 3は本発明の第 2 1の実施の形態を説明するための論理回路を含む回路構成の図である。発明を実施するための最良の形態

以下、本発明を実施の諸形態によりさらに詳細に説明する。尚、理解を容易にするため、図面では要部は他の部分よりも拡大して示されている。各部の材質、導電型、及び製造条件等は本欄の実施の諸形態の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。

<実施の形態 1 >

第 1の実施の形態の半導体集積回路の回路構成図を図 1の（a ) に示す。図 4 はこの第 1の実施の形態による半導体集積回路の完成平面図、図 5から図 7はその製造工程順を示す断面図である。尚、図 5から図 7は図 4に於ける a b cに沿つた断面であるので注意を要する。

直径 2 0 c mの単結晶 S iよりなる支持基板 1上に、厚さ 4 0 0 n mのシリコン酸化膜（単に酸化膜と称する） 2、及び厚さ 1 5 0 ± 2 _n mのp導電型、不純物濃度 1 X 1 0 ^{1 7} / c m ³の面方位（1 0 0 ) の単結晶 S i層（以降 S〇 I層と称する） 3を搭載した S O I支持基板を準備する。この S O I基板に活性領域以外の領域の S O I層を選択に除去し、この S O I層を選択に除去した同領域に素子間分離絶縁膜 4を選択に残置させることを行った。方法は周知の方法で充分である。更に、こうして準備した S O I支持基板の主表面を周知の化学的機械的研磨法によりの平坦化を行った。この状態の S〇 I支持基板のトランジスタ M 2の形成を予定する領域を除く活性領域に、選択的にボロン（B ) のイオン注入を施す。この時、このイオン打ち込み量はトランジスタ M lの閾電圧値が最終的に 0 . 5 Vになるごとく調整した。

しかる後、 S O I層 3の表面部に厚さ 4 n mのゲート酸化膜、厚さ 1 5 0 n m の燐を高濃度に添加した低抵抗シリコン膜を形成する。そして、所望の回路構成に従って上記低抵抗シリコン膜をパターニングしてグート電極 6とした。この状態よりゲート電極 6の上部より第 1の A sイオン注入を施した。この場合、グート電極 6は注入阻止マスクに対応した位置にある。上記ィオン注入は加速エネルギ一が 5 k e V、イオン注入量が 1 X 1 0 ^{1 5} / c m ²の条件に設定した。その後、注入イオンの活性化のために温度が摂氏 9 5 0度、時間が 5秒の短時間での熱処理を施して、浅い n型ソース、ドレイン拡散層 7を形成した。

次に、これまでの工程で準備された半導体基板に、厚さ 1 0 0 n mのシリコン酸化堆積膜を全面に堆積し、シリコン酸化膜の異方性ェツチングによりゲート電極側壁部に選択的に側壁絶縁膜 8を残置させた。この状態で、トランジスタ M l 領域部以外をレジスト膜で選択的に覆い、第 2の A sイオン注入を施した。第 2 の A sイオンの注入は次の条件で行った。加速エネルギーは 4 0 k e V、注入量は 2 x l 0¹⁵Zc m²、注入角度は SO I基板の垂直方向から 10度傾けた条件である。引き続き、注入イオンの活性化熱処理を温度が摂氏 950度、時間が 5 秒の条件で行い、深いソース拡散層 9、ドレイン拡散層 1 0とした（図 5 ) 。本実施の形態の製造工程に基づく熱処理条件の処理を加えた試料を作成し、上記深いソース、ドレイン拡散層 9及び 10の接合深さを測定した。この結果、これらの諸試料では、通常のイオン注入法による接合形成で見られるチャネリング現象が大幅に低減されていた。具体的には 2 X 1 0¹⁷/c m³に達する接合深さが 1 00 n mであり、極めて急峻な不純物分布を実現することができた。これにより本実施の形態に基づく半導体装置のソース、ドレイン接合下に p導電型のままで残置される単結晶 S i層 3の厚さは 30 n mとなった。上記 p導電型で残置される単晶 S i層 3の不純物濃度はイオン注入法等を用いて所望濃度に設定してもよレ、。残存する SO I層の厚さは製造工程途中に於ける洗浄化処理で S〇 I 層 3の厚さが減少した結果が含まれてレヽる。

尚、以上の工程におけるイオン注入で、シリコンよりなる装置基板側に基板材料を薄く残すことによって抵抗素子を形成する。一般に砒素の場合、不純物濃度が 10²¹ c m_³から 1 0¹⁷ c m—³に減衰する。抵抗素子としては、不純物濃度は 10 ¹⁷ cm— ³ に以下を確保するのが良い。一方、所望のカウンタ 'イオン ' インプランテーションによって抵抗素子を形成しても良い。

図 5の状態の半導体基板の全面にゲート保護絶縁膜 14を堆積し、この保護絶縁膜 14にソース、ドレイン接続用の開孔 1 3を開孔する。そして、この開孔 1 3の底面に SO I層の表面を露出させた。ゲート保護絶縁膜 14への開孔に引き続き、その下部のある S O I層 3にも開孔 1 1、 1 2、及び 1 3を施した。上記 S O I層のエッチングには埋込酸化膜 2をエッチングの終点として用いた。本実施の形態のトランジスタに於いてはゲート電極端から開孔 1 1、 1 2、及び 1 3 までの間隔は 2 0 0 n mに設定した（図 6 ) 。

図 6の状態の半導体基板の開孔部 1 1、 1 2、及び 1 3に、厚さ 2 0 n mの窒化チタユウム（T i N)膜と厚さ 5 0 n mのタングステン（W) 膜からなる積層膜 1 5を選択的に堆積した。尚、図 7では細かい積層状態の図示は省略してある。

T i N膜と W膜との積層膜 1 5により、ソース拡散層 9とソース拡散層底部の S O I残存基板領域は電気的に接続される。この状態より A 1を主材料とした配線金属膜を全面に被着させ、所望の回路構成にしたがって、パターユングを施してソース電極 1 8、ドレイン電極 1 9を含む電極及び配線を形成した（図 7 ) 。上記製造工程を経て製造された本実施の形態に基づく半導体集積回路の平面図は図 4に、回路構成図は図 1 ( a ) に示される。但し、トランジスタ M 2は、図 4では深いドレイン拡散層 1 0の延長領域と折れ曲がったゲート電極 6、及び浅い n型拡散層 7のみで構成される領域で示される。図 7の断面図に於いては右半分のトランジスタ部分に対応する。尚、上記平面図、図 4での符号は対応各断面図と同様に部位を示している。

断面図からも明らかなごとく、トランジスタ M 2はゲート電極 6に正の電圧が印加されてトランジスタ M lが導通になった状態で導通状態にある。ドレイン電位はドレイン拡散層 1 0からトランジスタ M 2のチャネルと浅い n型ソース拡散層 7を介してその底部の S O I基板 3に印加される。トランジスタ M 2のソース底部の S O I基板領域は、ゲート電極底部の S O I層部分を介して

タ Mlの SO I基板領域に接続されている。従って、トランジスタ Ml、 M2が導通時にはドレイン電圧が拡散電位差の電位までトランジスタ M 1の基板端子に印加される。

本実施の形態に基づく半導体集積回路においては、従来の S O I トランジスタで致命的であった基板浮遊効果に基づく諸問題が全て解消された。即ち、（ 1 ) 本実施の形態のトランジスタのソース · ドレイン間耐圧は 5. 7 Vであった。同一寸法の従来構造 SO I · M〇Sに比べてソース' ドレイン間耐圧が 2. 5V向上した。この結果は、半導体基板に、通例の方法に従って製造された同一寸法の MOSと同等の耐圧特性を確保できた。（2) また、電流'電圧特性においてもキンク特性と称される異常なこぶ状特性は観測されず、正常な特性を示した。

(3) 更にソース . ドレイン電流のゲート電圧依存性における勾配、サブスレシュホールド係数も 62mV/桁と、同一ゲート寸法の従来型構造の S O I - MO Sの値 8 OmVZ桁に比べて十分に小さな特性を実現することができた。（4) 更に同ソース · ドレイン電流のゲート電圧依存性において、従来型構造の S〇 I · MOSで観測された低ゲート電圧での漏洩電流の存在も、本実施の形態に基づく半導体集積回路に於ては観測されなかった。また、従来構造 SO I -MOS で観測された閾電圧値がドレイン電圧に依存して変化する特性も本実施の形態に基づく半導体装置に於ては観測されなかった。上記漏洩電流が観測されなかつた事実は、ドレイン拡散層 1 0底面のドレイン基板接続経路の存在がドレイン空乏層の働きによりトランジスタ特性に何ら悪影響を与えないことを証明している。上述の諸特性から本実施の形態に基づく半導体装置に於ては従来型構造の S O I · MO Sで観測された基板浮遊効果に基づく諸特性から完全に解消されたことが明らかとなった。

ぐ実施の形態 2 >

図 8は本発明の第 2の実施の形態による半導体集積回路を示す完成平面図、図 9はその断面図、図 1の（b) は同じくその回路構成図である。図 1 0及び図 1 1は各々、本実施の形態に基づく半導体集積回路により得られたダイナミック出力特性と遅延時間特性である。

本実施の形態 2は、 CMO Sインバータの機能を有する半導体集積回路の例である。製造方法の基本は前述の実施の形態 1と同様であるが、 CMOSを構成する手順が加えられる。

図 8および図 9を参酌する。 p MO Sを形成する為の工程変更があるだけで、基本的な製造方法は実施の形態 1で説明した方法と同様である。

前記の実施の形態 1における素子間分離絶縁膜 4の形成を所望の回路構成に従って施した後、 pMOSを形成する SO I層 3の領域に選択的にリン（P) をイオン注入し、この領域を n型 SO I層 3 1へ変換する。更にはトランジスタ M P l、及び MN 1領域に閾電圧値制御のリン（P) 、又はボロン（b) のイオン注入を所望により施した。しかる後、前記実施の形態 1における製造方法と同様に、 nMOSのゲート電極 6の形成工程まで行った。ここで pMOSのゲート電極 61の加工も nMOSのゲ一ト電極 6の加工と同時に行った。

ゲート電極 6及び 61の形成の後、 pMOS領域にはゲート電極 61を阻止マスク領域として B F ₂のイオンを注入、 nM〇S領域には A sのイオン注入を選択的に実施した。このイオン注入の条件は、 B F ₂のイオンに対しては、加速ェネルギー 3 k e V、注入量 1 X 1 0 ¹⁵ c m ²の条件で、一方、 A sィオンに対しては、イオン注入量 2 X 1 0 ^{1 5}/ c m²、加速エネルギー 5 k e Vの条件であつた。続いて温度摂氏 900度、時問 5秒なる条件の短時問の熱処理を施して、浅い P型高濃度拡散層 7 1及び浅い n型高濃度拡散層 7を、各々 p MO S領域、及び n M O S領域に形成した。

この状態より前記実施の形態 1と同じ条件で、ゲート側壁絶縁膜 8を形成した後、ソース領域およびドレイン領域を形成する。即ち、 nMOS領域には A sを、 pMOS領域には B F ₂を選択的にイオンを注入する。 A sに対しては、加速ェネルギー 40 k e V、注入量 2 X 1 0 ¹⁵ / c m 注入角度 20度の条件、 1方、 B F 2加速エネルギー 5 k e V、注入量 2 x 1 0 ¹⁵/c m²の条件である。続いて、第 2の短時間の熱処理を摂氏 900度、時間 5秒により深い高濃度拡散層からなる n型ソース拡散層 9、 n型ドレイン拡散層 1 0、 p型ドレイン拡散層 1 0 1、 p型ソース拡散層 1 0 2を形成した。

続いて前記実施の形態 1と同様の方法によって、ゲート保護絶縁膜 1 4の堆積と所望箇所への開孔、開孔部における S〇 I層 3及び 3 1のェツチングと同開孔部への積層金属膜 1 5、 1 6、 1 7、 1 5 1、 1 6 1及び 1 7 1の選択的に形成した。更に、配線保護絶縁膜 20の堆積と所望箇所への接続孔の形成を実施してから所望回路構成に従って接地電位配線 1 8、出力端子配線 22、電源電位配線 23を含む金属の配線を行った（図 9) 。尚、図 8にみられる平面図において、 M 2を構成するトランジスタは装置の一方の端部に設けられる。このトランジスラは、装置の平面図での両端にもうけても良い。

[ C MO Sィンバータの機能]

実施の形態 2に基づく半導体集積回路は CM〇 Sインバータの機能を有する。図 1 0にインバーク出力特性を示す。図 1 0には、比較のために通常の S i基板、及び S O I基板上に製造された且つ同一ゲート電極寸法のインバータの出力特性（図 10に各々を通常基板、および SO I と記した曲線）を図示した。 pMO S トランジスタ MP 1、 nMO S トランジスタ MN 1 ともゲート幅は 0.35 μ m、ゲート長は 10 / mである。 MP 2、 MN 2のゲート幅、及びゲート長は各々 0. 5 μ m、及び 0. 3 5 mである。 MN 1、 MP 1の閾電圧値は各々 0. 56 V、一 0. 56Vに、 MN2、 MP 2の閾電圧は 0 Vに設定した。

更に、図 10には参考のために MP 1の基板端子 B Pの電位波形（図 10に M P 1基板 B Pと記した曲線）、及び MN 1の基板端子 B Nの電位波形（図 1 0に MN 1基板 BNと記した曲線）も示した。

この特性の測定は、測定すべきインバータの前段に 1段のィンバータを置き、その出力を測定すべきインバータの入力として実施した。測定すべきインバ一タへの入力は 0 n sで 1 Vから 0 Vに立ち下がり、 10 n sから 0 Vから 1 Vに立ち上がる波形である。電源電圧（Vc c) は I V、負荷容量（CL) は 1 p Fである。測定すべきインバ一タの入力端子が 1 Vから 0Vに立ち下がり MP 1が導通状態に、 MN 1が非導通状態になる過程に於いて、 MP 2も導通状態に、 MN 2は非導通状態となる。これにより M P 1の基板端子 B Pの電位は出力電位により 1 Vから 0 . 4 Vにまで低下する。この時 MN 1の基板端子 B Nの電位も引きずられて負の電位に低下する。即ち、 M P 1を流れる電流はより大電流になるごとく、 MN 1の非導通状態はより漏洩電流が減少する方向に各々の閾電圧が変化する。その結果、本実施の形態に基づくインバータの出力特性は通常 S i基板、及び S O I基板上に製造された従来のィンバータに比べて高速な立ち上がり特性を得ることができた。

尚、本願発明に直接関係はないが、通常 S i基板、及び S O I基板上に製造された従来のィンバータ間の立ち上がり特性は、殆ど同特性に見えるが厳密には S O I基板上に製造されたィンバータの方が 5 %程度高速な特性を示す。

測定すべきィンバータの入力端子が 0 Vから 1 Vに立ち上がり MN 1が導通状態に、 M P 1が非導通状態になる過程に於いては、 MN 2も導通状態に、 M P 2は非導通状態となる。これにより MN 1の基板端子 B Nの電位は出力電位により 0 Vから 0 . 6 Vにまで上昇する。この時 M P 1の基板端子 B Pの電位も引きずられて 1 V以上の電位に上昇する。これにより MN 1を流れる電流はより大電流になるごとく、 M P 1の非導通状態はより漏洩電流が減少する方向に各々の閾電圧が変化する。その結果、本実施の形態に基づくインバータの出力特性は通常 S i基板、及び S O I基板上に製造された従来のインバータに比べて高速な立ち下がり特性を得ることができた。 1 p Fと大きな負荷容量を駆動する条件に於いても、本実施の形態に基づくインバータによれば MN 2、 M P 2の付加のためにチャネル幅換算で 5 %程度の専有面積の増加をもたらすだけで高速、高駆動能力の特性を実現することができた。

なお、本実施の形態に於ける抵抗素子 R S N、及び R S Pを付加しなかった回路に於いては図 1 0の基板端子電位が出力電位に追随せず、減衰、又は上昇の時定数が極めて長い特性となり、入力波形の変化に追随できない結果が得られた。これは基板電位が浮遊状態となり、任意に制御できない状態になる結果と考えられる。

図 1 1に本実施の形態に基づくインバータの出力特性を、通常 S i基板、及び S O I基板上に製造された従来ィンバ一タの特性と比較してより定量的に検討した結果を示す。本発明に係わる特性は、黒点によって示される曲線である。図 1 1の縦軸は遅延時間、横軸には負荷容量値である。この遅延時間は、図 1 0に於ける立ち上がり時間と立ち下がり時間の平均から求めた。図 1 1から明らかなごとく、本実施の形態に基づけば遅延時間は負荷容量と比例関係にあるが、負荷容量に係わらず通常 S i基板による従来ィンバータの遅延時間に比べて 6 0 % 以下にまで遅延時間を短縮できる。更に、負荷容量をつけないインバ一タだけによる回路の遅延時間、基本遅延時間は通常 S i基板による従来インバータに比べてほぼ 4 0 %にまで遅延時間を短縮する画期的改善がなされる。

ぐ実施の形態 3 >

図 1 2 ( a ) は本発明の第 3の実施の形態による半導体集積回路の回路構成を示す図、図 1 3はその完成平面図、図 1 4はその完成断面図である。尚、図 1 3 では主要部位のみを示した。また、上記平面図、図 1 3での符号は対応断面図、図 1 4と同様に部位を示している。実施の形態 3は前記実施の形態 1におけるトランジスタ M 2を設けない形態である。この形態は、前記トランジスタ M 2の代わりに容量素子を有する。即ち、より具体的には、本形態は 1方の電極が第 1のトランジスタのゲ一ト電極に接続され、他方の電極が前記第 1のトランジスタの基板端子及び第 1の抵抗素子を介して前記第 1のトランジスタのソースに接続された容量素子を有する。

実施の形態 3の半導体集積回路は基本的には前記実施の形態 1に従って製造した。ゲート電極 6の 1部を延長し、 S O I層 3の活性領域の 1部との問で容量素子 C Gを新たに設けた。このために本実施の形態では、前記実施の形態 1に於けるゲート絶縁膜 5形成工程前に活性領域の一部に選択的に Bのイオン注入を施して、その領域を S O I層 3と同伝導型で高濃度の領域 6を構成した。以降の製造工程は実施の形態 1に従つて実施した。

上記容量素子は基板電位をグート電位に追随させて上昇、又は下降させる作用を付加する目的であり、トランジスタの直流特性を変化させるものではない。抵抗素子 R Sが 1 Μ Ω以下の条件では基板電位が入力波形に十分に追随し得る観点から容量値は 1 0 f F以下が望ましい。トランジスタのチャネル領域に於いても基板ゲート間容量が原理的に付加されているが、これはゲート絶縁膜の容量と空乏層の容量の直列で構成されているため、ゲ一ト入力電位に基板電位を追随させる効果はあるものの上述した値の容量値を直流特性と無関係に構成することはできない。従って、本実施の形態に於いてはトランジスタのゲート容量成分と並列に、高濃度 p型拡散層とゲート絶縁膜、及びゲート電極による容量素子を別途構成した。 1 0 f Fの容量値を得るために 3 . 5 n mのゲート絶縁膜に対して 1 / m²の活性領域があればよい。

本実施の形態に基づいて製造されたトランジスタは、前記実施の形態 1に基づレ、て製造したトランジスタと全く変わらぬ直流特性を示した。この例は従来の S O I トランジスタに観測された基板浮遊効果に基づく諸現象は全く観測されなかった。更にソース ' ドレイン電流のゲート電圧依存性の勾配、サブスレシュホ一ルド係数も 1 0 n s幅のパルス測定に於いては 6 2mVZ桁と同一ゲート寸法の従来構造 SO I 'MOSの値 80 mVZ桁に比べて十分に小さな特性を実現することができた。直流測定に於いては従来構造 SO I .MOSの値と何等変わらない特性を示した。即ち、本実施の形態構成は過渡特性改善に於いてのみ絶大な効果を発揮する。

<実施の形態 4 >

図 1 2 (b) は本発明の第 4の実施の形態による半導体集積回路の回路構成を示す図、図 1 5はその完成平面図、図 1 6はその完成断面図、図 1 7は本実施の形態に基づく半導体集積回路により得られたィンバータ回路による遅延時間特性である。尚、上記平面図、図 1 5での符号は対応断面図、図 1 6と同様に部位を示している。

実施の形態 4は、前記実施の形態 2におけるトランジスタ MNの代わりに容量素子を設けた C M O Sの例である。

実施の形態 4においては、前記実施の形態 2に従って半導体集積回路を製造した。上記容量素子を形成するため、実施の形態 4に於いては次の工程を取る。即ち、前記実施の形態 2に於けるゲート絶縁膜 5形成工程前に、（ 1 ) n MO S活性領域の 1部に選択的に Bのイオン注入を施してその領域を S O I層 3と同伝導型で高濃度の領域 6を設ける。（2) 更に、 pMOS活性領域の 1部に選択的に Pのイオン注入による n型高濃度領域を n型 SO I層 3 1内に設けた。それ以降の基本的な製造工程は実施の形態 2に従って実施した。

本実施の形態の半導体集積回路のィンバータ特性が図 1 7に示される。図 1 7 では、縦軸に C M〇 Sィンバータ時間と立ち下がり時問の平均から求めたィンバータ遅延時間を、横軸には電源電圧を示してある。負荷容量 CLは 1 p Fである。本実施の形態において、 RSの抵抗値、及び CGBの容量値について各々 1 00 k Ω, 200 k Q及び 5 f F、 1 0 f Fに設定した。本実施の形態に基づくインバータの遅延特性は通常の S i基板、及び S O I基板上に製造された従来型のィンバータに比べて、高速な遅延時間特性を得ることができた。そして、この遅延時間は電源電圧が低いほど高速を得ることが出来る。定量的には電源電圧 2 Vに於いて、通常の S i基板上の従来型インバ一タの遅延時間の 80%、 0. 8Vの電源電圧では通常 S i基板上の従来型インバータの遅延時間の 60%の高速化が実現された。一方、比較の為、 SO I基板での例を取ると、 SO I基板上の従来型インバータでは、負荷容量が 1 _P Fと大きな場合、電源電圧に依存せず通常の S i基板上インバ一タの遅延時間の 95%程度にしか改善されない。

本実施の形態に基づくインバ一タにおいて、容量素子 CGBP、及び CGBN は基板電位をグート入力電位に追随させて、上昇又は下降させ閾電圧値を過渡的に可変とする作用を有している。過渡的変化を律する時定数は nMOSにおいて RSNと CGBNの積で、 1^〇3に於ぃては1¾3 Pと C G B Pの積で決定される。最大電流値など直流動作特性としては何等影響は観測されない。動的特性に於いて、抵抗、あるいは容量値が大きすぎると基板電位の変動が入力過程に追随不可能となり、使用周波数に依存して遅延時間が変化するなどの不安定性をもたらす。不安定性を生じない容量値は抵抗 RSが 1ΜΩ以下の場合、 2から 1 0 f F程度である。 1 0 f Fの容量値を得るために 3. 5 nmのゲート絶縁膜に対して 1 /m²の活性領域があればよい。即ち、本実施の形態に基づき高速な遅延特性を実現するために要する占有面積の増加分はたかだか 1 0。/。未満に抑えることができる。

なお、本実施の形態において、抵抗 RSNと RS Pとは過渡的動作、直流動作のいずれに於いても基板電位制御のために必須である。トランジスタのチャネル領域に於いても基板グート間容量が原理的に付加されているが、これはゲート絶縁膜容量と空乏層容量の直列で構成されているため、グート入力電位に基板電位を追随させる効果はあるものの、上述した値の容量値を直流特性と無関係に構成することはできない。従って、上記容量成分と並列に配置され、直流特性に影響を与えない容量素子 CGBN、 CGB Pの存在は特に大きな負荷駆動能力を実現する本実施の形態の構成におレ、ては必須である。

本実施の形態および前記実施の形態 3において、基板電位を有効に制御し、低電圧、高速動作を達成する為には、容量素子、抵抗素子、および基本トランジスタの間に次の関係が維持されることが必要である。即ち、駆動するべき負荷容量 C Lをトランジスタのソース ' ドレイン電流 I D Sで割った駆動時定数に対し、基板電位制御時定数 CG · RS積（あるいは CGN * RSN、および CGP · R S P積）を大きく設定することが必要である。この条件はスィッチ時間に対して基板電位が制御される時間を長く設定し、高速動作機能をより有効とするための条件である。また、動作周波数の逆数、即ち動作時間に対して CG · RS積（あるレ、は CGN ' RSN、および CGP · RS P積）は動作周波数の逆数よりも小さいことが要求される。それは、上記基板電位制御時定数 CG . RS積（あるいは CGN ' RSN、および CGP ' RS P積）が大きいと次ぎのスイッチング入力に対して履歴が生じる結果となるためである。

ぐ実施の形態 5 >

図 1 8 (a) は本発明の第 5の実施の形態による半導体集積回路の回路構成を示す図、図 1 9はその完成平面図、図 20から図 21はその製造工程を示す断面図である。各断面図は、平面図、図 1 9における a b cに沿った断面であるので注意を要する。図 22はその完成断面図である。尚、上記平面図、図 1 9での符号は対応各断面図と同様に部位を示している。

実施の形態 5は前記実施の形態 1に於ける抵抗素子 R Sに代えて p MO S トランジスタ MP 3を配置した例である。 nMOS トランジスタ MN 2の配置は前記実施の形態 1と同様であり、同じ役割を果たす。 M P 3は前記実施の形態 1に於ける抵抗素子 RSと同じく、非導通状態になったトランジスタ MN 1の基板に蓄積された電荷を速やかに接地電位線に引き抜く作用をする。電荷引き抜きに関して、本実施の形態の構成は、前記実施の形態構成に比べて、ゲート入力信号に追随してより高速に基板電位を不安定性なく追随させ、閾電圧を可変とすることが可能となる。それは、電荷引き抜き経路抵抗が更に低抵抗に構成できるためで本実施の形態の半導体集積回路は、 pMOS トランジスタ MP 3を形成する以外は前記実施の形態 2に従レ、製造する。

実施の形態 5に於いては nM〇S活性領域が構成される S O I層 3と同一の SO I層領域の一部に選択的に n型 S O I領域 3 1を形成した。この場合、ィォン注入の条件は実施の形態 2の条件で良い。引き続いて、浅い高濃度 n型拡散層 7、 p型 SO I層 3領域に於ける深い高濃度 n型拡散層 1 0および n型 S〇 I層 3 1領域の深い高濃度 p型拡散層 1 03、及び 1 04を前記実施の形態 2に従つて製造した。浅い高濃度 n型拡散層 7はゲート絶縁膜 5、ゲート電極 6、 p型 S 〇 I層 3領域に於けるゲ一ト電極 6と自己整合の関係で構成される。 p型 SO I 層 3領域に於ける深い高濃度 n型拡散層 1 0は前記ゲート側壁絶縁膜 8と自己整合の関係で構成される。

ここで、最終的にトランジスタ M N 1の基板端子 BNとの接続を予定される領域に於ては、上記深い高濃度 n型拡散層 1 0は形成せず、浅い高濃度 n型拡散層 7のみが配置される如く構成する（図 20) 。

図 20の状態より、前記実施の形態 2に従い製造工程を継続し、ゲート保護絶縁膜 1 4の堆積、所望箇所への開孔 1 2、 1 3、 1 3 1を施した。これらの開孔の形成に引き続き、 SO I層 3及び 3 1も選択的にエッチングした。開孔 1 2はドレイン拡散層領域に、開孔 1 3は基板端子 BN接続領域に、開孔 1 3 1はソース領域に配置する。開孔 1 2、及び 1 3 1に於ては SO I層のエッチングは都合により省略しても良い（図 2 1) 。図 21の状態より前記実施の形態 2におけると同様に配線保護絶縁膜 20、ドレイン電極 1 9、ソース電極 1 8を含む電極配線を形成し本実施の形態に基づく半導体集積回路を製造した（図 22) 。

本実施の形態に基づき製造された半導体集積回路は、前記実施の形態 1に基づくトランジスタと同じく直流、及びパルス測定に於いても、基板浮遊効果に起因する不安定性、耐圧低下等の諸現象は解消された。更に、ソース · ドレイン電流のゲート電圧依存特性に於ける傾きもほぼ理論値である 62 m V /桁と極めて小さな値を達成した。こうして、本例において低電圧、低漏洩電流特性を実現できた。

ぐ実施の形態 6 >

図 1 8 (b) は本発明の第 6の実施の形態による半導体集積回路の回路構成を示す図、図 23はその完成平面図である。尚、図 23におけるこれまでと同じ符号はこれまでと同じ部位を示す。

実施の形態 6に於いては nMO Sに関する前記実施の形態 5の構成を反対伝導型に変更した pMOSにも適用し、 CMOSインバータ構成とした。

本実施の形態に於いて、トランジスタ MN1と MP 1よりなるインバータの入力端子が 1 Vから 0 Vに立ち下がり MP 1が導通状態に、 MN 1が非導通状態になる過程に於いて、 MP 2、 MP 3も導通状態に、 MN2、 MN 3は非導通状態となる。これにより MP 1の基板端子 B Pの電位は出力電位により 1 Vから 0. 4 Vにまで低下する。この時 MN 1の基板端子 BNの電位も引きずられて負の電位に低下する。即ち、 MP 1を流れる電流はより大電流になるごとく、 MN1の非導通状態はより漏洩電流が減少する方向に各々の閾電圧が変化する。その結果、本実施の形態に基づくインバ一タの出力特性は通常の S i基板、及び S O I基板上に製造された従来型の諸インバータに比べて高速な立ち上がり特性を得ることができた。

測定すべきインバータの入力端子が 0 Vから 1 Vに立ち上がり M N 1が導通状態に、 M P 1が非導通状態になる過程に於いては、 MN 2、 M N 3も導通状態に、 M P 2、 M P 3は非導通状態となる。これにより MN 1の基板端子 B Nの電位は出力電位により 0 Vから 0 . 6 Vにまで上昇する。この時 M P 1の基板端子 B Pの電位も引きずられて 1 V以上の電位に上昇する。これにより MN 1を流れる電流はより大電流になるごとく、 M P 1の非導通状態はより漏洩電流が減少する方向に各々の閾電圧が変化する。その結果、本実施の形態に基づくインバータの出力特性は通常 S i基板、及び S O I基板上に製造された従来型の諸インバータに比べて高速な立ち下がり特性を得ることができた。 1 p Fという大きな負荷容量を駆動する条件に於いても、本実施の形態に基づくインバータによれば MN 2、 MN 3、 M P 2、 M P 3の付加によりチャネル幅換算で 1 0 %以下の占有面積の増加をもたらすだけで高速、高駆動能力の特性を実現することができた。なお、本実施の形態に於ける MN 3、 M P 3は各々 M P 1、及び MN 1が非導通になる段階で基板端子 B P、又は B Nの蓄積電荷を引き抜く作用をする。このことは非導通状態における閾電圧の絶対値を上昇させ、漏洩電流を低減させる作用を有する。本実施の形態に基づくインバータにおいては基本的に前記実施の形態 2によるィンバータと直流特性、及びパルス動作に於ける低電圧 ·高速動作特性は変わらず、且つ基板蓄積電荷の引き抜きを抵抗素子に代えてトランジスタで行う分だけ高速動作特性が改善される。

実施の形態 6に基づく半導体集積回路の製造方法は前記実施の形態 2と同一である。レイアウトは MN 3、及び M P 3の付加のために図 2 3に示すごとく変更する必要がある。上記変更は n M〇 S領域に関しては前記実施の形態 5と同一であり、 p M O S領域に関しては該 n M O S領域の伝導型を反対にして構成された配置とすれば良い。

ぐ実施の形態 7〉

図 2 4 ( a ) は本発明の第 7の実施の形態による半導体集積回路の回路構成を示す図、図 2 5はその完成平面図、図 2 6はこの平面図に図示された a bにおける完成断面図である。尚、図 2 4の（a ) 、図 2 5におけるこれまでと同じ符号はこれまでと同じ部位を示す。

実施の形態 7では前記実施の形態 5に於ける p M O S トランジスタ M P 3に代えて n M〇S トランジスタ MN 3を配置する。上記 MN 3のゲート電極はトランジスタ MN 1のゲート電極に代えてドレイン端子に接続する。即ち、本実施の形態に於いては基本トランジスタ MN 1が構成される同一の S O I層 3活性領域の 1部に p MO Sに代えて n MO Sを構成する。

実施の形態 7の半導体集積回路の製造方法は前記実施の形態 1の製造方法と同一である。本実施の形態に於いては抵抗素子 R Sの代わりにトランジスタ MN 3を配置し、 MN 3のゲート電極 6 1を MN 1のドレイン拡散層 1 0に接続するためにグート電極 6 1上への開孔 1 7 2と該開孔部への積層膜の充填、配線金属膜 1 90、 1 91によるソース電極との接続等を所望の回路構成に従って実施した。

上記製造方法、及び上記配置構成に基づいて製造された実施の形態 7の半導体集積回路はトランジスタ MN 1の高性能化に有用である。本例でも前記実施の形態 5に基づくトランジスタと同一の改善効果が得られた。前記実施の形態 5との効果の違いは同一の S〇 I活性領域に nMOSと pMOSを混在させて配置する必要がなく、厳密な位置合わせ制御から解放された点である。

<実施の形態 8 >

図 24 (b) は本発明の第 8の実施の形態による半導体集積回路の回路構成を示す図、図 27はその完成平面図である。尚、図 24の（b) 、図 27における、これまでと同じ符号はこれまでと同じ部位を示す。

実施の形態 8においては、 nMO Sに関する前記実施の形態 7の構成を反対伝導型に変更した pMOSにも適用し、 CMOSインバータ構成とした。

本実施の形態において、トランジスタ MN 1と MP 1よりなるィンバータの入力端子が 1 Vから 0Vに立ち下がり MP 1が導通状態に、 MN1が非導通状態になる過では、出力電位は 1 Vから 0Vに遷移する途上にあるため MP 2は導通状態に、 MP 3は非導通状態にある。また、 MN 2は非導通状態、 MN3は導通状態となる。これにより MP 1の基板端子 B Pの電位は出力電位により 1 Vから 0.4 Vにまで低下する。この時 MN 1の基板端子 BNの電位も引きずられて負の電位に低下する。即ち、 MP 1を流れる電流はより大電流になるごとく、 MN 1の非導通状態はより漏洩電流が減少する方向に各々の閾電圧が変化する。その結果、本実施の形態に基づくインバータの出力特性は通常 S i基板、及び SO I 基板上に製造された従来のインバ一タに比べて低電圧動作で且つ高速な立ち上がり特性を得ることができた。

基本インバータの入力端子が 0 Vから 1 Vに立ち上がり MN 1が導通状態に、 MP 1が非導通状態になる過程では、出力電位は 0 Vから 1 Vに遷移する途上にあるため、 MN2は導通状態に、 MN3は非導通状態にある。また、 MP 2は非導通状態に、 MP 3導通状態となる。これにより MN 1の基板端子 BNの電位は出力電位により 0 Vから 0.6 Vにまで上昇する。この時 MP 1の基板端子 B P の電位も引きずられて 1 V以上の電位に上昇する。これにより MN 1を流れる電流はより大電流になるごとく、 MP 1の非導通状態はより漏洩電流が減少する方向に各々の閾電圧が変化する。その結果、実施の形態 8に基づくインバータの出力特性は通常 S i基板、及び S O I基板上に製造された従来のィンバータに比べて低電圧動作で且つ高速な立ち下がり特性を得ることができた。上記の低電圧で高速なインバータ特性は前記実施の形態 6に基づくインバータの特性と同一な特性である。実施の形態 6に基づくィンバータとの差異は同一 S O I活性領域に nMOSと pMOSを混在させて配置する必要がなく、厳密な位置合わせ制御から解放された点である。

<実施の形態 9 >

図 28は本発明の第 9の実施の形態に基づく半導体集積回路を説明する回路構成図である。本実施の形態に於いては前記実施の形態 2に基づく半導体集積回路を NAND回路、又は NOR回路に適用した例である。実施の形態 9においては、 1例として 3入力 N A N D回路の場合について示してある。 n MO Sの直列接続の代わりに p M O Sを直列接続して得られる N A N D回路に関しても全く同様に適用できる。実施の形態 9に於いて、ゲート電極に 1つの入力が印加され、互いに直列接続された基本トランジスタ群は同一 S O I 層活性領域に配置する。ゲート電極を共有する各々の p M〇S基本トランジスタは互いに独立の S O I層活性領域に配置する。ここでは、各 S O I層活性領域ごとに 1つの抵抗素子を介してトランジスタの基板端子と接地電位線とを接続するごとく構成した。本例は前記実施の形態 2の構成及び製造方法に基づいた。更に、前記実施の形態 2に基づき各 S O I層活性領域ごとに出力端子と該基板端子を結ぶごとく 1つの補助のトランジスタを上記各基本トランジスタ毎に並列に配置した。補助トランジスタのゲ一ト電極は並列接続の基本トランジスタのゲ一ト電極に接続した。基本トランジスタが直列接続された領域に於いては該補助トランジスタを直列接続し、両端で基板端子、及び出力端子と接続した。上記補助のトランジスタは基本トランジスタのチャネル長に比べて 1 / 1 0以下の構成であることが寄生容量の増加を抑制し、高速動作を保証する観点から望ましい。実施の形態 9に基づく半導体集積回路は N A N D回路として動作するが、前記実施の形態 2に基づくィンバータ回路と同様に、基本トランジスタの閾電圧値が各補助トランジスタの働きにより導通トランジスタでは低下するごとく、非導通トランジスタでは上昇するごとく入力電位に追随して可変となる。これにより低電源電圧条件においても、大電流化が図られ、実施の形態 2で記載したインバータの高性能化と同程度の極めて高速で且つ漏洩電流が少ない N A N D回路動作を実現することができた。直流特性に於ても、大電流特性、低漏洩電流特性を併せて実現することができた。

ぐ実施の形態 10 >

図 29は本発明の第 1 0の実施の形態に基づく半導体集積回路を説明する回路構成図である。本実施の形態に於いては前記実施の形態 4に基づく半導体集積回路を N AND回路、又は NOR回路に適用した例である。

実施の形態 1 0も、前記実施の形態 9と同様に 3 N AND回路の例である。 n MO Sの直列接続の代わりに pMO Sを直列接続して得られる NAN D回路に関しても全く同様に適用できる。本実施の形態に於いては nMOS、 pMOSとも、各基本トランジスタは互いに分離された SO I層活性領域ごとに配置される。各 SO I層活性領域ごとに基本トランジスタの基板端子は抵抗素子を介してソース端子と、容量素子を介してゲート入力端子と接続されて 1単位を構成する。ここにおいて、上記容量素子は実施の形態 3、及び 4に記載したごとく基本トランジスタのグート容量成分とは別個の成分であり、基本トランジスタの直流特性に影響を与えるものではない。

実施の形態 10に基づく半導体集積回路は、 NAND回路として動作するが前記実施の形態 4に基づくィンバータ回路と同様に基本トランジスタの閾電圧値が容量素子の働きによりゲート電位に追随して基板電位が上昇又は低下しすることにより導通トランジスタでは低下するごとく、非導通トランジスタでは上昇するごとく過渡状態でのみ可変となる。これにより低電源電圧条件においても大電流化が図られ、実施の形態 2で記載したィンバータの高性能化と同程度の極めて高速で且つ漏洩電流が少ない N A N D回路動作を実現することができた。基板電位の過渡的変動時定数を支配する容量抵抗積の最適条件は前記実施の形態 3、又は 4記載の条件とすることにより達成できる。

ぐ実施の形態 1 1 >

図 3 0は本発明の第 1 1の実施の形態に基づく半導体集積回路を説明する回路構成図である。実施の形態 1 1は前記実施の形態 1 0に基づく半導体集積回路に於おいて、抵抗素子を各基本トランジスタと反対導電型の補助トランジスタで置き換え構成し、 N A N D回路、又は N O R回路に適用した例である。補助トランジスタのゲ一ト電極は並列接続された各基本トランジスタのゲート電極に接続した。上記挿入した補助トランジスタは、基本トランジスタが導通状態の時、非導通となり基本トランジスタが非導通の時導通となるごとく作用する。即ち、本実施の形態に於ける補助トランジスタは前記実施の形態 1 0に於ける抵抗素子と同様に基本トランジスタが非導通に切り替わった段階で速やかに基板蓄積電荷を引き抜き、スイッチング特性の履歴を速やかに解消することにより、より高速での動作を可能にできた。本実施の形態は基本トランジスタ、容量素子、及び補助トランジスタで 1単位を構成し、 N A N D回路に適用した例について示した。しかし、上記 1単位を直列接続せず、 p MO Sの 1単位と n M O Sの 1単位でインバータを構成する構成にも適用できる。これにより、低電圧、で超高速なィンバータ動作を実現することができる。

<実施の形態 1 2 >

図 3 1は本発明の第 1 2の実施の形態に基づく半導体集積回路を説明する回路構成図である。実施の形態 1 2は前記実施の形態 1 1に基づく半導体集積回路に於いて、補助トランジスタを反対導電型で置き換え構成し、 N A N D回路、又は N O R回路に適用した例である。補助トランジスタのゲート電極は入力端子の代わりに出力端子に接続する。実施の形態 1 2における N A N D回路スィッチング特性の高速化特性は、ゲート入力信号に追随して基板電位を変動させる容量素子の作用により前記実施の形態 1 0と同様な高速スィツチング特性を達成できた。実施の形態 1 2に於ける補助トランジスタは、前記実施の形態 1 1の補助トランジスタと同様に作用し、スィツチング後の基板蓄積電荷を速やかに引き抜き、スィツチング特性の履歴を速やかに解消することにより、より高速での動作を可能にできた。更に、実施の形態 1 2に於ては前記実施の形態 1 1に比べて改善された点は同一 S O I活性領域に n M O Sと p M〇 Sを混在させて配置する必要がなく、厳密な位置合わせ制御から解放された点である。

<実施の形態 1 3 >

図 3 2は本発明の第 1 3の実施の形態に基づく半導体集積回路を説明する回路構成図である。実施の形態 1 3に於いては前記実施の形態 5、及び 6に基づく半導体集積回路を N A N D回路、又は N O R回路に適用した例である。実施の形態 1 3は前記実施の形態 9に基づく半導体集積回路に於いて、抵抗素子に代えて基本トランジスタと反対導電型の補助トランジスタを配置する。補助トランジスタのゲート電極は、基本トランジスタの入力ゲート端子に接続する。上記補助トランジスタは、前記実施の形態 1 2に基づく半導体集積回路に於ける補助トランジスタと同様に作用し、スイッチング後の基板蓄積電荷を速やかに引き抜き、スィツチング特性の履歴を速やかに解消することにより、より高速での動作を可能にできた。本実施の形態に基づく半導体集積回路は NAND回路として動作するが前記実施の形態 6に基づくィンバータ回路と同様に基本トランジスタの閾電圧値が各補助トランジスタの働きにより導通トランジスタでは低下するごとく、非導通トランジスタでは上昇するごとく入力電位に追随して可変となる。これにより低電源電圧条件に於いても大電流化が図られ、実施の形態 6で記載したィンバータの高性能化と同程度の極めて高速で且つ漏洩電流が少ない NAND回路動作を実現することができた。直流特性に於ても、大電流特性、低漏洩電流特性を併せて実現することができた。

<実施の形態 14〉

図 33は本発明の第 14の実施の形態に基づく半導体集積回路を説明する回路構成図である。本実施の形態に於いては前記実施の形態 7、及び 8に基づく半導体集積回路を NAND回路、又は NOR回路に適用した例である。

実施の形態 14は前記実施の形態 1 3に基づく半導体集積回路において、付加した補助トランジスタが基本トランジスタと反対導電型のトランジスタであつたのに対し、実施の形態 14では同一導電型トランジスタとし、該付加トランジスタのゲート電極をゲート入力端子に代えて出力端子に接続した。

実施の形態 1 4に基づく半導体集積回路は NAND回路として動作するが前記実施の形態 1 3に基づく NAND回路と同様に基本トランジスタの閾電圧値が各補助トランジスタの働きにより導通トランジスタでは低下するごとく、非導通トランジスタでは上昇するごとく入力電位に追随して可変となる。これにより低電源電圧条件に於いても大電流化が図られ、実施の形態 8で記載したィンバータの高性能化と同程度の極めて高速で且つ漏洩電流が少ない N A N D回路動作を実現することができた。直流特性に於ても、大電流特性、低漏洩電流特性を併せて実現することができた。更に実施の形態 1 4に於ては前記実施の形態 1 3に比べて改善された点は同一 S O I活性領域に n M O Sと p M O Sを混在させて配置する必要がなく、厳密な位置合わせ制御から解放された点である。

<実施の形態 1 5 >

図 3 4は本発明の第 1 5の実施の形態に基づく半導体集積回路を説明する回路構成図、図 3 5はその完成平面図である。実施の形態 1 5に於いてはスィッチング機能を有し、ソースとドレインの関係が任意に入れ替わるトランスファ一回路に本発明の基本概念を適用し、その低電圧、高速動作化を図るものである。前記実施の形態 1がソース · ドレイン非対称構造であつたのに対し、本実施の形態はその構造をソース ·ドレイン対称構造にすることによりトランスファー回路に適用可能とするものである。

図 3 4に於いて、基本トランジスタ MN 1に付加された補助トランジスタ MN 3、抵抗素子 R S N 2は図 1に於ける M 2、及び R Sと同一のものである。本発明の基本概念をトランスファー回路に適用するために本実施の形態に於てはソース側に補助トランジスタ MN 2、ドレイン側に抵抗素子 R S N 1をソース ' ドレイン対称構成となるごとく付加する。

前記実施の形態 1に於て、補助トランジスタ MN 3が図 4に於ける b c間に配置された鍵型ゲート電極の 1部に構成されたごとく、本実施の形態に於ては補助トランジスタ MN 2、及び MN 3は各々図 3 5に於ける c d間、及び a c間に配置された T字型ゲート電極の一部により構成する。補助トランジスタ MN 2、及び M N 3の付加による占有面積の増加は 1割以下となる如くチャネル幅は基本トランジスタのチャネル幅の l Z l 0以下で十分である。 MN 1の基板端子との接続は前記実施の形態 1に準じて埋め込み絶縁膜に達する S O I層 3の開孔 1

3、及び 1 3 7と該開孔部への績層金属膜の埋め込みにより浅い n型高濃度拡散層 7と S〇 I層 3間を短絡し、実施した。抵抗素子 R S N 2、及び R S N 3は前記実施の形態 1に於けるソース拡散層底面と埋め込み絶縁膜間の S O I層を電流経路とし、ソース電極接続孔に至るまでの領域に形成される抵抗成分に依った。尚、トランスファー回路に於てはソースとドレインの役割が端子信号により可変となるため、信号が低電位となる側の高濃度拡散層がソースとして認識され、ソース側の抵抗素子だけが作用し、ドレイン側の抵抗素子は無視されるごとく自動的に切り換えが為されることが要求される。上記仕様を満たす手法として、本実施の形態による半導体集積回路に於いては高電位が印加されるドレイン拡散層底部の抵抗素子経路はドレイン空乏層の拡がりにより自動的に遮断される。図 3 5に図示した基本トランジスタ MN 1と反対導電型の接合型電界効果型トランジスタは上述した抵抗素子経路のドレイン側経路が自動的に遮断される作用を等価的に表わしたもので、ソース側に於ける抵抗素子と接合型電界効果トランジスタの直列抵抗の電気特性は単に抵抗素子の特性だけで決定される。

図 3 4で表わされる実施の形態 1 5に基づくトランスファー回路に於いて、基本トランジスタ MN 1を導通にする如くゲ一ト電極に入力が印加された段階で補助トランジスタ MN 2、及び MN 3も導通となり、 MN1の基板端子電位はソ一ス · ドレイン電圧の 1Z2の電位にまで上昇し、閾電圧を低下させて低ゲート電圧に於いても大電流が流れる如く作用する。基本トランジスタ MN 1が非導通となった状態では上記補助トランジスタ MN 2、 MN 3も非導通となり、 MN1 の基板端子に蓄積された電荷を速やかに引き抜き、入力信号の履歴を除去する必要がある。基板電荷の引き抜きは低電位のソース Zドレイン端子の何れかの端子に接続された抵抗素子 RSN 2、又は RSN 3を介して実行され、基板浮遊現象を解消することができる。即ち、本実施の形態に基づけば補助トランジスタ MN 2、 MN 3の作用により入力信号に追随して基本トランジスタの閾電圧を可変にすることが可能となり、低電圧で、且つ超高速遅延特性を有するトランスファー回路を実現でき、且つ SO I トランジスタ特有の基板浮遊効果の発生も完全に解消することができた。

ぐ実施の形態 1 6 >

図 36は本発明の第 1 6の実施の形態に基づく半導体集積回路を説明する回路構成図である。実施の形態 1 6は前記実施の形態 1 5と同様にトランスファー回路に本発明を適用した例である。本実施の形態に於いてはソース · ドレイン対称構造で基本トランジスタの閾電圧可変とするために、前記実施の形態 3に記載したゲート基板端子間容量素子の付加によるゲート入力追随の基板電位可変構造を用いた。容量素子 CGBNは前記実施の形態 3に従って製造した。図 36に於ける抵抗素子 RSN2、及び RSN 3と等価回路表示の接合型電界効果トランジスタは前記実例 1 5と同 1である。即ち、本実施の形態に於いてもソース端子とドレイン端子の何れか電位が低い方が自動的にソースとして作用し、該ソース端子に接続された抵抗素子の経路のみが基板蓄積電荷の引き抜きに有効となり、他方の抵抗素子経路はドレイン空乏層の拡がりにより自動的に遮断される。本実施の形態に基づくトランスファ回路は基本トランジスタの閾電圧が容量素子 C G B Nの存在により可変となり、低電圧で、且つ超高速遅延特性を有するトランスファー回路を実現でき、且つ S O I トランジスタ特有の基板浮遊効果の発生も完全に解消することができた。

<実施の形態 1 7 >

図 3 7及び図 3 8は各々本発明の第 1 7の実施の形態による半導体集積回路の回路構成図、及び第 1 7の実施の形態を説明するための随時書込み読出し記憶装置（D R AMと称する）の構成図である。前記実施の形態 1 6に従って、トランスファ回路を構成する基本トランジスタ Q T、及ぴ Q Tの基板電位をヮード線入力に追随して可変とする容量素子 C G B、更に公知の D R AM製造方法による記憶蓄積用の容量素子 C Sからなる D R AMの主要部分である 1記憶単位（メモリセル）を製造した。即ち、メモリセルは本発明による 1つの半導体装置 QT と 1つの容量素子 C Sの直列接続により構成され、データ伝達線であるビット線 5 2、及び入出力制御のワード線 5 1に接続される。本随時書込み読出し型記憶装置はメモリセルが行列状に配置されたメモリセルァレイ 5 6と制御用周辺回路で構成されるが、周辺回路も本発明の第 1から第 1 6の実施の形態に基づく半導体集積回路により構成した。メモリセル選択のアドレス信号端子数を低減するため列ァドレス信号と行ァドレス信号をずらし多重化して印加するが、 R A Sと C A Sは各パルス信号であり、ク口ック発生器 5 3及び 5 4を制御してァドレス信号を行デコーダ 6 3と列デコーダ 6 1に振分けている。緩衝回路であるァドレスノくッファ 5 7、 5 8により行デコーダ 6 3及び列デコーダ 6 1に振分けられたァドレス信号に従って特定のヮード線、及びビット線を選択する。各ビット線にはフリップフロップ型増幅器によるセンスアンプ 6 2が接続され、メモリセルから読出された信号を増幅する。パルス信号 W Eは書込未ク口ック発生器を制御することにより書込みと読出しの切替えを制御する。 Dは書込み、読出しの信号である。

本実施の形態に基づく半導体集積回路に於ては、制御用周辺回路はもちろん、メモリセルアレイに於ても基板浮遊効果から解消された。 D R AMの消費電力を決定するメモリセルのリフレッシュ特性に於ても十六メガビットメモリ構成で最悪で 0 . 8秒と従来に比べて約十倍に向上することができた。更に、電源電圧に関して通常 S i基板に製造した従来型の D R AMを 1 . 8 Vで動作させた場合のアクセス時間と同等な特性を本実施の形態に基づく D R AMに於いては 1 . 2 Vの低電源電圧で実現することができた。 1 . 8 Vの同一電源電圧で比較した場合、アクセス時間も S O I基板に製造された従来 D R AM比で 3 0 %以上低減できる高速性が実現できた。上記の高速動作化は閾電圧可変効果による構成トランジスタの大電流化に基づくものと考えられる。

<実施の形態 1 8 >

図 3 9及び図 4 0は各々本発明の第 1 8の実施の形態による半導体集積回路の回路構成図、及び第 1 8の実施の形態を説明するための常時書込み読出し記憶装置（S R AMと称する）の構成図である。 2組のインバータを 1対とする S R AMのメモリセルを含む S R AMを前記実施の形態 2に従って製造した。

本 S R AMに於ては 1記憶単位であるメモリセルは図 3 9で示される如く本発明による 2組の相補型 MO Sと信号の入出力を制御する 2つの MO S (トランスファ MO Sと称される）で構成される。本 S R AMはメモリセル 6 7、 6 8が行列状に配置されたメモリセルアレイ 7 4と制御用周辺回路で構成されるが周辺回路も本発明の半導体集積回路により構成した。本実施の形態の構成は基本的に前記実施の形態 1 7のものと同一であるが、 S R AMの高速性、低消費電力性を図るためにァドレス遷移検出器 7 0を設け、これにより発生するパルスによつて内部回路を制御している。更に、アドレスバッファ 6 9からデコーダ 7 8までの回路の高速化を図るため行デコーダをプリデコーダ 7 1 と主デコーダ 7 6の 2段により構成している。尚、 7 2、 7 3はイコライザである。チップセレクト 7 9は信号じ≤、及び WEにより情報の書込未、及び読出し時のデ一タの競合を避け、且つ書込みサイクル時間と読出しサイクル時間をほぼ同じにして高速性を可能にするための回路である。尚、 7 7および 7 8は列デコーダ、 8 0は入カバッファ、 8 1はセンスアンプ、 8 2は出力バッファ、 8 3は列アドレスバッファである。

図 3 9に於いて、トランスファー M〇Sの MT 1、 MT 2は通常構造の n M〇 Sで構成されるごとく記載してあるが、図 3 6で示される前記実施の形態 1 6に基づくトランジスタで構成する方が製造工程の一貫性、及び基板浮遊効果解消、更には低電圧高速動作化の観点から好ましく、前記実施の形態 1 6に基づくトランジスタでトランスファー MO Sを構成した S RAMも同時に製造した。

尚、図 3 9において、 64はワード線、 6 5、 6 6はビット線、 6 7、 6 8はメモリセル領域を示している。

本実施の形態に基づく半導体集積回路に於いては pMOS、 nMOSの何れに関しても基板浮遊効果に起因する諸症状を観測することができなかった。更に、電源電圧に関して通常 S i基板に製造した従来 S RAMを 1. 8 Vで動作させた場合のアクセス時間と同等な特性を本実施の形態に基づく S R A Mに於いては 1. 2 Vの低電源電圧で実現することができた。 1. 8 Vの同一電源電圧で比較した場合、アクセス時間も SO I基板に製造された従来 S RAM比で 3 0%以上低減できる高速性が実現できた。上記の高速動作化は閾電圧可変効果による構成トランジスタの大電流化に基づくものと考えられる。

<実施の形態 1 9 >

図 4 1は本発明の他の実施の形態による半導体集積回路の構成を示す図である。本実施の形態は本願発明に係わる半導体集積回路により構成された信号伝達処理装置に関する。特に非同期伝送方式（ATM交換器と称される）に関する信号伝送処理装置である。本願発明に係わる半導体集積回路は、本願明細書の請求項 1から 1 6、及び 1 8記載の半導体集積回路が用レヽられた。

図 4 1に於て、光ファイバ _ 84により超高速で直列的に伝送されてきた情報信号は、図に 8 5として示した部分で電気信号に変換し（O/E変換）、且つ並列化（SZP変換）させる装置を介して半導体集積回路（B FMLS I ) 8 6に導入した。この B FMLS I 86には本願明細書の発明の形態 1から 8の何れかに記載の半導体集積回路が好ましい。

この集積回路で番地付処理された電気信号は直列化（PZs変換）、及び光信号化（EZ〇変換）されて光ファイバ— 90で出力される。上記 BFMLS Iは多重器（MUX) 、ノくッファメモリ（BFM) 、及び分離器（DMUX) により構成される。この BFMLS Iはメモリ制御 LS 1 86、及び空アドレス振分け制御の機能を有する L S I (空ァドレス F I F Oメモリ L S I ) 89により制御される。本信号伝送処理装置は伝送すべき番地と無関係に送られてくる超高速伝送信号を所望番地に超高速で伝送するスィツチの機能を有する装置である。 BF MLS Iは入力光信号の伝送速度に比べて著しく動作速度が遅い為、入力信号を直接スィツチングできず、入力信号を 1時記憶させ、記憶された信号をスィツチングしてから超高速な光信号に変換して所望番地に伝送する方式を用いている。

BFMLS Iの動作速度が遅ければ大きな記憶容量が要求される。本実施の形態に基づく ATM交換器に於ては B FML S Iが上記本願発明に係わる半導体集積回路により構成されることにより、従来の BFMLS Iに比べて動作速度が 3倍と高速である。従って、 B FML S Iの記憶容量を従来比で約 1/3と低減することが可能となった。更に、本願発明の適用により、 ATM交換器の製造原価を低減することができた。

<実施の形態 20 >

本発明の他の実施の形態を図 42の計算機構成図で説明する。本実施の形態は本願発明に係わる半導体集積回路を高速大型計算機に適用した例である。この高速大型計算機は命令や演算を処理するプロセッサ 500が複数個並列に接続されている。本願発明に係わる半導体集積回路としては、本願明細書の請求項 1から 1 8の何れかに記載の半導体集積回路が用いられた。

本実施の形態では本発明による半導体集積回路が従来のバイポーラトランジスタを用いた集積回路よりも集積度が高く廉価なため、命令や演算を処理するプ口セッサ 5 0 0、システム制御装置 5 0 1、及び主記憶装置 5 0 2等を 1辺が 1 O m mから 3 O m mの本発明の半導体集積回路で構成した。これらの命令や演算を処理するプロセッサ 5 0 0、システム制御装置 5 0 1、及び化合物半導体装置からなるデータ通信インタフェース 5 0 3を同一セラミック基板 5 0 6に実装した。叉、データ通信インタフェース 5 0 3、及びデータ通信制御装置 5 0 4を同一セラミック基板 5 0 7に実装した。これらセラミック基板 5 0 6、及ぴ 5 0 7と主記憶装置 5 0 2が実装されたセラミック基板を大きさが 1辺約 5 0 c m 程度、あるいはそれ以下の基板に実装し、計算機の中央処理ュニット 5 0 8を構成した。この中央処理ュニット 5 0 8内データ通信や、複数の中央処理ュニット間データ通信、あるいはデータ通信インタフェース 5 0 3と入出力プロセッサ 5 0 5を実装した基板 5 0 9との間のデータの通信は図中の両端矢印線で示される光ファイバ 5 1 0を介して行われた。

この計算機では命令や演算を処理するプロセッサ 5 0 0、システム制御装置 5 0 1、及び主記憶装置 5 0 2等の本発明による半導体集積回路が並列で、且つ低電圧化による消費電力低減化、更には高速に動作でき、またデータの通信が光を媒体に行われるため、 1秒間当りの命令処理回数を大幅に増加することができた。 <実施の形態 2 1 > 図 4 3は本発明の他の実施の形態を示した回路構成図である。本実施の形態 2 1においては、本発明の請求項 1から請求項 4 8の何れかに記載した半導体集積回路 9 2と基板電位を制御しない従来構成の半導体集積回路 9 1を接続することにより半導体システムを構築した。この従来構成の半導体集積回路は基板電位は制御されていない。図 4 3は負荷容量を駆動する部分に本発明に基づくドライバ回路を用い、論理回路部分を従来構成の半導体集積回路で構成した例について示している力接続関係が逆の場合、あるいは並列接続として、本願発明に係わる半導体集積回路を用いても良い。いずれの場合においても、低消費電力 '高速動作特性を要する回路構成部分にのみ本発明に係わる半導体集積回路を用い、一方、超高密度回路のごとく、付加面積を極力抑える必要のある回路領域には従来回路構成を用いる。これにより超高密度半導体集積回路と超高速性および超低消費電力性の両面を満足する半導体システムを構築することが出来た。尚、従来回路構成といしたは論理回路に限定する必然性は全くなく。記憶回路、アナログ回路等であっても良い。さらに、これらの従来回路は MO S型電界効果トランジスタに限定されず、バイポーラトランジスタで構成される半導体集積回路であっても何ら問題ない。

<本願発明に係わる補足事項 >

以上記載した本発明の 2 0の実施の形態に於て、基本トランジスタの基板端子から蓄積電荷を引き抜く作用をする抵抗素子、あるいは補助トランジスタを基本トランジスタと同一半導体層領域に一体構成する例について説明したが、上記の各素子は製造方法、あるいはシステム構成の都合により一体構成をせず、別途製造工程により等価的回路的に本発明構成と同一となるごとく形成し、接続させて完成させても良い。特に、ソース接合低部と埋め込み絶縁膜間の S O I層領域に構成される抵抗素子に関しては従来半導体集積回路の製造方法と同じく半導体基板上領域の多結晶半導体膜等によって構成しても本発明の精祌を逸脱するものでなく、本発明の適用範囲内にあることは言うまでもない。

上述した本発明の各実施の諸形態は支持基板から埋め込み絶縁膜で分離された単結晶半導体（S O I )層に構成された半導体集積回路について説明したが、これは閾電圧を可変とするべき半導体装置、あるいは半導体集積回路の基本単位を互いに分離し、独立に機能させることが極めて容易であり、且つこのために占有面積の増加を最小限に抑えることができる優位性を生かすためである。しかしながら、適用するシステム規模によっては S〇 I層の代わりに従来半導体基板内に構成した p n接合分離による所謂ゥエル分離を用いて閾電圧を可変とするべき半導体装置、あるいは半導体集積回路の基本単位を互いに分離することにより、本発明を適用しても本発明の精神を逸脱するものではない。

本発明によればゲート ·ソース間電流経路等、不都合な漏洩電流経路を有することなく S O I - MO S トランジスタの閾電圧を導通状態ではより電流が流れる方向に、非導通ではより漏洩電流が低減される方向に可変にできる。従って、本発明は従来型の S O I - MO S トランジスタに比べてより大電流な特性を低電圧動作で実現することができる。

更に、本発明は単体トランジスタからインバータ、トランスファー回路、 N A N D回路、 N O R回路、 S R AM、 D R AMと広範囲の半導体集積回路に適用できるのでシステム全体の低電圧化、低消費電力化、高速動作化を達成できる。また、本発明によれば直流、パルスの何れの入力に対しても基板電位が所望電位に制御されるため、 S〇 I基板上に構成された半導体装置の最大の欠点であつた基板浮遊効果に起因する闞電圧の変勋、電流電圧特性上の異常なこぶ状特性の発生、ソース · ドレイン耐圧の低下現象等を、既存の半導体装置の製造方法を基本的に変更することなく回避することが出来る。製造方法を基本的に変更する必要のないことは、半導体集積回路を廉価に製造することができるという大きな利点を有する。従って、本発明によれば S O I基板上の C MO Sに対して廉価な製造方法により基板浮遊効果を完全に解消することができる。

産業上の利用可能性

本願発明によれば、閾電圧可変特性を有し、且づ高速動作を確保しつつより低電圧動作を可能ならしめる S O I · MO Sを提供することが出来る。

本願発明によれば、上記諸特性を満足しつつ、廉価な製造方法にて所望の半導体集積回路を提供することが出来る。

Claims

請求の範囲

1 . 第 1導電型の第 1の MO S型電界効果トランジスタと、第 1導電型の第 2の MO S型電界効果トランジスタとを有して 1単位の半導体装置が構成され、前記 1単位の半導体装置の装置基板は他の半導体装置から分離されてなり、少なくとも前記 1単位の半導体装置を含む半導体装置群により回路構成がなされ、且つ前記第 2の M O S型電界効果トランジスタのゲート電極が前記第 1の MO S型電界効果トランジスタのゲート電極に接続され、前記第 2の MO S型電界効果トランジスタのドレインが前記第 1の MO S型電界効果トランジスタのドレインに接続され、前記第 2の MO S型電界効果トランジスタのソースが第 1の MO S型電界効果トランジスタの装置基板、及び抵抗素子を介して前記第 1の MO S型電界効果トランジスタのソースに接続されたことを特徴とする半導体集積回路。

2 . 1つの MO S型電界効果トランジスタと、容量素子とを有して 1単位の半導体装置が構成され、前記 1単位の半導体装置の装置基板は他の半導体装置から分離されてなり、少なくとも前記 1単位の半導体装置を含む半導体装置群により回路構成がなされ、且つ前記容量素子の一方の電極が前記 MO S型電界効果トランジスタのゲ一ト電極に接続され、前記容量素子の他方の電極が前記 MO S型電界効果トランジスタの装置基板、及び抵抗素子を介して前記 MO S型電界効果トランジスタのソースに接続されたことを特徴とする半導体集積回路。

3 . 第 1導電型の第 1の MO S型電界効果トランジスタと、第 1導電型の第 2の MO S型電界効果トランジスタと、第 2導電型の第 3の MO S型電界効果トラン単位の半導体装置が構成され、前記 1単位の半導体装置の装置基板は他の半導体装置から分離されてなり、少なくとも前記 1単位の半導体装置を含む半導体装置群により回路構成がなされ、且つ前記第 2の MO S型電界効果トランジスタのゲート電極が前記第 1の M〇 S型電界効果

ート電極に接続され、前記第 2の MO S型電界効果

記第 1の MO S型電界効果トランジスタの装置基板に接続され、前記第 3の MO S型電界効果トランジスタのグート電極が前記第 2の M O S型電界効果トランジスタのゲ一ト電極に接続され、前記第 3の MO S型電界効果トランジスタのドレインが前記第 1の MO S型電界効果トランジスタの装置基板に接続され、前記第 3の M O S型電界効果トランジスタのソースが前記第 1の M O S型電界効果トランジスタのソースに接続されたことを特徴とする半導体集積回路。

4 . 請求の範囲第 3項に記載の半導体集積回路において、前記第 3の MO S型電界効果トランジスタは第 1導電型であり、前記第 3のトランジスタのゲート電極は前記第 1の MO S型電界効果トランジスタのドレインに接続されてなることを特徴とする半導体集積回路。

5 . 請求の範囲第 1項に記載の半導体集積回路において、前記各半導体装置は、当該半導体集積回路の支持基板より絶縁膜で分離され、且つ互いに絶縁膜で分離されて構成されたことを特徴とする半導体集積回路。

6 . 請求の範囲第 2項に記載の半導体集積回路に於いて、前記各半導体装置は当該半導体集積回路の支持基板より絶縁膜で分離され、且つ互いに絶縁膜で分離されて構成されたことを特徴とする半導体集積回路。

7 . 請求の範囲第 3項に記載の半導体集積回路において、前記各半導体装置は当該半導体集積回路の支持基板より絶縁膜で分離され、且つ互レ、に絶縁膜で分離されて構成されたことを特徴とする半導体集積回路。

8 . 請求の範囲第 4項に記載の半導体集積回路において、前記各半導体装置は当該半導体集積回路の支持基板より絶縁膜で分離され、且つ互いに絶縁膜で分離されて構成されたことを特徴とする半導体集積回路。

9 . 少なくとも第 1の基板領域と第 2の基板領域を電気的に分離された領域として当該半導体集積回路の支持基板に有し、前記第 1の基板領域は第 1の MO S型電界効果トランジスタと第 2の MO S型電界効果トランジスタとを有し、前記第 2の基板領域は第 3の MO S型電界効果トランジスタと第 4の M O S型電界効果トランジスタとを有し、前記第 1より第 4の MO S型電界効果トランジスタを少なくとも有して 1単位の半導体装置を構成し、少なくとも前記 1単位の半導体装置を含む半導体装置群により回路構成がなされ、且つ前記第 2の MO S型電界効果トランジスタのゲ一ト電極が前記第 1の M O S型電界効果トランジスタのゲート電極に接続され、前記第 2の MO S型電界効果トランジスタのドレインが前記第 1の MO S型電界効果トランジスタのドレインに接続され、前記第 2の M O S型電界効果トランジスタのソースが前記第 1の M O S型電界効果トランジスタの装置基板、及び第 1の抵抗素子を介して前記第 1の MO S型電界効果トランジスタのソースに接続され、且つ前記第 4の MO S型電界効果トランジスタのゲート電極が前記第 3の M O S型電界効果トランジスタのゲート電極に接続され、前記第 4の MO S型電界効果トランジスタのドレインが前記第 3の MO S型電界効果トランジスタのドレインに接続され、前記第 4の M O S型電界効果トランジスタのソースが前記第 3の MO S型電界効果トランジスタの装置基板、及び第 2の抵抗素子を介して前記第 3の M O S型電界効果トランジスタのソースに接続されてなることを特徴とする半導体集積回路。

1 0 . 少なくとも第 1の基板領域と第 2の基板領域を電気的に分離された領域として当該半導体集積回路の支持基板に有し、前記第 1の基板領域は第 1導電型の第 1の MO S型電界効果トランジスタと第 1の容量素子とを有し、前記第 2の基板領域は第 2導電型の第 2の M O S型電界効果トランジスタと第 2の容量素子とを有し、前記第 1と第 2の MO S型電界効果トランジスタおよび第 1と第 2の容量素子を少なくとも有して 1単位の半導体装置を構成し、少なくとも前記 1単位の半導体装置を含む半導体装置群により回路構成がなされ、且つ前記第 1の容量素子の一方の電極が前記第 1の MO S型電界効果トランジスタのグート電極に接続され、前記第 1の容量素子の他方の電極が前記第 1の MO S型電界効果トランジスタの装置基板、及び第 1の抵抗素子を介して前記第 1の MO S型電界効果トランジスタのソースに接続され、且つ前記第 2の容量素子の一方の電極が前記第 2の MO S型電界効果トランジスタのゲート電極に接続され、前記第 2の容量素子の他方の電極が前記第 1の MO S型電界効果トランジスタの装置基板、及び第 2の抵抗素子を介して前記第 1の M O S型電界効果トランジスタのソースに接続されされてなることを特徴とする半導体集積回路。

1 1 . 少なくとも第 1の基板領域と第 2の基板領域を電気的に分離された領域として当該半導体集積回路の支持基板に有し、前記第 1の基板領域は第 1導電型の第 1の MO S型電界効果トランジスタ、第 1導電型の第 2の MO S型電界効果トランジスタおよび第 2導電型の第 3の MO S型電界効果トランジスタとを有し、前記第 2の基板領域は第 2導電型の第 4の MO S型電界効果トランジスタ、第 2 導電型の第 5の MO S型電界効果トランジスタおよび第 1導電型の第 6の M〇 S型電界効果トランジスタとを有し、前記第 1より第 6の MOS型電界効果トランジスタを少なくとも有して 1単位の半導体装置を構成し、少なくとも前記 1単位の半導体装置を含む半導体装置群により回路構成がなされ、且つ前記第 2の M 〇 S型電界効果トランジスタのゲ一ト電極が前記第 1の MO S型電界効果トランジスタのゲ一ト電極に接続され、前記第 2の MOS型電界効果トランジスタのドレインが前記第 1の M〇S型電界効果トランジスタのドレインに接続され、前記第 2の MO S型電界効果トランジスタのソースは前記第 1の MOS型電界効果トランジスタの装置基板に接続され、前記第 2の MO S型電界効果トランジスタは第 1の M〇 S型電界効果トランジスタと装置基板を共有し、且つ前記第 4の MQS型電界効果トランジスタのゲート電極が前記第 1の MOS型電界効果トランジスタのゲート電極に接続され、前記第 4の M O S型電界効果トランジスタのドレインが前記第 1の MOS型電界効果トランジスタのドレインに接続され、且つ前記第 5の MO S型電界効果トランジスタのゲ一ト電極が前記第 1の MO S型電界効果トランジスタのゲート電極に接続され、前記第 5の MO S型電界効果トランジスタのドレインが前記第 4の M〇 S型電界効果トランジスタの装置基板に接続され、前記第 5の MOS型電界効果トランジスタのソースが前記第 4 の MOS型電界効果トランジスタのソースに接続されてなることを特徴とする半導体集積回路。

1 2 . 請求の範囲第 1 1項に記載の半導体集積回路に於いて、前記第 3の MO S 型電界効果トランジスタは第 1導電型であり、前記第 3のトランジスタのゲート電極は前記第 1のトランジスタのドレインに接続され、且つ前記第 6の MO S型電界効果トランジスタは第 2導電型であり、前記第 6のトランジスタのゲート電極は前記第 1のトランジスタのドレインに接続されてなることを特徴とする半導体集積回路。

1 3 . 請求の範囲第 9項に記載の半導体集積回路に於いて、前記各半導体装置は当該半導体集積回路の支持基板より絶縁膜で分離され、且つ互いに絶縁膜で分離されて構成されたことを特徴とする半導体集積回路。

1 4 . 請求の範囲第 1 0項に記載の半導体集積回路に於いて、前記各半導体装置は当該半導体集積回路の支持基板より絶縁膜で分離され、且つ互いに絶縁膜で分離されて構成されたことを特徴とする半導体集積回路。

1 5 . 請求の範囲第 1 1項に記載の半導体集積回路に於いて、前記各半導体装置は当該半導体集積回路の支持基板より絶縁膜で分離され、且つ互いに絶縁膜で分離されて構成されたことを特徴とする半導体集積回路。

1 6 . 請求の範囲第 1 2項に記載の半導体集積回路に於いて、前記各半導体装置は当該半導体集積回路の支持基板より絶縁膜で分離され、且つ互いに絶縁膜で分離されて構成されたことを特徴とする半導体集積回路。

1 7 . 1つの入力端子がゲート電極に接続された第 1導電型の第 1の MO S型電界効果トランジスタ、及び第 1導電型の第 2の MO S型電界効果トランジスタで 1組をなし、複数の入力端子に対応した複数組のトランジスタを有し、前記トランジスタの各組に於ける当該第 1のトランジス群は基板端子を共有して第 1の直列接続を構成し、、前記トランジスタの各組に於ける該第 2のトランジスタ群は基板端子を共有して第 2の直列接続を構成し、前記第 1、及び該第 2の直列接続の各々の 1方の端は共に出力端子に接続され、前記第 1の直列接続の他方の端は電源端子に、前記第 2の直列接続の他方の端は抵抗素子を介して前記電源端子、及び前記基板端子に接続されて N A N D型ゲ一ト回路、又は N O R型ゲート回路の 1部を構成することを特徴とする半導体集積回路。

1 8 . 請求の範囲第 2、又は 6項に記載の半導体装置が複数個直列接続され、前記直列接続の 1方の端は出力端子に、他方の端は電源端子に接続されて N A N D 型ゲート回路、又は N O R型ゲート回路の 1部を構成することを特徴とする半導体集積回路。

1 9 . 請求の範囲第 1 7項に記載の半導体集積回路において、前記抵抗素子は第 2導電型の第 3の M O S型電界効果トランジスタで置き換えられて構成され、前記第 3のトランジスタのゲート電極は 1つの入力端子に接続されてなることを特徴とする半導体集積回路。

2 0 . 請求の範囲第 1 9項に記載の半導体集積回路において、前記第 3のトランジスタは第 1導電型の第 3の M O S型電界効果トランジスタで置き換えられて構成され、前記第 3の MO S型電界効果トランジスタのゲート電極は出力端子に接続されてなることを特徴とする半導体集積回路。

2 1 . 請求の範囲第 1 7項に記載の半導体集積回路において、装置基板の端子を共有して直列接続された複数組のトランジスタ群、及び抵抗素子は当該半導体集積回路の支持基板より絶縁膜で分離され、且つ装置基板の端子を共有しない他の半導体装置から絶縁膜で分離されて構成されたことを特徴とする半導体集積回路。

2 2 . 請求の範囲第 1 8項に記載の半導体集積回路において、前記各半導体装置は当該半導体集積回路の支持基板より絶縁膜で分離され、且つ互いに絶縁膜で分離されて構成されたことを特徴とする半導体集積回路。

2 3 . 請求の範囲第 1 9項に記載の半導体集積回路において、前記各半導体装置は当該半導体集積回路の支持基板より絶縁膜で分離され、且つ互いに絶縁膜で分離されて構成されたことを特徴とする半導体集積回路。

2 4 . 請求の範囲第 2 0項に記載の半導体集積回路において、前記各半導体装置は当該半導体集積回路の支持基板より絶縁膜で分離され、且つ互いに絶縁膜で分離されて構成されたことを特徴とする半導体集積回路。

2 5 . 第 1の MO S型電界効果トランジスタのゲート電極に接続されたゲート電極を有する第 2、及ぴ第 3の MO S型電界効果トランジスタを有し、前記第 2のトランジスタのソース及びドレインは各々前記第 1のトランジスタのソース及び基板端子に接続され、前記第 3のトランジスタのソース、及びドレインは各々前記第 1のトランジスタの基板端子、及びドレインに接続されてなることを特徴とする半導体集積回路。

2 6 . 第 1の導電型を有する第 1の MO S型電界効果トランジスタのソース、及びドレインで各々制御される第 2導電型の第 2及び第 3のトランジスタを有し、前記第 2のトランジスタのソースは第 1の抵抗素子を介して前記第 1のトランジスタのソースに、前記第 2のトランジスタのドレインは前記第 1のトランジスタの基板端子に接続され、前記第 3のトランジスタのソースは前記第 1のトランジスタの基板端子に、前記第 3のトランジスタのドレインは第 2の抵抗素子を介して前記第 1のトランジスタのドレインに接続されてなることを特徴とする半導体集積回路。

27. 請求の範囲第 26項に記載の半導体集積回路において、前記第 1のトランジスタのゲート電極と基板端子の間に容量素子が付加されたことを特徴とする半導体集積回路。

28. 請求の範囲第 1、 2、 5、 6、 9、 10、 1 3、 14、 1 7、 1 8、 21、 22、及び 26項の何れかに記載の半導体集積回路において、前記抵抗素子は半導体薄膜に構成されたことを特徴とする半導体集積回路。

29. 請求の範囲第 5、 6、 13、 14、 21、 22、及び 26項の何れかに記載の半導体集積回路において、前記抵抗素子はトランジスタが構成された単結晶半導体層に構成されたことを特徴とする半導体集積回路。

30. 請求の範囲第 1、 2、 5、 6、 9、 10、 1 3、 14、 1 7、 1 8、 21、

22、及び 26項の何れかに記載の半導体集積回路において、前記抵抗素子は 5 O O kQ以下、 1 k Ω以上の値を有することを特徴とする半導体集積回路。

3 1. 請求の範囲第 1、 5、 1 7及び 21項に記載の半導体集積回路において、前記第 2のトランジスタの閾電圧値の絶対値が前記第 1のトランジスタの閾電圧値の絶対値よりも低く設定されたことを特徴とする半導体集積回路。

32. 請求の範囲第 3、 4、 7、 8、 1 9、 20、 23から 25項に記載の半導体集積回路において、前記第 2及び前記第 3の霸電圧値の絶対値が前記第 1のトランジスタの閾電圧値の絶対値よりも低く設定されたことを特徴とする半導体集積回路。

3 3 . 請求の範囲第 9及び 1 3項に記載の半導体集積回路において、前記第 2及び前記第 4のトランジスタの閾電圧値の絶対値が前記第 1及び前記第 3のトランジスタの閾電圧値の絶対値よりも低く設定されたことを特徴とする半導体集積回路。

3 4 . 請求の範囲第 1 1、 1 2、 1 5、及び 1 6項に記載の半導体集積回路において、前記第 2、第 3、第 5、及び第 6のトランジスタの閾電圧値の絶対値が前記第 1及び第 4のトランジスタ閾電圧値の絶対値よりも低く設定されたことを特徴とする半導体集積回路。

3 5 . 請求の範囲第 1、 5、 1 7及び 2 1項に記載の半導体集積回路において、前記第 2の fi畐が前記第 1の

の 1 Z 5以下で構成されたことを特徴とする半導体集積回路。

3 6 . 請求の範囲第 3、 4、 7、 8、 1 9、 2 0、 2 3から 2 5項に記載の半導体集積回路においては前記第 2及び第 3の

の幅の 1ノ 5以下で構成されたことを特徴とする半導体集積回路。

3 7 . 請求の範囲第 9及び 1 3項に記載の半導体集積回路においては前記第 2及び前記第 4のル幅が前記第 1、及び前記第 3の

タののチャネル幅の 1 / 5以下で構成されたことを特徴とする半導体集積回路。

3 8 . 請求の範囲第 1 1、 1 2、 1 5、及び 1 6項に記載の半導体集積回路において、前記第 2、第 3、第 5、及び第 6のトランジスタのチャネル幅が前記第 1 及び第 4のトランジスタのチャネル幅の 1 / 5以下で構成されたことを特徴とする半導体集積回路。

3 9 . 請求の範囲第 2 9項に記載の半導体集積回路において、前記抵抗素子は M 〇 S型電界効果トランジスタのソース、ドレイン接合と埋め込み絶縁膜間の単結晶半導体層に構成されたことを特徴とする半導体集積回路。

4 0 . 支持基板から厚い絶縁膜で分離された第 1導電型を有する単結晶半導体層主表面に薄い絶縁膜を介してゲ一ト電極を形成する工程、前記ゲート電極をマスク位置として第 2導電型の浅い拡散層を形成する工程、前記浅い拡散層の形成された一部に第 2導電型の深いソース、ドレイン拡散層を接合底面が前記厚い絶縁膜に達しない如く形成する工程、前記浅い拡散層のみが形成された単結晶半導体層の一部、及び深い拡散層が形成された単結晶半導体層の 1部に底部が前記厚い絶縁膜に達する開口を施す工程、前記開口内に導電性膜を形成し、第 1導電型領域と第 2導電型領域を短絡する工程を含むことを特徴とする半導体集積回路の製造方法。

4 1 . 請求の範囲第 9から 1 6項の何れかに記載の半導体集積回路が 2対で 1単位の記憶装置を構成することを特徴とする半導体集積回路。

4 2 . 請求の範囲第 2 5から 2 7項の何れかに記載の半導体集積回路においいて、 MO S型電界効果トランジスタの 1端のノードに容量素子が接続されて、 1単位の記憶装置を構成することを特徴とする半導体集積回路。

43. 請求の範囲第 1から 38項の何れかに記載の半導体集積回路により非同期型伝送モ一ド装置が構成されてなることを特徴とする半導体集積回路。

44. 請求の範囲第 1から 38、及び 41から 42項の何れかに記載の半導体集積回路によりプロセッサ装置が構成されてなることを特徴とする半導体集積回路。

45. 請求の範囲第 1、 2、 5、 6、 1 7、 21、及び 26項の何れかに記載の半導体集積回路において、前記抵抗素子は線形、又は非線形特性を有する抵抗性機能素子で構成され、かつその抵抗値が第 1のトランジスタの導通抵抗に比べて大きく設定されたことを特徴とする半導体集積回路。

46. 請求の範囲第 9、 10、 1 3、及び 14項の何れかに記載の半導体集積回路において、前記抵抗素子は線形、、又は非線形特性を有する抵抗性機能素子で構成され、かつその抵抗値が第 1及び第 3のトランジスタの導通抵抗に比べて大きく^定されたことを特徴とする半導体集積回路。

47. 請求の範囲第 2、 6、 10、 14、 1 8、及び 22項の何れかに記載の半導体集積回路において、トランジスタのソース ' ドレイン電流（I DS) と、抵抗素子の抵抗値（RS) と、容量素子の容量値（CG) と、駆動される負荷容量 (CL) との関係が、 CGと RSと I SDとの積が CLと等しレ、か、または大きくなるごとく構成されたことを特徴とする半導体集積回路。

48. 請求の範囲第 47項に記載の半導体集積回路において、前記 CGと RSとの積が動作周波数の逆数に等しい力、または大きくなるごとく構成されたことを特徴とする半導体集積回路。