KR950010053B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Description

반도체 장치 및 그 제조방법

제1a 및 1b도는 각각 종래기술의 외부 베이스구조형 NPN 트랜지스터와 외부 베이스 구조형 PNP 바이폴라 트랜지스터의 단면도.

제2도는 종래기술의 외부 에미터 구조형 NPN 바이폴라 트랜지스터의 단면도.

제3a도 내지 제3e도는 본 발명의 제1실시예에 채용된 반도체 장치의 제조 공정을 보여주는 단면도.

제4a 내지 4e도는 본 발명의 제2실시예에 채용된 반도체 장치의 제조 공정을 보여주는 단면도.

제5a 내지 5e도는 본 발명의 제3실시예에 채용된 또 다른 반도체 장치의 제조 공정을 보여주는 단면도.

제6도는 바이폴라트랜지스터의 차단주파수가 그의 콜렉터 전류에 의해 변화하는 것을 나타낸 그래프.

제7도는 본 발명의 제4실시예에 적용된 상보형 bi-CMOS SRAM 의 요부 회로도.

제8도는 제7도에 도시한 회로의 요부 평면 설계도.

제9도는 제7도의 bi-CMOS SRAM 의 전체 평면 설계도.

제10 및 11도는 각각 본 발명에 따라 제조된 상보형 bi-CMOS의 평면 설계도 및 단면도.

제12도 내지 22도는 제10도 및 11도에 도시된 상보형 bi-CMOS를 제조하는 공정을 보여주는 단면도.

제23도는 본 발명에 따른 상보형 bi-CMOS의 다른 평면 설계도.

본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 제조가 용이하고 초고속 동작속도를 가지며, 바이폴라 트랜지스터 배열로 이루어진 반도체 장치 및 그 제조방법에 관한 것이다.

바이폴라 LSI 내의 메모리용량이 증가함에 따라 저전력의 소모로 고속동작하는 집적회로가 필요로하게 되어 NPN 트랜지스터에 더하여 PNP 트랜지스터를 광범위하게 사용하는 추세에 있다. 따라서 제조기기에서 고속실행 수직 PNP 트랜지스터와 NPN 트랜지스터가 동시에 형성되는 것을 요구하게 되었다.

일반적으로 고속 바이폴라 LSI 에 사용된 자기정렬 트랜지스터는 자기정렬 방법으로 형성된 베이스전극과 에미터전극을 각각 구비한다. 이 트랜지스터의 베이스 전극과 에미터는 다결정 실리콘막으로 각각 형성된다. 자기정렬 트랜지스터를 제조하는 방법은 일본 특허공개 No. 64-10951호에 상세하게 기재되어 있다. 자기 정렬 트랜지스터는 일반적으로 실리콘 기판상에 형성되므로, 이들 트랜지스터는 캐리어가 베이스층에서 짧은 통과시간을 가지고 고속으로 동작하는 NPN 바이폴라 트랜지스터로서 채용된다. 첨가된 불순물로 도전형을 변화함으로써 이러한 PNP 트랜지스터의 제조가 가능하다.

상술한 트랜지스터에서 에미터 영역은 다결정 실리콘막으로 형성된 베이스 전극의 내부에 형성된다. 이에 대해 에미터의 크기가 축소됨으로써 베이스 영역에서 에미터에 의해 점유된 면적의 비율이 감소하나 베이스 영역의 면적은 변화하지 않으므로 전체 넓이를 감소시키기 위해 에미터 면적을 줄이게 되어 기생용량의 저하가 어렵게 된다. 일본 특허공개 No. 63-232369호에 이러한 문제점을 해결하는 것이 기재되어 있다. 이것은 외부 에미터 구조형 트랜지스터를 사용하여 이러한 문제를 해결하고 있다. 외부 에미터구조형 트랜지스터는 링에미터로 둘러싸인 형태로 형성된 베이스 접촉영역을 갖는다. 상기 구조의 트랜지스터는 동일 베이스면적에 대해 더 넓은 에미터 면적이 제공된 자기 정렬 트랜지스터로서 제공된다.

일반적으로 일형태의 수직 PNP 트랜지스터는 단일 바이폴라 LSI에 채용된다. 때때로 동일한 제조공정으로 제조된 수평 트랜지스터가 수직 트랜지스터와 조합되어 사용되곤 한다. 그러나 하나의 시리콘 웨이퍼에 하나 이상의 트랜지스터를 동시에 형성하게 되면 제조공정이 매우 복잡하게 된다. 따라서 그러한 복잡한 단계로 인해 생산수율이 낮아지고 고가가 되므로 다중 트랜지스터형 집적은 상품화에 실용적이지 못하다.

제1a 및 1b도는 종래기술의 자기정렬 트랜지스터 구성을 갖는 외부 베이스구조형 트랜지스터인 각각의 NPN 트랜지스터와 PNP 트랜지스터의 단면을 나타낸다.

제1a도와 1b도를 비교하면 다음과 같다 ; 베이스 전극에 형성되는 제1층 다결정 실리콘막(8)은 베이스 층(9)이 P형인 NPN 트랜지스터에서 P 도전형을 갖는 반면, 다결정 실리콘막(8)은 베이스층(10)이 N형인 PNP 트랜지스터(제1b도)에서 N도전형을 갖는다. 다결정 실리콘막(15)은 제1층 위에 적층되어 N형 에미터층(18)에 연결된 NPN 트랜지스터에서 N도전형을 갖는 에미터 전극을 형성하고 ; 제2층은 P형 에미터층(17)에 연결된 PNP 트랜지스터에서 P도전형이다.

상술한 바와 같이, NPN 트랜지스터의 에미터 전극과 베이스 전극은 두 트랜지스터가 동일 구조일 경우 PNP 트랜지스터의 에미터 전극 및 베이스 전극과 도전형이 서로 반대이다. 이것은 종래 기술에서 동일 기판상에 두종류의 트랜지스터를 형성하는데 있어서 4개의 다른 다결정 실리콘막을 준비해야 한다는 것을 의미한다. 이것이 필요한 제조공정을 많게하여 복잡하게 하는 주요한 원인이 된다. 그 결과 탑노치 트랜지스터의 특성이 제공되는 반도체 장치의 제조가 어렵게 된다.

제2도는 종래기술의 외부 에미터구조형 NPN 트랜지스터의 단면도를 나타낸다. 이러한 구조의 트랜지스터에서 제1다결정 실리콘막(8)은 에미터 전극으로 사용되고, 제2다결정 실리콘막(15)은 베이스전극으로 사용된다. 따라서 N형 에미터(18)에 연결된 제1실리콘막(8)은 N도전형이고 P형 베이스(9)에 연결된 제2실리콘막(15)은 P도전형이다.

반대로 외부 에미터구조형 PNP 트랜지스터에서 제1다결정 실리콘막이 P도전형인 반면 제2다결정 실리콘막은 N도전형으로 할 수도 있다.

최근들어 동일 실리콘기판상에 고속 수직 PNP 트랜지스터에 NPN 트랜지스터를 조합하여 형성하는 것이 시도되고 있다. 이러한 경우 두 종류의 트랜지스터의 다결정 실리콘막 전극 사이의 도전형이 다르므로 두 형태의 트랜지스터를 위해 하나의 다결정 실리콘을 채용하는 것이 어렵게 된다. 따라서 4개의 다른 다결정 실리콘막 즉, P 및 N 도전형의 제1다결정 실리콘막과 제1다결정 실리콘막 위에 적층되는 N 및 P 도전형의 제2다결정 실리콘막을 형성해야 한다. 이것은 상기 구성의 공통적인 적용이 매우 다르므로 제조공정을 더욱 복잡하게 한다. 이러한 문제점을 해소하기 위해 종래에는 포함된 제조공정을 축소하도록 수평으로 PNP 트랜지스터를 배열하고 있다. 그러나 이러한 배열의 결점은 수평 바이폴라 트랜지스터가 수직 트랜지스터 보다 더 낮은 속도로 동작한다는 것이다. 제1a,1b도 및 제2도에서 참조부호 E 는 에미터 전극, B는 베이스 전극 C는 콜렉터 전극, 6은 절연막을 나타낸다.

본 발명의 목적은 NPN 트랜지스터 및 고속 수직형 PNP 트랜지스터가 동일 실리콘기판 상에 형성된 반동체장치와 이러한 반도체 장치를 쉽게 제조할 수 있는 방법을 제공하는데 있다. 하나의 관점에 따라 실행되는 본 발명의 제1바이폴라트랜지스터, 에미터 전극 및 동일기판상의 제2바이폴라 트랜지스터로 이루어진 반도체장치를 제공한다. 제1바이폴라 트랜지스터에 외부에 다결정 실리콘막으로 된 베이스 전극이 형성되고 그 내부에 에미터 영역이 형성된다. 에미터 전극은 베이스전극과 동시에 외부에 형성된 다결정 실리콘막으로 형성되고, 베이스 전극의 실리콘막과 동일 도전형이다. 제2바이폴라 트랜지스터는 내부에 베이스 접촉영역을 갖는다. 제1트랜지스터는 NPN트랜지스터이고, 제2트랜지스터는 PNP 트랜지스터이며 이를 반대로 할 수도 있다.

상기 반도체 장치의 제조방법은 다음과 같다. 제1도전형을 갖는 제1다결정 실리콘막은 반도체 기판의 표면에 형성되어, 외부 베이스구조형 트랜지스터의 베이스전극과 동시에 외부 에미터구조형 트랜지스터의 에미터로 사용된다. 그런 다음 제1다결정 실리콘막으로 둘러싸여 노출된 영역에 연결되고, 제1다결정 실리콘막과 절연된 제2도전형의 제2다결정 실리콘막이 형성된다. 제2다결정 실리콘막은 외부 베이스구조형 트랜지스터의 에미터 전극과 동시에 외부 에미터구조형 트랜지스터의 베이스전극으로 사용된다.

NPN 트랜지스터의 일예인 제1a도의 공통 외부 베이스구조형 트랜지스터에서, 제1다결정 실리콘막(8)은 P도전형인 베이스 전극이 된다. 다른 한편, 제2도의 외부 에미터구조형 트랜지스터에서, 제1다결정 실리콘막(8)은 N도전형인 에미터전극이 된다. NPN 외부 베이스구조형 트랜지스터에서 에미터전극으로 사용된 제2다결정 실리콘막(15)은 N도전형이다. 이와반대로 NPN 동일 외부 에미터구조형 트랜지스터에 실리콘막(15)은 베이스전극으로 사용되므로 P도전형이다. 이것은 동일 NPN 트랜지스터에서 제1 및 제2다결정 실리콘막이 트랜지스터의 구조에 의해 서로 반대되는 도전형을 갖는다는 것을 의미한다.

제1b도의 PNP트랜지스터에서, 다결정 실리콘막은 제1a도에 도시된 NPN트랜지스터의 실리콘막과 반대되는 도전형이다. 이것은 제1다결정 실리콘막(8)이 N도전형인 베이스전극으로 사용되고 제2다결정 실리콘막(15)이 P도전형인 에미터 전극으로 사용되는 것을 의미한다. 한편 제2도의 외부 에미터 구조형 NPN트랜지스터에서의 제1다결정 실리콘막(8)은 N도전형이고 제2다결정 실리콘막(15)은 P도저형이다. 이것은 제1b도의 외부 베이스구조형 PNP 트랜지스터의 제1 및 제2다결정 실리콘막과 동일한 도전형이다.

따라서 외부 베이스구조형 PNP 트랜지스터와 외부 에미터 구조형 NPN 트랜지스터에서의 제1 및 제2다결정 실리콘막(8,18)은 동일 도전형이다. 물론 외부 베이스구조형 NPN 트랜지스터와 외부 에미터 구조형 PNP 트랜지스터에서의 다결정 실리콘막은 서로 반대되는 도전형이며 동일한 효과를 제공한다.

상술한 바와 같이, 본 발명에 따라 다른 도전형의 두개의 다른 바이폴라 트랜지스터(즉, PNP 및 NPN 트랜지스터)가 외부 베이스구조형 트랜지스터와 외부 에미터구조형 트랜지스터로 채용된다. 따라서 베이스 및 에미터 전극용 다결정 실리콘막의 수가 종래의 4개에서 2개로 줄어지게 된다. 여기에서 하나는 외부 베이스 구조형 트랜지스터내의 베이스전극용 다결정 실리콘막이고, 다른 하나는 외부 에미터구조형 트랜지스터내의 에미터 전극용 다결정 실리콘막이다. 두개의 실리콘막이 동일 도전형이므로 이들 막은 동일 제조과정에서 동시에 형성할 수가 있다. 더욱이 외부 베이스구조형 트랜지스터내에서 에미터 전극으로 사용하는 다결정 실리콘막을 외부 에미터구조형 트랜지스터내에서 베이스 전극으로 사용되는 다결정 실리콘막과 동시에 형성할 수가 있다.

이러한 방법으로 본 발명은 NPN 트랜지스터와 수직 PNP 트랜지스터로 구성된 LSI를 종래 장치보다 더욱 쉽게 제조할 수가 있다.

[실시예 1]

제3a 내지 제3e도는 본 발명의 제1실시예에 채용된 반도체장치를 제조하는 방법을 설명한다. 이 실시예는 고속실행 외부 에미터 구조형을 제조하는데 주로 사용되는 NPN트랜지스터와 공통외부 베이스 구조형을 제조하는데 흔히 사용되는 PNP트랜지스터를 포함한다.

제3a도에 도시된 바와 같이 P형 실리콘 기판(1)의 표면위에 소정의 NPN트랜지스터 영역(A)내에 콜렉터로 작용하는 N형 매립층(2)이 형성된다. 동일 표면상의 소정의 PNP트랜지스터의 영역(B) 내에 N형층(3) 및 P형 매립층(4)이 형성된다. N형층(3)은 P형 콜렉터로부터 P형 기판을 절연하고, P형 매립층(4)은 콜렉터로 작용한다. 그런뒤 에피텍셜층(5)을 성장한다. 두꺼운 실리콘 이산화막(6)은 절연용으로 제공되고, 다른 실리콘 이산화막(7)은 콜렉터영역으로 부터 베이스 및 에미터 영역을 절연한다. 두개의 실리콘 이산화막(6,7)은 공지의 열산화법으로 형성되고 그들 불순물은 콜렉터 영역에 확산된다.

제3a 내지 3e도에서 좌측 영역(A)은 외부 에미터구조형 NPN트랜지스터가 형성되는 영역이고, 우측영역(B)은 외부 베이스구조형 PNP 트랜지스터가 형성되는 영역이다.

다음에 제3b도에 도시된 바와 같이 공지의 CVD 법으로 제1층 다결정 실리콘막(8)이 형성된다. P 및 N형 베이스 불순물은 이온 형태로 각 베이스 영역의 다결정 실리콘막(8)내에 선택적으로 주입된다. 그런뒤 불순물을 확산하기 위한 열처리가 실행되어, NPN 트랜지스터의 P형 베이스 층(9)과 PNP트랜지스터의 N형 베이스층(10)이 동시에 형성된다. 다음에 각각의 NPN 및 PNP 트랜지스터내에 이온 주입을 위한 마스크로서 광레지스트 패턴을 사용하여 붕소 및 인이온을 주입한다. 많은 양의 비소가 제1다결정 실리콘막(8)내에 첨가된 후에 NPN 트랜지스터의 에미터전극과 PNP트랜지스터의 베이스 전극으로 사용되는 막(8) 부분 이외의 부분을 공지의 광 에칭기술로 제거한다.

다음에 제3c도에 도시한 바와 같이 공지의 CVD 법을 이용해 실리콘 이산화막(11)을 형성한다. 다음에 베이스층(9,10)의 표면이 노출되는 NPN트랜지스터의 베이스 접촉영역(12)와 PNP 트랜지스터의 에미터영역(B)에서 광에칭기술을 이용하여 실리콘 이산화막(11)과 제1다결정 실리콘막(8)을 제거한다.

CVD 법에 의해 실리콘 이산화막(14)이 형성된 후에, 제3d도에 도시된 바와 같이 베이스 및 에미터 접촉 영역(12,13)의 개구측으로 형성된 부분 이외의 막(14) 부분을 비등방성 에칭으로 제거한다. 붕이온의 실리콘 막(15) 내에 주입한 후에, 열처리를 통해 불순물이 확산된다. 여기에서 베이스 접촉 영역내의 P형 고밀도 영역(16)(NPN트랜지스터)과 P형 에미터(17)(PNP트랜지스터)가 형성된다. 이와 동시에 상기 열처리에 의하여 제1다결정 실리콘막(8)내에 주입된 비소가 확산된다. 여기에서 NPN 트랜지스터의 N형 에미터(18)와 PNP 트랜지스터의 베이스 접촉영역내의 N형 고밀도 영역(19)이 형성된다.

그후, 제2다결정 실리콘막(15)의 불필요한 부분이 제거되어, 에미터전극(E), 베이스전극(B) 및 콜렉터전극(C)를 형성하도록 실리콘 이산화막상에 접촉개구가 형성된다. 따라서 제3e도에서 설명된 바와 같이, 외부 에미터 구조형 NPN 트랜지스터와 외부 베이스 구조형 PNP 트랜지스터가 영역(A,B) 내에 각각 형성된다.

[실시예 2]

제4a 내지 4e도는 본 발명의 제2실시예에 채용된 다른 반도체장치의 제조공정을 나타낸다. 일반적으로 PNP트랜지스터는 NPN트랜지스터와 비교하여 볼때 그의 베이스층내에 주사된 캐리어가 단지 1/3의 이동성만을 갖는다. 따라서 PNP트랜지스터가 NPN트랜지스터와 동일한 전류를 흐리게 하기 위해서는 면적을 NPN트랜지스터의 3배만큼 크게 해야할 필요가 있다.

제2실시예는 적어도 3배넓은 에미터영역이 제공되지만 동일한 면적을 갖는 외부 에미티구조형 PNP트랜지스터이다. 이러한 방법으로 구성된 이 실시예는 고실행 PNP트랜지스터이다.

제4a도에 도시된 바와 같이 P형 실리콘기판(1)의 표면상의 소정의 PNP트랜지스터영역(A)에는 P형 매립층(4)뿐만 아니라 P형 콜랙터로 부터 P형 기판(1)을 전기적으로 절연하는 P형영역(3)이 형성되어 콜렉터로서 작용한다. N형 매립층(2)은 소정의 NPN트랜지스터영역(B)내에 형성되어 콜렉터로 작용한다. 공지의 기술을 이용하여 에피텍셜층(5)을 성장한다. 두꺼운 실리콘 이산화막(6)이 절연용으로 제공되고, 실리콘 이산화막(7)은 콜렉터영역으로 부터 베이스 및 에미터영역을 절연한다. 주입된 불순물은 콜렉터 영역에서 확산된다.

각각의 제4a도 내지 4e도에서, 좌측영역(A)은 외부 에미터구조형 PNP트랜지스터가 형성되고 영역이고, 우측영역(B)은 외부 베이스구조형 NPN트랜지스터가 형성되는 영역이다.

다음에 제4b도에 도시된 바와 같이, 제1층 다결정 실리콘막 (8)이 공지의 CVD법에 의해 형성된다. 그런다음 적당한 양의 베이스 불순물이 이온형태로 각 베이스영역의 다결정 실리콘막(8)내에 선택적으로 주입된다. 그런뒤 열처리에 의해 NPN트랜지스터의 P형 베이스층(9)과 동시에 PNP트랜지스터의 N형 베이스층(10)이 형성된다. 이온첨가를 위한 마스크로서 광레지스트패턴을 이용하여 인 및 붕소이온을 PNP 및 NPN트랜지스터내에 주입한다. 많은 양의 붕소이온이 제1다결정 실리콘막(8)내에 주입된 후에 PNP트랜지스터의 에미터전극과 NPN트랜지스터의 베이스전극으로 사용되는 막(8)부분 이외의 부분을 공지의 광에칭기술로 제거한다.

다음에 공지의 CVD법을 이용하여 실리콘 이산화막(11)을 형성한다. 그런뒤 PNP트랜지스터의 베이스 접촉영역(12)과 NPN 트랜지스터의 에미터 영역(13)으로부터 광에칭기술을 이용하여 실리콘 이산화막(11)과 제1다결정실리콘막(8)을 제고한다.

실리콘 이산화막(14)이 CVD법으로 형성됨과 동시에, 전체에칭에 이용되는 비등방성 에칭으로 제4d도에 도시된 바와 같이, 베이스 및 에미터 접촉영역(12,13)의 개구측에 형성된 부분 이외의 막(14)부분을 제거한다. 많은 양이 비소이온이 실리콘막(15)에 주입된 후에 열처리에 의해 불순물이 확산된다. 여기에서 베이스영역내에 N형 에미터(18)(NPN트랜지스터)와 N형 고밀도영역(19)(PNP트랜지스터)이 형성된다. 이와동시에 상기 열처리에 의해 제1다결정 실리콘막(8)내에 주입된 붕소이온이 확산된다. 여기에서 NPN트랜지스터의 베이스 접촉영역내의 P형 고밀도영역(16)과 PNP트랜지스터의 P형 에미터층(17)이 형성된다.

그런뒤, 에미터, 베이스 및 콜렉터를 형성하도록 제2다결정 실리콘막(15)의 불필요한 부분이 제거된다. 따라서 제4e도에 도시된 바와 같이, 에미터전극(E), 베이스전극(B) 및 콜렉터전극(C)이 형성된다. 따라서 외부 에미터구조형 PNP트랜지스터와 외부 베이스 구조형 NPN트랜지스터가 완성된다.

[실시예 3]

제5a 내지 5e도는 본 발명의 제3실시예로서 채용된 또다른 반도체 장치의 제조공정을 나타낸다. 일반적으로 콜렉터 매립층이 N도전형인 NPN트랜지스터에서는 확산속도가 느린 안티몬이나 비소가 그의 매립층으로서 적당하지만, 콜렉터 매립층이 P도전형인 PNP트랜지스터에는 적절한 확산속도를 갖는 불순물이 없으므로 PNP트랜지스터는 확산속도가 빠른 붕소를 채용할 수밖에 없다. 그러나 이것은 매립층을 형성한 다음에 고온으로 열처리를 하게되면 에피텍셜층내에 불순물이 확산되게 되는 문제가 야기된다. 따라서 시트저항이 낮은 고밀도 P형 매립층을 형성하기가 어렵게 된다.

제3실시예는 매립층의 관련 시트저항이 높고, 중심에 콜렉터 접촉영역이 형성되는 구조인 트랜지스터이다.

제5a도에 도시된 바와 같이, P형 실리콘기판(1)의 표면상의 소정의 NPN트랜지스터에는 콜렉터로서 작용하는 N형 매립층이 형성되고, 소정의 PNP트랜지스터에는 P형기판(1)을 P형 콜렉터로 부터 전기적으로 절연하기 위한 N형영역(3)이 형성된다.

그런다음 에픽텍셜층(5)을 성장시키고, 공지의 열산화법을 이용하여 절연용의 두꺼운 실리콘 이산화막(6)을 형성한다. 외부 에미터구조형 NPN트랜지스터는 좌측영역(A)에 형성되고, 외부 베이스구조형 PNP트랜지스터는 우측영역(B)에 형성된다.

마스크로서 이용되는 광레지스트 패턴으로 PNP트랜지스터가 형성되는 영역(B)에 붕소이온을 주입하게 되면 제5b도에 도시된 바와 같이 N형 영역(3)내에 P형 매립층(4)이 형성된다. 다음에 전체 표면에 제1다결정실리콘막(8)을 형성한 후, 적당한 양의 불순물을 이온형태로 하여 각 트랜지스터의 베이스영역 위의 다결정 실리콘막(8)내에 선택적으로 주입한다. 그런뒤 열처리를 행하여 NPN트랜지스터의 P형 베이스(9)와 PNP트랜지스터의 N형 베이스(10)을 형성한다. 절연을 위한 마스크로서 이용되는 광레지스트 패턴으로 NPN트랜지스터의 베이스에 붕소이온을 주입하고, PNP 트랜지스터의 베이스에는 인을 주입한다. 제1다결정실리콘막(8)내에 많은 양의 비소이온을 주입한 후에 광에칭을 행하여 NPN트랜지스터의 에미터전극과 PNP트랜지스터의 베이스전극으로 이용되는 영역 이외의 제1다결정 실리콘(8)을 제거한다. 그런다음 CVD법으로 실리콘 이산화막(11)을 형성한다.

공지의 광에칭기술로 NPN트랜지스터의 베이스 접촉영역(12)과 PNP트랜지스터의 에미터 영역(13)으로부터 실리콘 이산화막(11)과 제1다결정 실리콘막(11)을 제거한다. 전체 표면에 실리콘 이산화막(14)을 다시 증착한 후에, 비등방서 에칭으로 영역(12,13)의 개구측으로 형성되는 부분이외의 막(14)을 제거한다.

그런다음 제5c도에 도시된 바와같이 공지의 CVD법을 이용하여 제2다결정 실리콘막(15)을 형성한다. 많은 양의 붕소이온을 이 실리콘막(15)내에 주입한 후에 실리콘 질화막(20)을 형성한다. 다음에 광레지스트막(21)을 피복하고 실질적으로 일정한 속도로 에칭하여 표면을 평편하게 한다. 다음에 베이스 접촉영역(12)과 에미터영역(13)의 개구 내부에 광레지스트막(21)을 매립하고, 실리콘 질화막(20)의 노출부분을 에칭으로 제거한다. 따라서 제5c도에 도시된 바와같이 베이스 접촉영역(12)과 에미터 영역(13)에는 실리콘 질화막(20)만 남게 된다.

제5d도에 도시된 바와 같이, 광에칭기술을 이용하여 NPN트랜지스터의 베이스전국과 PNP트랜지스터의 에미터전극으로 사용되는 부분이외의 제2다결정 실리콘막(15)을 제거한다. 제2다결정 실리콘막(15)의 잔여표면층은 열산화용 마스크를 사용하여 실리콘질화막(20)을 제거하여 실리콘이산화막(22)을 형성하도록 열산화된다.

다음에 실리콘 이산화막(11,22)에 비등방성 에칭용 마스크를 사용하여 제2다결정 실리콘막(15)과 개구의 하부에 있는 에피텍셜층(5)을 제거한다. 따라서 제5e도에 도시된 바와 같이 N형 매립층(2)과 P형 매립층(4)에 도달하는 콜렉터 접촉용의 개구가 형성된다. CVD법으로 전체표면에 실리콘 이산화막(23)을 형성한 후 전체표면을 비등방성에칭한다. 여기에서 개구측에 형성된 막(14)부분 이외의 막(14)이 제거된다. 그런다음 열처리하여 제2다결정 실리콘막(15)내에 붕소이온을 확산한다. 따라서 NPN트랜지스터의 베이스 접촉영역과 PNP 트랜지스터의 P형 에미터가 형성된다. 이와 동시에 제1다결정 실리콘막(8)내부에 비소가 확산되어 NPN트랜지스터의 N형 에미터(8)가 형성되고 PNP트랜지스터의 베이스 접촉영역내에 N형 고밀도영역(19)이 형성된다.

그런다음 제1 및 제2실시예에서와 같이 실리콘 이산화막상에 에미터 및 접촉개구(도시생략)과 형성된다. 이와같은 방법으로 중심에 각각의 콜렉터 전극을 갖는 외부 에미터구조형 NPN트랜지스터와 외부 베이스구조형 PNP트랜지스터가 제조된다.

상술한 바와같이, 본 발명에 따른 제3실시예는 외부 에미터 구조형 NPN트랜지스터의 베이스전극과 외부베이스구조형 PNP트랜지스터의 에미터 전극이 제1다결정 실리콘막으로 형성된다. 제3실시예에서는 처음으로 불순물을 이온형태로 하여 다결정 실리콘막내에 주입하는 방법을 이용하였다. 선택적으로 불순물의 주입과 다결정 실리콘막의 배치를 동시에 행할 수도 있으며 이에 의해 제조공정을 더욱 간소화 할수 있다.

따라서 본 발명은 수직 고속실행 PNP트랜지스터와 NPN트랜지스터를 종래에 비해 더욱 간단한 공정으로 제조할 수 있는 이점을 제공한다.

[실시예 4]

다음에 동일 기판상에 상보형 MOSFET(CMOS)와 바이폴라 트랜지스터를 집적하여 복합 반도체 회로장치로서 실행되는 제4실시예에 대하여 기술한다. 이러한 복합 반도체 회로장치는 이하에 bi-CMOS로서 참조된다.

공지된 바와 같이, 최근들어 bi-CMOS분야는 미세화됨으로써 MOSFET의 절연내력이 저하하는 것을 방지하기 위해 공급전압을 저하하는 추세에 있다. 출력버퍼가 토템폴 형태로 접속된 두개의 NPN바이폴라트랜지스터로 이루어진 bi-CMOS 게이트회로는 공급전압의 저하로 지연시간이 증대되고, CMOS게이트회로보다 더 빠른속도로 동작하는 장점을 저감시킨다. 종래에는 이러한 문제를 해서하기 위해 NPN바이폴라트랜지스터와 PNP바이폴라 트랜지스터에 출력버퍼를 형성하여 상보형 bi-CMOS 게이트회로를 구성하였다. 이 상보형 bi-CMOS 게이트회로는 1990년 7월 19일 발행된 “IEICE기술보고”(전자정보통신학회 ; 페이지55~60)에 보고된 바와 같이 낮은 전압에서도 CMOS게이트회로보다 빠른 속도로 동작된다. 이 상보형 bi-CMOS 게이트회로는 보다 빠른 속도로 동작하도록 하기 위해 게이트회로로 구성되는 PNP바이폴라 트랜지스터가 콜랙터영역에서 P⁺매립층을 갖는 수직구조로 구성된다.

한편, 1989년 IEDN(국제 전자장치모임 ; 페이지 903~905)에 PNP바리폴라 트랜지스터가 개시되어 있다. 이 트랜지스터는 N형 진성베이스 영역을 둘러싸고 N⁺형 다결정 실리콘으로 된 베이스전극과, N형 진성베이스 영역내에 형성된 P형 에미터 전극과, 베이스전극위에 놓이고상기 P형 에미터 전극에 접속되며 P⁺다결정막으로 이루어진다. 베이스 및 에미터전극으로서 상술한 방법에서 독립적으로 다결정 실리콘막을 이용하는 이 바이폴라 트랜지스터는 이중 폴리실리콘 자기정렬 트랜지스터라 하며, 이것은 빠른 동작속도와 높은 집적도를 갖는다.

그러나 종래 기술에 대하여 이 기술의 발명자에 의해 제안된 트랜지스터를 검토한 결과 다음과 같은 문제점을 발견하였다.

첫번째, 고속동자의 관점에서 상보형 bi-CMOS 게이트회로의 지연시간을 검토한 검토한 결과, 상보형 bi-CMOS 게이트회로의 고속동작을 위해서는 NPN바이폴라 트랜지스터의 지연시간이 PNP바이폴라 트랜지스터의 지연시간 짧게해야 한다는 것이다.

PNP바이폴라 트랜지스터내의 주캐리어인 정공의 이동성이 PNP바이폴라 트랜지스터내의 주캐리어인 전자의 이동성의 대략 절반정도이기 때문에 PNP바이폴라 트랜지스터를 NPN바이폴라 트랜지스터와 같이 동일한 수직구조로 구성하게 되면, PNP트랜지스터의 차단주파수(ft)는 NPN트랜지스터의 차단주파수의 대략 반정도밖에 되지 않는다. 이러한 두 형태의 바이폴라 트랜지스터의 불균형 특서응로 이해 상보형 bi-CMOS 게이트회로의 지연시간을 보다 짧게 즉, 동작속도를 개선하기가 어렵다. 제6도에 도시된 바와 같이, PNP바이폴라 트랜지스터의 차단주파수(ft)는 동일한 설계룰로 구성된 NPN바이폴라 트랜지스터의 차단주파수에 비해 높은 콜렉터전류 영역에서 5GH_Z이하로 저하된다. 따라서 이 PNP바이폴라 트랜지스터는 고속의 상보형 bi-CMOS에 상응하는 용량이 부족하다는 문제점을 갖는다.

자기 정렬 트랜지스터는 상술한 바와 같이 베이스층으로 둘러싸인 에미터 영역을 가지므로 에미터영역의 면적이 감소된다. 따라서 PNP트랜지스터를 자기정렬로 제조할 때 차단주파수(ft)는 개선되지만 에미터의 면적이 감소되기 때문에 전류구동력이 저하하게 된다.

또한 두 트랜지스터 층이 도전형이 다른 자기정렬 트랜지스터를 이용하는 이러한 상보형 bi-CMOS는 동일단계에서 두개의 트랜지스터층을 형성해야 하므로 제조비용이 상승하게 되는 문제점을 갖는다.

상술한 결점은 본 발명에 의해 제안된 다음의 기기에 의하여 효율적으로 해소된다.

본 발명에 따라 PNP바이바이폴라 트랜지스터를 구비한 반도체 집적회로장치는 주면을 갖는 반도체기판과 ; 주면상에 형성되어 PNP바이폴라 트랜지스터가 형성되도록 활성영역을 둘러싸는 절연산화층과 ; 활성층내에 형성된 PNP바이폴라 트랜지스터의 N형 베이스영역과 ; 절연 산화층상에 형성되어 N형 베이스영역의 주위로 연장되는 에미터전극과 ; 에미터전극에 접속되어 절연산화층을 따라 N형 베이스영역의 중심을 수평으로 둘러싸도록 형성된 PNP바이폴라 트랜지스터의 P형 에미터영역과 ; P형 에미터영역으로 둘러싸인 N형 베이스 영역의 중심에 접속된 베이스전극으로 이루어진다.

본 발명에 따라 상보형 bi-CMOS트랜지스터를 구비한 반도체 집적회로장치는 주면을 갖는 반도체기판과 ; 주면상에 형성되어 PNP바이폴라 트랜지스터를 형성하기 위한 제1활성영역과 NPN바이폴라 트랜지스터를 형성하기 위한 제2활성영역을 둘러싸는 절연산화층과 ; 제1활성영역을 둘러싸는 절연산화층상에 형성되어 N형 베이스영역주위로 연장되는 제1에미터전극과 ; 제1에미터전극에 접속되어 절연산화층을 따라 N형 베이스 영역의 중심을 수평으로 둘러싸도록 형성된 PNP트랜지스터의 P형 에미터 영역과 ; P형 에미터 영역에 둘러싸인 N형 베이스영역의 중심에 접속되어 제1에미터전극 위로 연장되는 제1베이스전극과 ; 제2활성영역내에 형성된 NPN형 바이폴라 트랜지스터의 P형 베이스영역의 중심에 형성된 N형 에미터영역과 ; P형 베이스영역에 둘러싸여 접속되고 N형 에미터영역을 둘러싸는 제2베이스전극과 ; N형 에미터영역에 접속되어 제2베이스전극 위로 연장하는 제2에미터 전극으로 이루어진다.

본 발명에 따라 상보형 bi-CMOS트랜지스터를 구비한 반도체 집적회로장치를 제조하는 방법은 PNP바이폴라 트랜지스터의 제1에미터전극과 NPN바이폴라 트랜지스터의 제2베이스 전극에 제1공통도체층을 형성하는 단계와 ; PNP바이폴라 트랜지스터의 제1베이스전극과 NPN바이폴라 트랜지스터의 제2에미터 전극에 제2공통도체층을 형성하는 단계로 이루어진다.

상술한 바와 같이, 본 발명은 활성영역 주위에 PNP바이폴라 트랜지스터의 에미터 영역을 형성함으로써, 활성층(소자 형성영역)의 면적을 크게하지 않으면서도 에미터 면적을 효율적으롤 넓게할 수가 있다. 따라서 고속 PNP바이폴라 트랜지스터로 구성되어 매우 작은 면적을 갖는 반도체 집적회로장치를 달성할 수가 있다.

상보형 bi-CMOS에 PNP바이폴라 트랜지스터를 사용하게 되면, 고전류영역에서 PNP바이폴라 트랜지스터에 대한 차단주파수(ft)가 NPN바이폴라 트랜지스터에 대한 차단주파수보다 적게 저하된다. 따라서 고속 상보형 bi-CMOS로 이루어져 매우 작은 면적을 갖는 반도체 집적회로장치를 달성할수가 있다.

상술한 바와 같이, PNP바이폴라 트랜지스터의 에미터전극과 NPN바이폴라 트랜지스터의 베이스전극은 공통층으로 형성되고, PNP바이폴라 트랜지스터의 베이스전극과 NPN바이폴라 트랜지스터의 에미터전극은 다른 공통층으로 형성된다. 따라서 상보형 bi-CMOS로 이루어진 반도체 집적회로 장치를 제조하는 공정이 간소화되어 제조비용이 절감된다.

제4실시예를 기술하기에 앞서 bi-CMOS정적 랜덤억세스메모리(bi-CMOS SRAM)의 개요를 설명한다. 본 발명에 적용되는 대상물중의 하나인 bi-CMOS SRAM은 소비전력이 적으며 고속으로 동작한다.

본 발명에 bi-CMOS SRAM은 그의 어드레스와 타이밍회로 및 기타 주변회로로서 bi-CMOS 복합 스위칭회로를 이용하고, 메모리셀로서 CMOS구조의 플립플롭 메모리셀을 사용한다.

제7도는 본 발명의 제4실시예로서 채용된 bi-CMOS SRAM내부에 구성되는 주변회로부(110)내의 워드라인 구도회로 WD1, WD2 및 WD3와, 메모리셀 어레이(120)내의 메모리셀 MC11 및 MC12를 보여주는 블럭도이다.제7도에 도시된 바와 같이, 주변회로부(110)내의 워드라인 구동회로(WD2)는 NPN바이폴라 트랜지스터(Q1) 및 PNP바이폴라 트랜지스터(Q2)를 구비하는 상보형 바이폴라 P채널 MOSFET(M1) 및 N채널 MOSFET(M2)와, 저항(R1, R2)으로 이루어진다. 이 바이폴라 트랜지스터(Q1, Q2)는토템풀 접속되어 푸시풀 동작을 하며, MOSFET(M1, M2)로 구성되는 CMOS전단 구동회로를 위하여 출력버퍼를 구성성한다. 즉, 위도라인 구동회로는 상보형 bi-CMOS 복합 스위칭회로로 구성된다. 제7도에서 참보부호 X1 내지 X3는 내부어드레스신호이다. 메모리셀 어레이(120)에서 다수의 메모리셀(121)은 행 및 종방향의 매트릭스 형태로 배열된다.

각 메모리셀(121)은 복수의 메모리셀(121)에서 원하는 메모리셀을 선택할 수 있도록 하기 위해 워드라인((W) 및 상보 데이타라인(D및/D(“D바”))에 접속된다. 제7 및 8도에 도시된 바와 같이, 복수의 상보 데이타라인/D1, D2, /D2등)은 서로 직교하도록 배열된다. 상보 데이터라인(D,/D)는 도시되지 않았지만 종스위치를 통해 센서증폭기 및 출력회로에 접속된다. 하나의 메모리 셀(121)은 그의 입출력이 교차결합된 제1 CMOS(M11, M13) 및 제2CMOS(M12, M14)와 N채널 MOSFET(M15, M16)로 이루어진다. 이 N채널 MOSFET(M15, M16)는 제1 및 제2CMOS의 출력 사이에 전송스위치로서 삽입된다. 제1CMOS는 공급전압(Vcc)(3V)에 접속되고, 제2CMOS는 접지전위(GND)(OV)에 접속되낟. 따라서 메모리셀(121)은 플립플롭형 홀딩회로로서 구성된다.

제8도는 주변회로부(110)와 메모리셀 어레이(120)의 부분적인 평면설계도를 보여준다. 제7 및 8도내의 워드라인 구동기 WD1내지 WD6는 각각 출력버퍼 트랜지스터가 바이폴라 트랜지스터인 인버터회로이다. 각 출력버퍼 트갠지스터는 도면에서 각 인버터 논리기호의 출력부분이 검게칠해진 바이폴라 트랜지스터이다.

제9도는 본 발명에 따른 bi-CMOS SRAM의 칩설계를 나타내는 도면이다. 제9도에 도시된 바와 같이, 단일 반도체 기판(200)상에 bi-CMOS SRAM(100)이 형성된다. 기판(200)위의 대부분의 면적은 메모리셀 어레이(120)에 의해 점유된다. 각 메모리셀 어레이(120)는 복수의 메모리메트로 분할되어, 주변회로부(110)로 둘러싸인다. 주변회로부(110)로 둘러싸인다. 주변회로부(110)의 출력측은 신호를 외부인터페이스에 입출력하는 단자패드(결합패드)이다. 각 주변회로부(110)는 워드라인 디코더 및 구도회로부(111), 데이터라인 풀업회로부(113), 데이타라인 디코더 및 선택스위치 회로부(112)로 이루어진다. 도시하지는 않았지만 단자패드(101)와 주변회로부(110)사이에는 각 단자패드(101)에 대응하는 입출력회로가 구성된다.

상술한 바와 같이, SRAM주변회로로 bi-CMOS 논리회로를 이용함으로써, 고속으로 동작하고 소비전력이 저감되는 두가지 목적이 성취된다. bi-CMOS 복합 스위칭회로내에서 상보형 바이폴라 트랜지스터를 출력버퍼 트랜지스터로 사용함으로써, 공급전압이 3V이하로 저하되더라도 CMOS의 동작소고보다 빠른 동작속도를 유지하게 된다.

제10 및 11도는 본 발명에 따른 상보형 bi-CMOS(100)의 평면설계도 및 단면도이다. 이들 두 도면은 NPN 바이폴라 트랜지스터(Q1), PNP 바이폴라 트랜지스터(Q2), 제7 내지 9도에 도시된 주변회로 부(110)내의 워드라인 구동회로(WD2)를 구성하는 P채널 MOSFET(M1) 및 N채널 MOSFET(M11,M12,M15,M16) 및 P채널 MOSFET(M13,M14)는 각각 N 채널 MOSFET(M2) 및 P 채널 MOSFET(M1)와 동일한 구조이다.

제10 및 제11도에 도시된 바와 같이, 상보형 bi-CMOS는 N형 실리콘으로 된 반도체기판(31)과 ; 기판(31)상에 형성된 실리콘 산화막과 같은 절연층(32)과 ; 절연층(32)상에 형성된 N형 단일 다결정실리콘막(33)으로 된 SOI(실리콘 절연체)기판으로 이루어진다.

N형 NPN 실리콘층(33) 위에 N형 단일 다결정실리콘으로 된 에피텍셜층(34)이 형성된다. 실리콘층(33)과 에피텍셜층(34)사이에는 N⁺형 반도체영역으로된 N⁺형 매립층(35A,35B)과 P⁺형 반도체 영역으로 된 P⁺형 매립층(36A,36B)이 형성된다. NPN 영역의 SOI 기판(200)상에 상보형 bi-CMOS로 구성되는 NPN 바이폴라 트랜지스터(Q1)가 형성된다. 이 바이폴라 트랜지스터(Q1)는 에피텍셜층(34)의 주면상에 형성되고 N+ 형 반도체 영역으로 된 에미터 영역(67)과 ; P형 반도체 영역으로 된 진성베이스 영역(65)과 ; N형 반도체 영역(N-웰)으로 된 콜렉터영역(37A)으로 구성되는 수직 NPN 바이폴라 트랜지스터이다. 또한 이 바이폴라 트랜지스터(Q1)는 콜렉터 전위를 축출하기 위해 N⁺형 반도체 영역으로 구성된 콜렉터 접점(43)을 포함한다. 절연막(71,54)의 개구를 통해 콜렉터전극(72)(NC)이 콜렉터접점(43)에 접속된다. 더욱이 이 바이폴라 트랜지스터(Q1)는 진성베이스영역(65)에 접속되고 P⁺형 반도체 영역으로 된 외부 베이스 영역(62A)과 ; 진성 베이스영역(62A)에 접속되고 P⁺다결정실리콘층으로 된 베이스 전극(70A)과 ; 에미터전극(67)에 접속되고 N⁺형 다결정 실리콘층으로된 에미터전극(70A)을 포함한다. 외부 베이스영역(62A)과 베이스전극(58A)은 진성베이스영역(65)과 에미터영역(67)을 둘러싸도록 배열된다. 베이스전극(58A)은 측벽공간(63)과 절연층(59A)에 의하여 에미터전극(70A)과 전기적으로 절연된다.

측벽공간(63)은 베이스전극(58A)을 따라 수평으로 자기정렬된 절연층으로 구성되고, 절연층(59A)은 베이스전극(58A)상에 형성된다. 베이스전극(58A)과 에미터전극(70A)은 절연층(59A,71)내의 개구를 통해 베이스전극(72)(NB)과 에미터전극(72)(NE)에 각각 접속된다. 에미터, 베이스 및 콜렉터전극(72(NE), 72(NB) ,72(NC))은 알루미늄층 또는 구리나 실리콘과 같은 불순물이 첨가된 알루미늄 합금층을 이용하는 제1층을 배선하는 공정에서 각각 형성된다. 상술한 바와 같이, 이 바이폴라 트랜지스터(Q1)는 이중 폴리 실리콘 자기정렬 구조를 갖게 된다. 제10도의 NPN 영역에서 점선은 베이스전극(58A)의 패턴을 나타내고, 일점쇄선은 에미터전극(70A)의 패턴을 나타내며, 빗금친 부분은 후술되는 U홈 분리영역(39) 을 나타낸다.

이 바이폴라 트랜지스터(Q)는 필드 절연막(42A), 실리콘층(33) 및 에피텍셜층(34)내에 미립된 절연막(40), 다결정 실리콘막(41)으로된 U홈 분리영역에 의해 둘러싸여진다. 따라서 이 바이폴라 트랜지스터는 다른 활성소자(즉, P채널 MPSFET (M1))와 전기적으로 절연된다. 콜렉터전극(43)으로부터 베이스영역(62A,65) 를 절연하기 위해 필드 절연막(42B)이 형성된다.

SOI 기판(200)의 PNP 영역내에 PNP 바이폴라 트랜지스터(Q2)가 형성된다. 이 바이폴라 트랜지스터(Q2)는 에피텍셜층(34)의 주면에 형성되고 N형 반도체 영역으로 된 에미터 영역(62B)과 ; N형 반도체 영역으로 된 진성베이스 영역(57)과 ; P형 반도체 영역(P-웰)으로 된 콜렉터 영역(38A)으로 구성되는 수직 PNP 바이폴라 트랜지스터이다. 바이폴라 트랜지스터(Q2)는 바이폴라 트랜지스터(Q1)에서와 같은 동일한 목적을 위해 P⁺형 매립층(36A)과 P⁺형 반도체 영역으로 된 콜렉터 접점(44)을 포함한다. 절연막(71,54)의 개구를 통해 콜렉터 전극(72(PC))이 콜렉터접점(44)에 접속된다. 더욱이 이 바이폴라 트랜지스터(Q2)는 진성베이스영역(57)에 접속되고 N⁺형 반도체영역으로된 외부베이스영역(베이스 접점 영역)(68)과 ; 외부 베이스영역(68)에 접속되고 N⁺다결정실리콘층으로 된 베이스전극(70B)과 ; 에미터영역(62B)에 접속되고 P⁺형 다결정실리콘층으로된 에미터전극(58B)을 포함한다. 에미터영역(62B)은 필드절연막을 따라 링형상으로 형성된다. 다시말해 에미터영역(62B)은 필드절연막(42A,42B)으로 제한되는 활성영역의 주위에 형성된다.

에미터영역(62B)에서와 같이, 에미터전극(58B)은 활성영역의 주위에서 외부베이스영역(68)을 둘러싸도록 형성되는 일측단부를 갖는다. 이 에미터전극(58B)의 타측단부는 필드절연막(42A,42B)위로 연장된다. 이 에미터전극(58B)은 측벽공간(63)과 절연막(59B)에 의해 베이스전극(70B)과 전기적으로 절연된다. 측벽공간(63)은 에미터전극(58B)에 따라 수평으로 자기 정렬된 절연층에 의해 형성되고, 에미터전극(58B)상에 절연층(59A)이 형성된다. 에미터전극(58B)과 베이스전극(70B)은 절연층(59B,71)내의 개구를 통해 에미터전극(72)(PE)과 베이스전극(72)(PB)에 각각 접속된다. 에미터, 베이스 및 콜렉터전극(72(PE,),72(PB),72(PC))은 트랜지스터(Q1)에서와같이 알루미늄층이나 알루미늄 합금층을 이용하는 제1층을 배선하는 공정에서 각각 형성된다. 트랜지스터(Q1)에서 기술된 바와 같이, 이 바이폴라 트랜지스터(Q2)는 이중 폴리실리콘 자기정렬구조를 갖는다. 에미터전극은 제1층 다결정 실리콘층으로 형성되고, 베이스전극은 제2층 다결정 실리콘층으로 형성된다. 따라서 트랜지스터(Q2)의 에미터전극(62B)과 트랜지스터(Q1)의 베이스전극(62A)은 동일한 제조공정에서 형성된 동일한 P형 도체층이다. 베이스전극(70B)과 에미터전극(70A) 또한 동일한 제조공정에서 형성된 동일한 N도체층이다. 제10도의 PNP영역에서, 점선은 에미터전극(58B)의 패턴을 나타내고, 일점쇄선은 베이스전극(70B)의 패턴을 나타내며, 빗금친 부분은 U흠 분리영역(39)의 패턴을 나타낸다.

바이폴라 트랜지스터가 필드절연막(42A)과 U흠 분리영역(39)으로 둘러싸여 있으므로, 다른 활성소자(즉, N채널 MOSFET(M2))와 전기적으로 절연된다. 진성베이스영역(57)과 콜렉터접점(44)사이에서 이들 서로를 분리하는 필드절연막(42B)이 형성되어 있다.

상술한 PNP 바이폴라 트랜지스터에서, 베이스 및 에미터전극이 다결정 실리콘으로 형성되므로, 신뢰도가 높은 얇은 수직접합 구조가 가능하다. 따라서 교대로 진성차단주파수(ft)를 높일 수가 있다. 이 PNP 바이폴라 트랜지스터는 에미터영역이 활성영역이 주위에 형성되기 때문에, 활성영역의 중심에 에미터영역이 형성되는 종래의 바이폴라 트랜지스터의 에미터 면적보다 효율적으로 더 넓어지게 된다. 따라서 동일한 에미터 면적에 대해 본 발명에 따른 PNP 바이폴라 트랜지스터는 필요한 활성영역을 면적보다 작게 할 수가 있으므로, 집적회로장치의 고집적화가 가능하다. 제7도에 도시한 바와같이 본 발명의 PNP 바이폴라 트랜지스터를 상보형 bi-CMOS복합 스위칭회로의 출력버퍼에 적용하게 되면, PNP 및 NPN 바이폴라 트랜지스터 사이의 불균형 특성이 개선된다. 본 발명이 PNP 바이폴라 트랜지스터는 에미터 면적이 넓기 때문에 제6도내의 곡선(B',B)으로 표시된 바와 같이 차단주파수가 최대에 될 때 종래의 PNP 바이폴라 트랜지스터의 전류에 비해 3배의 콜렉터 전류가 흐르게 된다. 상보형 bi-CMOS회로에서는 부하용량을 충·방전하기 위해 펄스에 응답하여 대전류가 흐른다. 본 발명에 따른 상보형 bi-CMOS가 대전류영역에서 차단주파수(ft)를 개선하기 때문에 지연시간이 매우 짧아지므로 고속화가 달성된다.

PMOS 영역내의 SOI 기판(200)상에 P채널 MOSFET(M1)가 형성된다. 특히 P채널 MOSFET(M1)는 N형 에피텍셜층(34)내에 형성된 N형영역(N-웰)(37B)의 주면상에 형성된다. 이 P채널 MOSFET(M1)는 N형 불순물을 포함하는 N형 다결정 실리콘층(46A)과 고융용점 금속 실리사이드층(46B)의 적층구조로 된 게이트전극(48B)과 ; P⁺형 반도체영역으로 된 고농도 소오스 드레인영역(53)과 ; 게이트절연막(45)으로 주로 구성된다. 더욱이 P채널 MOSFET(M1)는 고농도 소오스드레인영역(53)보다 불순물 농도가 낮은 P형 반도체 영역으로 된 저농도 소오스 드레인영역(50)을 포함한다. 따라서 P채널 MOSFET(M1)는 LDD(lightly deped drain)구조로 구성된다. N형 반도체영역(37B)과 실리콘층(33) 사이에는 N형 반도체영역의 저항을 줄이기 위해 N⁺형 매립층(35B)이 형성되어 있다. 게이트전극(48B)의 탑표면은 절연막(47)으로 덮혀진다. 게이트전극(48B)의 측면은 절연막으로 된 측면공간이다. 소오스 드레인영역(53)은 절연막(54,71)내의 개구를 통해 소오스드레인 전극에 접속된다. 소오스 드레인 전극(72)은 바이폴라 트랜지스터(Q1,Q2)의 에미터, 베이스 및 콜렉터전극을 형성하는 동이 제조공정에서 형성된다.

NMOS 영역의 SOI 기판(200)상에 N 채녈 MOSFET(M2)가 형성된다. 특히 이 N채널 MOSFET(M2)는 N형 에피텍셜층(34)내에 형성된 P형 영역(P-웰)의 주면상에 형성된다. P채널 MOSFET(M1)에서와 같이, N채널 MOSFET(M2)는 N형 다결정 실리콘층(46A)와 고융용점 금속 실리사이드층(46B)으로 된 게이트전극(48A)과 ; N⁺형 반도체영역으로된 고농도 소오스 드레인영역(52)과 ; 게이트절연막(45)으로 이루어진다. 부가하여 이 N채널 MOSFET(M2)는 N형 반도체 영역, LDD 구조로 구성된 N채널 MOSFET로 된 저농도 소오스 드레인영역(49)을 포함한다. P형 반도체 영역(38B)과 실리콘층(33) 사이에는 P⁺형 반도체 영역(38B)의 저항을 저감하기 위해 P⁺형 매립층(36B)이 형성된다. P채널 MOSFET(M1)에서와 같이, 소오스 드레인영역(52)이 소오스 드레인전극(72)에 접속된다.

P채널 MOSFET(M1)는 이중 웰구조(N-웰(37B), P-웰(38B))인 PN접합과 필드절연막(42A)에 의해 N채널 MOSFET(M2)와 전기적으로 절연된다. MOSFET가 P⁺형 매립층(36B)과 N⁺형 매립층(35B)를 채용하므로 래치업내성이 향상된다. NPN 바이폴라 트랜지스터(Q1)의 콜렉터전극(72)(NC)과 P채널 MOSFET(M1)의 하나의 소오스 드레인전극(72)이 금속층(74)(Vcc)에 접속된다. 이 금속층(72)은 알루미늄층 또는 구니라 실리콘이 불순물로 첨가된 알루미늄 합금층을 이용하여 제2층을 배선하는 단계에서 형성된다. 3V의 공급전압이 금속층(74)(Vcc)에 공급된다. 또한 바이폴라 트랜지스터(Q2)의 콜렉터전극(72)(PC)과 N채널 MOSFET(M2)의 하나의 소오스 드레인전극(72)이 금속층(74)(GND)에 접속된다. 이 금속층(74)(GND)에는 0V의 접지전위가 공급된다. 금속층(74(Vcc), 74(GND))을 포함하는 SOI 기판(200)의 탑표면은 최종 부동막인 절연막(75)으로 완전히 피복된다.

상술한 바와 같이, 주변회로부(110)는 bi-CMOS로 구성된다. 여기에서는 비록 제7도에 도시된 워드라인 구동회로(WD2)로 구성되는 MOSFET 및 바이폴로 트랜지스터와, 제10 및 제11도에 도시된 구조가 워드라인 구동회로(WD1,WD3등)에 적용되는 것만을 다루었으나, 제10 및 제11도의 bi-CMOS 구조를 이용하여 ECL 바이폴라 논리게이트 및 CMOS 인버터와 같은 많은 다른 회로를 구성할 수가 있다.

다음에, 본 발명에 따라 제10 및 제11도에 도시된 상보형 bi-CMOS의 제조방법을 기술한다.

제12도에 도시된 바와 같이, 먼저 N-실리콘으로 된 반도체 지지기판(31)과, 이 기판(31)상에 적층된 SiO₂막 과 같은 절연층(32)과, 이 절연층(32)상에 적층된 N-단결정 실리콘층(33)으로 이루어진 SOI 기판(220)이 제공된다. 이들 층은 공지의 웨이퍼 적층기술을 이용하여 적층된다. 그런 다음 NPN 및 PMOS 실리콘층(33)의 주면에 N형 불순물이 선택적으로 도입된다. 이 N형 불순물은 대략 10¹⁵(atmos/㎠)의 불순물농도를 갖는 안티몬(Sb)을 사용한다. 다음에, 예를 들면 10¹³(atopms/㎠)의 불순물농도를 갖는 붕소(B) 즉, P형 불순물이 실리콘층(33)의 주면내로 도입된다.

그런 다음 열처리를 행하여 실리콘층(33) 내에 N형 및 P형 불순물을 확산시키게 되면, N형⁺매립층(35A, 35B)과 P⁺형 매립층(36A,36B)이 형성된다. 그때 실리콘층(33)의 주면상에 N-에피텍셜층(34)이 형성된다. 이 에피텍셜층(34)은 저항이 3Ω·cm이고 막두께가 1.2μm이다. N형 에피텍셜층(34)이 성장하면 N형⁺매립형(35A,35B)과 P형⁺매립형(35A,35B)내의 N형 및 P형 불순물의 일부가 확산되므로, 제2도에서 점선 Lepi 1로 지시되는 곳에 N-단결정 실리콘층(33)과 N형 에피텍셜층(34)의 경계면이 생긴다. 이 N형 에피텍셜층(34)의 탑표면은 점선 Lpei 2로 지시된다.

NPN 및 PNP 영역용 N형 에피텍셜층(34)의 주면내에 N형 불순물이 선택적으로 첨가된다. 이 N형 불순물은 예를 들면 대략 10¹²(atmos/㎠)의 불순물 농도를 갖는 인(P)이며, 120∼130KeV의 에너지 레벨에서 공지의 이온주입법으로 도입된다. 그런 다음, PNP 및 NMOS 영역용 N-에피텍실층(34)의 주면내에 이 P형 불순물을 선택적으로 첨가한다. 이 N형 불순물은 예를 들면 대략 10¹²(atmos/㎠)의 불순물농도를 갖는 붕소나 붕소불화물(BF₂)이며, 50∼70KeV의 에너지레벨에서 공지의 이온주입법으로 도입된다.

그런 다음, 고온열처리를 행하여 N형 에피텍실층(34)내에 첨가된 P 및 N형 불순물을 확산시키게 되면, N형 반도체영역(N-웰)(37A,38B)과 P형 반도체영역(38A,38B)이 형성된다. 이러한 열처리는 1,100∼1,300정도의 온도로, N₂대기중에서 20∼40분간 행한다. 여기에서 N형 반도체영역(37A)은 NPN 바이폴라 트랜지스터(Q1)의 진성 콜렉터영역으로 사용되고, P형 반도체영역(38A)은 PNP 바이폴라 트랜지스터(Q2)의 진성 콜렉터 영역으로 사용된다. 다음에 NPN 및 PNP 영역을 둘러싸는 면적에서 RIE(리엑티브 이온 에칭)와 같은 비등방성 에칭을 하여 절연막(32)에 도달하는 U홈을 형성한다. U홈 내부에 노출된 실리콘 표면은 SiO₂막으로 된 절연막(40)을 형성하도록 열적으로 산화된다. 그런 후에 CVD 법과 에칭기술을 사용하여 U홈내에 다결정 실리콘층(41)을 매립함으로써, U홈 절연영역(39)이 형성된다. 그런 다음 U홈 절연영역과 NPN 및 PNP 영역위의 에피텍셜층(34)의 표면에 열산화를 선택적으로 행하게 되면, 각각 SiO₂막으로 된 필드절연막(42A,42B)이 형성된다. 특히 필드절연막(42A,42B)은 고온(대략 1,000℃) 증기산화법으로 형성되며, 그 두께는 대략 600nm이다.

제13도에 도시된 바와 같이, 고농도 N형 불순물(즉, 인(P))이 반도체 영역(38A)내에 첨가된다. 다음에, 1,000℃의 고온에서 대략 30분 동안 열처리를 행하여 N형⁺매립형(35A)에 접촉되는 N형 콜렉터접점(43)과 P형⁺매립형(36A)에 접촉되는 P형 콜렉터접점(44)을 형성한다. 그런 다음 도시하지는 않았지만, 드레숄드전압(Vth)을 조절하기 위하여 N형 반도체영역(37B)과 P형 반도체영역(38B)의 표면에 불순물을 도입한다. 이 드레숄드 전압(Vth) 조절용 불순물은 예를 들면 2×(atoms/㎠)의 불순물 농도를 갖는 붕소(B)이며, 60KeV의 에너지 레벨에서 공지의 이온주입법으로 도입된다. 드레숄드전압(Vth) 조절용 불순물을 도입하게 되면, N채널 MOSFET의 드레숄드전압은 대략 0.6V가 되고, P채널 NOSFET 의 전압은 예를 들면 -0.6V가 된다.

제14도에 도시된 바와 같이, N형 반도체 영역(37,37B)과 P형 반도체영역(38A,38B)의 표면상에 SiO₂막으로 된 게이트절연막(45)이 형성되고, 이 게이트절연막(45)은 800∼900℃의 고온에서 증기산화법으로 도입되며, 그 막두께는 15∼25nm이다.

그런다음, 필드절연막(42A,42B)과 게이트절연막(43)을 포함하는 기판(200)의 전체표면에 다결정 실리콘막(46A) 피복 형성된다. 이 다결정 실리콘막(46A)은 CVD 법으로 적층되며 그 두께는 대략 100nm이다. 저항을 감소하기 위해 인(P)과 같은 N형 불순물이 다결정 실리콘막(46A)내에 열확산으로 도입된다.

다음에 예를 들면 WSi₂로 된 금속실리사이트막(46B)이 이 다결정 실리콘막(46A)위에 형성되며, 이 금속 실리사이드막(46B)은 예를 들어 CVD 법이고 스퍼터링법을 이용하여 대략 150nm의 두께로 적층된다. 그런 다음, CVD 법으로 실리콘이산화물을 적층하여 금속실리사이드막(46)위의 전체면에 예를 들면 대략 100∼200nm 두께의 절연막(47A)을 형성한다. 그런 다음 절연막(47), 금속실리사이드막(46B) 및 다결정 실리콘막(46A)를 소정의 형태로 연속적으로 에칭하여 P채널 MOSFET(M1)용 게이트전극(48B)과 N채널 MOSFET(M2)용 게이트전극(48A)을 형성한다. 상술한 에칭기술은 광레지스트막이 마스크로 채용되는 RIE와 같은 비등방성에칭기술이다. 그런 뒤 게이트전극(48A)이 형성되지 않은 P형 반도체영역(38B)의 면적내에 N형 불순물을 첨가한다. 여기에서, 이 N형 불순물은 대략 1×10³(atoms/㎠)의 불순물 농도를 갖는 인(P)이고, 대략 50KeV의 에너지 레벨에서 이온주입법으로 도입된다. 게이트 전극(48A)에 대해 N형 불순물이 낮은 불순물농도에서 자기정렬로 도입되기 때문에 N채널 MOSFET(M2)는 LDD 구조로 형성된다. N형 불순물을 도입하면 N채널 MOSFET (M2)용으로 N형 반도체영역으로 된 저농도 소오스 드레인영역(49)이 형성된다. 그런 다음, 게이트전극(48B)이 형성되지 않은 N형 반도체영역(37B)의 표면면적에 이 P형 불순물을 첨가하게 되면, P채널 MOSFET(M1)용 저농도 소오스 드레인영역(50)이 형성된다. 여기에서, P형 불순물은 예를 들면 대략 1×10³(atoms/㎠)의 불순물 농도를 갖는 붕소불화물(BF₂)이고, 대략 40KeV의 에너지레벨에서 이온주입법으로 도입된다. 이 P형 불순물이 게이트전극(48B)에 대해 자기정렬로 도입되므로, 저농도 소오스 드레인영역(50)이 형성된 LDD 구조의 P채널 MOSFET(M1)가 형성된다.

제15도에 도시된 바와 같이, 각 게이트전극(48A,48B)의 측면에 측벽공간(51)이 형성된다. 이 측벽공간(51)은 막-피복기판을 RIE와 같은 비등방성 에칭하고, 기판(200)위의 전체 실리콘 이산화막을 적층하는 기술을 이용하여 형성된다. 소오스 가스로서 질소가스와 무기실란가스를 이용하는 CVD법을 사용하여 측벽공간으로서 예를 들면 대략 400~500nm의 두께를 갖는 실리콘이산화막을 형성한다. 이 측벽공간(51)은 게이트(채널)의 수평방향으로 대략 250~300nm이다.

상술하 비등방성에칭에 의해 게이트전극(48A,48B)에 피복되지 않은 게이트 절연막(45)의 일부가 제거되고, 바이폴라 트랜지스터가 형성되는 영역의 절연막이 제거된다. 이때 N-웰(37B)과 P-웰(38B)의 노출 표면이 일부 제거된다. 측벽공간(51)이 형성된 후에, 불활성 가스대기(즉, 아르곤가스)에서 대략 800℃로 열처리를 행하면 측벽공간을 이루는 실리콘산화막이 수밀화된다. 이와 동시에, 저농도 소오스 드레인영역(49,50)이 활성화되어 실리콘층이 오우버에칭으로 인해 야기된 손상으로부터 회복된다.

다음에 게이트전극(48A)도 형성되지 않고 측벽공간(51)도 형성되지 않은 게이트 절연막(38B)(P-웰)의 표면영역에 N형 불순물을 첨가한다.

여기에서, 이 N형 불순물은 예를 들면 10¹⁵∼10¹⁶의 불순물 농도를 갖는 비소(AS)이고, 70∼90KeV의 에너지 레벨에서 이온주입법으로 도입된다. N형 불순물이 도입되면, N채널 MOSFET(M2)용 고농도 소오스 드레인영역(52)이 형성된다. 그런 다음, 게이트전극(48B)도 형성되지 않고 측벽공간(51)도 형성되지 않은 게이트절연막(37B)(N-웰)의 표면영역에 P형 불순물을 첨가한다. 이 P형 불순물은 예를 들면 10¹⁵∼10¹⁶(atoms/㎠)의 불순물농도를 갖는 붕소불화물(BF₂)이고, 70∼90KeV의 에너지레벨에서 이온주입법으로 도입된다. 게이트전극(48B)과 측벽공간(51)에 대해 P형 불순물이 자기정렬로 도입된 다음에 900∼1000℃의 온도로 10분동안 열처리를 행하게 되면, N 및 P형 불순물이 활성화되어 이온주입으로 인해 야기된 손상이 회복된다. 그런다음에 제16도에 도시된 바와 같이 CVD 법과 같은 공지의 기술을 이용하여 대략 0.2μm 두께의 SiO₂막으로 된 절연막(54)으로 SOI기판의 전체면을 피복된다. 그런후에 희석된 불화수소산 용액과 같은 에칭용액을 사용하여 NPN 및 PNP 영역내의 절연막(54) 부분을 선택적으로 제거한다. 따라서 영역(38A(P-웰), 37A(P-웰)) 주면부분이 노출되어 NPN 바이폴라 트랜지스터(Q1)와 PNP 바이폴라 트랜지스터(Q2)용 베이스 및 에미터가 각각 형성된다.

다음에, 제17도에 도시된 바와 같이, 사진석판술 및 에칭기술을 이용하여 영역(38A)(P-웰)의 주면상에 개구를 갖는 레지스트 마스크(55)를 형성한다. 이러한 레지스트 마스크(55)는 불순물을 도입하기 위한 마스크로서 이용된다. PNP 바이폴라 트랜지스터(Q2)용 진성베이스영역(57)을 형성하기 위해 영역(38A)(P-웰)의 주면에 N형 불순물을 도입한다. 이 N형 불순물(56)은 예를 들면 10¹⁴(atoms/㎠)의 불순물농도를 갖는 비소(AS)이고, 대략 30KeV의 에너지 레벨에서 이온주입으로 도입된다.

여기에서, 실질적으로 PNP 바이폴라 트랜지스터의 진성베이스가 되는 영역은 진성베이스 영역(즉, 필드 절연막(42A)의 경계면 근처)의 주변이 되지만, 비소인 N형 불순물이 SiO₂/Si 경계면의 Si 측상에서 편석되므로, 진성베이스 영역내의 불순물 농도가 저하하지 않게되어 에미터-베이스간 항복전압이 높아지게 된다.

그런 후 레지스트 마스크(55)를 제거한다.

다음에, 다결정 실리콘 CVD 법을 이용하여 노출영역(38A(P-웰), 37A(N-웰))의 전체 주면위와 절연막(54)을 포함하는 SOI 기판(200)위에 대략 200nm 두께의 다결정 실리콘층(58)을 적층한다. 그런 다음 이 다결정 실리콘층(58)내에 예를 들면 5×10¹⁵(atoms/㎠)의 농도를 가지고 대략 10 KeV의 에너지레벨로 주입되는 붕소(B)와 같은 P형 불순물이 첨가된다. 그런 다음 이 다결정 실리콘층(58)은 CVD 법에 의해 100∼200nm의 두께로 적층되는 실리콘 이산화막으로 된 절연막(58)으로 피복된다.

다음에 이 절연막(59)위에 소정의 패턴을 갖는 광레지스트 마스크(60)가 형성된다.

에칭마스크로서 광레지스트 마스크(60)를 사용하여, 다결정 실리콘막(58)과 절연막(59)을 RIE 로 연속해서 비등방성 에칭하게 되면, 제19도에 도시된 바와 같이, NPN 바이폴라 트랜지스터(Q1)의 베이스전극(58A)과 동시에 PNP 바이폴라 트랜지스터(Q2)의 에미터전극(58B)이 형성된다. 상기 에칭에 의해 베이스 및 에미터전극(58A,58B)와 동일 패턴인 NPN 및 PNP 바이폴라 트랜지스터의 절연막(59A,59B)이 형성된다. 따라서 NPN 바이폴라 트랜지스터의 베이스 전극과 PNP 바이폴라 트랜지스터의 에미터전극이 동일 제조공정에서 동일 도체층으로 형성되기 때문에 전체적인 제조공정이 감소하게 된다.

다음에 예를 들면 대략 900℃로 10분 동안 열처리를 행하게 되면, 베이스 및 에미터전극(58A,58B) 내에 도입된 P형 불순물이 영역(37A(N-웰))과 베이스영역(57)내로 열확산된다. 따라서 영역(37A(N-웰 : 진성콜렉터)내에 NPN 바이폴라 트랜지스터(Q1)용의 P형⁺반도체 영역으로 된 외부베이스 영역(62A)이 형성됨과 동시에, 베이스영역(57)내에 PNP 바이폴라 트랜지스터(Q2)용의 P형⁺반도체 영역으로 에미터영역(62B)이 형성된다. 다음에 예를 들면 CVD 법을 사용하여 SOI기판(200)위의 전면에 SiO₂와 같은 절연막을 형성한 후에, REI와 같은 비등방성 에칭기술을 사용하여 기판 표면상에서 수직으로 절연막을 에칭한다. 따라서 베이스 및 에미터전극(58A,58B)에 대해 자기정렬로 형성되는 측벽공간이 베이스 및 에미터전극(58A,58B)의 측면에 형성된다. 측벽공간(63)의 형성으로, 바이폴라 트랜지스터(Q1)의 에미터영역을 형성하는 영역을 결정하는 개구(OP1)와, 바이폴라 트랜지스터(Q2)의 진성베이스(베이스 점검)를 형성하는 영역을 한정하는 개구(OP2)가 형성된다.

그후 영역(37A)(N-웰) 내에 P형 불순물(64)이 도입되게 되면, 제20도에 도시된 바와 같이 NPN 바이폴라 트랜지스터(Q1)용의 P형 반도체영역으로된 진성베이스 영역(65)이 형성된다. 이 P 형 불순물(64)은 예를 들면 10¹9²10¹⁴(atoms/㎠)의 불순물 농도를 갖는 붕소이고, 10∼20KeV의 에너지레벨에서 이온주입으로 도입된다. 이 P형 불순물(64)이 측면에서 측벽공간(63)과 베이스전극(58A)에 대해 자기정렬로 도입되므로 진성 베이스영역(65)은 그 형성시 외부베이스영역(62A)에 접속된다.

그런 후에 제21도에 도시된 바와 같이 CVD 법을 사용하여 대략 300nm 두께의 다결정 실리콘층(66)으로 SOI 기판(200)의 전면을 피복한다.

이 다결정 실리콘층(66)이 형성된 후, 1∼2×10⁶(atoms/㎠)의 불순물농도를 갖는 비소(AS)와 같은 N형 불순물을 대략 50KeV의 에너지레벨에서 이온주입으로 실리콘층(66)에 도입한 후에, 예를 들면, 대략 900℃의 온도로 10분동안 열처리를 행하게 되면, 다결정 실리콘층(66)내에 도입된 N형 불순물이 개구(OP1,OP2)로 한정되는 영역내로 확산된다. 이 확산과 동시에 NPN 바이폴라 트랜지스터(Q1)용의 N형⁺영역으로된 에미터영역(67)과 PNP 바이폴라 트랜지스터용의 N형⁺반도체영역으로된 외부베이스(베이스 접점)가 형성된다. 그런 뒤 제22도에 도시된 바와 같이, 다결정 실리콘층(66)위에 레지스트 마스크(69)를 형성하여 이 층(66)의 노출된 부분을 제거하면, NPN 바이폴라 트랜지스터(Q1)의 에미터전극(70A)과 PNP 바이폴라 트랜지스터(Q2)의 베이스전극(70B)이 동시에 형성된다. 상술한 바와 같이 에미터 및 베이스전극(70A,70B)이 동일한 제조공정에서 형성되는 동일 도체층으로 형성되기 때문에, 상기 제조공정으로 NPN 바이폴라 트랜지스터(Q)와 PNP 바이폴라 트랜지스터(Q2)가 효율적으로 완성된다.

그런후에, 제11도에 도시된 바와 같이, 바이폴라 트랜지스터(Q1,Q2)와 MOSFET(M1,M2)가 형성되는 SOI 기판(200)위의 전면에 층간절연막(71)을 형성한다. 이 층간절연막(71)은 CVD 법으로 형성된 SiO₂막으로 하거나 붕소(B)와 인(P)을 포함하여 상기 SiO₂막상에 CVD 법으로 형성되는 다른 SiO₂막으로 해도 된다. 그런 후 공지의 사진석판술과 에칭기술을 이용하여 선택적으로 연속해서 층간절연막(71)과 절연막(54)을 에칭함으로써, 콜렉터 접점(43,44) ; 에미터전극(70A,58B) ; 베이스전극(58A,70B) ; 및 고농도 소오스 드레인영역(49,50)에 도달하는 접속홀을 형성한다. 이들 접속홀을 통해 콜렉터전극(72NB),72(PB)) ; 소오스 드레인전극(72)이 조합된 반도체영역에 전기적으로 접속된다. 이들 전극은 400∼600nm의 두께로 예를 들면 스퍼터링법ㅁ에 의해 적층된 알루미늄합금층으로 구성되며, 접속된 반도체영역과 전극(72)사이에 접촉저항을 감소할 수 있도록 플라티늄 실리사이드(PtSi)와 같은 실리사이드막을 제공하는 것이 좋고, 또한 합금반응을 방지할 수 있도록 티타늄질화물(TiN)과 같은 도체 세라믹막을 제공하는 것이 좋다.

공지의 CVD 법으로 표면 전체에 층간절연막(73)을 형성한다. 이 층간절연막은 두개의 SiO₂막으로 구성되는 얇은층구조, 즉 대략 200nm의 두께로 예를 들면 SOG(스핀 온 글라스)법으로 형성되는 막과 500∼700nm의 두께로 예를 들면 플라즈마 CVD 법으로 형성되는 막으로 구성된다. 이 층간절연막(73)이 형성된 후에, 공지의 광에칭기술을 이용하여 막(73)의 불필요한 부분을 선택적으로 에칭하여 전극(72)이 도달하는 접속홀을 형성한다. 그후, 접속홀을 통해 전극(72)에 접속되는 금속층(74)을 형성한다. 이 금속층은 스퍼터링법으로 형성되는 알루미늄 합금층의 광에칭-기본 패터링에 의해 형성되어, 바이폴라 트랜지스터와 MOSFET에 동작전위를 인가하도록 공급전압(Vcc)(3V)과 접지전위(GND)(0V)가 공급된다. 부가하여 이 금속층(74)은 소자간의 내부접속에 이용된다.

다음에 표면에 전면에 실리콘 이산화막, 실리콘 질화막, 플라스틱 수지막이 차례로 적층되어 구성된 복합막인 부동막(75)이 형성된다. 이 부동막(75)의 하부층인 실리콘 이산화막은 두께가 150∼250nm이고 부동막의 중간층인 실리콘질화막은 1∼1.2nm의 두께로 예를 들면 플라즈마 CVD 법에 의해 적층되어 내습성을 향상시킨다. 부동막의 상부층이고 내열막인 플라스틱 수지막은 상보형 bi-CMOS SRAM의 알파선 소프트웨어의 내성을 향상시킨다. 상술한 제조공정에 의해 본 발명에 따른 상보형 bi-CMOS SRAM(100)이 완성된다.

상술한 바와 같이, 본 발명의 PNP 바이폴라 트랜지스터(Q2)가 다결정 실리콘층으로 된 베이스 및 에미터전극을 갖기 때문에 고신뢰도를 갖는 얇은 수평접합으로 구성할 수가 있고 진성 차단주파수를 향상시킬 수 있다. 또한 에미터전극이 활성영역을 둘러싸도록 형성되고 링형에미터 영역이 활성영역의 주위에 형성되기 때문에, 이 PNP 수직 바이폴라 트랜지스터는 그의 활성영역을 넓게 하지 않으면서도 에미터면적을 효율적으로 크게 할 수가 있다. 따라서 매우 미세한 면적으로 고차단주파수 및 고전류 구동능력을 성취할 수 가 있다.

본 발명의 bi-CMOS 는 각각 동일한 면적으로 형성되는 NPN 수직 바이폴라 트랜지스터(Q1)와 PNP 수직 바이폴라 트랜지스터를 조합하여 이루어지고, 이 두개의 바이폴라 트랜지스터(Q1,Q2)는 각각의 고전류 영역에서 실제적으로 동일한 고주파수 특성을 갖는다. 이와 같이 PNP 수직 바이올라 트랜지스터(Q2)가 NPN 수직 바이폴라 트랜지스터(Q1)보다 더 넓은 에미터면적을 갖기 때문에, NPN 수직 바이포라 트랜지스터 보다 작은 고전류 영역에서 차단주파수가 감소하게 된다. 따라서 본 발명에 따른 상보형 bi-CMOS 는 종래기술보다 고속화 및 고집적화하게 제조할 수가 있다.

본 발명의 bi-CMOS 의 제조특성은 동시에 두개의 층을 각각 제조하는 두 단계에 있다. 즉, 하나의 단계는 NPN 수직 바이폴라 트랜지스터(Q1)의 베이스전극과 PNP 수직 바이폴라 트랜지스터(Q2)의 에미터전극이 형성되는 단계이고, 다른 하나의 단계는 NPN 수직 바이폴라 트랜지스터(Q1)의 에미터전극과 PNP 수직 바이폴라 트랜지스터(Q2)의 베이스전극이 동시에 형성되는 단계이다. 따라서 PNP 수직 바이폴라 트랜지스터(Q1)의 제조공정이 간단하게 되므로, 본 발명에 따른 상보형 bi-CMOS 의 제조비용이 저감된다.

본 발명의 상보형 bi-CMOS를 이용하여 제7도의 워드라인 구동회로(WD2)를 구성하는 바람직한 실제예를 제23도를 참조하여 하기에 기술한다. 제23도에 도시된 바와 같이, P채널 MOSFET(M1)와 NPN 수직 바이폴라 트랜지스터(Q1)는 N-웰 영역내에 위치하고, N채널 MOSFET(M2)와 PNP 수직 바이폴라 트랜지스터(Q2)는 P-웰 영역내에 배열된다. P-채널 MOSFET(M1)의 드레인영역(53)과 NPN 수직 바이폴라 트랜지스터(Q1)의 콜렉터전극(43)은 각각 접촉부(CONT1 및 CONT2를 통해 공급전압금속층 Vcc(74)에 접속된다. N채널 MOSFET(M2)의 소오스영역(52)과 PNP 수직 바이폴라 트랜지스터(Q2)의 콜렉터전극(44)은 각각 접촉부 CONT3 및 CONT4를 통해 접지전위 금속층 GND(74)에 접속된다. 더욱이 신호(어드레스신호×2등)를 전송하는 입력신호층 Vin(74)는 접촉부 CONT 5를 통해 N 및 P채널 MOSFET의 게이트 전극(48A,48B)에 접속되고, P채널 MOSFET(M1)의 드레인 영역(53)은 접촉부 CONT6을 통해 NPN 수직 바이폴라 트랜지스터(Q1)의 베이스전극(58A)에 접속된다.

N-웰 영역내에 점선으로 표시된 베이스전극(58A)의 패턴은 저항(R1)과 일체로 형성된다. P채널 MOSFET(M2)의 드레인영역(52)은 접촉부 CONT7를 통해 PNP 수직 바이폴라 트랜지스터(Q2)의 베이스전극(70B)에 접속된다. 베이스전극(70B)의 패턴은 P-웰 영역내에 일점쇄선으로 표시된다.

P형 다결정 실리콘층으로 된 베이스전극(58A)은 P채널 MOSFET(M1)의 드레인영역(53)에 집적 접속해도 된다. 또한 N형 다결절 실리콘층으로된 베이스전극(70 B)은 N채널 MOSFET(M2)의 드레인영역(52)에 직접 접속해도 된다. NPN 수직 바이폴라 트랜지스터(Q1)의 에미터전극(70A)은 접촉부 CONT8을 통해 회로(WD2)에서 신호를 출력하는 출력배선층 Vout(74)에 접속된다. 에미터저늑(70A)의 패턴은 N-웰 영역내에 일점쇄선으로 표시된다. 저항 (R1)은 접촉부 CONT9을 통해 출력배선층 Vout(74)에 접속된다. PNP 수직 바이폴라 트랜지스터(Q2)의 에미터전극(58B)은 접촉부(40)를 통해 출력배선층 Vout(74)에 접속된다. P-웰 영역내에 점선으로 표시된 에미터전극(58B)의 패턴은 저항(R2)과 일체로 형성되고, 저항(R2)은 접촉부 CONT12를 통해 금속층(74)에 접속된다.

상술한 바와 같이, NPN 수직 바이폴라 트랜지스터(Q1)의 베이스전극(58A)과 PNP 수직 바이폴라 트랜지스터(Q2)의 베이스전극은 각 MOSFET에 접속되고 NPN 수직 바이폴라 트랜지스터의 베이스전극(58A)과 PNP 수직 바이폴라 트랜지스터(Q2)의 에미터전극(58B)이 저항(R1,R2)와 함께 배치되므로, 본 발명에 따른 상보형 bi-CMOS 는 고집적화가 가능하다. 저항(R1,R2)은 다른 제조공정을 필요로 하지 않고 제18도내의 레지스트 마스크(60)의 패턴과 제16도내의 절연막(54)의 개구패턴을 변경하여 간단하게 형성할 수 있다. 이 저항(R1,R2)은 베이스전극(58A)과 에미터전극(58B)내에 도입되는 P형 불순물의 양을 부분적으로 조절하여 바람직한 저항값으로 설정한다. 이들 배선층(Vcc,GND,Vin 및 Vout)이 제2층을 제조하는 단계에서 생성된 금속층(74)으로 형성되었으나, 이들 층의 제조가 이러한 단계로 제한되지만은 않는다. 선택적으로 이들 층은 제1층을 제조하는 단계에서 생성된 층(72)으로 형성할 수도 있다.

본 발명에 따라 상술한 바와 같이, 상보형 bi-CMOS로 구성되는 PNP 수직 바이폴라 트랜지스터의 에미터영역은 그 트랜지스터의 활성영역을 둘러싸도록 형성하여, 활성영역을 확장하지 않고도 효율적으로 에미터면적을 크게할 수가 있으므로, 고속으로 동작하는 상보형 bi-CMOS를 제조할 수가 있다.

비록 상기 기술이 많은 특정한 예들로 기술되었으나, 이들은 본 발명의 바람직한 실시예를 설명예로서 제시된 것일 뿐 본 발명의 범위를 한정하는 것으로 해석되어서는 안될 것이다. 예를 들면 본 발명은 bi-CMOS게이트어레이에 적용할 수가 있다. 상술한 실시예에서, 베이스 및 에미터전극은 각각 하나의 다결정 실리콘층으로 구성된다. 선택적으로 이들 베이스 및 에미터전극을 예를 들면 다결정 실리콘층상에 적층된 텅스턴 실리사이드(WSi)의 고용융점 금속 실리사이드층으로 이루어진 복합막으로 형성할 수도 있다. 따라서 본 발명의 범위는 예로서 기술된 것 보다는 그들과 적합하는 첨부된 청구범위로서 결정되어야 할 것이다.

Claims (10)

1. 주면을 가지는 반도체 기판과 ; 소정의 형태를 가지고 상기 반도체기판의 주면상에 형성되어 있는 절연막과 ; 상기 절연막으로 둘러싸여 있는 제1 및 제2활성영역과 ; 제1도전형이며 상기 제1활성영역내에 형성된 베이스와, 상기 제1도전형과 반대인 제2도전형이며 상기 제1활성영역의 주위에 형성된 에미터와, 상기 제2도전형이며 상기 베이스의 하부에 접촉되게 형성된 콜렉터를 구비한 제1바이폴라 트랜지스터와 ; 상기 제1도전형이며, 상기 제2활성영역내에 형성된 에미터와, 상기 제2도전형이며 상기 제2활성영역내의 상기 에미터를 둘러싸도록 상기 제2활성영역의 주위에 형성된 베이스와, 상기 제1도전형이며 상기 제1도전형인 상기 베이스의 하부에 접촉되게 형성된 콜렉터를 구비한 제2바이폴라 트랜지스터와 ; 상기 제2도전형을 갖는 제1다결정 실리콘막으로 형성되며, 상기 제1바이폴라 트랜지스터의 상기 에미터와 상기 제2바이폴라 트랜지스터의 상기 베이스에 각각 접속되어 있는 제1에미터전극 및 제2베이스전극과 ; 상기 제1도전형을 갖는 제2다결정 실리콘막으로 형성되며, 상기 제1바이폴라 트랜지스터의 상기 베이스와 상기 제2바이폴라 트랜지스터의 상기 에미터에 각각 접속되어 있는 제1베이스전극 및 제2에미터전극을 포함하는 것을 특징으로 하는 반도체 장치.
2. 제1항에 있어서, 상기 제1 및 제2도전형은 각각 P형 및 N형이고, 상기 제1 및 제2바이폴라 트랜지스터는 각각 NPN 수직 바이폴라 트랜지스터 및 PNP 수직 바이폴라 트랜지스터인 것을 특징으로 하는 반도체 장치.
3. 제1항에 있어서, 상기 제1 및 제2도전형은 각각 N형 및 P형이고, 상기 제1 및 제2바이폴라 트랜지스터는 각각 PNP 수직 바이폴라 트랜지스터 및 NPN 수직 바이폴라 트랜지스터인 것을 특징으로 하는 반도체 장치.
4. 제1항에 있어서, 상기 제1바이폴라 트랜지스터의 상기 에미터는 링형 이차원형상인 것을 특징으로 하는 반도체 장치.
5. 제1항에 있어서, 상기 반도체 기판은 MOS 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 장치.
6. 제5항에 있어서, 상기 MOS 트랜지스터는 상보형 MOS 트랜지스터인 것을 특징으로 하는 반도체 장치.
7. 제1항에 있어서, 상기 제1 및 제2 바이폴라 트랜지스터 사이에 두꺼운 절연막이 형성되고, 상기 두꺼운 절연막의 상부는 상기 제1 및 제2바이폴라 트랜지스터 중 하나에 대해 상기 에미터 및 베이스전극 중의 하나를 구비하는 것을 특징으로 하는 반도체 장치.
8. 제1도전형의 베이스와, 제1도전형의 반대인 제2도전형이며 상기 베이스를 둘러싸는 링형에미터와, 상기 제2도전형이며 상기 베이스의 하부에 접촉되는 콜렉터를 갖는 제1바이폴라 트랜지스터와, 제1도전형의 에미터와, 상기 제2도전형이며 상기 에미터를 둘러싸는 링형 베이스와, 상기 제1도전형이며 상기 링형 베이스 하부에 접촉되는 콜렉터를 갖는 제2바이폴라 트랜지스터를 반도체 기판상에 형성되는 단계와 ; 상기 반도체 기판의 전체표면 위에 상기 제2도전형을 갖는 다결정 실리콘막을 형성하는 단계와 ; 상기 다결정 실리콘막의 불필요한 부분을 제거하여, 상기 제1바이폴라 트랜지스터의 에미터와 상기 제2바이폴라 트랜지스터의 베이스에 접속되는 전극을 형성하는 단계와 ; 상기 반도체 기판의 전체표면 위에 상기 제1도전형을 갖는 제2다결정 실리콘막을 형성하는 단계와, 상기 제2다결정 실리콘막의 불필요한 부분을 제거하여, 상기 제1바이폴라 트랜지스터의 베이스와 상기 제2바이폴라 트랜지스터의 에미터에 접속되는 제2전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
9. 제8항에 있어서, 상기 제1 및 제2도전형은 각각 P형 및 N형인 것을 특징으로 하는 반도체 장치의 제조방법.
10. 제8항에 있어서, 상기 반도체 기판의 표면상에 MOS 트랜지스터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.