KR100237750B1 - 에스램 셀 제조 방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술 분야

반도체 장치 제조 방법.

2. 발명이 해결하고자 하는 기술적 과제

에스램 셀에서 박막 트랜지스터의 제조시, 극성이 다른 폴리 실리콘막이 상호 접촉되어 다이오드를 형성시키도록 하는 박막 트랜지스터의 제조 방법을 제공하고자 한다.

3. 발명의 해결 방법의 요지

에스램 셀의 노드 콘택 형성시, 벌크 트랜지스터의 소스/드레인 영역과 반대의 극성을 갖는 불순물로 도핑된 폴리 실리콘층을 적층하여 노드 콘택 및 박막 트랜지스터를 형성하되, 노드 콘택을 형성시 노출되는 소스/드레인 영역 상에 텅스텐 실리사이드막을 형성하여 반대 극성의 폴리 실리콘 접촉으로 인한 저항의 증가를 방지한다.

4. 발명의 중요한 용도

반도체 장치 제조 공정에 이용됨.

Description

에스램 셀 제조 방법

본 발명은 SRAM(Static Random Access Memory;이하 에스램)과 같은 반도체 장치의 제조 공정에서, 풀업 소자로 사용되는 박막 트랜지스터(TFT: Thin Film Transistor)형성 방법을 개선시킨 에스램 셀 제조 방법에 관한 것이다.

일반적으로 에스램 셀은 전달(Transfer) 트랜지스터 2개, 풀다운 N채널(pull down)구동(driver) 트랜지스터 2개, 풀업 부하 소자 2개로 구성되는데, 집적회로 제조시 소자가 고 집적화, 소규모화 되어 가면서 반도체 장치 제조 공정에 여러 가지 문제가 따른다. 이에 에스램에서 풀업 소자로 사용되던 풀업 벌크(bulk) 트랜지스터의 면적을 40% 감소시킬 수 있도록 하기 위하여 부하 소자를 저항으로 구성하는 HLR(high load resistor)형 셀을 사용하기도 한다. 그러나 저항을 풀업 소자로 사용할 경우, 정보 저장의 어려움이 있다.

이에 좀더 개선된 방안으로 정보 저장 및 면적의 감소가 가능하도록, 부하 소자를 P채널 박막 트랜지스터로 구성한 TFT형 셀이 많이 사용되고 있다. 에스램 회로에서 풀업 부하 소자로 사용되는 박막 트랜지스터는 턴온전류가 크고, 턴오프전류가 작을수록 에스램 셀에서 풀업 소자로서 제역할을 수행하는 특성을 갖는다.

도 1은 일반적인 에스램 셀의 등가 회로도이고, 도 2a 내지 도2e는 종래의 박막 트랜지스터 제조 공정 단면도이다.

먼저, 도 2a에 도시된 바와 같이, 실리콘 기판(21)상에 필드 산화막(22)을 형성하여 소자 형성 영역 및 소자 분리 영역을 형성한다. 그리고 워드라인용 폴리 실리콘막(23)을 전체적으로 형성한후 워드라인용 마스크로 사진 식각 공정하여 포토레지스트 패턴을 형성한다.

다음으로, 도 2b에 도시된 바와 같이, 폴리 실리콘막(23)상에 형성된 포토레지스트 패턴을 식각 장벽으로 하여 워드라인(23)을 패터닝 한다. 워드라인(23) 패턴을 자기 정렬 방식으로 N형 불순물을 이온 주입 및 확산시켜 실리콘 기판(21)에 소스/드레인 영역(24)을 형성한다. 그 상부에 층간절연막(25)을 형성하고 플로우 공정을 실시한다(여기서 도면에 도시되어 있지는 않지만 에스램 셀의 비트 라인이 패터닝됨). 층간절연막(25)상에 에스램 셀의 노드 콘택 형성을 위한 포토레지스트 패턴을 형성한다.

다음으로, 도 2c에 도시된 바와 같이, 층간절연막(25)상의 포토레지스트 패턴을 식각 장벽으로 하여 노드 콘택을 형성하고, 이때 실리콘 기판(21)에 형성된 모스 트랜지스터의 소스/드레인 영역(24)이 노출된다. 전체 구조 상부에 N형 불순물로 도핑된 폴리 실리콘막(26)을 형성한다. N형 불순물로 도핑된 폴리 실리콘막(26)을 형성하는 이유는 "B"영역에서 추후 공정으로 접합 다이오드의 형성을 방지하기 위함이지만 N형 폴리 실리콘의 사용으로 소자의 특성이 저하된다.

다음으로, 도 2d에 도시된 바와 같이, N형 불순물로 도핑된 폴리 실리콘막(26)을 식각하여 박막 트랜지스터용 게이트 전극(26)을 패터닝 한다. 전체 구조 상부에 박막 트랜지스터용 게이트 산화막(27)을 형성한다.

다음으로, 도 2e에 도시된 바와 같이, 박막 트랜지스터와 에스램 셀 내의 다른 모스 트랜지스터와의 전기적 연결을 위한 박막 트랜지스터용 게이트 산화막(27)의 패터닝 후 채널 형성용 P형으로 도핑된 폴리 실리콘막(28)을 형성한다. 이에 "A" 부분에서 PN 접합이 발생되고 이에 다이오드가 형성된다.

이에 낮은 전압에서 동작하는 소자의 경우 다이오드를 통한 전압 강하의 문제점이 유발된다.

전술한 바와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 에스램 셀에서 박막 트랜지스터의 제조시, 극성이 다른 폴리 실리콘막이 상호 접촉되어 형성되는 다이오드를 제거할 수 있는 에스램 셀 제조 방법을 제공하고자 한다.

도 1은 일반적인 에스램 셀의 등가 회로도,

도 2a 내지 도2e는 종래의 박막 트랜지스터 제조 공정 단면도.

도 3a 내지 도 3f는 본 발명의 일실시예에 따른 박막 트랜지스터 제조 공정 단면도.

*도면의 주요 부분에 대한 부호의 설명

31 : 실리콘 기판 36: 노드 콘택용 폴리 실리콘막

32 : 필드 산화막 37 : 게이트 산화막

33 : 워드라인용 폴리 실리콘 38 : 채널

34 : 층간절연막 35 : 텅스텐 실리사이드

상기와 같은 목적을 달성하기 위하여 본 발명의 반도체 장치의 제조 방법은, 에스램 셀 제조 방법에 있어서, 노드 콘택홀 형성을 위해 접합 영역 및 기 형성된 워드라인 일부가 노출되도록 층간절연막을 선택 식각하는 단계; 상기 노출된 접합 영역 및 워드라인 상부에 선택적으로 텅스텐 실리사이드막을 형성하는 단계; 및 상기 노드 콘택홀 내부의 상기 텅스텐 실리사이드막과 연결선용 폴리 실리콘막을 형성하는 단계를 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

먼저, 도 3a에 도시된 바와 같이, 실리콘 기판(31)상에 필드 산화막(32)을 형성하여 소자 형성 영역 및 소자 분리 영역을 형성한다. 그리고 워드라인용 폴리 실리콘막(33)을 전체적으로 형성한후 워드라인용 마스크로 사진 식각 공정하여 포토레지스트 패턴을 형성한다.

다음으로, 도 3b에 도시된 바와 같이, 폴리 실리콘막(33)상에 형성된 포토레지스트 패턴을 식각 장벽으로 하여 워드라인(33)을 패터닝 한다. 워드라인(33) 패턴을 자기 정렬 방식으로 하여 N형 불순물을 이온 주입 및 확산시켜 실리콘 기판(31)에 소스/드레인 영역(도시되지 않음)을 형성한다. 그 상부에 층간절연막(34)을 형성하고 플로우 공정을 실시한다(여기서 도면에 도시되어 있지는 않지만 에스램 셀의 비트 라인이 패터닝됨). 층간절연막(34)상에 에스램 셀의 노드 콘택 형성을 위한 포토레지스트 패턴을 형성한다.

다음으로, 도 3c에 도시된 바와 같이, 층간절연막(34)상의 포토레지스트 패턴을 식각 장벽으로 노드 콘택을 형성하고, 이때 실리콘 기판(31)에 형성된 모스 트랜지스터의 소스/드레인 영역(도시되지 않음)이 노출된다. 노출된 소스/드레인 영역(도시되지 않음)에 후속 공정시 PN접합을 방지하기 위한 텅스텐 실리사이드막(35)을 형성한다.

다음으로, 도 3d에 도시된 바와 같이, 전체 구조 상부에 P형 불순물로 도핑된 폴리 실리콘막(36)을 형성한다. P형 불순물로 도핑된 폴리 실리콘막(36)을 형성하는 이유는 "B"영역에서 추후 공정으로 접합 다이오드의 형성을 방지하기 위함이다.

다음으로, 도 3e에 도시된 바와 같이, P형 불순물로 도핑된 폴리 실리콘막(36)을 식각하여 박막 트랜지스터용 게이트 전극(36)을 패터닝 한다. 전체 구조 상부에 박막 트랜지스터용 게이트 산화막(37)을 형성한다.

다음으로, 도 3f에 도시된 바와 같이, 박막 트랜지스터와 에스램 셀 내의 다른 모스 트랜지스터와의 전기적 연결을 위한 박막 트랜지스터용 게이트 산화막(37)의 패터닝 후 채널 형성용 P형으로 도핑된 폴리 실리콘막(38)을 형성한다.

전술한 바와 같은 공정으로, "A", "B"부분의 다이오드 형성을 방지하여 PN접합으로 형성되는 저항 형성을 방지할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은, P형 박막 트랜지스터를 구비하는 에스램 셀 형성시, 벌크 트랜지스터의 소스/드레인 영역과 노드 콘택 형성을 위한 폴리 실리콘막을 반대되는 극성을 갖는 반도체형으로 형성하되, 그 사이에 텅스텐 실리사이드막을 형성하여 기생 접합 저항의 형성을 방지한다.

Claims (3)

1. 에스램 셀 제조 방법에 있어서,

   노드 콘택홀 형성을 위해 접합 영역 및 기 형성된 워드라인 일부가 노출되도록 층간절연막을 선택 식각하는 단계;

   상기 노출된 접합 영역 및 워드라인 상부에 선택적으로 텅스텐 실리사이드막을 형성하는 단계; 및

   상기 노드 콘택홀 내부의 상기 텅스텐 실리사이드막과 연결선용 폴리 실리콘막을 형성하는 단계

   를 포함하여 이루어지는 에스램 셀 제조 방법.
2. 제1항에 있어서,

   상기 연결선용 폴리 실리콘막은

   상기 접합 영역과 반대되는 도전형의 불순물로 도핑된 폴리 실리콘막으로 형성하는 에스램 셀 제조 방법.
3. 제2항에 있어서,

   상기 불순물로 도핑된 폴리 실리콘막의 형성 후에

   같은 전도형의 박막 트랜지스터를 형성하는 에스램 셀 제조 방법.

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