JP3006520B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に薄膜トランジスタ（ＴＦＴ）とＰチャネルＴＦＴを
負荷素子に用いたＳＲＡＭのメモリ・セルとに関する。
特に薄膜トランジスタ（ＴＦＴ）とＰチャネルＴＦＴを
負荷素子に用いたＳＲＡＭのメモリ・セルとに関する。
【０００２】
【従来の技術】薄膜トランジスタ（ＴＦＴ）が現在多用
されている分野は、主として、ＴＦＴにより構成された
半導体回路をガラス基板等の表面上に設けてなる液晶表
示装置と、ＰチャネルＴＦＴを負荷素子に用いたＳＲＡ
Ｍのメモリ・セルとである。これら２つの装置に用いら
れているＴＦＴの相違点は、液晶表示装置用のＴＦＴが
非晶質シリコン膜を基体にして形成されているのに対し
て、ＳＲＡＭのメモリ・セルに用いるＴＦＴは多結晶シ
リコン膜を基体にして形成されている点である。このそ
れぞれの基体に関する相違点は主として製造工程におけ
る熱工程の相違にあるが、さらにＳＲＡＭのメモリ・セ
ルに用いるＴＦＴでは高いキャリア移動度が要求される
ということも反映している。
されている分野は、主として、ＴＦＴにより構成された
半導体回路をガラス基板等の表面上に設けてなる液晶表
示装置と、ＰチャネルＴＦＴを負荷素子に用いたＳＲＡ
Ｍのメモリ・セルとである。これら２つの装置に用いら
れているＴＦＴの相違点は、液晶表示装置用のＴＦＴが
非晶質シリコン膜を基体にして形成されているのに対し
て、ＳＲＡＭのメモリ・セルに用いるＴＦＴは多結晶シ
リコン膜を基体にして形成されている点である。このそ
れぞれの基体に関する相違点は主として製造工程におけ
る熱工程の相違にあるが、さらにＳＲＡＭのメモリ・セ
ルに用いるＴＦＴでは高いキャリア移動度が要求される
ということも反映している。
【０００３】例えばＳＲＡＭのメモリ・セルでは、単に
高集積化という点では高抵抗素子を負荷素子に採用する
ことが有利であった。しかしながら、微細化とともに
（電源電圧の）低電圧化が進むにつれて、メモリ・セル
におけるリーク電流，ノイズあるいはα線によるソフト
・エラー等の問題点が顕在化してきたことから、ＳＲＡ
Ｍのメモリ・セルの負荷素子にＰチャネルＴＦＴを用い
る方式が重要になりつつある。
高集積化という点では高抵抗素子を負荷素子に採用する
ことが有利であった。しかしながら、微細化とともに
（電源電圧の）低電圧化が進むにつれて、メモリ・セル
におけるリーク電流，ノイズあるいはα線によるソフト
・エラー等の問題点が顕在化してきたことから、ＳＲＡ
Ｍのメモリ・セルの負荷素子にＰチャネルＴＦＴを用い
る方式が重要になりつつある。
【０００４】ＳＲＡＭのメモリ・セルの等価回路図であ
る図１０を参照すると、ＰチャネルＭＯＳトランジスタ
を負荷素子に採用したＳＲＡＭのメモリ・セルは、以下
のとおりになっている。
る図１０を参照すると、ＰチャネルＭＯＳトランジスタ
を負荷素子に採用したＳＲＡＭのメモリ・セルは、以下
のとおりになっている。
【０００５】このメモリ・セルは、２個の転送用Ｎチャ
ネルＭＯＳトランジスタ（ＴＡ1 ，ＴＡ2 ）と、２個の
駆動用ＮチャネルＭＯＳトランジスタ（ＴＤ1 ，Ｔ
Ｄ2 ）と、２個の負荷用ＰチャネルＭＯＳトランジスタ
（ＴＬ1 ，ＴＬ2 ）との合計６個のＭＯＳトランジスタ
から構成されている。これらのＭＯＳトランジスタの接
続は、次のようになっている。ＴＤ1 およびＴＬ1 から
なる第１のインバータとＴＤ2 およびＴＬ2 からなる第
２のインバータとは、２つのノード（Ｎ1 ，Ｎ2 ）にお
いて交差接続されている。ＴＤ1 およびＴＤ2 のソース
領域は接地配線（ＧＮＤ）に接続され、ＴＬ1 およびＴ
Ｌ2 のソース領域は電源配線（ＶCC）に接続されてい
る。ＴＡ1 のソース・ドレイン領域の一方およびＴＡ2
のソース・ドレイン領域の一方はそれぞれビット線（Ｂ
Ｌ1 ）およびビット線（ＢＬ2 ）に接続され、ＴＡ1 の
ソース・ドレイン領域の他方およびＴＡ2 のソース・ド
レイン領域の他方はそれぞれＮ1 およびＮ2 に接続され
ている。ＢＬ1 とＢＬ2 とは対をなしており、これらの
信号情報は逆相になっている。ＴＬ1 並びにＴＬ2 のゲ
ート電極は同じワード線（ＷＬ）に接続されている。
ネルＭＯＳトランジスタ（ＴＡ1 ，ＴＡ2 ）と、２個の
駆動用ＮチャネルＭＯＳトランジスタ（ＴＤ1 ，Ｔ
Ｄ2 ）と、２個の負荷用ＰチャネルＭＯＳトランジスタ
（ＴＬ1 ，ＴＬ2 ）との合計６個のＭＯＳトランジスタ
から構成されている。これらのＭＯＳトランジスタの接
続は、次のようになっている。ＴＤ1 およびＴＬ1 から
なる第１のインバータとＴＤ2 およびＴＬ2 からなる第
２のインバータとは、２つのノード（Ｎ1 ，Ｎ2 ）にお
いて交差接続されている。ＴＤ1 およびＴＤ2 のソース
領域は接地配線（ＧＮＤ）に接続され、ＴＬ1 およびＴ
Ｌ2 のソース領域は電源配線（ＶCC）に接続されてい
る。ＴＡ1 のソース・ドレイン領域の一方およびＴＡ2
のソース・ドレイン領域の一方はそれぞれビット線（Ｂ
Ｌ1 ）およびビット線（ＢＬ2 ）に接続され、ＴＡ1 の
ソース・ドレイン領域の他方およびＴＡ2 のソース・ド
レイン領域の他方はそれぞれＮ1 およびＮ2 に接続され
ている。ＢＬ1 とＢＬ2 とは対をなしており、これらの
信号情報は逆相になっている。ＴＬ1 並びにＴＬ2 のゲ
ート電極は同じワード線（ＷＬ）に接続されている。
【０００６】ここで、Ｎ1 の電位がハイレベル，Ｎ2 の
電位がローレベルにある場合には、ＴＬ1 およびＴＬ2
はそれぞれオン状態およびオフ状態になる。このとき、
Ｎ1の電位がリーク電流，ノイズあるいはα線による電
荷等により降下したとすると、ＴＬ1 はより強くオンす
ることになり、Ｎ1 に効果的に電荷を補充してこのＮ1
の電位を回復させる。ＴＬ1 ，ＴＬ2 がＮ1 ，Ｎ2 に電
荷を補充する能力は、負荷素子が高抵抗素子の場合と比
べるとはるかに高いため、メモリ・セルの情報がリーク
電流，ノイズあるいはα線による電荷に対して反転しに
くくなり、メモリ・セルの安定性が高くなることにな
る。一方、ＳＲＡＭのスタンバイ電流は、オフ状態のＴ
Ｌ2 に流れる電流およびビット数により決定される。
電位がローレベルにある場合には、ＴＬ1 およびＴＬ2
はそれぞれオン状態およびオフ状態になる。このとき、
Ｎ1の電位がリーク電流，ノイズあるいはα線による電
荷等により降下したとすると、ＴＬ1 はより強くオンす
ることになり、Ｎ1 に効果的に電荷を補充してこのＮ1
の電位を回復させる。ＴＬ1 ，ＴＬ2 がＮ1 ，Ｎ2 に電
荷を補充する能力は、負荷素子が高抵抗素子の場合と比
べるとはるかに高いため、メモリ・セルの情報がリーク
電流，ノイズあるいはα線による電荷に対して反転しに
くくなり、メモリ・セルの安定性が高くなることにな
る。一方、ＳＲＡＭのスタンバイ電流は、オフ状態のＴ
Ｌ2 に流れる電流およびビット数により決定される。
【０００７】このようなメモリ・セルの負荷素子である
ＰチャネルＭＯＳトランジスタにＰチャネルＴＦＴを用
いるとき、このＰチャネルＴＦＴにはノードに対する高
い電流駆動能力（すなわち高いオン電流）とスタンバイ
電流を低く抑える低いオフ電流とを同時に実現すること
が要求される。オン電流が高いならば書き込み動作直後
の低いノード電位を急速に電源電圧まで引き上げること
が容易になり、高速動作に対しても有利になる。このよ
うな要求を満たす一例として、本発明者らは１９９１年
春季応用物理学関係連合講演会予稿集第６７１頁（講演
番号３０ｐ−Ｔ−２）に、ＬＤＯ（ライトリィ・ドープ
ト・オフセット）構造を有したＰチャネルＴＦＴについ
て報告を行なった。
ＰチャネルＭＯＳトランジスタにＰチャネルＴＦＴを用
いるとき、このＰチャネルＴＦＴにはノードに対する高
い電流駆動能力（すなわち高いオン電流）とスタンバイ
電流を低く抑える低いオフ電流とを同時に実現すること
が要求される。オン電流が高いならば書き込み動作直後
の低いノード電位を急速に電源電圧まで引き上げること
が容易になり、高速動作に対しても有利になる。このよ
うな要求を満たす一例として、本発明者らは１９９１年
春季応用物理学関係連合講演会予稿集第６７１頁（講演
番号３０ｐ−Ｔ−２）に、ＬＤＯ（ライトリィ・ドープ
ト・オフセット）構造を有したＰチャネルＴＦＴについ
て報告を行なった。
【０００８】ＰチャネルＴＦＴの製造工程の断面模式図
である図１１を参照して、上記構造のＰチャネルＴＦＴ
について説明する。
である図１１を参照して、上記構造のＰチャネルＴＦＴ
について説明する。
【０００９】まず、半導体基板４０１の表面上には、酸
化膜からなる膜厚１００〜８００ｎｍの絶縁膜４０２が
熱酸化法もしくはＣＶＤ法により形成される。絶縁膜４
０２の表面上に５０〜１００ｎｍの膜厚からなるゲート
電極４０４が形成された後、ＬＰＣＶＤ法等により膜厚
５〜２０ｎｍの酸化シリコン膜からなるゲート絶縁膜４
０６が全面に形成される。さらにＬＰＣＶＤ法等により
全面にノンドープの多結晶シリコン膜（図に明示せず）
が形成され、イオン注入法によりこの多結晶シリコン膜
には燐等のＮ型不純物が１×１０15〜１×１０18ｃｍ-3
の濃度に導入される。さらにこの多結晶シリコン膜がパ
ターニングされて、ＰチャネルＴＦＴの基体となるＮ-
型多結晶シリコン膜パターン４１１が形成される〔図１
１（ａ）〕。
化膜からなる膜厚１００〜８００ｎｍの絶縁膜４０２が
熱酸化法もしくはＣＶＤ法により形成される。絶縁膜４
０２の表面上に５０〜１００ｎｍの膜厚からなるゲート
電極４０４が形成された後、ＬＰＣＶＤ法等により膜厚
５〜２０ｎｍの酸化シリコン膜からなるゲート絶縁膜４
０６が全面に形成される。さらにＬＰＣＶＤ法等により
全面にノンドープの多結晶シリコン膜（図に明示せず）
が形成され、イオン注入法によりこの多結晶シリコン膜
には燐等のＮ型不純物が１×１０15〜１×１０18ｃｍ-3
の濃度に導入される。さらにこの多結晶シリコン膜がパ
ターニングされて、ＰチャネルＴＦＴの基体となるＮ-
型多結晶シリコン膜パターン４１１が形成される〔図１
１（ａ）〕。
【００１０】次に、フォト・レジスト膜４２６ａをマス
クにしたイオン注入法によりＮ- 型多結晶シリコン膜パ
ターン４１１には１０18〜１０19ｃｍ-3の濃度のボロン
が導入されて、Ｐ- 型多結晶シリコン領域４１５が形成
され、Ｎ- 型多結晶シリコン領域４１１ａが残置される
〔図１１（ｂ）〕。フォト・レジスト膜４２６ａを除去
した後、さらにフォト・レジスト膜４２６ｂをマスクに
したボロンのイオン注入法がＰ- 型多結晶シリコン領域
４１５およびＮ- 型多結晶シリコン領域４１１ａに行な
われ、それぞれ１０19〜１０21ｃｍ-3の濃度のＰ+ 型多
結晶シリコン領域４１６ａおよびＰ+ 型多結晶シリコン
領域４１６ｂが形成されて、Ｐ- 型多結晶シリコン領域
４１５ａおよびＮ- 型多結晶シリコン領域４１１ａａが
残置される〔図１１（ｃ）〕。フォト・レジスト膜４２
６ｂが除去されて、ＰチャネルＴＦＴが完成する〔図１
１（ｄ）〕。その後、図示は省略するが層間絶縁膜，配
線用金属膜等の形成が行なわれる。
クにしたイオン注入法によりＮ- 型多結晶シリコン膜パ
ターン４１１には１０18〜１０19ｃｍ-3の濃度のボロン
が導入されて、Ｐ- 型多結晶シリコン領域４１５が形成
され、Ｎ- 型多結晶シリコン領域４１１ａが残置される
〔図１１（ｂ）〕。フォト・レジスト膜４２６ａを除去
した後、さらにフォト・レジスト膜４２６ｂをマスクに
したボロンのイオン注入法がＰ- 型多結晶シリコン領域
４１５およびＮ- 型多結晶シリコン領域４１１ａに行な
われ、それぞれ１０19〜１０21ｃｍ-3の濃度のＰ+ 型多
結晶シリコン領域４１６ａおよびＰ+ 型多結晶シリコン
領域４１６ｂが形成されて、Ｐ- 型多結晶シリコン領域
４１５ａおよびＮ- 型多結晶シリコン領域４１１ａａが
残置される〔図１１（ｃ）〕。フォト・レジスト膜４２
６ｂが除去されて、ＰチャネルＴＦＴが完成する〔図１
１（ｄ）〕。その後、図示は省略するが層間絶縁膜，配
線用金属膜等の形成が行なわれる。
【００１１】このＰチャネルＴＦＴはボトム・ゲート型
であり、ＰチャネルＴＦＴのソース領域，チャネル領域
およびドレイン領域はそれぞれＰ+ 型多結晶シリコン領
域４１６ｂ，Ｎ- 型多結晶シリコン領域４１１ａａおよ
びＰ+ 型多結晶シリコン領域４１６ａからなる。ドレイ
ン領域であるＰ+ 型多結晶シリコン領域４１６ａはゲー
ト電極４０４に対して０．１〜０．６μｍ程度オフセッ
トになっており、（このオフセット領域を構成する）Ｐ
- 型多結晶シリコン領域４１５ａの存在による（濃度勾
配を緩和するという）効果とを合わせてドレイン電界が
緩和されることになる。このため、Ｐ- 型多結晶シリコ
ン領域４１５ａの存在しない単純オフセット構造（チャ
ネル領域と同一の半導体領域がドレイン領域の方向に延
在してオフセット領域を形成している）のＰチャネルＴ
ＦＴに比べると、上記オフセット構造のＰチャネルＴＦ
Ｔは、オフ電流を低い値に抑えることが容易になる。さ
らに、オフセット領域が上記Ｐ- 型多結晶シリコン領域
４１５ａからなるＰチャネルＴＦＴでは単純オフセット
構造のＰチャネルＴＦＴよりドレイン領域の寄生直列抵
抗が低減できることから、上記ＬＤＯ構造のＰチャネル
ＴＦＴの方が単純オフセット構造のＰチャネルＴＦＴよ
りオン電流を高くし易くなる。
であり、ＰチャネルＴＦＴのソース領域，チャネル領域
およびドレイン領域はそれぞれＰ+ 型多結晶シリコン領
域４１６ｂ，Ｎ- 型多結晶シリコン領域４１１ａａおよ
びＰ+ 型多結晶シリコン領域４１６ａからなる。ドレイ
ン領域であるＰ+ 型多結晶シリコン領域４１６ａはゲー
ト電極４０４に対して０．１〜０．６μｍ程度オフセッ
トになっており、（このオフセット領域を構成する）Ｐ
- 型多結晶シリコン領域４１５ａの存在による（濃度勾
配を緩和するという）効果とを合わせてドレイン電界が
緩和されることになる。このため、Ｐ- 型多結晶シリコ
ン領域４１５ａの存在しない単純オフセット構造（チャ
ネル領域と同一の半導体領域がドレイン領域の方向に延
在してオフセット領域を形成している）のＰチャネルＴ
ＦＴに比べると、上記オフセット構造のＰチャネルＴＦ
Ｔは、オフ電流を低い値に抑えることが容易になる。さ
らに、オフセット領域が上記Ｐ- 型多結晶シリコン領域
４１５ａからなるＰチャネルＴＦＴでは単純オフセット
構造のＰチャネルＴＦＴよりドレイン領域の寄生直列抵
抗が低減できることから、上記ＬＤＯ構造のＰチャネル
ＴＦＴの方が単純オフセット構造のＰチャネルＴＦＴよ
りオン電流を高くし易くなる。
【００１２】上記ＬＤＯ構造のＰチャネルＴＦＴは、ボ
トム・ゲート型に限定されるものではなく、トップ・ゲ
ート型にも適用できる。また充分に膜厚の厚いゲート絶
縁膜が要求される場合には、上記Ｎ- 型多結晶シリコン
膜パターン４１１からなる基体を用いる代りに、（Ｐ-
型多結晶シリコン領域４１５ａの不純物濃度よりさらに
低い不純物濃度を有した）Ｐ- 型多結晶シリコン膜パタ
ーンからなる基体を採用して、これにＰチャネルＴＦＴ
を形成することもできる。さらにまた、このＬＤＯ構造
は、基体が非晶質シリコン膜パターンからなる液晶表示
装置用のＴＦＴにも適用できる。また、このＬＤＯ構造
に係わる技術思想は、単にＰチャネルＴＦＴのみではな
く、ＮチャネルＴＦＴにも応用することが可能である。
トム・ゲート型に限定されるものではなく、トップ・ゲ
ート型にも適用できる。また充分に膜厚の厚いゲート絶
縁膜が要求される場合には、上記Ｎ- 型多結晶シリコン
膜パターン４１１からなる基体を用いる代りに、（Ｐ-
型多結晶シリコン領域４１５ａの不純物濃度よりさらに
低い不純物濃度を有した）Ｐ- 型多結晶シリコン膜パタ
ーンからなる基体を採用して、これにＰチャネルＴＦＴ
を形成することもできる。さらにまた、このＬＤＯ構造
は、基体が非晶質シリコン膜パターンからなる液晶表示
装置用のＴＦＴにも適用できる。また、このＬＤＯ構造
に係わる技術思想は、単にＰチャネルＴＦＴのみではな
く、ＮチャネルＴＦＴにも応用することが可能である。
【００１３】
【発明が解決しようとする課題】上記報告に基ずくＬＤ
Ｏ構造を有した一導電型チャネルのＴＦＴでは、チャネ
ル領域と逆導電型高濃度半導体領域からなるドレイン領
域と間に設けられた一導電型低能度半導体領域がオフセ
ット領域として機能している。このオフセット領域の存
在により、ＬＤＯ構造の一導電型チャネルのＴＦＴのオ
ン電流（の絶対値）は単純オフセット構造の一導電型チ
ャネルのＴＦＴのオン電流（の絶対値）より高くなり、
ＬＤＯ構造の一導電型チャネルのＴＦＴのオフ電流（の
絶対値）は単純オフセット構造の一導電型チャネルのＴ
ＦＴのオフ電流（の絶対値）より低くなる。しかしなが
らこの構造のＴＦＴでは、ドレイン電界を緩和してオフ
電流（の絶対値）を低減するに要するオフセット長（す
なわち、チャネル領域とドレイン領域との間の間隔）が
このオフセット領域である一導電型低能度半導体領域に
要求される。ゲート電極端から（高濃度一導電型半導体
領域からなる）ドレイン領域までに含まれるこの一導電
型低能度半導体領域の距離は、オン電流における直接抵
抗として働くことになる。この一導電型低能度半導体領
域による直列抵抗はこれの不純物濃度，オフセット長等
の関数である。一導電型低能度半導体領域の不純物濃度
を高くするならばこの直列抵抗が低くなるが、これに伴
なってドレイン電界が強くなり、オフ電流が増加するこ
とになる。
Ｏ構造を有した一導電型チャネルのＴＦＴでは、チャネ
ル領域と逆導電型高濃度半導体領域からなるドレイン領
域と間に設けられた一導電型低能度半導体領域がオフセ
ット領域として機能している。このオフセット領域の存
在により、ＬＤＯ構造の一導電型チャネルのＴＦＴのオ
ン電流（の絶対値）は単純オフセット構造の一導電型チ
ャネルのＴＦＴのオン電流（の絶対値）より高くなり、
ＬＤＯ構造の一導電型チャネルのＴＦＴのオフ電流（の
絶対値）は単純オフセット構造の一導電型チャネルのＴ
ＦＴのオフ電流（の絶対値）より低くなる。しかしなが
らこの構造のＴＦＴでは、ドレイン電界を緩和してオフ
電流（の絶対値）を低減するに要するオフセット長（す
なわち、チャネル領域とドレイン領域との間の間隔）が
このオフセット領域である一導電型低能度半導体領域に
要求される。ゲート電極端から（高濃度一導電型半導体
領域からなる）ドレイン領域までに含まれるこの一導電
型低能度半導体領域の距離は、オン電流における直接抵
抗として働くことになる。この一導電型低能度半導体領
域による直列抵抗はこれの不純物濃度，オフセット長等
の関数である。一導電型低能度半導体領域の不純物濃度
を高くするならばこの直列抵抗が低くなるが、これに伴
なってドレイン電界が強くなり、オフ電流が増加するこ
とになる。
【００１４】ＳＲＡＭメモリ・セルの負荷素子としてＬ
ＤＯ構造のＰチャネルＴＦＴを採用した場合にも、ＴＦ
Ｔのオン電流とオフ電流との間には上記と同様の二律背
反の関係が生じる。このとき、オフセット領域はＰ- 型
多結晶シリコン領域からなる。このようなメモリ・セル
では、Ｐ- 型多結晶シリコン領域のオフセット長を短か
くして不純物濃度を高くすることによりＴＦＴのオン電
流が高くなる。この場合、書き込み動作直後のノード電
位が急速に電源電圧レベルに引き上げられることからＳ
ＲＡＭの高速動作が容易になり、低電圧でもメモリ・セ
ルの安定動作が得られることになる。しかしながらこの
場合、ＴＦＴのオフ電流も高くなることから、スタンバ
イ電流が高くなり、低消費電力化が困難になる。また、
直接には製法に関わる問題点ではあるが、ＬＤＯ構造と
不可分の問題点でもあるフォト・リソグラフィ工程にお
いて１つのメモル・セルの２つのＰチャネルＴＦＴのオ
フセット長がばらつくことに原因した低電圧動作での不
安定性という問題点も存在する。
ＤＯ構造のＰチャネルＴＦＴを採用した場合にも、ＴＦ
Ｔのオン電流とオフ電流との間には上記と同様の二律背
反の関係が生じる。このとき、オフセット領域はＰ- 型
多結晶シリコン領域からなる。このようなメモリ・セル
では、Ｐ- 型多結晶シリコン領域のオフセット長を短か
くして不純物濃度を高くすることによりＴＦＴのオン電
流が高くなる。この場合、書き込み動作直後のノード電
位が急速に電源電圧レベルに引き上げられることからＳ
ＲＡＭの高速動作が容易になり、低電圧でもメモリ・セ
ルの安定動作が得られることになる。しかしながらこの
場合、ＴＦＴのオフ電流も高くなることから、スタンバ
イ電流が高くなり、低消費電力化が困難になる。また、
直接には製法に関わる問題点ではあるが、ＬＤＯ構造と
不可分の問題点でもあるフォト・リソグラフィ工程にお
いて１つのメモル・セルの２つのＰチャネルＴＦＴのオ
フセット長がばらつくことに原因した低電圧動作での不
安定性という問題点も存在する。
【００１５】したがって本発明の目的は、低いオフ電流
を保持しながら上記ＬＤＯ構造のＴＦＴより高いオン電
流が得られるＴＦＴを提供することにある。さらにまた
ＳＲＡＭメモリ・セルの負荷素子にＰチャネルＴＦＴを
採用するに際して本発明の目的は、高速化並びに低電圧
動作安定性と低消費電力化とを同時に実現できる構造の
ＰチャネルＴＦＴを提供することにある。
を保持しながら上記ＬＤＯ構造のＴＦＴより高いオン電
流が得られるＴＦＴを提供することにある。さらにまた
ＳＲＡＭメモリ・セルの負荷素子にＰチャネルＴＦＴを
採用するに際して本発明の目的は、高速化並びに低電圧
動作安定性と低消費電力化とを同時に実現できる構造の
ＰチャネルＴＦＴを提供することにある。
【００１６】
【課題を解決するための手段】本発明によるＴＦＴは、
少なくとも主表面が絶縁膜に覆われた基板の主表面上に
設けられたシリコン系非単結晶半導体膜パターンを基体
とするＴＦＴであって、上記ＴＦＴが、上記シリコン系
非単結晶半導体膜パターンの一端に設けられた高濃度一
導電型シリコン系非単結晶半導体領域からなり接地配線
に接続されたソース領域と、上記ソース領域に隣接して
上記シリコン系非単結晶半導体膜パターンに設けられた
チャネル領域と、上記チャネル領域に隣接して上記シリ
コン系非単結晶半導体膜パターンに設けられた低濃度一
導電型シリコン系非単結晶半導体領域とドレイン電源配
線に接続されてこの低濃度一導電型シリコン系非単結晶
半導体領域に隣接してこのシリコン系非単結晶半導体膜
パターンの他端に設けられた逆導電型シリコン系非単結
晶半導体領域とからなるドレイン領域と、ゲート絶縁膜
を介して上記チャネル領域に対置されたゲート電極とか
らなることを特徴とする。好ましくは、上記ＴＦＴはト
ップ・ゲート型のＴＦＴあるいはボトム・ゲート型のＴ
ＦＴであり、上記チャネル領域が低濃度逆導電型シリコ
ン系非単結晶半導体領域もしくは上記ドレイン領域を構
成する上記低濃度一導電型シリコン系非単結晶半導体領
域よりさらに低濃度の低濃度一導電型シリコン系非単結
晶半導体領域からなる。
少なくとも主表面が絶縁膜に覆われた基板の主表面上に
設けられたシリコン系非単結晶半導体膜パターンを基体
とするＴＦＴであって、上記ＴＦＴが、上記シリコン系
非単結晶半導体膜パターンの一端に設けられた高濃度一
導電型シリコン系非単結晶半導体領域からなり接地配線
に接続されたソース領域と、上記ソース領域に隣接して
上記シリコン系非単結晶半導体膜パターンに設けられた
チャネル領域と、上記チャネル領域に隣接して上記シリ
コン系非単結晶半導体膜パターンに設けられた低濃度一
導電型シリコン系非単結晶半導体領域とドレイン電源配
線に接続されてこの低濃度一導電型シリコン系非単結晶
半導体領域に隣接してこのシリコン系非単結晶半導体膜
パターンの他端に設けられた逆導電型シリコン系非単結
晶半導体領域とからなるドレイン領域と、ゲート絶縁膜
を介して上記チャネル領域に対置されたゲート電極とか
らなることを特徴とする。好ましくは、上記ＴＦＴはト
ップ・ゲート型のＴＦＴあるいはボトム・ゲート型のＴ
ＦＴであり、上記チャネル領域が低濃度逆導電型シリコ
ン系非単結晶半導体領域もしくは上記ドレイン領域を構
成する上記低濃度一導電型シリコン系非単結晶半導体領
域よりさらに低濃度の低濃度一導電型シリコン系非単結
晶半導体領域からなる。
【００１７】本発明によるＳＲＡＭのメモリ・セルは、
Ｐ型シリコン基板の表面に設けられた第１の駆動用Ｎチ
ャネルＭＯＳトランジスタ，第２の駆動用ＮチャネルＭ
ＯＳトランジスタ，第１の転送用ＮチャネルＭＯＳトラ
ンジスタおよび第２の転送用ＮチャネルＭＯＳトランジ
スタと、この第１および第２の駆動用ＮチャネルＭＯＳ
トランジスタとこの第１および第２の転送用Ｎチャネル
ＭＯＳトランジスタとを含めてこのＰ型シリコン基板の
表面を覆う層間絶縁膜の表面上に設けられた第１および
第２のシリコン系多結晶半導体膜パターンを基体とする
第１および第２の負荷用ＰチャネルＴＦＴと、接地配線
と、電源配線と、ワード線と、一対のビット線とを有
し、上記第１および第２の転送用ＮチャネルＭＯＳトラ
ンジスタのゲート電極がそれぞれ上記ワード線に接続さ
れ、この第１および第２の転送用ＮチャネルＭＯＳトラ
ンジスタのそれぞれのソース・ドレイン領域の一方が一
対の上記ビット線の一方および他方にそれぞれ接続さ
れ、この第１および第２の転送用ＮチャネルＭＯＳトラ
ンジスタのそれぞれのソース・ドレイン領域の他方と、
上記第１および第２の駆動用ＮチャネルＭＯＳトランジ
スタのドレイン領域と、この第２および第１の駆動用Ｎ
チャネルＭＯＳトランジスタのゲート電極と、上記第１
および第２の負荷用ＰチャネルＴＦＴのドレイン領域の
所定領域と、この第２および第１の負荷用ＰチャネルＴ
ＦＴのゲート電極とがそれぞれ接続され、この第１およ
び第２の駆動用ＮチャネルＭＯＳトランジスタのソース
領域がそれぞれ上記接地配線に接続され、この第１およ
び第２の負荷用ＰチャネルＴＦＴのソース領域がそれぞ
れ上記電源配線に接続されてなるＳＲＡＭのメモリ・セ
ルであって、上記第１および第２の負荷用ＰチャネルＴ
ＦＴのソース領域が、それぞれ上記第１および第２のシ
リコン系多結晶半導体膜パターンの一端に設けられた高
濃度Ｐ型シリコン系多結晶半導体領域からなり、上記第
１および第２の負荷用ＰチャネルＴＦＴのチャネル領域
が、それぞれ上記第１および第２のシリコン系多結晶半
導体膜パターンにおける上記第１および第２の負荷用Ｐ
チャネルＴＦＴのソース領域に隣接した領域に設けら
れ、上記第１および第２の負荷用ＰチャネルＴＦＴのド
レイン領域が、上記第１および第２の負荷用Ｐチャネル
ＴＦＴのチャネル領域に隣接して上記第１および第２の
シリコン系多結晶半導体膜パターンに設けられた低濃度
Ｐ型シリコン系多結晶半導体領域と、この第１および第
２のシリコン系多結晶半導体膜パターンに設けられた低
濃度Ｐ型シリコン系多結晶半導体領域に隣接してそれぞ
れ上記第２および第１の負荷用ＰチャネルＴＦＴのゲー
ト電極に接続してそれぞれこの第１および第２のシリコ
ン系多結晶半導体膜パターンの他端に設けられたＮ型シ
リコン系多結晶半導体領域とからなり、上記第１および
第２の負荷用ＰチャネルＴＦＴのゲート電極が、上記負
荷用ＰチャネルＴＦＴ用のゲート絶縁膜を介してそれぞ
れ上記第１および第２の負荷用ＰチャネルＴＦＴのチャ
ネル領域に対置して設けられていることを特徴とする。
好ましくは、上記第１および第２の負荷用ＰチャネルＴ
ＦＴはトップ・ゲート型もしくはボトム・ゲート型のＴ
ＦＴからなる。さらに、前記第１および第２の負荷用Ｐ
チャネルＴＦＴのチャネル領域が、それぞれ低濃度Ｎ型
シリコン系多結晶半導体領域、あるいは、前記第１並び
に第２の負荷用ＰチャネルＴＦＴのドレイン領域を構成
する低濃度Ｐ型シリコン系多結晶半導体領域よりそれぞ
れさらに低濃度の低濃度Ｐ型シリコン系多結晶半導体領
域からなる。
Ｐ型シリコン基板の表面に設けられた第１の駆動用Ｎチ
ャネルＭＯＳトランジスタ，第２の駆動用ＮチャネルＭ
ＯＳトランジスタ，第１の転送用ＮチャネルＭＯＳトラ
ンジスタおよび第２の転送用ＮチャネルＭＯＳトランジ
スタと、この第１および第２の駆動用ＮチャネルＭＯＳ
トランジスタとこの第１および第２の転送用Ｎチャネル
ＭＯＳトランジスタとを含めてこのＰ型シリコン基板の
表面を覆う層間絶縁膜の表面上に設けられた第１および
第２のシリコン系多結晶半導体膜パターンを基体とする
第１および第２の負荷用ＰチャネルＴＦＴと、接地配線
と、電源配線と、ワード線と、一対のビット線とを有
し、上記第１および第２の転送用ＮチャネルＭＯＳトラ
ンジスタのゲート電極がそれぞれ上記ワード線に接続さ
れ、この第１および第２の転送用ＮチャネルＭＯＳトラ
ンジスタのそれぞれのソース・ドレイン領域の一方が一
対の上記ビット線の一方および他方にそれぞれ接続さ
れ、この第１および第２の転送用ＮチャネルＭＯＳトラ
ンジスタのそれぞれのソース・ドレイン領域の他方と、
上記第１および第２の駆動用ＮチャネルＭＯＳトランジ
スタのドレイン領域と、この第２および第１の駆動用Ｎ
チャネルＭＯＳトランジスタのゲート電極と、上記第１
および第２の負荷用ＰチャネルＴＦＴのドレイン領域の
所定領域と、この第２および第１の負荷用ＰチャネルＴ
ＦＴのゲート電極とがそれぞれ接続され、この第１およ
び第２の駆動用ＮチャネルＭＯＳトランジスタのソース
領域がそれぞれ上記接地配線に接続され、この第１およ
び第２の負荷用ＰチャネルＴＦＴのソース領域がそれぞ
れ上記電源配線に接続されてなるＳＲＡＭのメモリ・セ
ルであって、上記第１および第２の負荷用ＰチャネルＴ
ＦＴのソース領域が、それぞれ上記第１および第２のシ
リコン系多結晶半導体膜パターンの一端に設けられた高
濃度Ｐ型シリコン系多結晶半導体領域からなり、上記第
１および第２の負荷用ＰチャネルＴＦＴのチャネル領域
が、それぞれ上記第１および第２のシリコン系多結晶半
導体膜パターンにおける上記第１および第２の負荷用Ｐ
チャネルＴＦＴのソース領域に隣接した領域に設けら
れ、上記第１および第２の負荷用ＰチャネルＴＦＴのド
レイン領域が、上記第１および第２の負荷用Ｐチャネル
ＴＦＴのチャネル領域に隣接して上記第１および第２の
シリコン系多結晶半導体膜パターンに設けられた低濃度
Ｐ型シリコン系多結晶半導体領域と、この第１および第
２のシリコン系多結晶半導体膜パターンに設けられた低
濃度Ｐ型シリコン系多結晶半導体領域に隣接してそれぞ
れ上記第２および第１の負荷用ＰチャネルＴＦＴのゲー
ト電極に接続してそれぞれこの第１および第２のシリコ
ン系多結晶半導体膜パターンの他端に設けられたＮ型シ
リコン系多結晶半導体領域とからなり、上記第１および
第２の負荷用ＰチャネルＴＦＴのゲート電極が、上記負
荷用ＰチャネルＴＦＴ用のゲート絶縁膜を介してそれぞ
れ上記第１および第２の負荷用ＰチャネルＴＦＴのチャ
ネル領域に対置して設けられていることを特徴とする。
好ましくは、上記第１および第２の負荷用ＰチャネルＴ
ＦＴはトップ・ゲート型もしくはボトム・ゲート型のＴ
ＦＴからなる。さらに、前記第１および第２の負荷用Ｐ
チャネルＴＦＴのチャネル領域が、それぞれ低濃度Ｎ型
シリコン系多結晶半導体領域、あるいは、前記第１並び
に第２の負荷用ＰチャネルＴＦＴのドレイン領域を構成
する低濃度Ｐ型シリコン系多結晶半導体領域よりそれぞ
れさらに低濃度の低濃度Ｐ型シリコン系多結晶半導体領
域からなる。
【００１８】上記第１および第２の負荷用ＰチャネルＴ
ＦＴがトップ・ゲート型であるときには、好ましくは、
上記層間絶縁膜には、上記第２および第１の駆動用ＭＯ
Ｓトランジスタのゲート電極と少なくとも上記第１およ
び第２の駆動用ＮチャネルＭＯＳトランジスタのドレイ
ン領域とにそれぞれ達する第１および第２のノード・コ
ンタクト孔が設けられ、上記第１および第２の負荷用Ｐ
チャネルＴＦＴのドレイン領域をなすＮ型シリコン系多
結晶半導体領域がそれぞれ延在して上記第１および第２
のノード・コンタクト孔を介して上記第２および第１の
駆動用ＭＯＳトランジスタのゲート電極と少なくとも上
記第１および第２の駆動用ＮチャネルＭＯＳトランジス
タのドレイン領域とにそれぞれ直接に接続される。さら
に、上記第１並びに第２の負荷用ＰチャネルＴＦＴのゲ
ート電極がＮ型多結晶シリコンを含んでなり、上記第１
および第２の負荷用ＰチャネルＴＦＴのゲート電極が、
それぞれ上記第２および第１の負荷用ＰチャネルＴＦＴ
のドレイン領域をなすＮ型シリコン系多結晶半導体領域
に直接に接続される。あるいは、上記第１および第２の
負荷用ＰチャネルＴＦＴを含めて上記層間絶縁膜の表面
を覆う第２の層間絶縁膜が設けられ、上記第２の層間絶
縁膜と、上記第２および第１の負荷用ＰチャネルＴＦＴ
のゲート電極の一部と、上記負荷用ＰチャネルＴＦＴ用
のゲート絶縁膜と、上記第１および第２の負荷用Ｐチャ
ネルＴＦＴのドレイン領域をなすＮ型シリコン系多結晶
半導体領域の一部と、上記層間絶縁膜とをそれぞれ貫通
して、上記第２および第１の駆動用ＭＯＳトランジスタ
のゲート電極と少なくとも上記第１および第２の駆動用
ＮチャネルＭＯＳトランジスタのドレイン領域とにそれ
ぞれ達する第１および第２のノード・コンタクト孔が設
けられ、上記第１および第２のノード・コンタクト孔に
はこれらを充填するコンタクト・プラグが設けられてい
る。このとき、上記コンタクト・プラグがＮ型多結晶シ
リコン膜もしくは非シリコン系導電体膜からなる。コン
タクト・プラグが非シリコン系導電体膜からなるときに
は、上記第１並びに第２の負荷用ＰチャネルＴＦＴのゲ
ート電極が、Ｐ型多結晶シリコンを含んでなる。
ＦＴがトップ・ゲート型であるときには、好ましくは、
上記層間絶縁膜には、上記第２および第１の駆動用ＭＯ
Ｓトランジスタのゲート電極と少なくとも上記第１およ
び第２の駆動用ＮチャネルＭＯＳトランジスタのドレイ
ン領域とにそれぞれ達する第１および第２のノード・コ
ンタクト孔が設けられ、上記第１および第２の負荷用Ｐ
チャネルＴＦＴのドレイン領域をなすＮ型シリコン系多
結晶半導体領域がそれぞれ延在して上記第１および第２
のノード・コンタクト孔を介して上記第２および第１の
駆動用ＭＯＳトランジスタのゲート電極と少なくとも上
記第１および第２の駆動用ＮチャネルＭＯＳトランジス
タのドレイン領域とにそれぞれ直接に接続される。さら
に、上記第１並びに第２の負荷用ＰチャネルＴＦＴのゲ
ート電極がＮ型多結晶シリコンを含んでなり、上記第１
および第２の負荷用ＰチャネルＴＦＴのゲート電極が、
それぞれ上記第２および第１の負荷用ＰチャネルＴＦＴ
のドレイン領域をなすＮ型シリコン系多結晶半導体領域
に直接に接続される。あるいは、上記第１および第２の
負荷用ＰチャネルＴＦＴを含めて上記層間絶縁膜の表面
を覆う第２の層間絶縁膜が設けられ、上記第２の層間絶
縁膜と、上記第２および第１の負荷用ＰチャネルＴＦＴ
のゲート電極の一部と、上記負荷用ＰチャネルＴＦＴ用
のゲート絶縁膜と、上記第１および第２の負荷用Ｐチャ
ネルＴＦＴのドレイン領域をなすＮ型シリコン系多結晶
半導体領域の一部と、上記層間絶縁膜とをそれぞれ貫通
して、上記第２および第１の駆動用ＭＯＳトランジスタ
のゲート電極と少なくとも上記第１および第２の駆動用
ＮチャネルＭＯＳトランジスタのドレイン領域とにそれ
ぞれ達する第１および第２のノード・コンタクト孔が設
けられ、上記第１および第２のノード・コンタクト孔に
はこれらを充填するコンタクト・プラグが設けられてい
る。このとき、上記コンタクト・プラグがＮ型多結晶シ
リコン膜もしくは非シリコン系導電体膜からなる。コン
タクト・プラグが非シリコン系導電体膜からなるときに
は、上記第１並びに第２の負荷用ＰチャネルＴＦＴのゲ
ート電極が、Ｐ型多結晶シリコンを含んでなる。
【００１９】上記第１および第２の負荷用ＰチャネルＴ
ＦＴがボトム・ゲート型であるときには、好ましくは、
上記層間絶縁膜には、上記第２および第１の駆動用ＭＯ
Ｓトランジスタのゲート電極と少なくとも上記第１およ
び第２の駆動用ＮチャネルＭＯＳトランジスタのドレイ
ン領域とにそれぞれ達する第１および第２のノード・コ
ンタクト孔が設けられ、上記第１並びに第２の負荷用Ｐ
チャネルＴＦＴのゲート電極がＮ型多結晶シリコンを含
んでなり、上記第１および第２の負荷用ＰチャネルＴＦ
Ｔのゲート電極がそれぞれ延在して上記第２および第１
のノード・コンタクト孔を介して上記第１および第２の
駆動用ＭＯＳトランジスタのゲート電極と少なくとも上
記第２および第１の駆動用ＮチャネルＭＯＳトランジス
タのドレイン領域とにそれぞれ直接に接続される。ある
いは、上記第１および第２の負荷用ＰチャネルＴＦＴを
含めて上記層間絶縁膜の表面を覆う第２の層間絶縁膜が
設けられ、上記第２の層間絶縁膜と、上記第１および第
２の負荷用ＰチャネルＴＦＴのドレイン領域をなすＮ型
シリコン系多結晶半導体領域の一部と、上記負荷用Ｐチ
ャネルＴＦＴ用のゲート絶縁膜と、上記第２および第１
の負荷用ＰチャネルＴＦＴのゲート電極の一部と、上記
層間絶縁膜とをそれぞれ貫通して、上記第２および第１
の駆動用ＭＯＳトランジスタのゲート電極と少なくとも
上記第１および第２の駆動用ＮチャネルＭＯＳトランジ
スタのドレイン領域とにそれぞれ達する第１および第２
のノード・コンタクト孔が設けられ、上記第１および第
２のノード・コンタクト孔にはこれらを充填するコンタ
クト・プラグが設けられている。このとき、上記コンタ
クト・プラグがＮ型多結晶シリコン膜もしくは非シリコ
ン系導電体膜からなる。さらに上記コンタント・プラグ
が非シリコン系導電体膜からなるときには、上記第１並
びに第２の負荷用ＰチャネルＴＦＴのゲート電極が、Ｐ
型多結晶シリコンを含んでなる。
ＦＴがボトム・ゲート型であるときには、好ましくは、
上記層間絶縁膜には、上記第２および第１の駆動用ＭＯ
Ｓトランジスタのゲート電極と少なくとも上記第１およ
び第２の駆動用ＮチャネルＭＯＳトランジスタのドレイ
ン領域とにそれぞれ達する第１および第２のノード・コ
ンタクト孔が設けられ、上記第１並びに第２の負荷用Ｐ
チャネルＴＦＴのゲート電極がＮ型多結晶シリコンを含
んでなり、上記第１および第２の負荷用ＰチャネルＴＦ
Ｔのゲート電極がそれぞれ延在して上記第２および第１
のノード・コンタクト孔を介して上記第１および第２の
駆動用ＭＯＳトランジスタのゲート電極と少なくとも上
記第２および第１の駆動用ＮチャネルＭＯＳトランジス
タのドレイン領域とにそれぞれ直接に接続される。ある
いは、上記第１および第２の負荷用ＰチャネルＴＦＴを
含めて上記層間絶縁膜の表面を覆う第２の層間絶縁膜が
設けられ、上記第２の層間絶縁膜と、上記第１および第
２の負荷用ＰチャネルＴＦＴのドレイン領域をなすＮ型
シリコン系多結晶半導体領域の一部と、上記負荷用Ｐチ
ャネルＴＦＴ用のゲート絶縁膜と、上記第２および第１
の負荷用ＰチャネルＴＦＴのゲート電極の一部と、上記
層間絶縁膜とをそれぞれ貫通して、上記第２および第１
の駆動用ＭＯＳトランジスタのゲート電極と少なくとも
上記第１および第２の駆動用ＮチャネルＭＯＳトランジ
スタのドレイン領域とにそれぞれ達する第１および第２
のノード・コンタクト孔が設けられ、上記第１および第
２のノード・コンタクト孔にはこれらを充填するコンタ
クト・プラグが設けられている。このとき、上記コンタ
クト・プラグがＮ型多結晶シリコン膜もしくは非シリコ
ン系導電体膜からなる。さらに上記コンタント・プラグ
が非シリコン系導電体膜からなるときには、上記第１並
びに第２の負荷用ＰチャネルＴＦＴのゲート電極が、Ｐ
型多結晶シリコンを含んでなる。
【００２０】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００２１】半導体装置の断面模式図である図１を参照
すると、本発明の第１の実施の形態の第１の実施例の半
導体装置は、絶縁膜を介して半導体基板上に設けられた
Ｎ-型多結晶シリコン膜パターンを基体としたトップ・
ゲート型のＰチャネルＴＦＴであり、これの構成は以下
のとおりである。
すると、本発明の第１の実施の形態の第１の実施例の半
導体装置は、絶縁膜を介して半導体基板上に設けられた
Ｎ-型多結晶シリコン膜パターンを基体としたトップ・
ゲート型のＰチャネルＴＦＴであり、これの構成は以下
のとおりである。
【００２２】半導体基板１０１ａの主表面上には膜厚１
００〜８００ｎｍの絶縁膜１０２ａが設けられ、絶縁膜
１０２ａの表面上には膜厚１０〜１００ｎｍのＮ- 型多
結晶シリコン膜が設けられている。このＮ- 型多結晶シ
リコン膜がパターニングされてなるＮ- 型多結晶シリコ
ン膜パターンには、Ｐ+ 型多結晶シリコン領域１１６，
Ｎ- 型多結晶シリコン領域１１１ａ，Ｐ- 型多結晶シリ
コン領域１１５ａおよびＮ型多結晶シリコン領域１１７
が順次隣接して設けられている。Ｐ+ 型多結晶シリコン
領域１１６およびＮ型多結晶シリコン領域１１７は、そ
れぞれＮ- 型多結晶シリコン膜パターンの一端および他
端に設けられている。Ｎ- 型多結晶シリコン領域１１１
ａの不純物濃度は１×１０16〜１×１０18ｃｍ-3であ
り、Ｐ- 型多結晶シリコン領域１１５ａの不純物濃度は
１０18〜１０19ｃｍ-3台であり、Ｐ+ 型多結晶シリコン
領域１１６の不純物濃度は１０19〜１０21ｃｍ-3台であ
り、Ｎ型多結晶シリコン領域１１７は１０18〜１０21ｃ
ｍ-3台である。（なお、不純物濃度という点からはこの
Ｎ型多結晶シリコン領域１１７は、「Ｎ型乃至Ｎ+ 型の
多結晶シリコン領域」と記すべきであるが、「Ｎ+ 型多
結晶シリコン領域」と総称しておく。）Ｎ- 型多結晶シ
リコン膜パターンの上面および側面は、膜厚５〜２０ｎ
ｍのゲート酸化膜１１２により覆われている。ゲート酸
化膜１１２を介して、Ｐ- 型多結晶シリコン領域１１５
ａ直上にはこれに自己整合的に膜厚５０〜２００ｎｍの
Ｎ+ 型多結晶シリコン膜からなるゲート電極１１４が設
けられている。このＰチャネルＴＦＴにおいては、Ｐ+
型多結晶シリコン領域１１６がソース領域となり、Ｎ-
型多結晶シリコン領域１１１ａがチャネル領域となり、
さらに、ドレイン領域はＰ- 型多結晶シリコン領域１１
５ａ並びにＮ+ 型多結晶シリコン領域１１７から構成さ
れている。このＰチャネルＴＦＴでは、Ｎ- 型多結晶シ
リコン領域１１１ａとＮ+ 型多結晶シリコン領域１１７
との間に設けられたこのＰ- 型多結晶シリコン領域１１
５ａがオフセット領域となり、オフセット長は０．３〜
０．６μｍ程度である。また（図示はしないが）、この
ＰチャネルＴＦＴを覆う層間絶縁膜，金属膜からなる配
線等も設けられている。
００〜８００ｎｍの絶縁膜１０２ａが設けられ、絶縁膜
１０２ａの表面上には膜厚１０〜１００ｎｍのＮ- 型多
結晶シリコン膜が設けられている。このＮ- 型多結晶シ
リコン膜がパターニングされてなるＮ- 型多結晶シリコ
ン膜パターンには、Ｐ+ 型多結晶シリコン領域１１６，
Ｎ- 型多結晶シリコン領域１１１ａ，Ｐ- 型多結晶シリ
コン領域１１５ａおよびＮ型多結晶シリコン領域１１７
が順次隣接して設けられている。Ｐ+ 型多結晶シリコン
領域１１６およびＮ型多結晶シリコン領域１１７は、そ
れぞれＮ- 型多結晶シリコン膜パターンの一端および他
端に設けられている。Ｎ- 型多結晶シリコン領域１１１
ａの不純物濃度は１×１０16〜１×１０18ｃｍ-3であ
り、Ｐ- 型多結晶シリコン領域１１５ａの不純物濃度は
１０18〜１０19ｃｍ-3台であり、Ｐ+ 型多結晶シリコン
領域１１６の不純物濃度は１０19〜１０21ｃｍ-3台であ
り、Ｎ型多結晶シリコン領域１１７は１０18〜１０21ｃ
ｍ-3台である。（なお、不純物濃度という点からはこの
Ｎ型多結晶シリコン領域１１７は、「Ｎ型乃至Ｎ+ 型の
多結晶シリコン領域」と記すべきであるが、「Ｎ+ 型多
結晶シリコン領域」と総称しておく。）Ｎ- 型多結晶シ
リコン膜パターンの上面および側面は、膜厚５〜２０ｎ
ｍのゲート酸化膜１１２により覆われている。ゲート酸
化膜１１２を介して、Ｐ- 型多結晶シリコン領域１１５
ａ直上にはこれに自己整合的に膜厚５０〜２００ｎｍの
Ｎ+ 型多結晶シリコン膜からなるゲート電極１１４が設
けられている。このＰチャネルＴＦＴにおいては、Ｐ+
型多結晶シリコン領域１１６がソース領域となり、Ｎ-
型多結晶シリコン領域１１１ａがチャネル領域となり、
さらに、ドレイン領域はＰ- 型多結晶シリコン領域１１
５ａ並びにＮ+ 型多結晶シリコン領域１１７から構成さ
れている。このＰチャネルＴＦＴでは、Ｎ- 型多結晶シ
リコン領域１１１ａとＮ+ 型多結晶シリコン領域１１７
との間に設けられたこのＰ- 型多結晶シリコン領域１１
５ａがオフセット領域となり、オフセット長は０．３〜
０．６μｍ程度である。また（図示はしないが）、この
ＰチャネルＴＦＴを覆う層間絶縁膜，金属膜からなる配
線等も設けられている。
【００２３】このＰチャネルＴＦＴでは、ソース領域で
あるＰ+ 型多結晶シリコン領域１１６が接地配線（ＧＮ
Ｄ）に直接に接続されているとき、ゲート電極１１４は
負バイアスであるゲート電圧（ＶG ）が直接に印加さ
れ、ドレイン領域を構成するＮ+ 型多結晶シリコン領域
１１７がドレイン電源配線（ＶDD）に接続されて負バイ
アスであるドレイン電圧（ＶD ）が印加される。ドレイ
ン領域を構成するＰ- 型多結晶シリコン領域１１５ａに
は直接にＶD のバイアス印加は行なわれていないが、ド
レイン領域を構成するこれらＮ+ 型多結晶シリコン領域
１１７とＰ- 型多結晶シリコン領域１１５ａとの間は準
方向にバイアスされることになる。
あるＰ+ 型多結晶シリコン領域１１６が接地配線（ＧＮ
Ｄ）に直接に接続されているとき、ゲート電極１１４は
負バイアスであるゲート電圧（ＶG ）が直接に印加さ
れ、ドレイン領域を構成するＮ+ 型多結晶シリコン領域
１１７がドレイン電源配線（ＶDD）に接続されて負バイ
アスであるドレイン電圧（ＶD ）が印加される。ドレイ
ン領域を構成するＰ- 型多結晶シリコン領域１１５ａに
は直接にＶD のバイアス印加は行なわれていないが、ド
レイン領域を構成するこれらＮ+ 型多結晶シリコン領域
１１７とＰ- 型多結晶シリコン領域１１５ａとの間は準
方向にバイアスされることになる。
【００２４】ＰチャネルＴＦＴの模式図である図２を参
照して、ＰチャネルＴＦＴを例にして本発明によるＴＦ
Ｔの動作原理を説明する。
照して、ＰチャネルＴＦＴを例にして本発明によるＴＦ
Ｔの動作原理を説明する。
【００２５】図２を参照すると、（Ｐ+ 型多結晶シリコ
ン領域からなる）ソース領域（Ｐ+）を接地配線に直接
に接続し（て接地電位とし）、（Ｎ+ 型多結晶シリコン
領域からなる）ドレイン領域（Ｎ+ ）をドレイン電源配
線（ＶDD）に接続して負バイアスである例えば−２．５
Ｖのドレイン電圧（ＶD ）に印加し、ゲート電極に印加
されるゲート電圧（ＶG ）を０から負の方向にバイアス
していくとき、次のようになる。まず、ＶG が０に近い
値であるとき、ソース領域（Ｐ+ ）と（Ｎ- 型多結晶シ
リコン領域からなる）チャネル領域（Ｎ- ）とのポテン
シャル・バリアにより、ドレイン領域（Ｎ+ ）からソー
ス領域（Ｐ+ ）への電流は流れずにオフ状態になる。次
に、ＶG （の絶対値）を高くしていくとチャネル領域
（Ｎ- ）に反転層が誘起され、ホールがチャネル領域
（Ｎ- ）を通して（Ｐ- 型多結晶シリコン領域からな
る）ドレイン領域（Ｐ- ）に流れ込む。すると、ドレイ
ン領域（Ｐ- ）およびドレイン領域（Ｎ+ ）でホールと
電子との再結合が起り、全体としてドレイン領域
（Ｎ+ ）からソース領域（Ｐ+ ）への電流が流れること
になる。すると、ドレイン領域（Ｎ+ ）から一部の電子
がドレイン領域（Ｐ- ）を越えてチャネル領域（Ｎ- ）
へと流れ込むことになり、この電子がゲート電極直下の
（チャネル領域（Ｎ- ）の）ソース端に蓄積されること
になる。この蓄積された電子は、このＰチャネルＴＦＴ
のしきい値電圧（ＶTP）（の絶対値）を実効的に引き下
げる働きをする。このため本発明のＰチャネルＴＦＴで
は、オンしていくにつれてＶTP（の絶対値が）が低くな
るような状態になり、オン電流（の絶対値）が大きくな
る。
ン領域からなる）ソース領域（Ｐ+）を接地配線に直接
に接続し（て接地電位とし）、（Ｎ+ 型多結晶シリコン
領域からなる）ドレイン領域（Ｎ+ ）をドレイン電源配
線（ＶDD）に接続して負バイアスである例えば−２．５
Ｖのドレイン電圧（ＶD ）に印加し、ゲート電極に印加
されるゲート電圧（ＶG ）を０から負の方向にバイアス
していくとき、次のようになる。まず、ＶG が０に近い
値であるとき、ソース領域（Ｐ+ ）と（Ｎ- 型多結晶シ
リコン領域からなる）チャネル領域（Ｎ- ）とのポテン
シャル・バリアにより、ドレイン領域（Ｎ+ ）からソー
ス領域（Ｐ+ ）への電流は流れずにオフ状態になる。次
に、ＶG （の絶対値）を高くしていくとチャネル領域
（Ｎ- ）に反転層が誘起され、ホールがチャネル領域
（Ｎ- ）を通して（Ｐ- 型多結晶シリコン領域からな
る）ドレイン領域（Ｐ- ）に流れ込む。すると、ドレイ
ン領域（Ｐ- ）およびドレイン領域（Ｎ+ ）でホールと
電子との再結合が起り、全体としてドレイン領域
（Ｎ+ ）からソース領域（Ｐ+ ）への電流が流れること
になる。すると、ドレイン領域（Ｎ+ ）から一部の電子
がドレイン領域（Ｐ- ）を越えてチャネル領域（Ｎ- ）
へと流れ込むことになり、この電子がゲート電極直下の
（チャネル領域（Ｎ- ）の）ソース端に蓄積されること
になる。この蓄積された電子は、このＰチャネルＴＦＴ
のしきい値電圧（ＶTP）（の絶対値）を実効的に引き下
げる働きをする。このため本発明のＰチャネルＴＦＴで
は、オンしていくにつれてＶTP（の絶対値が）が低くな
るような状態になり、オン電流（の絶対値）が大きくな
る。
【００２６】通常、単結晶シリコン基板を用いたＳＯＩ
上に作成したＭＯＳトランジスタにおいてはこのような
動作は寄生バイポーラ効果と呼ばれており、半導体素子
の特性を不安定なものにするということから、この効果
を抑制する方向の努力がなされている。しかし、多結晶
シリコン等のシリコン系非単結晶半導体を基体とするＴ
ＦＴにおいては、キャリアのライフ・タイムが短かいた
め、上記ソース端に蓄積した電子は速やかに消滅する。
単純なオフセット構造あるいは上記ＬＤＯ構造のＴＦＴ
では、このため必要以上のバイポーラ動作は見られな
い。本発明の例えばＰチャネルＴＦＴでは、ドレイン領
域をドレイン領域（Ｐ- ）およびドレイン領域（Ｎ+ ）
により構成して、この寄生バイポーラ効果を積極的に逆
利用したものである。
上に作成したＭＯＳトランジスタにおいてはこのような
動作は寄生バイポーラ効果と呼ばれており、半導体素子
の特性を不安定なものにするということから、この効果
を抑制する方向の努力がなされている。しかし、多結晶
シリコン等のシリコン系非単結晶半導体を基体とするＴ
ＦＴにおいては、キャリアのライフ・タイムが短かいた
め、上記ソース端に蓄積した電子は速やかに消滅する。
単純なオフセット構造あるいは上記ＬＤＯ構造のＴＦＴ
では、このため必要以上のバイポーラ動作は見られな
い。本発明の例えばＰチャネルＴＦＴでは、ドレイン領
域をドレイン領域（Ｐ- ）およびドレイン領域（Ｎ+ ）
により構成して、この寄生バイポーラ効果を積極的に逆
利用したものである。
【００２７】Ｎ- 型多結晶シリコン膜パターンからなる
基体にソース領域等が設けられたこのＰチャネルＴＦＴ
では、この基体がソース領域側からＰ+ −Ｎ- −Ｐ- −
Ｎ+という導電型になっており、この基体の構造はサイ
リスタ（特に逆阻止３端子サイリスタの１種であるＮゲ
ート型ＳＣＲ）に類似した構造になっている。本発明の
ＰチャネルＴＦＴはサイリスタにおける順方向ブロッキ
ング領域に相当する領域で動作させるものであり、この
ときのＶD （の絶対値）は上記のサイリスタとしてのブ
レークオーバー電圧（ＶBO）（の絶対値）より低い−
２．５Ｖ程度の値である。Ｐ+ 型多結晶シリコン領域，
Ｎ- 型多結晶シリコン領域，Ｐ- 型多結晶シリコン領
域，Ｎ+ 型多結晶シリコン領域の不純物濃度がそれぞれ
上記程度である場合、ＶBOに相当するＶD は−５Ｖ程度
である。Ｎゲート型ＳＣＲと本発明のＰチャネルＴＦＴ
との大きな相違点は、次の２点にある。Ｎゲート型ＳＣ
Ｒは単結晶シリコン基板に形成されているのに対して、
本発明のＰチャネルＴＦＴは多結晶シリコン膜パターン
を基体に利用している。Ｎゲート型ＳＣＲが接合型電界
効果を利用するのに対して、本発明のＰチャネルＴＦＴ
では絶縁ゲート型電界効果を利用している。またＴＦＴ
が絶縁ゲート型電界効果を利用することから、ＴＦＴの
オン電流（の絶対値）はサイリスタにおける順方向ブロ
ッキング領域における電流（の絶対値）より大きな値に
とる。
基体にソース領域等が設けられたこのＰチャネルＴＦＴ
では、この基体がソース領域側からＰ+ −Ｎ- −Ｐ- −
Ｎ+という導電型になっており、この基体の構造はサイ
リスタ（特に逆阻止３端子サイリスタの１種であるＮゲ
ート型ＳＣＲ）に類似した構造になっている。本発明の
ＰチャネルＴＦＴはサイリスタにおける順方向ブロッキ
ング領域に相当する領域で動作させるものであり、この
ときのＶD （の絶対値）は上記のサイリスタとしてのブ
レークオーバー電圧（ＶBO）（の絶対値）より低い−
２．５Ｖ程度の値である。Ｐ+ 型多結晶シリコン領域，
Ｎ- 型多結晶シリコン領域，Ｐ- 型多結晶シリコン領
域，Ｎ+ 型多結晶シリコン領域の不純物濃度がそれぞれ
上記程度である場合、ＶBOに相当するＶD は−５Ｖ程度
である。Ｎゲート型ＳＣＲと本発明のＰチャネルＴＦＴ
との大きな相違点は、次の２点にある。Ｎゲート型ＳＣ
Ｒは単結晶シリコン基板に形成されているのに対して、
本発明のＰチャネルＴＦＴは多結晶シリコン膜パターン
を基体に利用している。Ｎゲート型ＳＣＲが接合型電界
効果を利用するのに対して、本発明のＰチャネルＴＦＴ
では絶縁ゲート型電界効果を利用している。またＴＦＴ
が絶縁ゲート型電界効果を利用することから、ＴＦＴの
オン電流（の絶対値）はサイリスタにおける順方向ブロ
ッキング領域における電流（の絶対値）より大きな値に
とる。
【００２８】Ｉ−Ｖ特性およびオン電流のオフセット長
依存性を示すグラフである図３を参照して、従来のＬＤ
Ｏ構造でトップ・ゲート型のＰチャネルＴＦＴとの比較
により本発明の本第１の実施の形態の本第１の実施例に
よるＰチャネルＴＦＴの具体的な効果を説明する。
依存性を示すグラフである図３を参照して、従来のＬＤ
Ｏ構造でトップ・ゲート型のＰチャネルＴＦＴとの比較
により本発明の本第１の実施の形態の本第１の実施例に
よるＰチャネルＴＦＴの具体的な効果を説明する。
【００２９】本発明の本第１の実施の形態の本第１の実
施例によるＰチャネルＴＦＴおよび従来のＰチャネルＴ
ＦＴにおいて、Ｎ- 型多結晶シリコン膜パターンの膜厚
が１００ｎｍであり、Ｎ- 型多結晶シリコン領域１１１
ａの不純物濃度が１×１０17ｃｍ-3台，Ｐ- 型多結晶シ
リコン領域１１５ａの不純物濃度が１×１０18ｃｍ
-3台，Ｐ+ 型多結晶シリコン領域１１６の不純物濃度が
３×１０19ｃｍ-3台，Ｎ+ 型多結晶シリコン領域１１７
が１×１０19ｃｍ-3台であり、ゲート酸化膜１１２の膜
厚が１０ｎｍであり、チャネル長が０．５μｍであり、
オフセット長が０．４μｍであり、チャネル幅が０．２
５μｍであるとき、ドレイン電圧（ＶD ）が−２．５Ｖ
であるならば、それぞれのドレイン電流（ＩD ）のゲー
ト電圧（ＶG）依存性は図３（ａ）のとおりになる。す
なわち、本発明のＴＦＴは従来のＴＦＴに比べて、（絶
対値の）大きなオン電流と（絶対値の）小さなオフ電流
となる。また、ＶG を−２．５Ｖに固定してオフセット
長を変化させたときのオン電流は、図３（ｂ）のとおり
になる。すなわち、本発明のＴＦＴの方がオフセット長
のゆらぎに対して安定性を有している。
施例によるＰチャネルＴＦＴおよび従来のＰチャネルＴ
ＦＴにおいて、Ｎ- 型多結晶シリコン膜パターンの膜厚
が１００ｎｍであり、Ｎ- 型多結晶シリコン領域１１１
ａの不純物濃度が１×１０17ｃｍ-3台，Ｐ- 型多結晶シ
リコン領域１１５ａの不純物濃度が１×１０18ｃｍ
-3台，Ｐ+ 型多結晶シリコン領域１１６の不純物濃度が
３×１０19ｃｍ-3台，Ｎ+ 型多結晶シリコン領域１１７
が１×１０19ｃｍ-3台であり、ゲート酸化膜１１２の膜
厚が１０ｎｍであり、チャネル長が０．５μｍであり、
オフセット長が０．４μｍであり、チャネル幅が０．２
５μｍであるとき、ドレイン電圧（ＶD ）が−２．５Ｖ
であるならば、それぞれのドレイン電流（ＩD ）のゲー
ト電圧（ＶG）依存性は図３（ａ）のとおりになる。す
なわち、本発明のＴＦＴは従来のＴＦＴに比べて、（絶
対値の）大きなオン電流と（絶対値の）小さなオフ電流
となる。また、ＶG を−２．５Ｖに固定してオフセット
長を変化させたときのオン電流は、図３（ｂ）のとおり
になる。すなわち、本発明のＴＦＴの方がオフセット長
のゆらぎに対して安定性を有している。
【００３０】半導体装置の製造工程の断面模式図である
図４と図１とを併せて参照すると、本第１の実施の形態
の本第１の実施例によるＴＦＴは、以下のように形成さ
れる。
図４と図１とを併せて参照すると、本第１の実施の形態
の本第１の実施例によるＴＦＴは、以下のように形成さ
れる。
【００３１】まず、半導体基板１０１ａの主表面上に
は、ＣＶＤ法等により膜厚１００〜８００ｎｍの酸化膜
からなる絶縁膜１０２ａが形成される。絶縁膜１０２ａ
の表面上には、４００〜５００℃でのＬＰＣＶＤ法等に
より膜厚１０〜１００ｎｍの非晶質シリコン膜（図示せ
ず）が形成される。６００℃程度の窒素雰囲気で３〜３
０時間の熱処理が行なわれ、非晶質シリコン膜が多結晶
シリコン膜（図示せず）になる。イオン注入法により、
燐等のＮ型不純物がこの多結晶シリコン膜に導入され、
１×１０16〜１×１０18ｃｍ-3台の不純物濃度を有した
Ｎ- 型多結晶シリコン膜（図に明示せず）が形成され
る。このＮ- 型多結晶シリコン膜がパターニングされて
Ｎ- 型多結晶シリコン膜パターン１１１が形成される。
例えば熱酸化法により膜厚５〜２０ｎｍのゲート酸化膜
１１２が形成される。例えば、５０〜２００ｎｍのＮ+
型多結晶シリコン膜からなるゲート電極１１４が形成さ
れる〔図４（ａ）〕。
は、ＣＶＤ法等により膜厚１００〜８００ｎｍの酸化膜
からなる絶縁膜１０２ａが形成される。絶縁膜１０２ａ
の表面上には、４００〜５００℃でのＬＰＣＶＤ法等に
より膜厚１０〜１００ｎｍの非晶質シリコン膜（図示せ
ず）が形成される。６００℃程度の窒素雰囲気で３〜３
０時間の熱処理が行なわれ、非晶質シリコン膜が多結晶
シリコン膜（図示せず）になる。イオン注入法により、
燐等のＮ型不純物がこの多結晶シリコン膜に導入され、
１×１０16〜１×１０18ｃｍ-3台の不純物濃度を有した
Ｎ- 型多結晶シリコン膜（図に明示せず）が形成され
る。このＮ- 型多結晶シリコン膜がパターニングされて
Ｎ- 型多結晶シリコン膜パターン１１１が形成される。
例えば熱酸化法により膜厚５〜２０ｎｍのゲート酸化膜
１１２が形成される。例えば、５０〜２００ｎｍのＮ+
型多結晶シリコン膜からなるゲート電極１１４が形成さ
れる〔図４（ａ）〕。
【００３２】次に、ゲート電極１１４をマスクにしてボ
ロンのイオン注入がＮ- 型多結晶シリコン膜パターン１
１１に対して行なわれ、１０18〜１０19ｃｍ-3台の不純
物濃度を有したＰ- 型多結晶シリコン領域１１５が形成
され、チャネル領域となるＮ- 型多結晶シリコン領域１
１１ａが残置される〔図４（ｂ）〕。続いて、フォト・
レジスト膜１２６をマスクにしてボロンのイオン注入が
行なわれ、ソース領域となるＰ+ 型多結晶シリコン領域
１１６が形成される〔図４（ｃ）〕。フォト・レジスト
膜１２６が除去された後、フォト・レジスト膜１２７を
マスクにして燐または砒素のイオン注入が行なわれ、１
０18〜１０21ｃｍ-3台の不純物濃度を有したＮ+ 型多結
晶シリコン領域１１７が形成されるとともにＰ- 型多結
晶シリコン領域１１５ａが残置される〔図４（ｄ）〕。
フォト・レジスト膜１２７が除去されて図１に示したＰ
チャネルＴＦＴが完成する。ドレイン領域はＰ- 型多結
晶シリコン領域１１５ａ，Ｎ+ 型多結晶シリコン領域１
１７からなり、このＰ- 型多結晶シリコン領域１１５ａ
はこのＰチャネルＴＦＴのオフセット領域としても機能
する。
ロンのイオン注入がＮ- 型多結晶シリコン膜パターン１
１１に対して行なわれ、１０18〜１０19ｃｍ-3台の不純
物濃度を有したＰ- 型多結晶シリコン領域１１５が形成
され、チャネル領域となるＮ- 型多結晶シリコン領域１
１１ａが残置される〔図４（ｂ）〕。続いて、フォト・
レジスト膜１２６をマスクにしてボロンのイオン注入が
行なわれ、ソース領域となるＰ+ 型多結晶シリコン領域
１１６が形成される〔図４（ｃ）〕。フォト・レジスト
膜１２６が除去された後、フォト・レジスト膜１２７を
マスクにして燐または砒素のイオン注入が行なわれ、１
０18〜１０21ｃｍ-3台の不純物濃度を有したＮ+ 型多結
晶シリコン領域１１７が形成されるとともにＰ- 型多結
晶シリコン領域１１５ａが残置される〔図４（ｄ）〕。
フォト・レジスト膜１２７が除去されて図１に示したＰ
チャネルＴＦＴが完成する。ドレイン領域はＰ- 型多結
晶シリコン領域１１５ａ，Ｎ+ 型多結晶シリコン領域１
１７からなり、このＰ- 型多結晶シリコン領域１１５ａ
はこのＰチャネルＴＦＴのオフセット領域としても機能
する。
【００３３】本第１の実施の形態の上記第１の実施例で
はＴＦＴの基体とゲート電極とがそれぞれＮ- 型多結晶
シリコン膜パターンとＮ+ 型多結晶シリコン膜から構成
されているが、本第１の実施例はこれに限定されるもの
ではない。基体としては上記Ｐ- 型多結晶シリコン領域
１１５ａより不純物濃度の低い例えば１×１０16〜１×
１０18ｃｍ-3台の不純物濃度を有したＰ- 型多結晶シリ
コン膜パターンでもよい。さらには、シリコンとゲルマ
ニウムとの混晶からなるＮ- 型もしくはＰ- 型のシリコ
ン系多結晶半導体膜パターンであってもよい。この場合
には、多結晶シリコン膜パターンよりもキャリア・モビ
リティーが高くなるという利点がある。ゲート電極の構
成材料としてはポリサイド膜，Ｐ+ 型多結晶シリコン
膜，シリサイド膜あるいは高融点金属膜でもよい。さら
に、本第１の実施例は、基板としては主表面が絶縁膜に
覆われた半導体基板に限定されるものではなく、例えば
ガラス基板でもよい。このときの基体としてはＮ- 型非
晶質シリコン膜パターンもしくは上記と同様の条件を満
たしたＰ- 型非晶質シリコン膜パターンでもよく、シリ
コンとゲルマニウムとが混在したＮ- 型もしくはＰ- 型
のシリコン系非晶質半導体膜パターンであってもよい。
さらにまた、本第１の実施例はトップ・ゲート型のＰチ
ャネルＴＦＴに限定されるものではなく、ボトム・ゲー
ト型のＰチャネルＴＦＴにも適用することが可能であ
る。これらの場合にも、同一構成材料を用いたＬＤＯ構
造のＰチャネルＴＦＴに対してはオン電流およびオフ電
流に対する同様の効果を有している。
はＴＦＴの基体とゲート電極とがそれぞれＮ- 型多結晶
シリコン膜パターンとＮ+ 型多結晶シリコン膜から構成
されているが、本第１の実施例はこれに限定されるもの
ではない。基体としては上記Ｐ- 型多結晶シリコン領域
１１５ａより不純物濃度の低い例えば１×１０16〜１×
１０18ｃｍ-3台の不純物濃度を有したＰ- 型多結晶シリ
コン膜パターンでもよい。さらには、シリコンとゲルマ
ニウムとの混晶からなるＮ- 型もしくはＰ- 型のシリコ
ン系多結晶半導体膜パターンであってもよい。この場合
には、多結晶シリコン膜パターンよりもキャリア・モビ
リティーが高くなるという利点がある。ゲート電極の構
成材料としてはポリサイド膜，Ｐ+ 型多結晶シリコン
膜，シリサイド膜あるいは高融点金属膜でもよい。さら
に、本第１の実施例は、基板としては主表面が絶縁膜に
覆われた半導体基板に限定されるものではなく、例えば
ガラス基板でもよい。このときの基体としてはＮ- 型非
晶質シリコン膜パターンもしくは上記と同様の条件を満
たしたＰ- 型非晶質シリコン膜パターンでもよく、シリ
コンとゲルマニウムとが混在したＮ- 型もしくはＰ- 型
のシリコン系非晶質半導体膜パターンであってもよい。
さらにまた、本第１の実施例はトップ・ゲート型のＰチ
ャネルＴＦＴに限定されるものではなく、ボトム・ゲー
ト型のＰチャネルＴＦＴにも適用することが可能であ
る。これらの場合にも、同一構成材料を用いたＬＤＯ構
造のＰチャネルＴＦＴに対してはオン電流およびオフ電
流に対する同様の効果を有している。
【００３４】半導体装置の製造工程の断面模式図である
図５参照すると、本第１の実施の形態の本第２の実施例
によるＮチャネルＴＦＴは、以下のように形成される。
図５参照すると、本第１の実施の形態の本第２の実施例
によるＮチャネルＴＦＴは、以下のように形成される。
【００３５】まず、半導体基板１０１ｂの主表面上に
は、ＣＶＤ法等により膜厚１００〜８００ｎｍの酸化膜
からなる絶縁膜１０２ｂが形成される。絶縁膜１０２ｂ
の表面上には、４００〜５００℃でのＬＰＣＶＤ法等に
より膜厚１０〜１００ｎｍの非晶質シリコン膜（図示せ
ず）が形成される。６００℃程度の窒素雰囲気で３〜３
０時間の熱処理が行なわれ、非晶質シリコン膜が多結晶
シリコン膜（図示せず）になる。イオン注入法により、
ボロンがこの多結晶シリコン膜に導入され、１×１０16
〜１×１０18ｃｍ-3台の不純物濃度を有したＰ- 型多結
晶シリコン膜（図に明示せず）が形成される。このＰ-
型多結晶シリコン膜がパターニングされてＰ- 型多結晶
シリコン膜パターン１３１が形成される。例えば熱酸化
法により膜厚５〜２０ｎｍのゲート酸化膜１３２が形成
される。例えば、５０〜２００ｎｍのＮ+ 型多結晶シリ
コン膜からなるゲート電極１３４が形成される〔図５
（ａ）〕。
は、ＣＶＤ法等により膜厚１００〜８００ｎｍの酸化膜
からなる絶縁膜１０２ｂが形成される。絶縁膜１０２ｂ
の表面上には、４００〜５００℃でのＬＰＣＶＤ法等に
より膜厚１０〜１００ｎｍの非晶質シリコン膜（図示せ
ず）が形成される。６００℃程度の窒素雰囲気で３〜３
０時間の熱処理が行なわれ、非晶質シリコン膜が多結晶
シリコン膜（図示せず）になる。イオン注入法により、
ボロンがこの多結晶シリコン膜に導入され、１×１０16
〜１×１０18ｃｍ-3台の不純物濃度を有したＰ- 型多結
晶シリコン膜（図に明示せず）が形成される。このＰ-
型多結晶シリコン膜がパターニングされてＰ- 型多結晶
シリコン膜パターン１３１が形成される。例えば熱酸化
法により膜厚５〜２０ｎｍのゲート酸化膜１３２が形成
される。例えば、５０〜２００ｎｍのＮ+ 型多結晶シリ
コン膜からなるゲート電極１３４が形成される〔図５
（ａ）〕。
【００３６】次に、ゲート電極１３４をマスクにして燐
のイオン注入がＰ- 型多結晶シリコン膜パターン１３１
に対して行なわれ、１０18〜１０19ｃｍ-3台の不純物濃
度を有したＮ- 型多結晶シリコン領域１３５が形成さ
れ、チャネル領域となるＰ- 型多結晶シリコン領域１３
１ａが残置される〔図５（ｂ）〕。続いて、フォト・レ
ジスト膜１４６をマスクにして燐等のイオン注入が行な
われ、ソース領域となるＮ+ 型多結晶シリコン領域１３
６が形成される〔図５（ｃ）〕。フォト・レジスト膜１
４６が除去された後、フォト・レジスト膜１４７をマス
クにしてボロンのイオン注入が行なわれ、１０18〜１０
21ｃｍ-3台の不純物濃度を有したＰ+ 型多結晶シリコン
領域１３７が形成されるとともにＮ- 型多結晶シリコン
領域１３５ａが残置される〔図５（ｄ）〕。フォト・レ
ジスト膜１４７が除去されて図５（ｅ）に示すＮチャネ
ルＴＦＴが完成する。ドレイン領域はＮ- 型多結晶シリ
コン領域１３５ａ，Ｐ+ 型多結晶シリコン領域１３７か
らなり、このＮ- 型多結晶シリコン領域１３５ａはこの
ＮチャネルＴＦＴのオフセット領域としても機能する。
Ｎ+ 型多結晶シリコン領域１３６は接地配線に接続さ
れ、Ｐ+ 型多結晶シリコン領域１３７はドレイン電源配
線に接続されてドレイン電圧が印加される。
のイオン注入がＰ- 型多結晶シリコン膜パターン１３１
に対して行なわれ、１０18〜１０19ｃｍ-3台の不純物濃
度を有したＮ- 型多結晶シリコン領域１３５が形成さ
れ、チャネル領域となるＰ- 型多結晶シリコン領域１３
１ａが残置される〔図５（ｂ）〕。続いて、フォト・レ
ジスト膜１４６をマスクにして燐等のイオン注入が行な
われ、ソース領域となるＮ+ 型多結晶シリコン領域１３
６が形成される〔図５（ｃ）〕。フォト・レジスト膜１
４６が除去された後、フォト・レジスト膜１４７をマス
クにしてボロンのイオン注入が行なわれ、１０18〜１０
21ｃｍ-3台の不純物濃度を有したＰ+ 型多結晶シリコン
領域１３７が形成されるとともにＮ- 型多結晶シリコン
領域１３５ａが残置される〔図５（ｄ）〕。フォト・レ
ジスト膜１４７が除去されて図５（ｅ）に示すＮチャネ
ルＴＦＴが完成する。ドレイン領域はＮ- 型多結晶シリ
コン領域１３５ａ，Ｐ+ 型多結晶シリコン領域１３７か
らなり、このＮ- 型多結晶シリコン領域１３５ａはこの
ＮチャネルＴＦＴのオフセット領域としても機能する。
Ｎ+ 型多結晶シリコン領域１３６は接地配線に接続さ
れ、Ｐ+ 型多結晶シリコン領域１３７はドレイン電源配
線に接続されてドレイン電圧が印加される。
【００３７】本第１の実施の形態の本第２の実施例にお
いても、本第１の実施の形態の上記第１の実施例と同様
に、ＬＤＯ構造のＮチャネルＴＦＴよりオン電流が高
く，オフ電流が低くなり、オン電流のオフセット長依存
性が改善される。
いても、本第１の実施の形態の上記第１の実施例と同様
に、ＬＤＯ構造のＮチャネルＴＦＴよりオン電流が高
く，オフ電流が低くなり、オン電流のオフセット長依存
性が改善される。
【００３８】本第１の実施と形態の上記第２の実施例で
はＴＦＴの基体とゲート電極とがそれぞれＰ- 型多結晶
シリコン膜パターンとＮ+ 型多結晶シリコン膜から構成
されているが、本第１の実施の形態の上記第１の実施例
と同様に、本第２の実施例はこれに限定されるものでは
ない。基体としては上記Ｎ- 型多結晶シリコン領域１３
５ａより不純物濃度の低い例えば１×１０16〜１×１０
18ｃｍ-3台の不純物濃度を有したＮ- 型多結晶シリコン
膜パターンでもよい。さらには、シリコンとゲルマニウ
ムとの混晶からなるＰ- 型もしくはＮ- 型のシリコン系
多結晶半導体膜パターンであってもよい。ゲート電極の
構成材料としてはポリサイド膜，Ｐ+ 型多結晶シリコン
膜，シリサイド膜あるいは高融点金属膜でもよい。さら
に、本第２の実施例は、基板としては主表面が絶縁膜に
覆われた半導体基板に限定されるものではなく、例えば
ガラス基板でもよい。このときの基体としてはＰ- 型非
晶質シリコン膜パターンもしくは上記と同様の条件を満
たしたＮ- 型非晶質シリコン膜パターンでもよく、シリ
コンとゲルマニウムとが混在したＰ- 型もしくはＮ- 型
のシリコン系非晶質半導体膜パターンであってもよい。
さらにまた、本第２の実施例はトップ・ゲート型のＮチ
ャネルＴＦＴに限定されるものではなく、ボトム・ゲー
ト型のＮチャネルＴＦＴにも適用することが可能であ
る。これらの場合にも、同一構成材料を用いたＬＤＯ構
造のＮチャネルＴＦＴに対してはオン電流およびオフ電
流に対する同様の効果を有している。
はＴＦＴの基体とゲート電極とがそれぞれＰ- 型多結晶
シリコン膜パターンとＮ+ 型多結晶シリコン膜から構成
されているが、本第１の実施の形態の上記第１の実施例
と同様に、本第２の実施例はこれに限定されるものでは
ない。基体としては上記Ｎ- 型多結晶シリコン領域１３
５ａより不純物濃度の低い例えば１×１０16〜１×１０
18ｃｍ-3台の不純物濃度を有したＮ- 型多結晶シリコン
膜パターンでもよい。さらには、シリコンとゲルマニウ
ムとの混晶からなるＰ- 型もしくはＮ- 型のシリコン系
多結晶半導体膜パターンであってもよい。ゲート電極の
構成材料としてはポリサイド膜，Ｐ+ 型多結晶シリコン
膜，シリサイド膜あるいは高融点金属膜でもよい。さら
に、本第２の実施例は、基板としては主表面が絶縁膜に
覆われた半導体基板に限定されるものではなく、例えば
ガラス基板でもよい。このときの基体としてはＰ- 型非
晶質シリコン膜パターンもしくは上記と同様の条件を満
たしたＮ- 型非晶質シリコン膜パターンでもよく、シリ
コンとゲルマニウムとが混在したＰ- 型もしくはＮ- 型
のシリコン系非晶質半導体膜パターンであってもよい。
さらにまた、本第２の実施例はトップ・ゲート型のＮチ
ャネルＴＦＴに限定されるものではなく、ボトム・ゲー
ト型のＮチャネルＴＦＴにも適用することが可能であ
る。これらの場合にも、同一構成材料を用いたＬＤＯ構
造のＮチャネルＴＦＴに対してはオン電流およびオフ電
流に対する同様の効果を有している。
【００３９】ＳＲＡＭのメモリ・セルの階層化された平
面模式図である図６（ａ）および（ｂ）と、図６（ａ）
および（ｂ）のＡＡ線での断面模式図である図６（ｃ）
と、ＳＲＡＭのメモリ・セルの等価回路図である図１０
とを併せて参照すると、本発明の第２の実施の形態の一
実施例によるＳＲＡＭのメモリ・セルは、２つのトップ
・ゲート型のＰチャネルＴＦＴを負荷素子として、以下
のとおりに構成されている。
面模式図である図６（ａ）および（ｂ）と、図６（ａ）
および（ｂ）のＡＡ線での断面模式図である図６（ｃ）
と、ＳＲＡＭのメモリ・セルの等価回路図である図１０
とを併せて参照すると、本発明の第２の実施の形態の一
実施例によるＳＲＡＭのメモリ・セルは、２つのトップ
・ゲート型のＰチャネルＴＦＴを負荷素子として、以下
のとおりに構成されている。
【００４０】Ｐ型シリコン基板２０１の表面の素子分離
領域および素子形成領域には、フィールド酸化膜２０２
および熱酸化法による膜厚１０ｎｍ前後のゲート酸化膜
２０３が設けられている。Ｐ型シリコン基板２０１の不
純物濃度は、１０16〜１０18ｃｍ-3台である。なお、Ｐ
型シリコン基板２０１を用いる代りに、Ｐ型もしくはＮ
型のシリコン基板の表面に設けられたＰウェルを利用す
ることもできる。Ｐ型シリコン基板２０１の表面上に
は、ゲート酸化膜２０３を介してゲート電極２０４ａ
ａ，２０４ａｂ，２０４ｂａ，２０４ｂｂが設けられて
いる。これらゲート電極２０４ａａ等は、例えば、１０
０ｎｍ程度の膜厚のＮ+ 型多結晶シリコン膜に１００ｎ
ｍ程度の膜厚のタングステン・シリサイド膜が積層され
たタングステン・ポリサイド膜からなる。Ｐ型シリコン
基板２０１表面の素子形成領域には、ゲート電極２０４
ａａ，２０４ａｂ，２０４ｂａ，２０４ｂｂとフィール
ド酸化膜２０２とに自己整合的に、Ｎ+ 型拡散層２０５
ａａ，２０５ａｂ，２０５ａｃ，２０５ｂａ，２０５ｂ
ｂ，２０５ｂｃが設けられている。これらＮ+ 型拡散層
２０５ａａ等の不純物濃度は、１０20〜１０21ｃｍ-3台
である。
領域および素子形成領域には、フィールド酸化膜２０２
および熱酸化法による膜厚１０ｎｍ前後のゲート酸化膜
２０３が設けられている。Ｐ型シリコン基板２０１の不
純物濃度は、１０16〜１０18ｃｍ-3台である。なお、Ｐ
型シリコン基板２０１を用いる代りに、Ｐ型もしくはＮ
型のシリコン基板の表面に設けられたＰウェルを利用す
ることもできる。Ｐ型シリコン基板２０１の表面上に
は、ゲート酸化膜２０３を介してゲート電極２０４ａ
ａ，２０４ａｂ，２０４ｂａ，２０４ｂｂが設けられて
いる。これらゲート電極２０４ａａ等は、例えば、１０
０ｎｍ程度の膜厚のＮ+ 型多結晶シリコン膜に１００ｎ
ｍ程度の膜厚のタングステン・シリサイド膜が積層され
たタングステン・ポリサイド膜からなる。Ｐ型シリコン
基板２０１表面の素子形成領域には、ゲート電極２０４
ａａ，２０４ａｂ，２０４ｂａ，２０４ｂｂとフィール
ド酸化膜２０２とに自己整合的に、Ｎ+ 型拡散層２０５
ａａ，２０５ａｂ，２０５ａｃ，２０５ｂａ，２０５ｂ
ｂ，２０５ｂｃが設けられている。これらＮ+ 型拡散層
２０５ａａ等の不純物濃度は、１０20〜１０21ｃｍ-3台
である。
【００４１】駆動用ＮチャネルＭＯＳトランジスタＴＤ
1 は、ゲート電極２０４ａａ，ゲート酸化膜２０３，
（ソース領域となる）Ｎ+ 型拡散層２０５ａａおよび
（ドレイン領域となる）Ｎ+ 型拡散層２０５ａｂから構
成されている。駆動用ＮチャネルＭＯＳトランジスタＴ
Ｄ2 は、ゲート電極２０４ｂａ，ゲート酸化膜２０３，
（ソース領域となる）Ｎ+ 型拡散層２０５ｂａおよび
（ドレイン領域となる）Ｎ+型拡散層２０５ｂｂから構
成されている。転送用ＮチャネルＭＯＳトランジスタＴ
Ａ1 は、ゲート電極２０４ａｂ，ゲート酸化膜２０３，
（ソース・ドレイン領域の一方となる）Ｎ+ 型拡散層２
０５ａｃおよび（ソース・ドレイン領域の他方となる）
Ｎ+ 型拡散層２０５ａｂから構成されている。転送用Ｎ
チャネルＭＯＳトランジスタＴＡ2 は、ゲート電極２０
４ｂｂ，ゲート酸化膜２０３，（ソース・ドレイン領域
の一方となる）Ｎ+ 型拡散層２０５ｂｃおよび（ソース
・ドレイン領域の他方となる）Ｎ+ 型拡散層２０５ｂｂ
から構成されている。Ｎ+ 型拡散層２０５ａｂはＴＤ1
とＴＡ1 とが共有し、Ｎ+ 型拡散層２０５ｂｂはＴＤ2
とＴＡ2 とが共有している。ワード線を兼ねるゲート電
極２０４ａｂ，２０４ｂｂは、メモリ・セルの外部にお
いて接続されている。
1 は、ゲート電極２０４ａａ，ゲート酸化膜２０３，
（ソース領域となる）Ｎ+ 型拡散層２０５ａａおよび
（ドレイン領域となる）Ｎ+ 型拡散層２０５ａｂから構
成されている。駆動用ＮチャネルＭＯＳトランジスタＴ
Ｄ2 は、ゲート電極２０４ｂａ，ゲート酸化膜２０３，
（ソース領域となる）Ｎ+ 型拡散層２０５ｂａおよび
（ドレイン領域となる）Ｎ+型拡散層２０５ｂｂから構
成されている。転送用ＮチャネルＭＯＳトランジスタＴ
Ａ1 は、ゲート電極２０４ａｂ，ゲート酸化膜２０３，
（ソース・ドレイン領域の一方となる）Ｎ+ 型拡散層２
０５ａｃおよび（ソース・ドレイン領域の他方となる）
Ｎ+ 型拡散層２０５ａｂから構成されている。転送用Ｎ
チャネルＭＯＳトランジスタＴＡ2 は、ゲート電極２０
４ｂｂ，ゲート酸化膜２０３，（ソース・ドレイン領域
の一方となる）Ｎ+ 型拡散層２０５ｂｃおよび（ソース
・ドレイン領域の他方となる）Ｎ+ 型拡散層２０５ｂｂ
から構成されている。Ｎ+ 型拡散層２０５ａｂはＴＤ1
とＴＡ1 とが共有し、Ｎ+ 型拡散層２０５ｂｂはＴＤ2
とＴＡ2 とが共有している。ワード線を兼ねるゲート電
極２０４ａｂ，２０４ｂｂは、メモリ・セルの外部にお
いて接続されている。
【００４２】これら４つのＮチャネルＭＯＳトランジス
タを含めてＰ型シリコン基板２０１の表面は、平坦な表
面（上面）を有し，少なくとも底面が酸化シリコン膜か
らなる層間絶縁膜２０６により覆われている。層間絶縁
膜２０６は、例えば膜厚１００ｎｍ程度の酸化シリコン
膜を下層としＢＰＳＧ膜を上層とした積層絶縁膜からな
る。層間絶縁膜の２０６の膜厚は、最も薄い部分で２０
０ｎｍ，最も厚い部分で５００ｎｍ程度である。この層
間絶縁膜２０６には、層間絶縁膜２０６並びにゲート酸
化膜２０３を貫通してそれぞれＮ+ 型拡散層２０５ａ
ａ，２０５ｂａに達する（第１，第２の接地コンタクト
孔である）コンタクト孔２０７ａ，２０７ｂが設けられ
ている。Ｎ+ 型拡散層２０５ａｂ，２０５ｂｂは、それ
ぞれコンタクト孔２０７ａ，２０７ｂを介して、層間絶
縁膜２０６の表面上に設けられた接地配線２０８に接続
されている。接地配線２０８は、膜厚１００ｎｍ程度の
Ｎ型多結晶シリコン膜に１００ｎｍ程度の膜厚のタング
ステン・シリサイド膜が積層されてなるタングステン・
ポリサイド膜からなる。
タを含めてＰ型シリコン基板２０１の表面は、平坦な表
面（上面）を有し，少なくとも底面が酸化シリコン膜か
らなる層間絶縁膜２０６により覆われている。層間絶縁
膜２０６は、例えば膜厚１００ｎｍ程度の酸化シリコン
膜を下層としＢＰＳＧ膜を上層とした積層絶縁膜からな
る。層間絶縁膜の２０６の膜厚は、最も薄い部分で２０
０ｎｍ，最も厚い部分で５００ｎｍ程度である。この層
間絶縁膜２０６には、層間絶縁膜２０６並びにゲート酸
化膜２０３を貫通してそれぞれＮ+ 型拡散層２０５ａ
ａ，２０５ｂａに達する（第１，第２の接地コンタクト
孔である）コンタクト孔２０７ａ，２０７ｂが設けられ
ている。Ｎ+ 型拡散層２０５ａｂ，２０５ｂｂは、それ
ぞれコンタクト孔２０７ａ，２０７ｂを介して、層間絶
縁膜２０６の表面上に設けられた接地配線２０８に接続
されている。接地配線２０８は、膜厚１００ｎｍ程度の
Ｎ型多結晶シリコン膜に１００ｎｍ程度の膜厚のタング
ステン・シリサイド膜が積層されてなるタングステン・
ポリサイド膜からなる。
【００４３】接地配線２０８を含めて層間絶縁膜２０６
の表面は、平坦な表面（上面）を有し、少なくとも上面
が酸化シリコン膜からなる層間絶縁膜２０９により覆わ
れている。この層間絶縁膜２０９は、例えばＢＰＳＧ膜
を下層に有し、膜厚１００ｎｍ程度の酸化シリコン膜を
上層に有している。接地配線２０８上での層間絶縁膜２
０９の膜厚は２００ｎｍ程度である。
の表面は、平坦な表面（上面）を有し、少なくとも上面
が酸化シリコン膜からなる層間絶縁膜２０９により覆わ
れている。この層間絶縁膜２０９は、例えばＢＰＳＧ膜
を下層に有し、膜厚１００ｎｍ程度の酸化シリコン膜を
上層に有している。接地配線２０８上での層間絶縁膜２
０９の膜厚は２００ｎｍ程度である。
【００４４】これら層間絶縁膜２０９と層間絶縁膜２０
６とゲート酸化膜２０３とを貫通して、それぞれＮ+ 型
拡散層２０５ａｂ並びにゲート電極２０４ｂａ，Ｎ+ 型
拡散層２０５ｂｂ並びにゲート電極２０４ａａに達する
（第１，第２の下層ノード・コンタクト孔である）コン
タクト孔２１０ａ，２１０ｂが設けられている。層間絶
縁膜２０９の表面上に設けられた膜厚１０〜１００ｎｍ
程度の第１，第２のＮ- 型多結晶シリコン膜パターン
（図６では図に明示しないが、後述の製造方法の説明で
は図示する）は、それぞれコンタクト孔２１０ａ，２１
０ｂ内に延在し、それぞれＮ+ 型拡散層２０５ａｂ並び
にゲート電極２０４ｂａ，Ｎ+ 型拡散層２０５ｂｂ並び
にゲート電極２０４ａａに直接に接続している。主とし
て層間絶縁膜２０９の表面上設けられた負荷用Ｐチャネ
ルＭＯＳトランジスタＴＬ1 となる第１のＰチャネルＴ
ＦＴ，負荷用ＰチャネルＭＯＳトランジスタＴＬ2 とな
る第２のＰチャネルＴＦＴは、それぞれ上記第１，第２
のＮ- 型多結晶シリコン膜パターンを基体としている。
６とゲート酸化膜２０３とを貫通して、それぞれＮ+ 型
拡散層２０５ａｂ並びにゲート電極２０４ｂａ，Ｎ+ 型
拡散層２０５ｂｂ並びにゲート電極２０４ａａに達する
（第１，第２の下層ノード・コンタクト孔である）コン
タクト孔２１０ａ，２１０ｂが設けられている。層間絶
縁膜２０９の表面上に設けられた膜厚１０〜１００ｎｍ
程度の第１，第２のＮ- 型多結晶シリコン膜パターン
（図６では図に明示しないが、後述の製造方法の説明で
は図示する）は、それぞれコンタクト孔２１０ａ，２１
０ｂ内に延在し、それぞれＮ+ 型拡散層２０５ａｂ並び
にゲート電極２０４ｂａ，Ｎ+ 型拡散層２０５ｂｂ並び
にゲート電極２０４ａａに直接に接続している。主とし
て層間絶縁膜２０９の表面上設けられた負荷用Ｐチャネ
ルＭＯＳトランジスタＴＬ1 となる第１のＰチャネルＴ
ＦＴ，負荷用ＰチャネルＭＯＳトランジスタＴＬ2 とな
る第２のＰチャネルＴＦＴは、それぞれ上記第１，第２
のＮ- 型多結晶シリコン膜パターンを基体としている。
【００４５】第１のＮ- 型多結晶シリコン膜パターンに
は（ソース領域となる）Ｐ+ 型多結晶シリコン領域２１
６ａ，（チャネル領域となる）Ｎ- 型多結晶シリコン領
域２１１ａａ，（ドレイン領域の一部をなし，オフセッ
ト領域となる）Ｐ- 型多結晶シリコン領域２１５ａａお
よび（ドレイン領域の残部をなす）Ｎ+ 型多結晶シリコ
ン領域２１７ａが順次隣接して設けられている。第１の
Ｎ- 型多結晶シリコン膜パターンの一端に設けられたＰ
+ 型多結晶シリコン領域２１６ａとＮ- 型多結晶シリコ
ン領域２１１ａａおよびＰ- 型多結晶シリコン領域２１
５ａａとは層間絶縁膜２０９の表面上に設けられている
が、第１のＮ- 型多結晶シリコン膜パターンの他端に設
けられたＮ+ 型多結晶シリコン領域２１７ａは層間絶縁
膜２０９の表面上から（コンタクト孔２１０ａの側面を
覆う姿態を有して）コンタクト孔２１０ａ内に延在し，
Ｎ+ 型拡散層２０５ａｂ並びにゲート電極２０４ｂａに
直接に接続されている。同様に、第２のＮ- 型多結晶シ
リコン膜パターンには（ソース領域となる）Ｐ+ 型多結
晶シリコン領域２１６ｂ，（チャネル領域となる）Ｎ-
型多結晶シリコン領域２１１ｂａ，（ドレイン領域の一
部をなし，オフセット領域となる）Ｐ- 型多結晶シリコ
ン領域２１５ｂａおよび（ドレイン領域の残部をなす）
Ｎ+ 型多結晶シリコン領域２１７ｂが順次隣接して設け
られている。第２のＮ- 型多結晶シリコン膜パターンの
一端に設けられたＰ+ 型多結晶シリコン領域２１６ｂと
Ｎ- 型多結晶シリコン領域２１１ｂａおよびＰ- 型多結
晶シリコン領域２１５ｂａとは層間絶縁膜２０９の表面
上に設けられているが、第２のＮ- 型多結晶シリコン膜
パターンの他端に設けられたＮ+ 型多結晶シリコン領域
２１７ｂは層間絶縁膜２０９の表面上から（コンタクト
孔２１０ｂの側面を覆う姿態を有して）コンタクト孔２
１０ｂ内に延在し，Ｎ+ 型拡散層２０５ｂｂ並びにゲー
ト電極２０４ａａに直接に接続されている。例えばＮ-
型多結晶シリコン領域２１１ａａとＮ+ 型多結晶シリコ
ン領域２１７ａと（に挟まれたＰ- 型多結晶シリコン領
域２１５ａａ）の間隔からなる本一実施例でのオフセッ
ト長は０．３〜０．６μｍ程度である。Ｐ+ 型多結晶シ
リコン領域２１６ａ，２１６ｂは、メモリ・セルの外部
において、ともに電源配線（ＶCC）に接続されている。
は（ソース領域となる）Ｐ+ 型多結晶シリコン領域２１
６ａ，（チャネル領域となる）Ｎ- 型多結晶シリコン領
域２１１ａａ，（ドレイン領域の一部をなし，オフセッ
ト領域となる）Ｐ- 型多結晶シリコン領域２１５ａａお
よび（ドレイン領域の残部をなす）Ｎ+ 型多結晶シリコ
ン領域２１７ａが順次隣接して設けられている。第１の
Ｎ- 型多結晶シリコン膜パターンの一端に設けられたＰ
+ 型多結晶シリコン領域２１６ａとＮ- 型多結晶シリコ
ン領域２１１ａａおよびＰ- 型多結晶シリコン領域２１
５ａａとは層間絶縁膜２０９の表面上に設けられている
が、第１のＮ- 型多結晶シリコン膜パターンの他端に設
けられたＮ+ 型多結晶シリコン領域２１７ａは層間絶縁
膜２０９の表面上から（コンタクト孔２１０ａの側面を
覆う姿態を有して）コンタクト孔２１０ａ内に延在し，
Ｎ+ 型拡散層２０５ａｂ並びにゲート電極２０４ｂａに
直接に接続されている。同様に、第２のＮ- 型多結晶シ
リコン膜パターンには（ソース領域となる）Ｐ+ 型多結
晶シリコン領域２１６ｂ，（チャネル領域となる）Ｎ-
型多結晶シリコン領域２１１ｂａ，（ドレイン領域の一
部をなし，オフセット領域となる）Ｐ- 型多結晶シリコ
ン領域２１５ｂａおよび（ドレイン領域の残部をなす）
Ｎ+ 型多結晶シリコン領域２１７ｂが順次隣接して設け
られている。第２のＮ- 型多結晶シリコン膜パターンの
一端に設けられたＰ+ 型多結晶シリコン領域２１６ｂと
Ｎ- 型多結晶シリコン領域２１１ｂａおよびＰ- 型多結
晶シリコン領域２１５ｂａとは層間絶縁膜２０９の表面
上に設けられているが、第２のＮ- 型多結晶シリコン膜
パターンの他端に設けられたＮ+ 型多結晶シリコン領域
２１７ｂは層間絶縁膜２０９の表面上から（コンタクト
孔２１０ｂの側面を覆う姿態を有して）コンタクト孔２
１０ｂ内に延在し，Ｎ+ 型拡散層２０５ｂｂ並びにゲー
ト電極２０４ａａに直接に接続されている。例えばＮ-
型多結晶シリコン領域２１１ａａとＮ+ 型多結晶シリコ
ン領域２１７ａと（に挟まれたＰ- 型多結晶シリコン領
域２１５ａａ）の間隔からなる本一実施例でのオフセッ
ト長は０．３〜０．６μｍ程度である。Ｐ+ 型多結晶シ
リコン領域２１６ａ，２１６ｂは、メモリ・セルの外部
において、ともに電源配線（ＶCC）に接続されている。
【００４６】Ｐ+ 型多結晶シリコン領域２１６ａ，２１
６ｂの不純物濃度は１０19〜１０21ｃｍ-3台であり、Ｎ
- 型多結晶シリコン領域２１１ａａ，２１１ｂａの不純
物濃度は１０16〜１０18ｃｍ-3台であり、Ｐ- 型多結晶
シリコン領域２１５ａａ，２１５ｂａの不純物濃度は１
０18〜１０19ｃｍ-3台であり、Ｎ+ 型多結晶シリコン領
域２１７ａ，２１７ｂの不純物濃度は１０18〜１０21ｃ
ｍ-3台である。これらの不純物濃度は、上記第１並びに
第２のＮ- 型多結晶シリコン膜パターンの不純物濃度に
対応して決定される。第１並びに第２のＮ- 型多結晶シ
リコン膜パターンの不純物濃度は１０16〜１０18ｃｍ-3
程度であるが、この第１並びに第２のＮ- 型多結晶シリ
コン膜パターンの不純物濃度が例えば１×１０17ｃｍ-3
であるときには、Ｎ- 型多結晶シリコン領域２１１ａ
ａ，２１１ｂａの不純物濃度も１×１０17ｃｍ-3とな
り、これに応じてＰ- 型多結晶シリコン領域２１５ａ
ａ，２１５ｂａの不純物濃度は例えば１×１０18ｃｍ-3
となり、Ｐ+ 型多結晶シリコン領域２１６ａ，２１６ｂ
の不純物濃度は１０19ｃｍ-3台となり、Ｎ+ 型多結晶シ
リコン領域２１７ａ，２１７ｂの不純物濃度は１０19ｃ
ｍ-3台となる。
６ｂの不純物濃度は１０19〜１０21ｃｍ-3台であり、Ｎ
- 型多結晶シリコン領域２１１ａａ，２１１ｂａの不純
物濃度は１０16〜１０18ｃｍ-3台であり、Ｐ- 型多結晶
シリコン領域２１５ａａ，２１５ｂａの不純物濃度は１
０18〜１０19ｃｍ-3台であり、Ｎ+ 型多結晶シリコン領
域２１７ａ，２１７ｂの不純物濃度は１０18〜１０21ｃ
ｍ-3台である。これらの不純物濃度は、上記第１並びに
第２のＮ- 型多結晶シリコン膜パターンの不純物濃度に
対応して決定される。第１並びに第２のＮ- 型多結晶シ
リコン膜パターンの不純物濃度は１０16〜１０18ｃｍ-3
程度であるが、この第１並びに第２のＮ- 型多結晶シリ
コン膜パターンの不純物濃度が例えば１×１０17ｃｍ-3
であるときには、Ｎ- 型多結晶シリコン領域２１１ａ
ａ，２１１ｂａの不純物濃度も１×１０17ｃｍ-3とな
り、これに応じてＰ- 型多結晶シリコン領域２１５ａ
ａ，２１５ｂａの不純物濃度は例えば１×１０18ｃｍ-3
となり、Ｐ+ 型多結晶シリコン領域２１６ａ，２１６ｂ
の不純物濃度は１０19ｃｍ-3台となり、Ｎ+ 型多結晶シ
リコン領域２１７ａ，２１７ｂの不純物濃度は１０19ｃ
ｍ-3台となる。
【００４７】なお、本第２の実施の形態の本一実施例に
おいても、上記第１の実施の形態の上記第１の実施例と
同様に、上記（第１および第２の）Ｎ- 型多結晶シリコ
ン膜パターンからなる基体の代りに、Ｐ- 型多結晶シリ
コン膜パターンを基体として用いることができる。ただ
しこのときには、Ｐ- 型多結晶シリコン膜パターンの不
純物濃度がオフセット領域でありドレイン領域の一部を
なすＰ- 型多結晶シリコン領域２１５ａａ，２１５ｂａ
の不純物濃度より低いことが好ましい。さらにまた、Ｎ
- 型多結晶シリコン膜パターンからなる基体の代りに、
シリコンとゲルマニウムとの混晶からなるＮ- 型もしく
はＰ- 型のシリコン系多結晶半導体膜パターン等を基体
として用いることも可能である。
おいても、上記第１の実施の形態の上記第１の実施例と
同様に、上記（第１および第２の）Ｎ- 型多結晶シリコ
ン膜パターンからなる基体の代りに、Ｐ- 型多結晶シリ
コン膜パターンを基体として用いることができる。ただ
しこのときには、Ｐ- 型多結晶シリコン膜パターンの不
純物濃度がオフセット領域でありドレイン領域の一部を
なすＰ- 型多結晶シリコン領域２１５ａａ，２１５ｂａ
の不純物濃度より低いことが好ましい。さらにまた、Ｎ
- 型多結晶シリコン膜パターンからなる基体の代りに、
シリコンとゲルマニウムとの混晶からなるＮ- 型もしく
はＰ- 型のシリコン系多結晶半導体膜パターン等を基体
として用いることも可能である。
【００４８】層間絶縁膜２０９上に露出した上記第１，
第２のＮ- 型多結晶シリコン膜パターンの表面は、膜厚
５〜２０ｎｍ程度のゲート酸化膜２１２により覆われて
いる。ゲート酸化膜２１２には、コンタクト孔２１０
ａ，２１０ｂの直上の部分においてそれぞれＮ+ 型多結
晶シリコン領域２１７ａ，２１７ｂに達する（第１，第
２の上層ノード・コンタクト孔である）コンタクト孔２
１３ａ，２１３ｂが設けられている。ゲート酸化膜２１
２を介してＮ- 型多結晶シリコン領域２１１ａａを自己
整合的に覆う姿態を有して設けられたゲート電極２１４
ａは、層間絶縁膜２０９の表面上を延在してコンタクト
孔２１３ｂに達し、このコンタクト孔２１３ｂを介して
Ｎ+ 型多結晶シリコン領域２１７ｂに直接に接続されて
いる。同様に、ゲート酸化膜２１２を介してＮ- 型多結
晶シリコン領域２１１ｂａを自己整合的に覆う姿態を有
して設けられたゲート電極２１４ｂは、層間絶縁膜２０
９の表面上を延在してコンタクト孔２１３ａに達し、こ
のコンタクト孔２１３ａを介してＮ+ 型多結晶シリコン
領域２１７ａに直接に接続されている。ゲート電極２１
４ａ，２１４ｂは、１５０ｎｍ程度を膜厚を有し，１０
19〜１０21ｃｍ-3台の不純物濃度を有したＮ+ 型多結晶
シリコン膜からなる。
第２のＮ- 型多結晶シリコン膜パターンの表面は、膜厚
５〜２０ｎｍ程度のゲート酸化膜２１２により覆われて
いる。ゲート酸化膜２１２には、コンタクト孔２１０
ａ，２１０ｂの直上の部分においてそれぞれＮ+ 型多結
晶シリコン領域２１７ａ，２１７ｂに達する（第１，第
２の上層ノード・コンタクト孔である）コンタクト孔２
１３ａ，２１３ｂが設けられている。ゲート酸化膜２１
２を介してＮ- 型多結晶シリコン領域２１１ａａを自己
整合的に覆う姿態を有して設けられたゲート電極２１４
ａは、層間絶縁膜２０９の表面上を延在してコンタクト
孔２１３ｂに達し、このコンタクト孔２１３ｂを介して
Ｎ+ 型多結晶シリコン領域２１７ｂに直接に接続されて
いる。同様に、ゲート酸化膜２１２を介してＮ- 型多結
晶シリコン領域２１１ｂａを自己整合的に覆う姿態を有
して設けられたゲート電極２１４ｂは、層間絶縁膜２０
９の表面上を延在してコンタクト孔２１３ａに達し、こ
のコンタクト孔２１３ａを介してＮ+ 型多結晶シリコン
領域２１７ａに直接に接続されている。ゲート電極２１
４ａ，２１４ｂは、１５０ｎｍ程度を膜厚を有し，１０
19〜１０21ｃｍ-3台の不純物濃度を有したＮ+ 型多結晶
シリコン膜からなる。
【００４９】なお、本第２の実施の形態の本一実施例で
は、ゲート酸化膜２１２の代りに、第１，第２のＮ- 型
多結晶シリコン膜パターンを含めて層間絶縁膜２０９の
表面を覆うゲート絶縁膜を採用することも可能である。
は、ゲート酸化膜２１２の代りに、第１，第２のＮ- 型
多結晶シリコン膜パターンを含めて層間絶縁膜２０９の
表面を覆うゲート絶縁膜を採用することも可能である。
【００５０】上記第１のＰチャネルＴＦＴは、ゲート電
極２１４ａ，ゲート酸化膜２１２，（ソース領域とな
る）Ｐ+ 型多結晶シリコン領域２１６ａ，（チャネル領
域となる）Ｎ- 型多結晶シリコン領域２１１ａａ，（ド
レイン領域の一部をなし，オフセット領域となる）Ｐ-
型多結晶シリコン領域２１５ａａおよび（ドレイン領域
の残部をなす）Ｎ+ 型多結晶シリコン領域２１７ａから
構成されている。同様に、第２のＰチャネルＴＦＴは、
ゲート電極２１４ｂ，ゲート酸化膜２１２，Ｐ+型多結
晶シリコン領域２１６ｂ，Ｎ- 型多結晶シリコン領域２
１１ｂａ，Ｐ- 型多結晶シリコン領域２１５ｂａおよび
Ｎ+ 型多結晶シリコン領域２１７ｂから構成されてい
る。
極２１４ａ，ゲート酸化膜２１２，（ソース領域とな
る）Ｐ+ 型多結晶シリコン領域２１６ａ，（チャネル領
域となる）Ｎ- 型多結晶シリコン領域２１１ａａ，（ド
レイン領域の一部をなし，オフセット領域となる）Ｐ-
型多結晶シリコン領域２１５ａａおよび（ドレイン領域
の残部をなす）Ｎ+ 型多結晶シリコン領域２１７ａから
構成されている。同様に、第２のＰチャネルＴＦＴは、
ゲート電極２１４ｂ，ゲート酸化膜２１２，Ｐ+型多結
晶シリコン領域２１６ｂ，Ｎ- 型多結晶シリコン領域２
１１ｂａ，Ｐ- 型多結晶シリコン領域２１５ｂａおよび
Ｎ+ 型多結晶シリコン領域２１７ｂから構成されてい
る。
【００５１】第１，第２のＰチャネルＴＦＴを含めて層
間絶縁膜２０９の表面は、平坦な表面（上面）を有し，
少なくとも底面が酸化シリコン膜からなる層間絶縁膜２
１８により覆われている。層間絶縁膜２１８は例えば膜
厚１００ｎｍ程度の酸化シリコン膜を下層に有し，ＢＰ
ＳＧ膜を上層に有する積層絶縁膜からなり、ゲート電極
２１４ａ，２１４ｂ直上での層間絶縁膜２１８の膜厚は
３００ｎｍ程度である。層間絶縁膜２１８，２０８，２
０６およびゲート酸化膜２０３を順次貫通してそれぞれ
Ｎ+ 型拡散層２０５ａｃ，２０５ｂｃに達する（第１，
第２のビット・コンタクト孔である）コンタクト孔２２
３ａ，２２３ｂが設けられている。これらコンタクト孔
２２３ａ，２２３ｂは、例えばタングステン等の導電体
膜からなるコンタクト・プラグ２２４ａ，２２４ｂによ
りそれぞれ充填されている。層間絶縁膜２１８の表面上
には、一対のビット線２２５ａ，２２５ｂが設けられて
いる。ビット線２２５ａはビット線ＢＬ1 に対応し、ビ
ット線２２５ｂはビット線ＢＬ2 に対応する。ビット線
２２５ａ，２２５ｂは、それぞれコンタクト・プラグ２
２４ａ，２２４ｂを介して、それぞれＮ+ 型拡散層２０
５ａｃ，２０５ｂｃに接続されている。
間絶縁膜２０９の表面は、平坦な表面（上面）を有し，
少なくとも底面が酸化シリコン膜からなる層間絶縁膜２
１８により覆われている。層間絶縁膜２１８は例えば膜
厚１００ｎｍ程度の酸化シリコン膜を下層に有し，ＢＰ
ＳＧ膜を上層に有する積層絶縁膜からなり、ゲート電極
２１４ａ，２１４ｂ直上での層間絶縁膜２１８の膜厚は
３００ｎｍ程度である。層間絶縁膜２１８，２０８，２
０６およびゲート酸化膜２０３を順次貫通してそれぞれ
Ｎ+ 型拡散層２０５ａｃ，２０５ｂｃに達する（第１，
第２のビット・コンタクト孔である）コンタクト孔２２
３ａ，２２３ｂが設けられている。これらコンタクト孔
２２３ａ，２２３ｂは、例えばタングステン等の導電体
膜からなるコンタクト・プラグ２２４ａ，２２４ｂによ
りそれぞれ充填されている。層間絶縁膜２１８の表面上
には、一対のビット線２２５ａ，２２５ｂが設けられて
いる。ビット線２２５ａはビット線ＢＬ1 に対応し、ビ
ット線２２５ｂはビット線ＢＬ2 に対応する。ビット線
２２５ａ，２２５ｂは、それぞれコンタクト・プラグ２
２４ａ，２２４ｂを介して、それぞれＮ+ 型拡散層２０
５ａｃ，２０５ｂｃに接続されている。
【００５２】なお、本第２の実施の形態の本一実施例で
は、ＰチャネルＴＦＴのゲート電極２１４ａ，２１４ｂ
がＮ+ 型多結晶シリコン膜に限定されるものではなく、
Ｎ型多結晶シリコン膜やポリサイド膜でもよい。さら
に、これらゲート電極２１４ａ，２１４ｂと、Ｎ+ 型多
結晶シリコン領域２１７ｂ，２１７ａとを間接的に接続
する手段を設けるならば、これらゲート電極２１４ａ，
２１４ｂはＰ型乃至Ｐ+型の多結晶シリコン膜を含めた
材料により構成することが可能である。
は、ＰチャネルＴＦＴのゲート電極２１４ａ，２１４ｂ
がＮ+ 型多結晶シリコン膜に限定されるものではなく、
Ｎ型多結晶シリコン膜やポリサイド膜でもよい。さら
に、これらゲート電極２１４ａ，２１４ｂと、Ｎ+ 型多
結晶シリコン領域２１７ｂ，２１７ａとを間接的に接続
する手段を設けるならば、これらゲート電極２１４ａ，
２１４ｂはＰ型乃至Ｐ+型の多結晶シリコン膜を含めた
材料により構成することが可能である。
【００５３】本第２の実施の形態の本一実施例による第
１，第２のＰチャネルＴＦＴは、その構造が上記第１の
実施の形態の上記第１の実施例によるＰチャネルＴＦＴ
の構造と基本的に同じであることからも明かなように、
上記第１の実施の形態の上記第１の実施例によるＰチャ
ネルＴＦＴと同様にＬＤＯ構造のＰチャネルＴＦＴよ
り、（絶対値の）高いオン電流と（絶対値の）低いオフ
電流とが獲得でき、オフセット長のゆらぎに対するオン
電流の安定性が実現できる。これ故、本第２の実施の形
態の本一実施例によるメモリ・セルでは、高速化および
低電圧動作安定性と低消費電力化とを同時に実現するこ
とが容易になる。
１，第２のＰチャネルＴＦＴは、その構造が上記第１の
実施の形態の上記第１の実施例によるＰチャネルＴＦＴ
の構造と基本的に同じであることからも明かなように、
上記第１の実施の形態の上記第１の実施例によるＰチャ
ネルＴＦＴと同様にＬＤＯ構造のＰチャネルＴＦＴよ
り、（絶対値の）高いオン電流と（絶対値の）低いオフ
電流とが獲得でき、オフセット長のゆらぎに対するオン
電流の安定性が実現できる。これ故、本第２の実施の形
態の本一実施例によるメモリ・セルでは、高速化および
低電圧動作安定性と低消費電力化とを同時に実現するこ
とが容易になる。
【００５４】半導体装置の製造工程の断面模式図であり
図６（ａ）および（ｂ）のＡＡ線での製造工程の断面模
式図である図７と、図６とを併せて参照すると、本第２
の実施の形態の本一実施例によるＳＲＡＭのメモリ・セ
ルは、以下のとおりに形成される。
図６（ａ）および（ｂ）のＡＡ線での製造工程の断面模
式図である図７と、図６とを併せて参照すると、本第２
の実施の形態の本一実施例によるＳＲＡＭのメモリ・セ
ルは、以下のとおりに形成される。
【００５５】まず、１０16〜１０18ｃｍ-3台の不純物濃
度のＰ型シリコン基板２０１の素子分離領域にはフィー
ルド酸化膜２０２が形成され、素子形成領域には熱酸化
により膜厚１０ｎｍ前後のゲート酸化膜２０３が形成さ
れる。ＬＰＣＶＤ法とイオン注入法とにより全面に膜厚
１００ｎｍ程度のＮ+ 型多結晶シリコン膜が形成され、
スパッタリングにより全面に膜厚１００ｎｍ程度のタン
グステン・シリサイド膜が形成される。この積層導電体
膜がパターニングされてタングステン・ポリサイド膜か
らなるゲート電極２０４ａａ，２０４ａｂ，２０４ｂ
ａ，２０４ｂｂが形成される。フィールド酸化膜２０２
とこれらゲート電極２０４ａａ等とをマスクにして砒素
のイオン注入が行なわれ、Ｐ型シリコン基板２０１表面
の素子形成領域にはＮ+ 型拡散層２０５ａａ，２０５ａ
ｂ，２０５ａｃ，２０５ｂａ，２０５ｂｂ，２０５ｂｃ
が形成される。これらＮ+ 型拡散層２０５ａａ等の不純
物濃度は１０20〜１０21ｃｍ-3程度である。
度のＰ型シリコン基板２０１の素子分離領域にはフィー
ルド酸化膜２０２が形成され、素子形成領域には熱酸化
により膜厚１０ｎｍ前後のゲート酸化膜２０３が形成さ
れる。ＬＰＣＶＤ法とイオン注入法とにより全面に膜厚
１００ｎｍ程度のＮ+ 型多結晶シリコン膜が形成され、
スパッタリングにより全面に膜厚１００ｎｍ程度のタン
グステン・シリサイド膜が形成される。この積層導電体
膜がパターニングされてタングステン・ポリサイド膜か
らなるゲート電極２０４ａａ，２０４ａｂ，２０４ｂ
ａ，２０４ｂｂが形成される。フィールド酸化膜２０２
とこれらゲート電極２０４ａａ等とをマスクにして砒素
のイオン注入が行なわれ、Ｐ型シリコン基板２０１表面
の素子形成領域にはＮ+ 型拡散層２０５ａａ，２０５ａ
ｂ，２０５ａｃ，２０５ｂａ，２０５ｂｂ，２０５ｂｃ
が形成される。これらＮ+ 型拡散層２０５ａａ等の不純
物濃度は１０20〜１０21ｃｍ-3程度である。
【００５６】次に、膜厚１００ｎｍ程度の酸化シリコン
膜（図に明示せず）がＬＰＣＶＤ法等により全面に形成
され、膜厚６００ｎｍ程度のＢＰＳＧ膜（図に明示せ
ず）がＬＰＣＶＤ法等により全面に形成される。例えば
８００〜８５０℃での熱処理によるＢＰＳＧ膜のリフロ
ーが行なわれ、さらに化学的機械研磨（ＣＭＰ）法等に
より平坦な表面（上面を）有し，酸化シリコン膜にＢＰ
ＳＧ膜が積層してなる層間絶縁膜２０６が形成される。
層間絶縁膜２０６の最大膜厚および最小膜厚はそれぞれ
５００ｎｍ程度および２００ｎｍ程度である。フォト・
リソグラフィ技術により、それぞれＮ+ 型拡散層２０５
ａａ，２０５ｂａに達するコンタクト孔２０７ａ，２０
７ｂが、層間絶縁膜２０６に形成される。ＬＰＣＶＤ法
およびイオン注入法により全面に膜厚１００ｎｍ程度の
Ｎ型多結晶シリコン膜が形成され、スパッタリングによ
り全面に膜厚１００ｎｍ程度のタングステン・シリサイ
ド膜が形成され、この積層導電体膜がパターニングされ
てタングステン・ポリサイド膜からなる接地配線２０８
が形成される。この接地配線２０８は、コンタクト孔２
０７ａ，２０７ｂを介してＮ+ 型拡散層２０５ａａ，２
０５ｂａに接続される。
膜（図に明示せず）がＬＰＣＶＤ法等により全面に形成
され、膜厚６００ｎｍ程度のＢＰＳＧ膜（図に明示せ
ず）がＬＰＣＶＤ法等により全面に形成される。例えば
８００〜８５０℃での熱処理によるＢＰＳＧ膜のリフロ
ーが行なわれ、さらに化学的機械研磨（ＣＭＰ）法等に
より平坦な表面（上面を）有し，酸化シリコン膜にＢＰ
ＳＧ膜が積層してなる層間絶縁膜２０６が形成される。
層間絶縁膜２０６の最大膜厚および最小膜厚はそれぞれ
５００ｎｍ程度および２００ｎｍ程度である。フォト・
リソグラフィ技術により、それぞれＮ+ 型拡散層２０５
ａａ，２０５ｂａに達するコンタクト孔２０７ａ，２０
７ｂが、層間絶縁膜２０６に形成される。ＬＰＣＶＤ法
およびイオン注入法により全面に膜厚１００ｎｍ程度の
Ｎ型多結晶シリコン膜が形成され、スパッタリングによ
り全面に膜厚１００ｎｍ程度のタングステン・シリサイ
ド膜が形成され、この積層導電体膜がパターニングされ
てタングステン・ポリサイド膜からなる接地配線２０８
が形成される。この接地配線２０８は、コンタクト孔２
０７ａ，２０７ｂを介してＮ+ 型拡散層２０５ａａ，２
０５ｂａに接続される。
【００５７】続いて、膜厚６００ｎｍ程度のＢＰＳＧ膜
（図に明示せず）がＬＰＣＶＤ法等により全面に形成さ
れ、例えば８００〜８５０℃での熱処理によるＢＰＳＧ
膜のリフローが行なわれ、さらに化学的機械研磨（ＣＭ
Ｐ）法等によりＢＰＳＧ膜の上面が平坦化される。さら
に膜厚１００ｎｍ程度の酸化シリコン膜（図に明示せ
ず）がＬＰＣＶＤ法等により全面に形成されてこれら積
層絶縁膜からなる層間絶縁膜２０９が形成される。接地
配線２０８上での層間絶縁膜２０９の膜厚は２００ｎｍ
程度である。
（図に明示せず）がＬＰＣＶＤ法等により全面に形成さ
れ、例えば８００〜８５０℃での熱処理によるＢＰＳＧ
膜のリフローが行なわれ、さらに化学的機械研磨（ＣＭ
Ｐ）法等によりＢＰＳＧ膜の上面が平坦化される。さら
に膜厚１００ｎｍ程度の酸化シリコン膜（図に明示せ
ず）がＬＰＣＶＤ法等により全面に形成されてこれら積
層絶縁膜からなる層間絶縁膜２０９が形成される。接地
配線２０８上での層間絶縁膜２０９の膜厚は２００ｎｍ
程度である。
【００５８】異方性エッチングを用いたフォト・リソグ
ラフィ技術により、層間絶縁膜２０９，層間絶縁膜２０
６およびゲート酸化膜２０３が順次エッチングされて、
それぞれＮ+ 型拡散層２０５ａｂ並びにゲート電極２０
４ｂａ，Ｎ+ 型拡散層２０５ｂｂ並びにゲート電極２０
４ａａに達する（第１，第２の下層ノード・コンタクト
孔である）コンタクト孔２１０ａ，２１０ｂが形成され
る。膜厚１０〜１００ｎｍ程度の（アンドープの）非晶
質シリコン膜（図示せず）がＬＰＣＶＤ法により全面に
形成される。６００℃前後の熱処理により、この非晶質
シリコン膜が多結晶シリコン膜（図示せず）に相転移さ
せられる。さらにこの多結晶シリコン膜に燐のイオン注
入等が行なわれ、Ｎ- 型多結晶シリコン膜（図に明示せ
ず）が形成される。このＮ- 型多結晶シリコン膜の不純
物濃度は、例えば１×１０17ｃｍ-3である。なお、成膜
段階でＮ- 型の非晶質シリコン膜を形成して、Ｎ- 型多
結晶シリコン膜を形成してもよい。異方性エッチングを
用いたフォト・リソグラフィ技術によりこのＮ- 型多結
晶シリコン膜がパターニングされて、（第１，第２のＮ
- 型多結晶シリコン膜パターンである）Ｎ- 型多結晶シ
リコン膜パターン２１１ａ，２１１ｂが形成される。Ｎ
- 型多結晶シリコン膜パターン２１１ａ，２１１ｂの一
端はそれぞれ層間絶縁膜２０９の表面上に設けられてい
る。Ｎ- 型多結晶シリコン膜パターン２１１ａ，２１１
ｂの他端は、それぞれそれぞれコンタクト孔２１０ａ，
２１０ｂ内に延在し、それぞれＮ+ 型拡散層２０５ａｂ
並びにゲート電極２０４ｂａ，Ｎ+ 型拡散層２０５ｂｂ
並びにゲート電極２０４ａａに直接に接続している〔図
６，図７（ａ）〕。
ラフィ技術により、層間絶縁膜２０９，層間絶縁膜２０
６およびゲート酸化膜２０３が順次エッチングされて、
それぞれＮ+ 型拡散層２０５ａｂ並びにゲート電極２０
４ｂａ，Ｎ+ 型拡散層２０５ｂｂ並びにゲート電極２０
４ａａに達する（第１，第２の下層ノード・コンタクト
孔である）コンタクト孔２１０ａ，２１０ｂが形成され
る。膜厚１０〜１００ｎｍ程度の（アンドープの）非晶
質シリコン膜（図示せず）がＬＰＣＶＤ法により全面に
形成される。６００℃前後の熱処理により、この非晶質
シリコン膜が多結晶シリコン膜（図示せず）に相転移さ
せられる。さらにこの多結晶シリコン膜に燐のイオン注
入等が行なわれ、Ｎ- 型多結晶シリコン膜（図に明示せ
ず）が形成される。このＮ- 型多結晶シリコン膜の不純
物濃度は、例えば１×１０17ｃｍ-3である。なお、成膜
段階でＮ- 型の非晶質シリコン膜を形成して、Ｎ- 型多
結晶シリコン膜を形成してもよい。異方性エッチングを
用いたフォト・リソグラフィ技術によりこのＮ- 型多結
晶シリコン膜がパターニングされて、（第１，第２のＮ
- 型多結晶シリコン膜パターンである）Ｎ- 型多結晶シ
リコン膜パターン２１１ａ，２１１ｂが形成される。Ｎ
- 型多結晶シリコン膜パターン２１１ａ，２１１ｂの一
端はそれぞれ層間絶縁膜２０９の表面上に設けられてい
る。Ｎ- 型多結晶シリコン膜パターン２１１ａ，２１１
ｂの他端は、それぞれそれぞれコンタクト孔２１０ａ，
２１０ｂ内に延在し、それぞれＮ+ 型拡散層２０５ａｂ
並びにゲート電極２０４ｂａ，Ｎ+ 型拡散層２０５ｂｂ
並びにゲート電極２０４ａａに直接に接続している〔図
６，図７（ａ）〕。
【００５９】次に、Ｎ- 型多結晶シリコン膜パターン２
１１ａ，２１１ｂの表面には、熱酸化により膜厚５〜２
０ｎｍ程度のゲート酸化膜２１２が形成される。ゲート
酸化膜２１２に対する異方性エッチングを用いたフォト
・リソグラフィ技術により、コンタクト孔２１０ａ，２
１０ｂの直上の部分においてそれぞれＮ- 型多結晶シリ
コン膜パターン２１１ａ，２１１ｂの他端に達する（第
１，第２の上層ノード・コンタクト孔である）コンタク
ト孔２１３ａ，２１３ｂが、形成される。ＬＰＣＶＤ法
等により、１５０ｎｍ程度を膜厚を有し，１０19〜１０
21ｃｍ-3程度の不純物濃度を有したＮ+ 型多結晶シリコ
ン膜（図に明示せず）が全面に形成される。このＮ+ 型
多結晶シリコン膜に対する異方性エッチングを用いたフ
ォト・リソグラフィ技術により、ゲート電極２１４ａ，
２１４ｂが形成される。ゲート電極２１４ａの一端は、
ゲート酸化膜２１２を介してＮ- 型多結晶シリコン膜パ
ターン２１１ａにおけるチャネル形成予定領域上を自己
整合的に覆っている。さらに、ゲート電極２１４ａの他
端は、層間絶縁膜２０９の表面上を延在してコンタクト
孔２１３ｂに達し、このコンタクト孔２１３ｂを介して
Ｎ- 型多結晶シリコン膜パターン２１１ｂに直接に接続
されている。同様に、ゲート電極２１４ｂの一端は、ゲ
ート酸化膜２１２を介してＮ- 型多結晶シリコン膜パタ
ーン２１１ｂにおけるチャネル形成予定領域上を自己整
合的に覆っている。さらに、ゲート電極２１４ｂの他端
は、層間絶縁膜２０９の表面上を延在してコンタクト孔
２１３ａに達し、このコンタクト孔２１３ａを介してＮ
- 型多結晶シリコン膜パターン２１１ａに直接に接続さ
れている〔図６，図７（ｂ）〕。
１１ａ，２１１ｂの表面には、熱酸化により膜厚５〜２
０ｎｍ程度のゲート酸化膜２１２が形成される。ゲート
酸化膜２１２に対する異方性エッチングを用いたフォト
・リソグラフィ技術により、コンタクト孔２１０ａ，２
１０ｂの直上の部分においてそれぞれＮ- 型多結晶シリ
コン膜パターン２１１ａ，２１１ｂの他端に達する（第
１，第２の上層ノード・コンタクト孔である）コンタク
ト孔２１３ａ，２１３ｂが、形成される。ＬＰＣＶＤ法
等により、１５０ｎｍ程度を膜厚を有し，１０19〜１０
21ｃｍ-3程度の不純物濃度を有したＮ+ 型多結晶シリコ
ン膜（図に明示せず）が全面に形成される。このＮ+ 型
多結晶シリコン膜に対する異方性エッチングを用いたフ
ォト・リソグラフィ技術により、ゲート電極２１４ａ，
２１４ｂが形成される。ゲート電極２１４ａの一端は、
ゲート酸化膜２１２を介してＮ- 型多結晶シリコン膜パ
ターン２１１ａにおけるチャネル形成予定領域上を自己
整合的に覆っている。さらに、ゲート電極２１４ａの他
端は、層間絶縁膜２０９の表面上を延在してコンタクト
孔２１３ｂに達し、このコンタクト孔２１３ｂを介して
Ｎ- 型多結晶シリコン膜パターン２１１ｂに直接に接続
されている。同様に、ゲート電極２１４ｂの一端は、ゲ
ート酸化膜２１２を介してＮ- 型多結晶シリコン膜パタ
ーン２１１ｂにおけるチャネル形成予定領域上を自己整
合的に覆っている。さらに、ゲート電極２１４ｂの他端
は、層間絶縁膜２０９の表面上を延在してコンタクト孔
２１３ａに達し、このコンタクト孔２１３ａを介してＮ
- 型多結晶シリコン膜パターン２１１ａに直接に接続さ
れている〔図６，図７（ｂ）〕。
【００６０】次に、ゲート電極２１４ａ，２１４ｂをマ
スクにしたボロンのイオン注入がＮ- 型多結晶シリコン
膜パターン２１１ａ，２１１ｂに対して行なわれる。こ
れにより、Ｎ- 型多結晶シリコン膜パターン２１１ａ，
２１１ｂにはそれぞれＰ- 型多結晶シリコン領域２１５
ａ，２１５ｂが形成され、同時に、それぞれ第１，第２
のＰチャネルＴＦＴのチャネル領域となるＮ- 型多結晶
シリコン領域２１１ａａ，２１１ｂａが残置され、さら
に、非チャネル領域であるＮ- 型多結晶シリコン領域２
１１ａｂ等がゲート電極２１４ｂ，２１４ａの直下に残
置される。上記Ｎ- 型多結晶シリコン膜の不純物濃度が
例えば１×１０17ｃｍ-3であるならば、Ｎ- 型多結晶シ
リコン領域２１１ａａ，２１１ｂａ（および２１１ａ
ｂ）の不純物濃度も１×１０17ｃｍ-3となる。これに応
じて、Ｐ- 型多結晶シリコン領域２１５ａ，２１５ｂの
不純物濃度は例えば１×１０18ｃｍ-3となる〔図６，図
７（ｃ）〕。
スクにしたボロンのイオン注入がＮ- 型多結晶シリコン
膜パターン２１１ａ，２１１ｂに対して行なわれる。こ
れにより、Ｎ- 型多結晶シリコン膜パターン２１１ａ，
２１１ｂにはそれぞれＰ- 型多結晶シリコン領域２１５
ａ，２１５ｂが形成され、同時に、それぞれ第１，第２
のＰチャネルＴＦＴのチャネル領域となるＮ- 型多結晶
シリコン領域２１１ａａ，２１１ｂａが残置され、さら
に、非チャネル領域であるＮ- 型多結晶シリコン領域２
１１ａｂ等がゲート電極２１４ｂ，２１４ａの直下に残
置される。上記Ｎ- 型多結晶シリコン膜の不純物濃度が
例えば１×１０17ｃｍ-3であるならば、Ｎ- 型多結晶シ
リコン領域２１１ａａ，２１１ｂａ（および２１１ａ
ｂ）の不純物濃度も１×１０17ｃｍ-3となる。これに応
じて、Ｐ- 型多結晶シリコン領域２１５ａ，２１５ｂの
不純物濃度は例えば１×１０18ｃｍ-3となる〔図６，図
７（ｃ）〕。
【００６１】次に、フォト・レジスト膜２２６をマスク
にしてボロンもしくはＢＦ2 のイオン注入が行なわれ、
それぞれＮ- 型多結晶シリコン膜パターン２１１ａ，２
１１ｂの一端に位置したＰ- 型多結晶シリコン領域２１
５ａ，２１５ｂが、Ｐ+ 型多結晶シリコン領域２１６
ａ，２１６ｂに変換される。Ｎ- 型多結晶シリコン膜パ
ターン２１１ａ，２１１ｂの上記不純物濃度に応じたＰ
+ 型多結晶シリコン領域２１６ａ，２１６ｂの不純物濃
度は１０19ｃｍ-3台であり、これらのＰ+ 型多結晶シリ
コン領域２１６ａ，２１６ｂはそれぞれ第１，第２のＰ
チャネルＴＦＴのソース領域となる〔図６，図７
（ｄ）〕。
にしてボロンもしくはＢＦ2 のイオン注入が行なわれ、
それぞれＮ- 型多結晶シリコン膜パターン２１１ａ，２
１１ｂの一端に位置したＰ- 型多結晶シリコン領域２１
５ａ，２１５ｂが、Ｐ+ 型多結晶シリコン領域２１６
ａ，２１６ｂに変換される。Ｎ- 型多結晶シリコン膜パ
ターン２１１ａ，２１１ｂの上記不純物濃度に応じたＰ
+ 型多結晶シリコン領域２１６ａ，２１６ｂの不純物濃
度は１０19ｃｍ-3台であり、これらのＰ+ 型多結晶シリ
コン領域２１６ａ，２１６ｂはそれぞれ第１，第２のＰ
チャネルＴＦＴのソース領域となる〔図６，図７
（ｄ）〕。
【００６２】上記フォト・レジスト膜２２６が除去され
た後、膜厚１００ｎｍ程度の酸化シリコン膜（図に明示
せず）がＬＰＣＶＤ法等により全面に形成され、膜厚６
００ｎｍ程度のＢＰＳＧ膜（図に明示せず）がＬＰＣＶ
Ｄ法等により全面に形成される。例えば８００〜８５０
℃での熱処理によるＢＰＳＧ膜のリフローが行なわれ，
さらにＣＭＰ法等により表面（上面）が平坦化されて、
酸化シリコン膜にＢＰＳＧ膜が積層してなる層間絶縁膜
２１８が形成される。この層間絶縁膜２１８の形成工程
における一連の熱処理により、Ｎ+ 型拡散層２０５ａｂ
並びにゲート電極２１４ｂに挟まれたＮ- 型多結晶シリ
コン領域２１１ａｂとこれに隣接したＰ- 型多結晶シリ
コン領域２１５ａとにＮ型不純物の熱拡散が行なわれ、
Ｎ+ 型多結晶シリコン領域２１７ａが形成されるととも
にＰ- 型多結晶シリコン領域２１５ａａが残置する。同
様に、Ｎ+ 型拡散層２０５ｂｂ並びにゲート電極２１４
ａに挟まれたＮ- 型多結晶シリコン領域とこれに隣接し
た（残置していた図には示されない）Ｐ- 型多結晶シリ
コン領域とにＮ型不純物の熱拡散が行なわれ、Ｎ+型多
結晶シリコン領域２１７ｂが形成されるとともにＰ- 型
多結晶シリコン領域２１５ｂａが残置する。Ｎ- 型多結
晶シリコン膜パターン２１１ａ，２１１ｂの上記不純物
濃度に応じたＰ- 型多結晶シリコン領域２１５ａａ，２
１５ｂａの不純物濃度は例えば１×１０18ｃｍ-3とな
り、Ｎ+ 型多結晶シリコン領域２１７ａ，２１７ｂの不
純物濃度は１０19ｃｍ-3台である。Ｐ- 型多結晶シリコ
ン領域２１５ａａ，２１５ｂａは、それぞれ第１，第２
のＰチャネルＴＦＴのドレイン領域の一部となり、これ
らのオフセット領域となる。オフセット長は０．３〜
０．６μｍ程度である。本一実施例でのオフセット長
は、従来のＬＤＯ構造のＰチャネルＴＦＴと相違して、
フォト・リソグラフィに依存したゆらぎに左右されるの
ではなく、上記Ｎ+ 型拡散層２０５ａｂ等およびゲート
電極２１４ｂ等の不純物濃度と上記層間絶縁膜２１８形
成時の一連の熱処理とにより決定される。Ｎ+ 型多結晶
シリコン領域２１７ａ，２１７ｂは、それぞれ第１，第
２のＰチャネルＴＦＴのドレイン領域の残部をなす。こ
の段階で第１，第２のＰチャネルＴＦＴの形成が終了す
る〔図６，図７（ｅ）〕。
た後、膜厚１００ｎｍ程度の酸化シリコン膜（図に明示
せず）がＬＰＣＶＤ法等により全面に形成され、膜厚６
００ｎｍ程度のＢＰＳＧ膜（図に明示せず）がＬＰＣＶ
Ｄ法等により全面に形成される。例えば８００〜８５０
℃での熱処理によるＢＰＳＧ膜のリフローが行なわれ，
さらにＣＭＰ法等により表面（上面）が平坦化されて、
酸化シリコン膜にＢＰＳＧ膜が積層してなる層間絶縁膜
２１８が形成される。この層間絶縁膜２１８の形成工程
における一連の熱処理により、Ｎ+ 型拡散層２０５ａｂ
並びにゲート電極２１４ｂに挟まれたＮ- 型多結晶シリ
コン領域２１１ａｂとこれに隣接したＰ- 型多結晶シリ
コン領域２１５ａとにＮ型不純物の熱拡散が行なわれ、
Ｎ+ 型多結晶シリコン領域２１７ａが形成されるととも
にＰ- 型多結晶シリコン領域２１５ａａが残置する。同
様に、Ｎ+ 型拡散層２０５ｂｂ並びにゲート電極２１４
ａに挟まれたＮ- 型多結晶シリコン領域とこれに隣接し
た（残置していた図には示されない）Ｐ- 型多結晶シリ
コン領域とにＮ型不純物の熱拡散が行なわれ、Ｎ+型多
結晶シリコン領域２１７ｂが形成されるとともにＰ- 型
多結晶シリコン領域２１５ｂａが残置する。Ｎ- 型多結
晶シリコン膜パターン２１１ａ，２１１ｂの上記不純物
濃度に応じたＰ- 型多結晶シリコン領域２１５ａａ，２
１５ｂａの不純物濃度は例えば１×１０18ｃｍ-3とな
り、Ｎ+ 型多結晶シリコン領域２１７ａ，２１７ｂの不
純物濃度は１０19ｃｍ-3台である。Ｐ- 型多結晶シリコ
ン領域２１５ａａ，２１５ｂａは、それぞれ第１，第２
のＰチャネルＴＦＴのドレイン領域の一部となり、これ
らのオフセット領域となる。オフセット長は０．３〜
０．６μｍ程度である。本一実施例でのオフセット長
は、従来のＬＤＯ構造のＰチャネルＴＦＴと相違して、
フォト・リソグラフィに依存したゆらぎに左右されるの
ではなく、上記Ｎ+ 型拡散層２０５ａｂ等およびゲート
電極２１４ｂ等の不純物濃度と上記層間絶縁膜２１８形
成時の一連の熱処理とにより決定される。Ｎ+ 型多結晶
シリコン領域２１７ａ，２１７ｂは、それぞれ第１，第
２のＰチャネルＴＦＴのドレイン領域の残部をなす。こ
の段階で第１，第２のＰチャネルＴＦＴの形成が終了す
る〔図６，図７（ｅ）〕。
【００６３】次に、異方性エッチングを用いたフォト・
リソグラフィ技術により、層間絶縁膜２１８，層間絶縁
膜２０９，層間絶縁膜２０６およびゲート酸化膜２０３
が順次エッチングされて、それぞれＮ+ 型拡散層２０５
ａｃ，２０５ｂｃ達する（第１，第２のビット・コンタ
クト孔である）コンタクト孔２２３ａ，２２３ｂが形成
される。スパッタリング，反応性スパッタリング等によ
り、（層間絶縁膜２１８上面における）膜厚５０ｎｍ前
後のチタン膜（図に明示せず），膜厚１００ｎｍ前後の
窒化チタン膜（図に明示せず）が順次全面に成膜され、
さらにＬＰＣＶＤ法等により全面にタングステン膜（図
に明示せず）が形成される。タングステン膜がエッチ・
バックされて、コンタクト孔２２３ａ，２２３ｂを充填
する（これら積層導電体膜からる）コンタクト・プラグ
２２４ａ，２２４ｂが形成される。続いて、全面にアル
ミニウム膜が形成され、このアルミニウム膜，窒化チタ
ン膜およびチタン膜が順次異方性エッチングによりパタ
ーニングされ、ビット線２２５ａ，２２５ｂが形成され
る。これにより、本第２の実施の形態の本一実施例によ
るＳＲＡＭのメモリ・セルの形成が終了する〔図６〕。
リソグラフィ技術により、層間絶縁膜２１８，層間絶縁
膜２０９，層間絶縁膜２０６およびゲート酸化膜２０３
が順次エッチングされて、それぞれＮ+ 型拡散層２０５
ａｃ，２０５ｂｃ達する（第１，第２のビット・コンタ
クト孔である）コンタクト孔２２３ａ，２２３ｂが形成
される。スパッタリング，反応性スパッタリング等によ
り、（層間絶縁膜２１８上面における）膜厚５０ｎｍ前
後のチタン膜（図に明示せず），膜厚１００ｎｍ前後の
窒化チタン膜（図に明示せず）が順次全面に成膜され、
さらにＬＰＣＶＤ法等により全面にタングステン膜（図
に明示せず）が形成される。タングステン膜がエッチ・
バックされて、コンタクト孔２２３ａ，２２３ｂを充填
する（これら積層導電体膜からる）コンタクト・プラグ
２２４ａ，２２４ｂが形成される。続いて、全面にアル
ミニウム膜が形成され、このアルミニウム膜，窒化チタ
ン膜およびチタン膜が順次異方性エッチングによりパタ
ーニングされ、ビット線２２５ａ，２２５ｂが形成され
る。これにより、本第２の実施の形態の本一実施例によ
るＳＲＡＭのメモリ・セルの形成が終了する〔図６〕。
【００６４】上記第２の実施の形態の上記一実施例はＳ
ＲＡＭのメモリ・セルの負荷素子がトップ・ゲート型の
ＰチャネルＴＦＴにより構成されている。しかしながら
本第２の実施の形態はこれに限定されるものではなく、
ＳＲＡＭのメモリ・セルの負荷素子がボトム・ゲート型
のＰチャネルＴＦＴから構成される場合にも適用するこ
とが可能である。このとき、第１，第２のＰチャネルＴ
ＦＴのゲート電極は、Ｎ型もしくはＮ+ 型多結晶シリコ
ン膜からなり、それぞれ第２，第１の下層ノード・コン
タクト孔を介して第１，第２のＮチャネルＭＯＳトラン
ジスタのゲート電極と、第２，第１のＮチャネルＭＯＳ
トランジスタのドレイン領域とに直接に接続される。ま
た、（第１，第２のＰチャネルＴＦＴを構成する）第
１，第２のシリコン系多結晶半導体膜パターンの構成材
料は、本第２の実施の形態の上記一実施例の構成材料と
同様である。これら第１，第２のシリコン系多結晶半導
体膜パターンの他端に設けられた（ドレイン領域の一部
を構成する）Ｎ型もしくはＮ+ 型のシリコン系多結晶半
導体領域は、それぞれ第１，第２の上層ノード・コンタ
クト孔を介して、第２，第１のＰチャネルＴＦＴのゲー
ト電極に直接に接続される。このＳＲＡＭのメモリ・セ
ルは、上記ＴＦＴの代りにＬＤＯ構造のＰチャネルＴＦ
Ｔを採用したＳＲＡＭのメモリ・セルとの比較におい
て、本第２の実施の形態の上記一実施例の有した効果を
有している。
ＲＡＭのメモリ・セルの負荷素子がトップ・ゲート型の
ＰチャネルＴＦＴにより構成されている。しかしながら
本第２の実施の形態はこれに限定されるものではなく、
ＳＲＡＭのメモリ・セルの負荷素子がボトム・ゲート型
のＰチャネルＴＦＴから構成される場合にも適用するこ
とが可能である。このとき、第１，第２のＰチャネルＴ
ＦＴのゲート電極は、Ｎ型もしくはＮ+ 型多結晶シリコ
ン膜からなり、それぞれ第２，第１の下層ノード・コン
タクト孔を介して第１，第２のＮチャネルＭＯＳトラン
ジスタのゲート電極と、第２，第１のＮチャネルＭＯＳ
トランジスタのドレイン領域とに直接に接続される。ま
た、（第１，第２のＰチャネルＴＦＴを構成する）第
１，第２のシリコン系多結晶半導体膜パターンの構成材
料は、本第２の実施の形態の上記一実施例の構成材料と
同様である。これら第１，第２のシリコン系多結晶半導
体膜パターンの他端に設けられた（ドレイン領域の一部
を構成する）Ｎ型もしくはＮ+ 型のシリコン系多結晶半
導体領域は、それぞれ第１，第２の上層ノード・コンタ
クト孔を介して、第２，第１のＰチャネルＴＦＴのゲー
ト電極に直接に接続される。このＳＲＡＭのメモリ・セ
ルは、上記ＴＦＴの代りにＬＤＯ構造のＰチャネルＴＦ
Ｔを採用したＳＲＡＭのメモリ・セルとの比較におい
て、本第２の実施の形態の上記一実施例の有した効果を
有している。
【００６５】ＳＲＡＭのメモリ・セルの階層化された平
面模式図である図８（ａ）および（ｂ）と、図８（ａ）
および（ｂ）のＡＡ線での断面模式図である図８（ｃ）
と、ＳＲＡＭのメモリ・セルの等価回路図である図１０
とを併せて参照すると、本発明の第３の実施の形態の一
実施例によるＳＲＡＭのメモリ・セルは、２つのトップ
・ゲート型のＰチャネルＴＦＴを負荷素子としている
が、上記第２の上記一実施例と相違して一種類のノード
・コンタクト孔からなり、以下のとおりに構成されてい
る。
面模式図である図８（ａ）および（ｂ）と、図８（ａ）
および（ｂ）のＡＡ線での断面模式図である図８（ｃ）
と、ＳＲＡＭのメモリ・セルの等価回路図である図１０
とを併せて参照すると、本発明の第３の実施の形態の一
実施例によるＳＲＡＭのメモリ・セルは、２つのトップ
・ゲート型のＰチャネルＴＦＴを負荷素子としている
が、上記第２の上記一実施例と相違して一種類のノード
・コンタクト孔からなり、以下のとおりに構成されてい
る。
【００６６】Ｐ型シリコン基板３０１の表面の素子分離
領域および素子形成領域には、フィールド酸化膜３０２
およびゲート酸化膜３０３が設けられている。Ｐ型シリ
コン基板３０１の表面上には、ゲート酸化膜３０３を介
してゲート電極３０４ａａ，３０４ａｂ，３０４ｂａ，
３０４ｂｂが設けられている。これらゲート電極３０４
ａａ等は、例えばタングステン・ポリサイド膜からな
る。Ｐ型シリコン基板３０１表面の素子形成領域には、
ゲート電極３０４ａａ，３０４ａｂ，３０４ｂａ，３０
４ｂｂとフィールド酸化膜３０２とに自己整合的に、Ｎ
+ 型拡散層３０５ａａ，３０５ａｂ，３０５ａｃ，３０
５ｂａ，３０５ｂｂ，３０５ｂｃが設けられている。こ
れらＮ+ 型拡散層３０５ａａ等の不純物濃度は、１０20
〜１０21ｃｍ-3台である。駆動用ＮチャネルＭＯＳトラ
ンジスタＴＤ1 は、ゲート電極３０４ａａ，ゲート酸化
膜３０３，（ソース領域となる）Ｎ+ 型拡散層３０５ａ
ａおよび（ドレイン領域となる）Ｎ+ 型拡散層３０５ａ
ｂから構成されている。駆動用ＮチャネルＭＯＳトラン
ジスタＴＤ2 は、ゲート電極３０４ｂａ，ゲート酸化膜
３０３，（ソース領域となる）Ｎ+ 型拡散層３０５ｂａ
および（ドレイン領域となる）Ｎ+ 型拡散層３０５ｂｂ
から構成されている。転送用ＮチャネルＭＯＳトランジ
スタＴＡ1 は、ゲート電極３０４ａｂ，ゲート酸化膜３
０３，（ソース・ドレイン領域の一方となる）Ｎ+ 型拡
散層３０５ａｃおよび（ソース・ドレイン領域の他方と
なる）Ｎ+ 型拡散層３０５ａｂから構成されている。転
送用ＮチャネルＭＯＳトランジスタＴＡ2 は、ゲート電
極３０４ｂｂ，ゲート酸化膜３０３，（ソース・ドレイ
ン領域の一方となる）Ｎ+ 型拡散層３０５ｂｃおよび
（ソース・ドレイン領域の他方となる）Ｎ+ 型拡散層３
０５ｂｂから構成されている。Ｎ+ 型拡散層３０５ａｂ
はＴＤ1 とＴＡ1 とが共有し、Ｎ+ 型拡散層３０５ｂｂ
はＴＤ2 とＴＡ2 とが共有している。ワード線を兼ねる
ゲート電極３０４ａｂ，３０４ｂｂは、メモリ・セルの
外部において接続されている。
領域および素子形成領域には、フィールド酸化膜３０２
およびゲート酸化膜３０３が設けられている。Ｐ型シリ
コン基板３０１の表面上には、ゲート酸化膜３０３を介
してゲート電極３０４ａａ，３０４ａｂ，３０４ｂａ，
３０４ｂｂが設けられている。これらゲート電極３０４
ａａ等は、例えばタングステン・ポリサイド膜からな
る。Ｐ型シリコン基板３０１表面の素子形成領域には、
ゲート電極３０４ａａ，３０４ａｂ，３０４ｂａ，３０
４ｂｂとフィールド酸化膜３０２とに自己整合的に、Ｎ
+ 型拡散層３０５ａａ，３０５ａｂ，３０５ａｃ，３０
５ｂａ，３０５ｂｂ，３０５ｂｃが設けられている。こ
れらＮ+ 型拡散層３０５ａａ等の不純物濃度は、１０20
〜１０21ｃｍ-3台である。駆動用ＮチャネルＭＯＳトラ
ンジスタＴＤ1 は、ゲート電極３０４ａａ，ゲート酸化
膜３０３，（ソース領域となる）Ｎ+ 型拡散層３０５ａ
ａおよび（ドレイン領域となる）Ｎ+ 型拡散層３０５ａ
ｂから構成されている。駆動用ＮチャネルＭＯＳトラン
ジスタＴＤ2 は、ゲート電極３０４ｂａ，ゲート酸化膜
３０３，（ソース領域となる）Ｎ+ 型拡散層３０５ｂａ
および（ドレイン領域となる）Ｎ+ 型拡散層３０５ｂｂ
から構成されている。転送用ＮチャネルＭＯＳトランジ
スタＴＡ1 は、ゲート電極３０４ａｂ，ゲート酸化膜３
０３，（ソース・ドレイン領域の一方となる）Ｎ+ 型拡
散層３０５ａｃおよび（ソース・ドレイン領域の他方と
なる）Ｎ+ 型拡散層３０５ａｂから構成されている。転
送用ＮチャネルＭＯＳトランジスタＴＡ2 は、ゲート電
極３０４ｂｂ，ゲート酸化膜３０３，（ソース・ドレイ
ン領域の一方となる）Ｎ+ 型拡散層３０５ｂｃおよび
（ソース・ドレイン領域の他方となる）Ｎ+ 型拡散層３
０５ｂｂから構成されている。Ｎ+ 型拡散層３０５ａｂ
はＴＤ1 とＴＡ1 とが共有し、Ｎ+ 型拡散層３０５ｂｂ
はＴＤ2 とＴＡ2 とが共有している。ワード線を兼ねる
ゲート電極３０４ａｂ，３０４ｂｂは、メモリ・セルの
外部において接続されている。
【００６７】これら４つのＮチャネルＭＯＳトランジス
タを含めてＰ型シリコン基板３０１の表面は、平坦な表
面（上面）を有し，少なくとも底面が酸化シリコン膜か
らなる層間絶縁膜３０６により覆われている。この層間
絶縁膜３０６には、層間絶縁膜３０６並びにゲート酸化
膜３０３を貫通して、それぞれＮ+ 型拡散層３０５ａ
ａ，３０５ｂａに達する（第１，第２の接地コンタクト
孔である）コンタクト孔３０７ａ，３０７ｂが設けられ
ている。Ｎ+ 型拡散層３０５ａｂ，３０５ｂｂは、それ
ぞれコンタクト孔２０７ａ，２０７ｂを介して、層間絶
縁膜３０６の表面上に設けられた接地配線３０８に接続
されている。接地配線３０８を含めて層間絶縁膜３０６
の表面は、平坦な表面（上面）を有し、少なくとも上面
が酸化シリコン膜からなる層間絶縁膜３０９により覆わ
れている。
タを含めてＰ型シリコン基板３０１の表面は、平坦な表
面（上面）を有し，少なくとも底面が酸化シリコン膜か
らなる層間絶縁膜３０６により覆われている。この層間
絶縁膜３０６には、層間絶縁膜３０６並びにゲート酸化
膜３０３を貫通して、それぞれＮ+ 型拡散層３０５ａ
ａ，３０５ｂａに達する（第１，第２の接地コンタクト
孔である）コンタクト孔３０７ａ，３０７ｂが設けられ
ている。Ｎ+ 型拡散層３０５ａｂ，３０５ｂｂは、それ
ぞれコンタクト孔２０７ａ，２０７ｂを介して、層間絶
縁膜３０６の表面上に設けられた接地配線３０８に接続
されている。接地配線３０８を含めて層間絶縁膜３０６
の表面は、平坦な表面（上面）を有し、少なくとも上面
が酸化シリコン膜からなる層間絶縁膜３０９により覆わ
れている。
【００６８】層間絶縁膜３０９の表面上には、負荷用Ｐ
チャネルＭＯＳトランジスタＴＬ1，ＴＬ2 である第
１，第２のＰチャネルＴＦＴのそれぞれの基体となる第
１，第２のＮ- 型多結晶シリコン膜パターン（図８では
図に明示しないが、後述の製造方法の説明では明示す
る）が設けられている。第１のＮ- 型多結晶シリコン膜
パターンの一端には（ソース領域となる）Ｐ+ 型多結晶
シリコン領域３１６ａが設けられ、これに順次隣接して
（チャネル領域となる）Ｎ- 型多結晶シリコン領域３１
１ａａ，（ドレイン領域の一部をなし，オフセット領域
となる）Ｐ- 型多結晶シリコン領域３１５ａａおよび
（ドレイン領域の残部をなす）Ｎ+ 型多結晶シリコン領
域３２１ａが設けられている。第１のＮ- 型多結晶シリ
コン膜パターンの他端をなすＮ+ 型多結晶シリコン領域
３２１ａの少なくとも一部分は、層間絶縁膜３０９，３
０６を介して、ゲート電極３０４ｂａとＮ+ 型拡散層３
０５ａｂとの隣接部の直上に設けられている。同様に、
第２のＮ- 型多結晶シリコン膜パターンの一端には（ソ
ース領域となる）Ｐ+ 型多結晶シリコン領域３１６ｂが
設けられ、これに順次隣接して（チャネル領域となる）
Ｎ- 型多結晶シリコン領域３１１ｂａ，（ドレイン領域
の一部をなし，オフセット領域となる）Ｐ- 型多結晶シ
リコン領域３１５ｂａおよび（ドレイン領域の残部をな
す）Ｎ+ 型多結晶シリコン領域３２１ｂが設けられてい
る。第２のＮ- 型多結晶シリコン膜パターンの他端をな
すＮ+ 型多結晶シリコン領域３２１ｂの少なくとも一部
分は、層間絶縁膜３０９，３０６を介して、ゲート電極
３０４ａａとＮ+ 型拡散層３０５ｂｂとの隣接部の直上
に設けられている。例えばＮ- 型多結晶シリコン領域３
１１ａａとＮ+ 型多結晶シリコン領域３２１ａと（に挟
まれたＰ- 型多結晶シリコン領域３１５ａａ）の間隔か
らなる本一実施例でのオフセット長は０．３〜０．６μ
ｍ程度である。Ｐ+ 型多結晶シリコン領域３１６ａ，３
１６ｂは、メモリ・セルの外部において、ともに電源配
線（ＶCC）に接続されている。
チャネルＭＯＳトランジスタＴＬ1，ＴＬ2 である第
１，第２のＰチャネルＴＦＴのそれぞれの基体となる第
１，第２のＮ- 型多結晶シリコン膜パターン（図８では
図に明示しないが、後述の製造方法の説明では明示す
る）が設けられている。第１のＮ- 型多結晶シリコン膜
パターンの一端には（ソース領域となる）Ｐ+ 型多結晶
シリコン領域３１６ａが設けられ、これに順次隣接して
（チャネル領域となる）Ｎ- 型多結晶シリコン領域３１
１ａａ，（ドレイン領域の一部をなし，オフセット領域
となる）Ｐ- 型多結晶シリコン領域３１５ａａおよび
（ドレイン領域の残部をなす）Ｎ+ 型多結晶シリコン領
域３２１ａが設けられている。第１のＮ- 型多結晶シリ
コン膜パターンの他端をなすＮ+ 型多結晶シリコン領域
３２１ａの少なくとも一部分は、層間絶縁膜３０９，３
０６を介して、ゲート電極３０４ｂａとＮ+ 型拡散層３
０５ａｂとの隣接部の直上に設けられている。同様に、
第２のＮ- 型多結晶シリコン膜パターンの一端には（ソ
ース領域となる）Ｐ+ 型多結晶シリコン領域３１６ｂが
設けられ、これに順次隣接して（チャネル領域となる）
Ｎ- 型多結晶シリコン領域３１１ｂａ，（ドレイン領域
の一部をなし，オフセット領域となる）Ｐ- 型多結晶シ
リコン領域３１５ｂａおよび（ドレイン領域の残部をな
す）Ｎ+ 型多結晶シリコン領域３２１ｂが設けられてい
る。第２のＮ- 型多結晶シリコン膜パターンの他端をな
すＮ+ 型多結晶シリコン領域３２１ｂの少なくとも一部
分は、層間絶縁膜３０９，３０６を介して、ゲート電極
３０４ａａとＮ+ 型拡散層３０５ｂｂとの隣接部の直上
に設けられている。例えばＮ- 型多結晶シリコン領域３
１１ａａとＮ+ 型多結晶シリコン領域３２１ａと（に挟
まれたＰ- 型多結晶シリコン領域３１５ａａ）の間隔か
らなる本一実施例でのオフセット長は０．３〜０．６μ
ｍ程度である。Ｐ+ 型多結晶シリコン領域３１６ａ，３
１６ｂは、メモリ・セルの外部において、ともに電源配
線（ＶCC）に接続されている。
【００６９】Ｐ+ 型多結晶シリコン領域３１６ａ，３１
６ｂの不純物濃度は１０19〜１０21ｃｍ-3台であり、Ｎ
- 型多結晶シリコン領域３１１ａａ，３１１ｂａの不純
物濃度は１０16〜１０18ｃｍ-3台であり、Ｐ- 型多結晶
シリコン領域３１５ａａ，３１５ｂａの不純物濃度は１
０18〜１０19ｃｍ-3台であり、Ｎ+ 型多結晶シリコン領
域３２１ａ，３２１ｂの不純物濃度は１０18〜１０21ｃ
ｍ-3台である。これらの不純物濃度は、上記第２の実施
の形態の上記一実施例と同様に、上記第１並びに第２の
Ｎ- 型多結晶シリコン膜パターンの不純物濃度に対応し
て決定される。第１並びに第２のＮ- 型多結晶シリコン
膜パターンの不純物濃度は１０16〜１０18ｃｍ-3程度で
あるが、この第１並びに第２のＮ- 型多結晶シリコン膜
パターンの不純物濃度が例えば１×１０17ｃｍ-3である
ときには、Ｎ- 型多結晶シリコン領域３１１ａａ，３１
１ｂａの不純物濃度も１×１０17ｃｍ-3となり、これに
応じてＰ- 型多結晶シリコン領域３１５ａａ，３１５ｂ
ａの不純物濃度は例えば１×１０18ｃｍ-3となり、Ｐ+
型多結晶シリコン領域３１６ａ，３１６ｂの不純物濃度
は１０19ｃｍ-3台となり、Ｎ+ 型多結晶シリコン領域３
２１ａ，３２１ｂの不純物濃度は１０19ｃｍ-3台とな
る。
６ｂの不純物濃度は１０19〜１０21ｃｍ-3台であり、Ｎ
- 型多結晶シリコン領域３１１ａａ，３１１ｂａの不純
物濃度は１０16〜１０18ｃｍ-3台であり、Ｐ- 型多結晶
シリコン領域３１５ａａ，３１５ｂａの不純物濃度は１
０18〜１０19ｃｍ-3台であり、Ｎ+ 型多結晶シリコン領
域３２１ａ，３２１ｂの不純物濃度は１０18〜１０21ｃ
ｍ-3台である。これらの不純物濃度は、上記第２の実施
の形態の上記一実施例と同様に、上記第１並びに第２の
Ｎ- 型多結晶シリコン膜パターンの不純物濃度に対応し
て決定される。第１並びに第２のＮ- 型多結晶シリコン
膜パターンの不純物濃度は１０16〜１０18ｃｍ-3程度で
あるが、この第１並びに第２のＮ- 型多結晶シリコン膜
パターンの不純物濃度が例えば１×１０17ｃｍ-3である
ときには、Ｎ- 型多結晶シリコン領域３１１ａａ，３１
１ｂａの不純物濃度も１×１０17ｃｍ-3となり、これに
応じてＰ- 型多結晶シリコン領域３１５ａａ，３１５ｂ
ａの不純物濃度は例えば１×１０18ｃｍ-3となり、Ｐ+
型多結晶シリコン領域３１６ａ，３１６ｂの不純物濃度
は１０19ｃｍ-3台となり、Ｎ+ 型多結晶シリコン領域３
２１ａ，３２１ｂの不純物濃度は１０19ｃｍ-3台とな
る。
【００７０】なお、本第３の実施の形態の本一実施例に
おいても、上記第２の実施の形態の上記一実施例等と同
様に、上記（第１および第２の）Ｎ- 型多結晶シリコン
膜パターンからなる基体の代りに、Ｐ- 型多結晶シリコ
ン膜パターンを基体として用いることができる。ただし
このときには、Ｐ- 型多結晶シリコン膜パターンの不純
物濃度がオフセット領域でありドレイン領域の一部をな
すＰ- 型多結晶シリコン領域３２１ａａ，３２１ｂａの
不純物濃度より低いことが好ましい。さらにまた、Ｎ-
型多結晶シリコン膜パターンからなる基体の代りに、シ
リコンとゲルマニウムとの混晶からなるＮ- 型もしくは
Ｐ- 型のシリコン系多結晶半導体膜パターン等を基体と
して用いることも可能である。
おいても、上記第２の実施の形態の上記一実施例等と同
様に、上記（第１および第２の）Ｎ- 型多結晶シリコン
膜パターンからなる基体の代りに、Ｐ- 型多結晶シリコ
ン膜パターンを基体として用いることができる。ただし
このときには、Ｐ- 型多結晶シリコン膜パターンの不純
物濃度がオフセット領域でありドレイン領域の一部をな
すＰ- 型多結晶シリコン領域３２１ａａ，３２１ｂａの
不純物濃度より低いことが好ましい。さらにまた、Ｎ-
型多結晶シリコン膜パターンからなる基体の代りに、シ
リコンとゲルマニウムとの混晶からなるＮ- 型もしくは
Ｐ- 型のシリコン系多結晶半導体膜パターン等を基体と
して用いることも可能である。
【００７１】層間絶縁膜３０９上に露出した上記第１，
第２のＮ- 型多結晶シリコン膜パターンの表面は、膜厚
５〜２０ｎｍ程度のゲート酸化膜３１２により覆われて
いる。ゲート酸化膜３１２を介してＮ- 型多結晶シリコ
ン領域３１１ａａを自己整合的に覆う姿態を有して設け
られたゲート電極３１４ａは、層間絶縁膜３０９の表面
上を延在して、ゲート酸化膜３１２，Ｎ+ 型多結晶シリ
コン領域３２１ｂ，層間絶縁膜３０９および層間絶縁膜
３０６を介して、ゲート電極３０４ａａとＮ+型拡散層
３０５ｂｂとの隣接部の直上に達している。ゲート酸化
膜３１２を介してＮ- 型多結晶シリコン領域３１１ｂａ
を自己整合的に覆う姿態を有して設けられたゲート電極
３１４ｂは、層間絶縁膜３０９の表面上を延在して、ゲ
ート酸化膜３１２，Ｎ+ 型多結晶シリコン領域３２１
ａ，層間絶縁膜３０９および層間絶縁膜３０６を介し
て、ゲート電極３０４ｂａとＮ+ 型拡散層３０５ａｂと
の隣接部の直上に達している。ゲート電極３１４ａ，３
１４ｂは、１５０ｎｍの程度を膜厚を有し，１０16〜１
０21ｃｍ-3台の不純物濃度を有したＮ型乃至Ｎ+ 型多結
晶シリコン膜からなる。
第２のＮ- 型多結晶シリコン膜パターンの表面は、膜厚
５〜２０ｎｍ程度のゲート酸化膜３１２により覆われて
いる。ゲート酸化膜３１２を介してＮ- 型多結晶シリコ
ン領域３１１ａａを自己整合的に覆う姿態を有して設け
られたゲート電極３１４ａは、層間絶縁膜３０９の表面
上を延在して、ゲート酸化膜３１２，Ｎ+ 型多結晶シリ
コン領域３２１ｂ，層間絶縁膜３０９および層間絶縁膜
３０６を介して、ゲート電極３０４ａａとＮ+型拡散層
３０５ｂｂとの隣接部の直上に達している。ゲート酸化
膜３１２を介してＮ- 型多結晶シリコン領域３１１ｂａ
を自己整合的に覆う姿態を有して設けられたゲート電極
３１４ｂは、層間絶縁膜３０９の表面上を延在して、ゲ
ート酸化膜３１２，Ｎ+ 型多結晶シリコン領域３２１
ａ，層間絶縁膜３０９および層間絶縁膜３０６を介し
て、ゲート電極３０４ｂａとＮ+ 型拡散層３０５ａｂと
の隣接部の直上に達している。ゲート電極３１４ａ，３
１４ｂは、１５０ｎｍの程度を膜厚を有し，１０16〜１
０21ｃｍ-3台の不純物濃度を有したＮ型乃至Ｎ+ 型多結
晶シリコン膜からなる。
【００７２】なお、本第３の実施の形態の本一実施例で
も、ゲート酸化膜３１２の代りに、第１，第２のＮ- 型
多結晶シリコン膜パターンを含めて層間絶縁膜３０９の
表面を覆うゲート絶縁膜を採用することも可能である。
も、ゲート酸化膜３１２の代りに、第１，第２のＮ- 型
多結晶シリコン膜パターンを含めて層間絶縁膜３０９の
表面を覆うゲート絶縁膜を採用することも可能である。
【００７３】上記第１のＰチャネルＴＦＴは、ゲート電
極３１４ａ，ゲート酸化膜３１２，（ソース領域とな
る）Ｐ+ 型多結晶シリコン領域３１６ａ，（チャネル領
域となる）Ｎ- 型多結晶シリコン領域３１１ａａ，（ド
レイン領域の一部をなし，オフセット領域となる）Ｐ-
型多結晶シリコン領域３１５ａａおよび（ドレイン領域
の残部をなす）Ｎ+ 型多結晶シリコン領域３２１ａから
構成されている。同様に、第２のＰチャネルＴＦＴは、
ゲート電極３１４ｂ，ゲート酸化膜３１２，Ｐ+型多結
晶シリコン領域３１６ｂ，Ｎ- 型多結晶シリコン領域３
１１ｂａ，Ｐ- 型多結晶シリコン領域３１５ｂａおよび
Ｎ+ 型多結晶シリコン領域３２１ｂから構成されてい
る。
極３１４ａ，ゲート酸化膜３１２，（ソース領域とな
る）Ｐ+ 型多結晶シリコン領域３１６ａ，（チャネル領
域となる）Ｎ- 型多結晶シリコン領域３１１ａａ，（ド
レイン領域の一部をなし，オフセット領域となる）Ｐ-
型多結晶シリコン領域３１５ａａおよび（ドレイン領域
の残部をなす）Ｎ+ 型多結晶シリコン領域３２１ａから
構成されている。同様に、第２のＰチャネルＴＦＴは、
ゲート電極３１４ｂ，ゲート酸化膜３１２，Ｐ+型多結
晶シリコン領域３１６ｂ，Ｎ- 型多結晶シリコン領域３
１１ｂａ，Ｐ- 型多結晶シリコン領域３１５ｂａおよび
Ｎ+ 型多結晶シリコン領域３２１ｂから構成されてい
る。
【００７４】第１，第２のＰチャネルＴＦＴを含めて層
間絶縁膜３０９の表面は、平坦な表面（上面）を有し，
少なくとも底面が酸化シリコン膜からなる層間絶縁膜３
１８により覆われている。層間絶縁膜３１８は例えば膜
厚１００ｎｍ程度の酸化シリコン膜を下層に有し，ＢＰ
ＳＧ膜を上層に有する積層絶縁膜からなり、ゲート電極
３１４ａ，３１４ｂ直上での層間絶縁膜２１８の膜厚は
３００ｎｍ程度である。層間絶縁膜３１８の表面からゲ
ート電極３０５ｂａならびにＮ+ 型拡散層３０５ａｂに
到る（第１のノード・コンタクト孔である）コンタクト
孔３１９ａは、層間絶縁膜３１８，ゲート電極３１４ｂ
の一部，ゲート酸化膜３１２，Ｎ+ 型多結晶シリコン領
域３２１ａの一部，層間絶縁膜３０９，層間絶縁膜３０
６およびゲート酸化膜３０３を貫通して、ゲート電極３
０４ｂａとＮ+ 型拡散層３０５ａｂとの隣接部に達して
いる。同様に、層間絶縁膜３１８の表面からゲート電極
３０５ａａならびにＮ+ 型拡散層３０５ｂｂに到る（第
２のノード・コンタクト孔である）コンタクト孔３１９
ｂは、層間絶縁膜３１８，ゲート電極３１４ａの一部，
ゲート酸化膜３１２，Ｎ+ 型多結晶シリコン領域３２１
ｂの一部，層間絶縁膜３０９，層間絶縁膜３０６および
ゲート酸化膜３０３を貫通して、ゲート電極３０４ａａ
とＮ+ 型拡散層３０５ｂｂとの隣接部に達している。コ
ンタクト孔３１９ａ，３１９ｂは、１０19〜１０21ｃｍ
-3台の不純物濃度を有したＮ+ 型多結晶シリコン膜から
なるコンタクト・プラグ３２０ａ，３２０ｂにより、そ
れぞれ充填されている。本第３の実施の形態の本一実施
例では、これらのコンタクト・プラグ３２０ａ，３２０
ｂにより、ＳＲＡＭのメモリ・セルのノード接続がなさ
れている。
間絶縁膜３０９の表面は、平坦な表面（上面）を有し，
少なくとも底面が酸化シリコン膜からなる層間絶縁膜３
１８により覆われている。層間絶縁膜３１８は例えば膜
厚１００ｎｍ程度の酸化シリコン膜を下層に有し，ＢＰ
ＳＧ膜を上層に有する積層絶縁膜からなり、ゲート電極
３１４ａ，３１４ｂ直上での層間絶縁膜２１８の膜厚は
３００ｎｍ程度である。層間絶縁膜３１８の表面からゲ
ート電極３０５ｂａならびにＮ+ 型拡散層３０５ａｂに
到る（第１のノード・コンタクト孔である）コンタクト
孔３１９ａは、層間絶縁膜３１８，ゲート電極３１４ｂ
の一部，ゲート酸化膜３１２，Ｎ+ 型多結晶シリコン領
域３２１ａの一部，層間絶縁膜３０９，層間絶縁膜３０
６およびゲート酸化膜３０３を貫通して、ゲート電極３
０４ｂａとＮ+ 型拡散層３０５ａｂとの隣接部に達して
いる。同様に、層間絶縁膜３１８の表面からゲート電極
３０５ａａならびにＮ+ 型拡散層３０５ｂｂに到る（第
２のノード・コンタクト孔である）コンタクト孔３１９
ｂは、層間絶縁膜３１８，ゲート電極３１４ａの一部，
ゲート酸化膜３１２，Ｎ+ 型多結晶シリコン領域３２１
ｂの一部，層間絶縁膜３０９，層間絶縁膜３０６および
ゲート酸化膜３０３を貫通して、ゲート電極３０４ａａ
とＮ+ 型拡散層３０５ｂｂとの隣接部に達している。コ
ンタクト孔３１９ａ，３１９ｂは、１０19〜１０21ｃｍ
-3台の不純物濃度を有したＮ+ 型多結晶シリコン膜から
なるコンタクト・プラグ３２０ａ，３２０ｂにより、そ
れぞれ充填されている。本第３の実施の形態の本一実施
例では、これらのコンタクト・プラグ３２０ａ，３２０
ｂにより、ＳＲＡＭのメモリ・セルのノード接続がなさ
れている。
【００７５】なお、本第３の実施の形態の本一実施例に
おける上記コンタクト・プラグ３２０ａ，３２０ｂの構
成材料としては、Ｎ+ 型多結晶シリコン膜に限定される
ものではなく、非シリコン系導電体膜であってもよい。
この場合には、ゲート電極３１４ａ，３１４ｂの構成材
料もＮ型乃至Ｎ+ 型多結晶シリコン膜に限定されず、導
電体膜であればよいことになる。ただし、コンタクト・
プラグ３２０ａ，３２０ｂの構成材料がＮ+ 型多結晶シ
リコン膜の場合と非シリコン系導電体膜の場合とでは、
第１，第２のＰチャネルＴＦＴのドレイン領域をなすＮ
+ 型多結晶シリコン領域３２１ａ，３２１ｂの形成方法
が相違する。
おける上記コンタクト・プラグ３２０ａ，３２０ｂの構
成材料としては、Ｎ+ 型多結晶シリコン膜に限定される
ものではなく、非シリコン系導電体膜であってもよい。
この場合には、ゲート電極３１４ａ，３１４ｂの構成材
料もＮ型乃至Ｎ+ 型多結晶シリコン膜に限定されず、導
電体膜であればよいことになる。ただし、コンタクト・
プラグ３２０ａ，３２０ｂの構成材料がＮ+ 型多結晶シ
リコン膜の場合と非シリコン系導電体膜の場合とでは、
第１，第２のＰチャネルＴＦＴのドレイン領域をなすＮ
+ 型多結晶シリコン領域３２１ａ，３２１ｂの形成方法
が相違する。
【００７６】コンタクト・プラグ３２０ａ，３２０ｂの
上端部を含めて層間絶縁膜３１８の表面は、膜厚２０ｎ
ｍ程度の酸化シリコン膜もしくはＢＰＳＧ膜からなり，
平坦の表面（上面）を有した層間絶縁膜３２２により覆
われている。層間絶縁膜３２２，３１８，３０９，３０
６並びにゲート酸化膜３０３を貫通して、それぞれＮ+
型拡散層３０５ａｃ，３０５ｂｃに達する（ビット・コ
ンタクト孔である）コンタクト孔３２３ａ，３２３ｂが
設けられている。これらコンタクト孔３２３ａ，３２３
ｂは、例えばタングステン等の導電体膜からなるコンタ
クト・プラグ３２４ａ，３２４ｂによりそれぞれ充填さ
れている。層間絶縁膜３２２の表面上には、一対のビッ
ト線３２５ａ，３２５ｂが設けられている。ビット線３
２５ａはビット線ＢＬ1 に対応し、ビット線３２５ｂは
ビット線ＢＬ2 に対応する。ビット線３２５ａ，３２５
ｂは、それぞれコンタクト・プラグ３２４ａ，３２４ｂ
を介して、それぞれＮ+ 型拡散層３０５ａｃ，３０５ｂ
ｃに接続されている。
上端部を含めて層間絶縁膜３１８の表面は、膜厚２０ｎ
ｍ程度の酸化シリコン膜もしくはＢＰＳＧ膜からなり，
平坦の表面（上面）を有した層間絶縁膜３２２により覆
われている。層間絶縁膜３２２，３１８，３０９，３０
６並びにゲート酸化膜３０３を貫通して、それぞれＮ+
型拡散層３０５ａｃ，３０５ｂｃに達する（ビット・コ
ンタクト孔である）コンタクト孔３２３ａ，３２３ｂが
設けられている。これらコンタクト孔３２３ａ，３２３
ｂは、例えばタングステン等の導電体膜からなるコンタ
クト・プラグ３２４ａ，３２４ｂによりそれぞれ充填さ
れている。層間絶縁膜３２２の表面上には、一対のビッ
ト線３２５ａ，３２５ｂが設けられている。ビット線３
２５ａはビット線ＢＬ1 に対応し、ビット線３２５ｂは
ビット線ＢＬ2 に対応する。ビット線３２５ａ，３２５
ｂは、それぞれコンタクト・プラグ３２４ａ，３２４ｂ
を介して、それぞれＮ+ 型拡散層３０５ａｃ，３０５ｂ
ｃに接続されている。
【００７７】本第３の実施の形態の本一実施例による第
１，第２のＰチャネルＴＦＴは、上記の実施の形態の上
記一実施例による第１，第２のＰチャネルＴＦＴと同様
に、その構造が上記第１の実施の形態の上記第１の実施
例によるＰチャネルＴＦＴの構造と基本的に同じである
ことからも明かなように、上記第１の実施の形態の上記
第１の実施例によるＰチャネルＴＦＴと同様にＬＤＯ構
造のＰチャネルＴＦＴより、（絶対値の）高いオン電流
と（絶対値の）低いオフ電流とが獲得でき、オフセット
長のゆらぎに対するオン電流の安定性が実現できる。こ
れ故、本第２の実施の形態の本一実施例によるメモリ・
セルでは、高速化および低電圧動作安定性と低消費電力
化とを同時に実現することが容易になる。なお、第１，
第２のＰチャネルＴＦＴがＬＤＯ構造からなり、ノード
・コンタクト孔の構造が本第３の実施の形態の本一実施
例と同一のＳＲＡＭのメモリ・セルに関しては、本発明
者等が特願平７−２８２９４９号により先に出願してい
る。
１，第２のＰチャネルＴＦＴは、上記の実施の形態の上
記一実施例による第１，第２のＰチャネルＴＦＴと同様
に、その構造が上記第１の実施の形態の上記第１の実施
例によるＰチャネルＴＦＴの構造と基本的に同じである
ことからも明かなように、上記第１の実施の形態の上記
第１の実施例によるＰチャネルＴＦＴと同様にＬＤＯ構
造のＰチャネルＴＦＴより、（絶対値の）高いオン電流
と（絶対値の）低いオフ電流とが獲得でき、オフセット
長のゆらぎに対するオン電流の安定性が実現できる。こ
れ故、本第２の実施の形態の本一実施例によるメモリ・
セルでは、高速化および低電圧動作安定性と低消費電力
化とを同時に実現することが容易になる。なお、第１，
第２のＰチャネルＴＦＴがＬＤＯ構造からなり、ノード
・コンタクト孔の構造が本第３の実施の形態の本一実施
例と同一のＳＲＡＭのメモリ・セルに関しては、本発明
者等が特願平７−２８２９４９号により先に出願してい
る。
【００７８】半導体装置の製造工程の断面模式図であり
図８（ａ）および（ｂ）のＡＡ線での製造工程の断面模
式図である図９と、図８とを併せて参照すると、本第３
の実施の形態の本一実施例によるＳＲＡＭのメモリ・セ
ルは、以下のとおりに形成される。
図８（ａ）および（ｂ）のＡＡ線での製造工程の断面模
式図である図９と、図８とを併せて参照すると、本第３
の実施の形態の本一実施例によるＳＲＡＭのメモリ・セ
ルは、以下のとおりに形成される。
【００７９】まず、１０16〜１０18ｃｍ-3台の不純物濃
度のＰ型シリコン基板３０１の素子分離領域にはフィー
ルド酸化膜３０２が形成され、素子形成領域にはゲート
酸化膜３０３が形成される。タングステン・ポリサイド
膜からなるゲート電極３０４ａａ，３０４ａｂ，３０４
ｂａ，３０４ｂｂが形成される。フィールド酸化膜３０
２とこれらゲート電極３０４ａａ等とに自己整合的に、
Ｐ型シリコン基板３０１表面の素子形成領域にはＮ+ 型
拡散層３０５ａａ，３０５ａｂ，３０５ａｃ，３０５ｂ
ａ，３０５ｂｂ，３０５ｂｃが形成される。これらＮ+
型拡散層３０５ａａ等の不純物濃度は１０20〜１０21ｃ
ｍ-3程度である。
度のＰ型シリコン基板３０１の素子分離領域にはフィー
ルド酸化膜３０２が形成され、素子形成領域にはゲート
酸化膜３０３が形成される。タングステン・ポリサイド
膜からなるゲート電極３０４ａａ，３０４ａｂ，３０４
ｂａ，３０４ｂｂが形成される。フィールド酸化膜３０
２とこれらゲート電極３０４ａａ等とに自己整合的に、
Ｐ型シリコン基板３０１表面の素子形成領域にはＮ+ 型
拡散層３０５ａａ，３０５ａｂ，３０５ａｃ，３０５ｂ
ａ，３０５ｂｂ，３０５ｂｃが形成される。これらＮ+
型拡散層３０５ａａ等の不純物濃度は１０20〜１０21ｃ
ｍ-3程度である。
【００８０】次に、酸化シリコン膜（図に明示せず）が
全面に形成され、さらにＢＰＳＧ膜（図に明示せず）が
全面に形成される。ＢＰＳＧ膜に対するリフロー，ＣＭ
Ｐ法等が行なわれ、平坦な表面（上面を）有し，これら
の積層絶縁膜からなる層間絶縁膜３０６が形成される。
フォト・リソグラフィ技術により、それぞれＮ+ 型拡散
層３０５ａａ，３０５ｂａに達するコンタクト孔３０７
ａ，３０７ｂが、層間絶縁膜３０６に形成される。全面
に膜厚１００ｎｍ程度のＮ型多結晶シリコン膜と膜厚１
００ｎｍ程度のタングステン・シリサイド膜が順次形成
され、この積層導電体膜がパターニングされてタングス
テン・ポリサイド膜からなる接地配線３０８が形成され
る。続いて、ＢＰＳＧ膜（図に明示せず）が全面に形成
され、リフロー，ＣＭＰ法等によりＢＰＳＧ膜の上面が
平坦化される。さらに酸化シリコン膜（図に明示せず）
が全面に形成されて、これら積層絶縁膜からなる層間絶
縁膜３０９が形成される。
全面に形成され、さらにＢＰＳＧ膜（図に明示せず）が
全面に形成される。ＢＰＳＧ膜に対するリフロー，ＣＭ
Ｐ法等が行なわれ、平坦な表面（上面を）有し，これら
の積層絶縁膜からなる層間絶縁膜３０６が形成される。
フォト・リソグラフィ技術により、それぞれＮ+ 型拡散
層３０５ａａ，３０５ｂａに達するコンタクト孔３０７
ａ，３０７ｂが、層間絶縁膜３０６に形成される。全面
に膜厚１００ｎｍ程度のＮ型多結晶シリコン膜と膜厚１
００ｎｍ程度のタングステン・シリサイド膜が順次形成
され、この積層導電体膜がパターニングされてタングス
テン・ポリサイド膜からなる接地配線３０８が形成され
る。続いて、ＢＰＳＧ膜（図に明示せず）が全面に形成
され、リフロー，ＣＭＰ法等によりＢＰＳＧ膜の上面が
平坦化される。さらに酸化シリコン膜（図に明示せず）
が全面に形成されて、これら積層絶縁膜からなる層間絶
縁膜３０９が形成される。
【００８１】次に、膜厚１０〜１００ｎｍ程度のＮ- 型
多結晶シリコン膜（図に明示せず）が、ＬＰＣＶＤ法お
よびイオン注入法等により、全面に形成される。このＮ
- 型多結晶シリコン膜の不純物濃度は、例えば１×１０
17ｃｍ-3である。異方性エッチングを用いたフォト・リ
ソグラフィ技術によりこのＮ- 型多結晶シリコン膜がパ
ターニングされて、（第１，第２のＮ- 型多結晶シリコ
ン膜パターンである）Ｎ- 型多結晶シリコン膜パターン
３１１ａ，３１１ｂが形成される。Ｎ- 型多結晶シリコ
ン膜パターン３１１ａの端部の一部は、層間絶縁膜３０
９，３０６を介して、ゲート電極３０４ｂａとＮ+ 型拡
散層３０５ａｂとの隣接部の直上に位置している。Ｎ-
型多結晶シリコン膜パターン３１１ｂの端部の一部は、
層間絶縁膜３０９，３０６を介して、ゲート電極３０４
ａａとＮ+ 型拡散層３０５ｂｂとの隣接部の直上に位置
している〔図８，図９（ａ）〕。
多結晶シリコン膜（図に明示せず）が、ＬＰＣＶＤ法お
よびイオン注入法等により、全面に形成される。このＮ
- 型多結晶シリコン膜の不純物濃度は、例えば１×１０
17ｃｍ-3である。異方性エッチングを用いたフォト・リ
ソグラフィ技術によりこのＮ- 型多結晶シリコン膜がパ
ターニングされて、（第１，第２のＮ- 型多結晶シリコ
ン膜パターンである）Ｎ- 型多結晶シリコン膜パターン
３１１ａ，３１１ｂが形成される。Ｎ- 型多結晶シリコ
ン膜パターン３１１ａの端部の一部は、層間絶縁膜３０
９，３０６を介して、ゲート電極３０４ｂａとＮ+ 型拡
散層３０５ａｂとの隣接部の直上に位置している。Ｎ-
型多結晶シリコン膜パターン３１１ｂの端部の一部は、
層間絶縁膜３０９，３０６を介して、ゲート電極３０４
ａａとＮ+ 型拡散層３０５ｂｂとの隣接部の直上に位置
している〔図８，図９（ａ）〕。
【００８２】次に、Ｎ- 型多結晶シリコン膜パターン３
１１ａ，３１１ｂの表面には、熱酸化により膜厚５〜２
０ｎｍ程度のゲート酸化膜３１２が形成される。ＬＰＣ
ＶＤ法等により、１５０ｎｍ程度を膜厚を有し，１０16
〜１０21ｃｍ-3程度の不純物濃度を有したＮ型乃至Ｎ+
型多結晶シリコン膜（図に明示せず）が全面に形成され
る。このＮ型乃至Ｎ+ 型多結晶シリコン膜に対する異方
性エッチングを用いたフォト・リソグラフィ技術によ
り、ゲート電極３１４ａ，３１４ｂが形成される。ゲー
ト電極３１４ａの一端は、ゲート酸化膜３１２を介して
Ｎ- 型多結晶シリコン膜パターン３１１ａにおけるチャ
ネル形成予定領域上を自己整合的に覆っている。さら
に、ゲート電極３１４ａの他端の一部は、ゲート酸化膜
３１２，Ｎ-型多結晶シリコン膜パターン３１１ｂの端
部，層間絶縁膜３０９，３０６を介して、ゲート電極３
０４ａａとＮ+ 型拡散層３０５ｂｂとの隣接部の直上に
位置している。同様に、ゲート電極３１４ｂの他端の一
部は、ゲート酸化膜３１２，Ｎ- 型多結晶シリコン膜パ
ターン３１１ａの端部，層間絶縁膜３０９，３０６を介
して、ゲート電極３０４ｂａとＮ+ 型拡散層３０５ａｂ
との隣接部の直上に位置している。
１１ａ，３１１ｂの表面には、熱酸化により膜厚５〜２
０ｎｍ程度のゲート酸化膜３１２が形成される。ＬＰＣ
ＶＤ法等により、１５０ｎｍ程度を膜厚を有し，１０16
〜１０21ｃｍ-3程度の不純物濃度を有したＮ型乃至Ｎ+
型多結晶シリコン膜（図に明示せず）が全面に形成され
る。このＮ型乃至Ｎ+ 型多結晶シリコン膜に対する異方
性エッチングを用いたフォト・リソグラフィ技術によ
り、ゲート電極３１４ａ，３１４ｂが形成される。ゲー
ト電極３１４ａの一端は、ゲート酸化膜３１２を介して
Ｎ- 型多結晶シリコン膜パターン３１１ａにおけるチャ
ネル形成予定領域上を自己整合的に覆っている。さら
に、ゲート電極３１４ａの他端の一部は、ゲート酸化膜
３１２，Ｎ-型多結晶シリコン膜パターン３１１ｂの端
部，層間絶縁膜３０９，３０６を介して、ゲート電極３
０４ａａとＮ+ 型拡散層３０５ｂｂとの隣接部の直上に
位置している。同様に、ゲート電極３１４ｂの他端の一
部は、ゲート酸化膜３１２，Ｎ- 型多結晶シリコン膜パ
ターン３１１ａの端部，層間絶縁膜３０９，３０６を介
して、ゲート電極３０４ｂａとＮ+ 型拡散層３０５ａｂ
との隣接部の直上に位置している。
【００８３】次に、ゲート電極３１４ａ，３１４ｂをマ
スクにしたボロンのイオン注入がＮ- 型多結晶シリコン
膜パターン３１１ａ，３１１ｂに対して行なわれる。こ
れにより、Ｎ- 型多結晶シリコン膜パターン３１１ａ，
３１１ｂにはそれぞれＰ- 型多結晶シリコン領域３１５
ａ，３１５ｂが形成され、同時に、それぞれ第１，第２
のＰチャネルＴＦＴのチャネル領域となるＮ- 型多結晶
シリコン領域３１１ａａ，３１１ｂａが残置され、さら
に、非チャネル領域であるＮ- 型多結晶シリコン領域３
１１ａｂ等がゲート電極３１４ｂ，３１４ａの直下に残
置される。上記Ｎ- 型多結晶シリコン膜の不純物濃度が
例えば１×１０17ｃｍ-3であるならば、Ｎ- 型多結晶シ
リコン領域３１１ａａ，３１１ｂａ（および３１１ａ
ｂ）の不純物濃度も１×１０17ｃｍ-3となる。これに応
じて、Ｐ- 型多結晶シリコン領域３１５ａ，３１５ｂの
不純物濃度は例えば１×１０18ｃｍ-3となる〔図８，図
９（ｂ）〕。
スクにしたボロンのイオン注入がＮ- 型多結晶シリコン
膜パターン３１１ａ，３１１ｂに対して行なわれる。こ
れにより、Ｎ- 型多結晶シリコン膜パターン３１１ａ，
３１１ｂにはそれぞれＰ- 型多結晶シリコン領域３１５
ａ，３１５ｂが形成され、同時に、それぞれ第１，第２
のＰチャネルＴＦＴのチャネル領域となるＮ- 型多結晶
シリコン領域３１１ａａ，３１１ｂａが残置され、さら
に、非チャネル領域であるＮ- 型多結晶シリコン領域３
１１ａｂ等がゲート電極３１４ｂ，３１４ａの直下に残
置される。上記Ｎ- 型多結晶シリコン膜の不純物濃度が
例えば１×１０17ｃｍ-3であるならば、Ｎ- 型多結晶シ
リコン領域３１１ａａ，３１１ｂａ（および３１１ａ
ｂ）の不純物濃度も１×１０17ｃｍ-3となる。これに応
じて、Ｐ- 型多結晶シリコン領域３１５ａ，３１５ｂの
不純物濃度は例えば１×１０18ｃｍ-3となる〔図８，図
９（ｂ）〕。
【００８４】次に、フォト・レジスト膜３２６をマスク
にしてボロンもしくはＢＦ2 のイオン注入が行なわれ、
それぞれＮ- 型多結晶シリコン膜パターン３１１ａ，３
１１ｂの一端に位置したＰ- 型多結晶シリコン領域３１
５ａ，３１５ｂが、Ｐ+ 型多結晶シリコン領域３１６
ａ，３１６ｂに変換される。Ｎ- 型多結晶シリコン膜パ
ターン３１１ａ，３１１ｂの上記不純物濃度に応じたＰ
+ 型多結晶シリコン領域３１６ａ，３１６ｂの不純物濃
度は１０19ｃｍ-3台であり、これらのＰ+ 型多結晶シリ
コン領域３１６ａ，３１６ｂはそれぞれ第１，第２のＰ
チャネルＴＦＴのソース領域となる〔図８，図９
（ｃ）〕。
にしてボロンもしくはＢＦ2 のイオン注入が行なわれ、
それぞれＮ- 型多結晶シリコン膜パターン３１１ａ，３
１１ｂの一端に位置したＰ- 型多結晶シリコン領域３１
５ａ，３１５ｂが、Ｐ+ 型多結晶シリコン領域３１６
ａ，３１６ｂに変換される。Ｎ- 型多結晶シリコン膜パ
ターン３１１ａ，３１１ｂの上記不純物濃度に応じたＰ
+ 型多結晶シリコン領域３１６ａ，３１６ｂの不純物濃
度は１０19ｃｍ-3台であり、これらのＰ+ 型多結晶シリ
コン領域３１６ａ，３１６ｂはそれぞれ第１，第２のＰ
チャネルＴＦＴのソース領域となる〔図８，図９
（ｃ）〕。
【００８５】上記フォト・レジスト膜３３０が除去され
た後、膜厚１００ｎｍ程度の酸化シリコン膜（図に明示
せず）がＬＰＣＶＤ法等により全面に形成され、膜厚６
００ｎｍ程度のＢＰＳＧ膜（図に明示せず）がＬＰＣＶ
Ｄ法等により全面に形成される。例えば８００〜８５０
℃での熱処理によるＢＰＳＧ膜のリフローが行なわれ，
さらにＣＭＰ法等により表面（上面）が平坦化されて、
酸化シリコン膜にＢＰＳＧ膜が積層してなる層間絶縁膜
３１８が形成される。層間絶縁膜３１８と、それぞれの
ゲート電極３１４ａ，３１４ｂの上記他端部の一部と、
ゲート酸化膜３１２と、それぞれのゲート電極３１４
ａ，３１４ｂの上記他端部（の一部）に覆われたＮ- 型
多結晶シリコン領域３１１ｂａ等の一部と、層間絶縁膜
３０９と、層間絶縁膜３０６と（ゲート酸化膜３０３
と）が異方性エッチングを用いたフォト・リソグラフィ
技術により順次エッチングされて、それぞれゲート電極
３０４ａａ並びにＮ+ 型拡散層３０５ｂｂ，ゲート電極
３０４ｂａ並びにＮ+ 型拡散層３０５ａｂに達する（第
２のノード・コンタクト孔である）コンタクト孔３１９
ｂ，（第１のノード・コンタクト孔である）コンタクト
孔３１９ａが形成される〔図８，図９（ｄ）〕。
た後、膜厚１００ｎｍ程度の酸化シリコン膜（図に明示
せず）がＬＰＣＶＤ法等により全面に形成され、膜厚６
００ｎｍ程度のＢＰＳＧ膜（図に明示せず）がＬＰＣＶ
Ｄ法等により全面に形成される。例えば８００〜８５０
℃での熱処理によるＢＰＳＧ膜のリフローが行なわれ，
さらにＣＭＰ法等により表面（上面）が平坦化されて、
酸化シリコン膜にＢＰＳＧ膜が積層してなる層間絶縁膜
３１８が形成される。層間絶縁膜３１８と、それぞれの
ゲート電極３１４ａ，３１４ｂの上記他端部の一部と、
ゲート酸化膜３１２と、それぞれのゲート電極３１４
ａ，３１４ｂの上記他端部（の一部）に覆われたＮ- 型
多結晶シリコン領域３１１ｂａ等の一部と、層間絶縁膜
３０９と、層間絶縁膜３０６と（ゲート酸化膜３０３
と）が異方性エッチングを用いたフォト・リソグラフィ
技術により順次エッチングされて、それぞれゲート電極
３０４ａａ並びにＮ+ 型拡散層３０５ｂｂ，ゲート電極
３０４ｂａ並びにＮ+ 型拡散層３０５ａｂに達する（第
２のノード・コンタクト孔である）コンタクト孔３１９
ｂ，（第１のノード・コンタクト孔である）コンタクト
孔３１９ａが形成される〔図８，図９（ｄ）〕。
【００８６】次に、１０19〜１０21ｃｍ-3台の不純物濃
度を有したＮ+ 型多結晶シリコン膜（図に明示せず）
が、全面に形成される。このがエッチ・バックされて、
コンタクト孔３１９ａ，３１９ｂを充填するコンタクト
・プラグ３２０ａ，３２０ｂが形成される。コンタクト
・プラグ３２０ａ，３２０ｂの上端部を含めた層間絶縁
膜３１８の表面上への酸化シリコン膜もしくはＢＰＳＧ
膜の形成，熱処理，平坦化処理等が行なわれ、２０ｎｍ
程度の膜厚を有した層間絶縁膜３２２が形成される。こ
の熱処理により、コンタクト・プラグ３２０ａ，３２０
ｂからのＮ型不純物の熱拡散が行なわれ、第１，第２の
ＰチャネルＴＦＴのドレイン領域の一部をなすＮ+ 型多
結晶シリコン領域３２１ａ，３２１ｂが形成され、同時
に、第１，第２のＰチャネルＴＦＴのドレイン領域の残
部でありオフセット領域をなすＰ-型結晶シリコン領域
３１５ａａ，３１５ｂａが残置形成されて、この段階で
の第１，第２のＰチャネルＴＦＴの形成が終了する〔図
８，図９（ｅ）〕。
度を有したＮ+ 型多結晶シリコン膜（図に明示せず）
が、全面に形成される。このがエッチ・バックされて、
コンタクト孔３１９ａ，３１９ｂを充填するコンタクト
・プラグ３２０ａ，３２０ｂが形成される。コンタクト
・プラグ３２０ａ，３２０ｂの上端部を含めた層間絶縁
膜３１８の表面上への酸化シリコン膜もしくはＢＰＳＧ
膜の形成，熱処理，平坦化処理等が行なわれ、２０ｎｍ
程度の膜厚を有した層間絶縁膜３２２が形成される。こ
の熱処理により、コンタクト・プラグ３２０ａ，３２０
ｂからのＮ型不純物の熱拡散が行なわれ、第１，第２の
ＰチャネルＴＦＴのドレイン領域の一部をなすＮ+ 型多
結晶シリコン領域３２１ａ，３２１ｂが形成され、同時
に、第１，第２のＰチャネルＴＦＴのドレイン領域の残
部でありオフセット領域をなすＰ-型結晶シリコン領域
３１５ａａ，３１５ｂａが残置形成されて、この段階で
の第１，第２のＰチャネルＴＦＴの形成が終了する〔図
８，図９（ｅ）〕。
【００８７】次に、異方性エッチングを用いたフォト・
リソグラフィ技術により、層間絶縁膜３２２，層間絶縁
膜３１８，層間絶縁膜３０９，層間絶縁膜３０６および
ゲート酸化膜３０３が順次エッチングされて、それぞれ
Ｎ+ 型拡散層３０５ａｃ，３０５ｂｃ達する（第１，第
２のビット・コンタクト孔である）コンタクト孔３２３
ａ，３２３ｂが形成される。スパッタリング，反応性ス
パッタリング等により、（層間絶縁膜３２２上面におけ
る）膜厚５０ｎｍ前後のチタン膜（図に明示せず），膜
厚１００ｎｍ前後の窒化チタン膜（図に明示せず）が順
次全面に成膜され、さらにＬＰＣＶＤ法等により全面に
タングステン膜（図に明示せず）が形成される。タング
ステン膜がエッチ・バックされて、コンタクト孔３２３
ａ，３２３ｂを充填する（これら積層導電体膜からる）
コンタクト・プラグ３２４ａ，３２４ｂが形成される。
続いて、全面にアルミニウム膜が形成され、このアルミ
ニウム膜，窒化チタン膜およびチタン膜が順次異方性エ
ッチングによりパターニングされ、ビット線３２５ａ，
３２５ｂが形成される。これにより、本第３の実施の形
態の本一実施例によるＳＲＡＭのメモリ・セルの形成が
終了する〔図６〕。
リソグラフィ技術により、層間絶縁膜３２２，層間絶縁
膜３１８，層間絶縁膜３０９，層間絶縁膜３０６および
ゲート酸化膜３０３が順次エッチングされて、それぞれ
Ｎ+ 型拡散層３０５ａｃ，３０５ｂｃ達する（第１，第
２のビット・コンタクト孔である）コンタクト孔３２３
ａ，３２３ｂが形成される。スパッタリング，反応性ス
パッタリング等により、（層間絶縁膜３２２上面におけ
る）膜厚５０ｎｍ前後のチタン膜（図に明示せず），膜
厚１００ｎｍ前後の窒化チタン膜（図に明示せず）が順
次全面に成膜され、さらにＬＰＣＶＤ法等により全面に
タングステン膜（図に明示せず）が形成される。タング
ステン膜がエッチ・バックされて、コンタクト孔３２３
ａ，３２３ｂを充填する（これら積層導電体膜からる）
コンタクト・プラグ３２４ａ，３２４ｂが形成される。
続いて、全面にアルミニウム膜が形成され、このアルミ
ニウム膜，窒化チタン膜およびチタン膜が順次異方性エ
ッチングによりパターニングされ、ビット線３２５ａ，
３２５ｂが形成される。これにより、本第３の実施の形
態の本一実施例によるＳＲＡＭのメモリ・セルの形成が
終了する〔図６〕。
【００８８】なお、本第３の実施の形態の本一実施例に
おける上記コンタクト・プラグ３２０ａ，３２０ｂの構
成材料が非シリコン系導電体膜である場合には、層間絶
縁膜３１８の形成前の段階（ゲート酸化膜３１２形成直
後もしくはゲート電極３１４ａ，３１４ｂの形成後）に
おいて、別途フォト・リソグラフィ技術のイオン注入法
等とを用いて、Ｎ+ 型多結晶シリコン領域３２１ａ，３
２１ｂを形成しておけばよい。この場合には前述したよ
うに、ゲート電極３１４ａ，３１４ｂの構成材料に対す
る制約は無くなる。但しこの場合、（実害は無いもの
の）オフセット長に対するゆらぎはこのフォト・リソグ
ラフィ工程に依存することになる。
おける上記コンタクト・プラグ３２０ａ，３２０ｂの構
成材料が非シリコン系導電体膜である場合には、層間絶
縁膜３１８の形成前の段階（ゲート酸化膜３１２形成直
後もしくはゲート電極３１４ａ，３１４ｂの形成後）に
おいて、別途フォト・リソグラフィ技術のイオン注入法
等とを用いて、Ｎ+ 型多結晶シリコン領域３２１ａ，３
２１ｂを形成しておけばよい。この場合には前述したよ
うに、ゲート電極３１４ａ，３１４ｂの構成材料に対す
る制約は無くなる。但しこの場合、（実害は無いもの
の）オフセット長に対するゆらぎはこのフォト・リソグ
ラフィ工程に依存することになる。
【００８９】上記第３の実施の形態の上記一実施例もＳ
ＲＡＭのメモリ・セルの負荷素子がトップ・ゲート型の
ＰチャネルＴＦＴにより構成されている。しかしながら
本第３の実施の形態はこれに限定されるものではなく、
ＳＲＡＭのメモリ・セルの負荷素子がボトム・ゲート型
のＰチャネルＴＦＴから構成される場合にも適用するこ
とが可能である。このときには、上記第３の実施の形態
の上記一実施例に比べると、第１，第２のＰチャネルＴ
ＦＴのゲート電極と、第１，第２のＰチャネルＴＦＴの
基体のなる第１，第２のＰ型シリコン系多結晶膜パター
ンと上下の位置関係が逆転することになる。
ＲＡＭのメモリ・セルの負荷素子がトップ・ゲート型の
ＰチャネルＴＦＴにより構成されている。しかしながら
本第３の実施の形態はこれに限定されるものではなく、
ＳＲＡＭのメモリ・セルの負荷素子がボトム・ゲート型
のＰチャネルＴＦＴから構成される場合にも適用するこ
とが可能である。このときには、上記第３の実施の形態
の上記一実施例に比べると、第１，第２のＰチャネルＴ
ＦＴのゲート電極と、第１，第２のＰチャネルＴＦＴの
基体のなる第１，第２のＰ型シリコン系多結晶膜パター
ンと上下の位置関係が逆転することになる。
【００９０】
【発明の効果】以上説明したように本発明によるシリコ
ン系非単結晶半導体膜パターンを基体とするＴＦＴで
は、このシリコン系非単結晶半導体膜パターンの一端に
高濃度一導電型シリコン系非単結晶半導体領域からなる
ソース領域が設けられ、これに順次隣接してチャネル領
域と、ドレイン領域の一部をなしてオフセット領域とな
る低濃度逆導電型シリコン系非単結晶半導体領域と、ド
レイン領域の残部のなしてドレイン電圧が印加される一
導電型シリコン系非単結晶半導体領域とが設けられてい
る。このＴＦＴのドレイン領域の構成により、寄生バイ
ポーラ効果が逆用されて、従来のＬＤＯ構造のＴＦＴよ
り小さなオフ電流と大きなオン電流とを同時に実現する
ことが容易になる。さらにこのＴＦＴをＳＲＡＭメモリ
・セルの負荷素子に採用するならば、メモリ・セルの高
速化並びに低電圧動作安定性と低消費電力化とを同時に
実現することが容易になる。
ン系非単結晶半導体膜パターンを基体とするＴＦＴで
は、このシリコン系非単結晶半導体膜パターンの一端に
高濃度一導電型シリコン系非単結晶半導体領域からなる
ソース領域が設けられ、これに順次隣接してチャネル領
域と、ドレイン領域の一部をなしてオフセット領域とな
る低濃度逆導電型シリコン系非単結晶半導体領域と、ド
レイン領域の残部のなしてドレイン電圧が印加される一
導電型シリコン系非単結晶半導体領域とが設けられてい
る。このＴＦＴのドレイン領域の構成により、寄生バイ
ポーラ効果が逆用されて、従来のＬＤＯ構造のＴＦＴよ
り小さなオフ電流と大きなオン電流とを同時に実現する
ことが容易になる。さらにこのＴＦＴをＳＲＡＭメモリ
・セルの負荷素子に採用するならば、メモリ・セルの高
速化並びに低電圧動作安定性と低消費電力化とを同時に
実現することが容易になる。
【図１】本発明の第１の実施の形態の第１の実施例の断
面模式図である。
面模式図である。
【図２】上記第１の実施の形態の上記第１の実施例のＴ
ＦＴを例にして、本発明の動作原理を説明するための模
式図である。
ＦＴを例にして、本発明の動作原理を説明するための模
式図である。
【図３】上記第１の実施の形態の上記第１の実施例の効
果を説明するための図であり、Ｉ−Ｖ特性とよびオン電
流のオフセット長依存性とのグラフである。
果を説明するための図であり、Ｉ−Ｖ特性とよびオン電
流のオフセット長依存性とのグラフである。
【図４】上記第１の実施の形態の上記第１の実施例の製
造工程の断面模式図である。
造工程の断面模式図である。
【図５】上記第１の実施の形態の第２の実施例の製造工
程の断面模式図である。
程の断面模式図である。
【図６】本発明の第２の実施の形態の一実施例の平面模
式図と、平面模式図におけるＡＡ線での断面模式図であ
る。
式図と、平面模式図におけるＡＡ線での断面模式図であ
る。
【図７】上記第２の実施の形態の上記一実施例の製造工
程の断面模式図であり、図６（ａ）および（ｂ）のＡＡ
線での製造工程の断面模式図である。
程の断面模式図であり、図６（ａ）および（ｂ）のＡＡ
線での製造工程の断面模式図である。
【図８】本発明の第３の実施の形態の一実施例の平面模
式図と、平面模式図におけるＡＡ線での断面模式図であ
る。
式図と、平面模式図におけるＡＡ線での断面模式図であ
る。
【図９】上記第３の実施の形態の上記一実施例の製造工
程の断面模式図であり、図８（ａ）および（ｂ）のＡＡ
線での製造工程の断面模式図である。
程の断面模式図であり、図８（ａ）および（ｂ）のＡＡ
線での製造工程の断面模式図である。
【図１０】一般的なＳＲＡＭメモリ・セルの等価回路図
である。
である。
【図１１】従来のＬＤＯ構造のＴＦＴの製造工程の断面
模式図である。
模式図である。
１０１ａ，１０１ｂ，４０１ 半導体基板 １０２ａ，１０２ｂ，４０２ 絶縁膜 １１１，２１１ａ，２１１ｂ，３１１ａ，３１１ｂ，４
１１ Ｎ- 型多結晶シリコン膜パターン １１１ａ，１３５，１３５ａ，２１１ａａ，２１１ａ
ｂ，２１１ｂａ，３１１ａａ，３１１ａｂ，３１１ｂ
ａ，４１１ａ，４１１ａａ Ｎ- 型多結晶シリコン領
域 １１２，１３４，２０３，２１２，３０２，３１２，４
０６ ゲート酸化膜 １１４，２０４ａａ，２０４ｂａ，２０４ｂａ，２０４
ｂｂ，２１４ａ，２１４ｂ，３０４ａａ，３０４ａｂ，
３０４ｂａ，３０４ｂｂ，３１４ａ，３１４ｂ，４０４
ゲート電極 １１５，１１５ａ，１３１ａ，２１５ａ，２１５ａａ，
２１５ｂ，２１５ｂａ，３１５ａ，３１５ａａ，３１５
ｂ，３１５ｂａ，４１５，４１５ａ Ｐ- 型多結晶シ
リコン領域 １１６，１３７，２１６ａ，２１６ｂ，３１６ａ，３１
６ｂ，４１６ａ，４１６ｂ Ｐ+ 型多結晶シリコン領
域 １１７，１３６，２１７ａ，２１７ｂ，３２１ａ，３２
１ｂ Ｎ+ 型多結晶シリコン領域 １２６，１２７，１４６，１４７，２２６，３２６，４
２６ａ，４２６ｂフォト・レジスト膜 １３１ Ｐ- 型多結晶シリコン膜パターン ２０１，３０１ Ｐ型シリコン基板 ２０２，３０２ フィールド酸化膜 ２０５ａａ〜２０５ａｃ，２０５ｂａ〜２０５ｂｃ，３
０５ａａ〜３０５ａｃ，３０５ｂａ〜３０５ｂｃ Ｎ
+ 型拡散層 ２０６，２０９，２１８，３０６，３０９，３１８，３
２２ 層間絶縁膜 ２０７ａ，２０７ｂ，２１０ａ，２１０ｂ，２１３ａ，
２１３ｂ，２２３ａ，２２３ｂ，３０７ａ，３０７ｂ，
３１９ａ，３１９ｂ，３２３ａ，３２３ｂコンタクト孔 ２０８，３０８ 接地配線 ２２４ａ，２２４ｂ，３２０ａ，３２０ｂ，３２４ａ，
３２４ｂ コンタクト・プラグ ２２５ａ，２２５ｂ，３２５ａ，３２５ｂ ビット線
１１ Ｎ- 型多結晶シリコン膜パターン １１１ａ，１３５，１３５ａ，２１１ａａ，２１１ａ
ｂ，２１１ｂａ，３１１ａａ，３１１ａｂ，３１１ｂ
ａ，４１１ａ，４１１ａａ Ｎ- 型多結晶シリコン領
域 １１２，１３４，２０３，２１２，３０２，３１２，４
０６ ゲート酸化膜 １１４，２０４ａａ，２０４ｂａ，２０４ｂａ，２０４
ｂｂ，２１４ａ，２１４ｂ，３０４ａａ，３０４ａｂ，
３０４ｂａ，３０４ｂｂ，３１４ａ，３１４ｂ，４０４
ゲート電極 １１５，１１５ａ，１３１ａ，２１５ａ，２１５ａａ，
２１５ｂ，２１５ｂａ，３１５ａ，３１５ａａ，３１５
ｂ，３１５ｂａ，４１５，４１５ａ Ｐ- 型多結晶シ
リコン領域 １１６，１３７，２１６ａ，２１６ｂ，３１６ａ，３１
６ｂ，４１６ａ，４１６ｂ Ｐ+ 型多結晶シリコン領
域 １１７，１３６，２１７ａ，２１７ｂ，３２１ａ，３２
１ｂ Ｎ+ 型多結晶シリコン領域 １２６，１２７，１４６，１４７，２２６，３２６，４
２６ａ，４２６ｂフォト・レジスト膜 １３１ Ｐ- 型多結晶シリコン膜パターン ２０１，３０１ Ｐ型シリコン基板 ２０２，３０２ フィールド酸化膜 ２０５ａａ〜２０５ａｃ，２０５ｂａ〜２０５ｂｃ，３
０５ａａ〜３０５ａｃ，３０５ｂａ〜３０５ｂｃ Ｎ
+ 型拡散層 ２０６，２０９，２１８，３０６，３０９，３１８，３
２２ 層間絶縁膜 ２０７ａ，２０７ｂ，２１０ａ，２１０ｂ，２１３ａ，
２１３ｂ，２２３ａ，２２３ｂ，３０７ａ，３０７ｂ，
３１９ａ，３１９ｂ，３２３ａ，３２３ｂコンタクト孔 ２０８，３０８ 接地配線 ２２４ａ，２２４ｂ，３２０ａ，３２０ｂ，３２４ａ，
３２４ｂ コンタクト・プラグ ２２５ａ，２２５ｂ，３２５ａ，３２５ｂ ビット線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 21/336 H01L 27/11 H01L 29/786
Claims (21)
- 【請求項１】 少なくとも主表面が絶縁膜に覆われた基
板の主表面上に設けられたシリコン系非単結晶半導体膜
パターンを基体とする薄膜トランジスタであって、 前記薄膜トランジスタが、前記シリコン系非単結晶半導
体膜パターンの一端に設けられた高濃度一導電型シリコ
ン系非単結晶半導体領域からなり接地線に接続されたソ
ース領域と、 前記ソース領域に隣接して前記シリコン系非単結晶半導
体膜パターンに設けられたチャネル領域と、 前記チャネル領域に隣接して前記シリコン系非単結晶半
導体膜パターンに設けられた低濃度一導電型シリコン系
非単結晶半導体領域とドレイン電源配線に接続されて該
低濃度一導電型シリコン系非単結晶半導体領域に隣接し
て該シリコン系非単結晶半導体膜パターンの他端に設け
られた逆導電型シリコン系非単結晶半導体領域とからな
るドレイン領域と、 ゲート絶縁膜を介して前記チャネル領域に対置されたゲ
ート電極とからなることを特徴とする半導体装置。 - 【請求項２】 前記チャネル領域が、低濃度逆導電型シ
リコン系非単結晶半導体領域からなることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 前記チャネル領域が、前記ドレイン領域
を構成する前記低濃度一導電型シリコン系非単結晶半導
体領域よりさらに低濃度の低濃度一導電型シリコン系非
単結晶半導体領域からなることを特徴とする請求項１記
載の半導体装置。 - 【請求項４】 前記ゲート電極が前記チャネル領域の上
部に設けられていることを特徴とする請求項１，請求項
２あるいは請求項３記載の半導体装置。 - 【請求項５】 前記ゲート電極が前記チャネル領域の下
部に設けられていることを特徴とする請求項１，請求項
２あるいは請求項３記載の半導体装置。 - 【請求項６】 Ｐ型シリコン基板の表面に設けられた第
１の駆動用ＮチャネルＭＯＳトランジスタ，第２の駆動
用ＮチャネルＭＯＳトランジスタ，第１の転送用Ｎチャ
ネルＭＯＳトランジスタおよび第２の転送用Ｎチャネル
ＭＯＳトランジスタと、該第１および第２の駆動用Ｎチ
ャネルＭＯＳトランジスタと該第１および第２の転送用
ＮチャネルＭＯＳトランジスタとを含めて該Ｐ型シリコ
ン基板の表面を覆う層間絶縁膜の表面上に設けられた第
１および第２のシリコン系多結晶半導体膜パターンを基
体とする第１および第２の負荷用Ｐチャネル薄膜トラン
ジスタと、接地配線と、電源配線と、ワード線と、一対
のビット線とを有し、 前記第１および第２の転送用ＮチャネルＭＯＳトランジ
スタのゲート電極がそれぞれ前記ワード線に接続され、
該第１および第２の転送用ＮチャネルＭＯＳトランジス
タのそれぞれのソース・ドレイン領域の一方が一対の前
記ビット線の一方および他方にそれぞれ接続され、該第
１および第２の転送用ＮチャネルＭＯＳトランジスタの
それぞれのソース・ドレイン領域の他方と、前記第１お
よび第２の駆動用ＮチャネルＭＯＳトランジスタのドレ
イン領域と、該第２および第１の駆動用ＮチャネルＭＯ
Ｓトランジスタのゲート電極と、前記第１および第２の
負荷用Ｐチャネル薄膜トランジスタのドレイン領域の所
定領域と、該第２および第１の負荷用Ｐチャネル薄膜ト
ランジスタのゲート電極とがそれぞれ接続され、該第１
および第２の駆動用ＮチャネルＭＯＳトランジスタのソ
ース領域がそれぞれ前記接地配線に接続され、該第１お
よび第２の負荷用Ｐチャネル薄膜トランジスタのソース
領域がそれぞれ前記電源配線に接続されてなるＳＲＡＭ
のメモリ・セルであって、 前記第１および第２の負荷用Ｐチャネル薄膜トランジス
タのソース領域が、それぞれ前記第１および第２のシリ
コン系多結晶半導体膜パターンの一端に設けられた高濃
度Ｐ型シリコン系多結晶半導体領域からなり、 前記第１および第２の負荷用Ｐチャネル薄膜トランジス
タのチャネル領域が、それぞれ前記第１および第２のシ
リコン系多結晶半導体膜パターンにおける前記第１およ
び第２の負荷用Ｐチャネル薄膜トランジスタのソース領
域に隣接した領域に設けられ、 前記第１および第２の負荷用Ｐチャネル薄膜トランジス
タのドレイン領域が、前記第１および第２の負荷用Ｐチ
ャネル薄膜トランジスタのチャネル領域に隣接して前記
第１および第２のシリコン系多結晶半導体膜パターンに
設けられた低濃度Ｐ型シリコン系多結晶半導体領域と、
該第１および第２のシリコン系多結晶半導体膜パターン
に設けられた低濃度Ｐ型シリコン系多結晶半導体領域に
隣接してそれぞれ前記第２および第１の負荷用Ｐチャネ
ル薄膜トランジスタのゲート電極に接続してそれぞれ該
第１および第２のシリコン系多結晶半導体膜パターンの
他端に設けられたＮ型シリコン系多結晶半導体領域とか
らなり、 前記第１および第２の負荷用Ｐチャネル薄膜トランジス
タのゲート電極が、前記負荷用Ｐチャネル薄膜トランジ
スタ用のゲート絶縁膜を介してそれぞれ前記第１および
第２の負荷用Ｐチャネル薄膜トランジスタのチャネル領
域に対置して設けられていることを特徴とする半導体装
置。 - 【請求項７】 前記第１および第２の負荷用Ｐチャネル
薄膜トランジスタのチャネル領域が、それぞれ低濃度Ｎ
型シリコン系多結晶半導体領域からなることを特徴とす
る請求項６記載の半導体装置。 - 【請求項８】 前記第１および第２の負荷用Ｐチャネル
薄膜トランジスタのチャネル領域が、前記第１並びに第
２の負荷用Ｐチャネル薄膜トランジスタのドレイン領域
を構成する低濃度Ｐ型シリコン系多結晶半導体領域より
それぞれさらに低濃度の低濃度Ｐ型シリコン系多結晶半
導体領域からなることを特徴とする請求項６記載の半導
体装置。 - 【請求項９】 前記第１および第２の負荷用Ｐチャネル
薄膜トランジスタのゲート電極が、それぞれ前記第１お
よび第２の負荷用Ｐチャネル薄膜トランジスタのチャネ
ル領域の上部に設けられていることを特徴とする請求項
６，請求項７あるいは請求項８記載の半導体装置。 - 【請求項１０】 前記層間絶縁膜には、前記第２および
第１の駆動用ＭＯＳトランジスタのゲート電極と少なく
とも前記第１および第２の駆動用ＮチャネルＭＯＳトラ
ンジスタのドレイン領域とにそれぞれ達する第１および
第２のノード・コンタクト孔が設けられ、 前記第１および第２の負荷用Ｐチャネル薄膜トランジス
タのドレイン領域をなすＮ型シリコン系多結晶半導体領
域がそれぞれ延在して前記第１および第２のノード・コ
ンタクト孔を介して前記第２および第１の駆動用ＭＯＳ
トランジスタのゲート電極と少なくとも前記第１および
第２の駆動用ＮチャネルＭＯＳトランジスタのドレイン
領域とにそれぞれ直接に接続されることを特徴とする請
求項９記載の半導体装置。 - 【請求項１１】 前記第１並びに第２の負荷用Ｐチャネ
ル薄膜トランジスタのゲート電極がＮ型多結晶シリコン
を含んでなり、 前記第１並びに第２の負荷用Ｐチャネル薄膜トランジス
タのゲート電極が、それぞれ前記第２および第１の負荷
用Ｐチャネル薄膜トランジスタのドレイン領域をなすＮ
型シリコン系多結晶半導体領域に直接に接続されること
を特徴とする請求項１０記載の半導体装置。 - 【請求項１２】 前記第１および第２の負荷用Ｐチャネ
ル薄膜トランジスタを含めて前記層間絶縁膜の表面を覆
う第２の層間絶縁膜が設けられ、 前記第２の層間絶縁膜と、前記第２および第１の負荷用
Ｐチャネル薄膜トランジスタのゲート電極の一部と、前
記負荷用Ｐチャネル薄膜トランジスタ用のゲート絶縁膜
と、前記第１および第２の負荷用Ｐチャネル薄膜トラン
ジスタのドレイン領域をなすＮ型シリコン系多結晶半導
体領域の一部と、前記層間絶縁膜とをそれぞれ貫通し
て、前記第２および第１の駆動用ＭＯＳトランジスタの
ゲート電極と少なくとも前記第１および第２の駆動用Ｎ
チャネルＭＯＳトランジスタのドレイン領域とにそれぞ
れ達する第１および第２のノード・コンタクト孔が設け
られ、 前記第１および第２のノード・コンタクト孔にはこれら
を充填するコンタクト・プラグが設けられていることを
特徴とする請求項９記載の半導体装置。 - 【請求項１３】 前記コンタクト・プラグがＮ型多結晶
シリコン膜からなることを特徴とする請求項１２記載の
半導体装置。 - 【請求項１４】 前記コンタクト・プラグが非シリコン
系導電体膜からなることを特徴とする請求項１２記載の
半導体装置。 - 【請求項１５】 前記第１並びに第２の負荷用Ｐチャネ
ル薄膜トランジスタのゲート電極が、Ｐ型多結晶シリコ
ンを含んでなることを特徴とする請求項１４記載の半導
体装置。 - 【請求項１６】 前記第１および第２の負荷用Ｐチャネ
ル薄膜トランジスタのゲート電極が、それぞれ前記第１
および第２の負荷用Ｐチャネル薄膜トランジスタのチャ
ネル領域の下部に設けられていることを特徴とする請求
項６，請求項７あるいは請求項８記載の半導体装置。 - 【請求項１７】 前記層間絶縁膜には、前記第２および
第１の駆動用ＭＯＳトランジスタのゲート電極と少なく
とも前記第１および第２の駆動用ＮチャネルＭＯＳトラ
ンジスタのドレイン領域とにそれぞれ達する第１および
第２のノード・コンタクト孔が設けられ、 前記第１並びに第２の負荷用Ｐチャネル薄膜トランジス
タのゲート電極がＮ型多結晶シリコンを含んでなり、 前記第１および第２の負荷用Ｐチャネル薄膜トランジス
タのゲート電極がそれぞれ延在して前記第２および第１
のノード・コンタクト孔を介して前記第１および第２の
駆動用ＭＯＳトランジスタのゲート電極と少なくとも前
記第２および第１の駆動用ＮチャネルＭＯＳトランジス
タのドレイン領域とにそれぞれ直接に接続されることを
特徴とする請求項１６記載の半導体装置。 - 【請求項１８】 前記第１および第２の負荷用Ｐチャネ
ル薄膜トランジスタを含めて前記層間絶縁膜の表面を覆
う第２の層間絶縁膜が設けられ、 前記第２の層間絶縁膜と、前記第１および第２の負荷用
Ｐチャネル薄膜トランジスタのドレイン領域をなすＮ型
シリコン系多結晶半導体領域の一部と、前記負荷用Ｐチ
ャネル薄膜トランジスタ用のゲート絶縁膜と、前記第２
および第１の負荷用Ｐチャネル薄膜トランジスタのゲー
ト電極の一部と、前記層間絶縁膜とをそれぞれ貫通し
て、前記第２および第１の駆動用ＭＯＳトランジスタの
ゲート電極と少なくとも前記第１および第２の駆動用Ｎ
チャネルＭＯＳトランジスタのドレイン領域とにそれぞ
れ達する第１および第２のノード・コンタクト孔が設け
られ、 前記第１および第２のノード・コンタクト孔にはこれら
を充填するコンタクト・プラグが設けられていることを
特徴とする請求項１６記載の半導体装置。 - 【請求項１９】 前記コンタクト・プラグがＮ型多結晶
シリコン膜からなることを特徴とする請求項１８記載の
半導体装置。 - 【請求項２０】 前記コンタクト・プラグが非シリコン
系導電体膜からなることを特徴とする請求項１８記載の
半導体装置。 - 【請求項２１】 前記第１並びに第２の負荷用Ｐチャネ
ル薄膜トランジスタのゲート電極が、Ｐ型多結晶シリコ
ンを含んでなることを特徴とする請求項２０記載の半導
体装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8312247A JP3006520B2 (ja) | 1996-11-22 | 1996-11-22 | 半導体装置 |
| KR1019970062240A KR100264071B1 (ko) | 1996-11-22 | 1997-11-22 | 박막 트랜지스터 및 그를 장착한 sram 메모리 셀 |
| US08/976,723 US5965905A (en) | 1996-11-22 | 1997-11-24 | Thin-film transistor and SRAM memory cell equipped therewith |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8312247A JP3006520B2 (ja) | 1996-11-22 | 1996-11-22 | 半導体装置 |
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