JP2969864B2 - 半導体メモリ装置 - Google Patents
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- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ装置、特に絶縁ゲート型電界効
果薄膜トランジスタを用いたSRAM（スタティック・ラン
ダム・アクセス・メモリ）に係わる。
果薄膜トランジスタを用いたSRAM（スタティック・ラン
ダム・アクセス・メモリ）に係わる。
本発明は、半導体基体に形成された絶縁ゲート型電界
トランジスタと、薄膜トランジスタによる負荷素子とに
よる一対のインバータから成るフリップ・フロップを有
するメモリセルより成る半導体メモリ装置であって、こ
の負荷素子を構成する薄膜トランジスタは、第１及び第
２のチャネル形成領域を構成する第１及び第２の半導体
層が、共通のゲート導電層を介して積層された複合薄膜
トランジスタより成り、上記共通のゲート導電層は、上
記絶縁ゲート型電界効果トランジスタのゲート電極の直
上に配置されてなることにより、メモリセルの占有面積
の縮小化と構造の簡易化をはかる。
トランジスタと、薄膜トランジスタによる負荷素子とに
よる一対のインバータから成るフリップ・フロップを有
するメモリセルより成る半導体メモリ装置であって、こ
の負荷素子を構成する薄膜トランジスタは、第１及び第
２のチャネル形成領域を構成する第１及び第２の半導体
層が、共通のゲート導電層を介して積層された複合薄膜
トランジスタより成り、上記共通のゲート導電層は、上
記絶縁ゲート型電界効果トランジスタのゲート電極の直
上に配置されてなることにより、メモリセルの占有面積
の縮小化と構造の簡易化をはかる。
半導体メモリ装置、特にSRAMにおいて、その１メモリ
セルが高抵抗負荷とドライバートランジスタとの対のイ
ンバータ回路によるフリップ・フロップ型の回路構成を
採る高抵抗負荷型SRAMは、その高抵抗負荷を、ワードト
ランジスタ或いはドライバートランジスタ等の絶縁ゲー
ト型電界効果トランジスタ（以下MOS−FETという）が形
成された半導体基体上に積層された高抵抗負荷多結晶半
導体層によって構成することから、メモリセルの占有面
積の縮小化、構成の簡略化をはかることができる上で有
利である。
セルが高抵抗負荷とドライバートランジスタとの対のイ
ンバータ回路によるフリップ・フロップ型の回路構成を
採る高抵抗負荷型SRAMは、その高抵抗負荷を、ワードト
ランジスタ或いはドライバートランジスタ等の絶縁ゲー
ト型電界効果トランジスタ（以下MOS−FETという）が形
成された半導体基体上に積層された高抵抗負荷多結晶半
導体層によって構成することから、メモリセルの占有面
積の縮小化、構成の簡略化をはかることができる上で有
利である。
ところがこの種の高抵抗負荷型SRAMによる場合、その
集積度の向上、すなわちメモリ容量の増大化がはかられ
るにつれて、負荷抵抗がより高抵抗化される必要が生じ
てくる。このため負荷抵抗に流れる電流が小さくなり、
この電流値がドライバートランジスタのMOS−FETのジャ
ンクションリーク電流値に近づき、さらにメモリセルの
微細化が進むにつれて集積度が上がる場合、高抵抗負荷
を流れる電流値とMOS−FETのジャンクションリークのバ
ランスが崩れ、メモリ動作が安定とならないという恐れ
がある。
集積度の向上、すなわちメモリ容量の増大化がはかられ
るにつれて、負荷抵抗がより高抵抗化される必要が生じ
てくる。このため負荷抵抗に流れる電流が小さくなり、
この電流値がドライバートランジスタのMOS−FETのジャ
ンクションリーク電流値に近づき、さらにメモリセルの
微細化が進むにつれて集積度が上がる場合、高抵抗負荷
を流れる電流値とMOS−FETのジャンクションリークのバ
ランスが崩れ、メモリ動作が安定とならないという恐れ
がある。
これに対して多結晶半導体層による薄膜トランジスタ
TFT構造によるｐチャネルMOS−FETを用いたSRAMは、高
抵抗負荷SRAMにおけると同様に積層構造を採ることがで
きることによって、メモリセルの占有面積の縮小化と共
に、上述したメモリ動作の不安定性を回避することがで
きるといる利点を有する。
TFT構造によるｐチャネルMOS−FETを用いたSRAMは、高
抵抗負荷SRAMにおけると同様に積層構造を採ることがで
きることによって、メモリセルの占有面積の縮小化と共
に、上述したメモリ動作の不安定性を回避することがで
きるといる利点を有する。
第６図はこのTFT−SRAMのメモリセルの回路図を示す
もので、この場合ｐチャネル型の薄膜トランジスタのTF
T1〜TFT4よりなる負荷素子Q5及びQ6と、ｎチャネル型MO
S−FETによるドライバートランジスタQ3及びQ4との対の
インバータ回路によるフリップ・フロップ回路と、ｎチ
ャネルMOS−FETによるワードトランジスタQ1及びQ2によ
って構成される。B1,B2はビット線である。
もので、この場合ｐチャネル型の薄膜トランジスタのTF
T1〜TFT4よりなる負荷素子Q5及びQ6と、ｎチャネル型MO
S−FETによるドライバートランジスタQ3及びQ4との対の
インバータ回路によるフリップ・フロップ回路と、ｎチ
ャネルMOS−FETによるワードトランジスタQ1及びQ2によ
って構成される。B1,B2はビット線である。
この種のTFT−SRAMについては、電気通信学会技術研
究報告SDM89−19の１〜５頁や、日経マイクロデバイス1
988年９月号123〜130頁等にその記載があるところであ
る。
究報告SDM89−19の１〜５頁や、日経マイクロデバイス1
988年９月号123〜130頁等にその記載があるところであ
る。
一方本出願人は、先に特願平１−302487号において、
半導体メモリ装置特にSRAMにおいて薄膜トランジスタの
リーク電流を低減化させるために、インバータの負荷素
子として２組の薄膜トランジスタを並置して形成し、そ
の両ソース／ドレイン領域を直列に接続するいわゆるダ
ブルゲート構造を提案した。このようなダブルゲート構
造を採る場合、各薄膜トランジスタにおけるソース／ド
レイン間の電圧が２組のソース／ドレインの各々に分割
され、１組当たりのソース／ドレイン間の電圧が低くな
るので、これにより薄膜トランジスタのリーク電流を低
減化することができる。
半導体メモリ装置特にSRAMにおいて薄膜トランジスタの
リーク電流を低減化させるために、インバータの負荷素
子として２組の薄膜トランジスタを並置して形成し、そ
の両ソース／ドレイン領域を直列に接続するいわゆるダ
ブルゲート構造を提案した。このようなダブルゲート構
造を採る場合、各薄膜トランジスタにおけるソース／ド
レイン間の電圧が２組のソース／ドレインの各々に分割
され、１組当たりのソース／ドレイン間の電圧が低くな
るので、これにより薄膜トランジスタのリーク電流を低
減化することができる。
しかしながら、このようなダブルゲート構造とする場
合、負荷素子の占有面積が大となる恐れがある。
合、負荷素子の占有面積が大となる恐れがある。
本発明は、半導体メモリ装置、特に上述したTFT−SRA
Mをはじめとするダブルゲート構造等の複合薄膜トラン
ジスタ構造を有するTFT−SRAMにおいて、そのメモリセ
ルの半導体基体上における占有面積の縮小化と、構成の
簡略化をはかる。
Mをはじめとするダブルゲート構造等の複合薄膜トラン
ジスタ構造を有するTFT−SRAMにおいて、そのメモリセ
ルの半導体基体上における占有面積の縮小化と、構成の
簡略化をはかる。
本発明は、第１図にその要部の略線的拡大断面図を示
すように、半導体基体（１）に形成された絶縁ゲート型
電界効果トランジスタと、薄膜トランジスタによる負荷
素子とによる一対のインバータから成るフリップ・フロ
ップを有するメモリセルよる成る半導体メモリ装置であ
って、この負荷素子Q5又はQ6を構成する薄膜トランジス
タTFT1及びTFT2又はTFT3及びTFT4は、第１及び第２のチ
ャネル形成領域（6B）及び（10B）を構成する第１及び
第２の半導体層（６）及び（10）が、共通のゲート導電
層（８）を介して積層された複合薄膜トランジスタより
成り、上記共通のゲート導電層（８）は、上記絶縁ゲー
ト型電界効果トランジスタのゲート電極（３）の直上に
配置されて成る。
すように、半導体基体（１）に形成された絶縁ゲート型
電界効果トランジスタと、薄膜トランジスタによる負荷
素子とによる一対のインバータから成るフリップ・フロ
ップを有するメモリセルよる成る半導体メモリ装置であ
って、この負荷素子Q5又はQ6を構成する薄膜トランジス
タTFT1及びTFT2又はTFT3及びTFT4は、第１及び第２のチ
ャネル形成領域（6B）及び（10B）を構成する第１及び
第２の半導体層（６）及び（10）が、共通のゲート導電
層（８）を介して積層された複合薄膜トランジスタより
成り、上記共通のゲート導電層（８）は、上記絶縁ゲー
ト型電界効果トランジスタのゲート電極（３）の直上に
配置されて成る。
上述した本発明による半導体メモリ装置によれば、第
３図及び第５図に等価的にその回路図を示すように、負
荷素子としての薄膜トランジスタがそれぞれ２個の薄膜
トランジスタがそれぞれ２個の薄膜トランジスタTFT1及
びTFT2、TFT3及びTFT4による複合構造を有するので、例
えばソース／ドレインが直列接続された構成を採る場合
においては、各１個当たりの素子TFT1〜TFT4のソース／
ドレイン間の電圧を低減化し得るので、リーク電流の低
減化をはかって、スタンバイ電流を低減化することがで
き、特性の向上をはかることができる。
３図及び第５図に等価的にその回路図を示すように、負
荷素子としての薄膜トランジスタがそれぞれ２個の薄膜
トランジスタがそれぞれ２個の薄膜トランジスタTFT1及
びTFT2、TFT3及びTFT4による複合構造を有するので、例
えばソース／ドレインが直列接続された構成を採る場合
においては、各１個当たりの素子TFT1〜TFT4のソース／
ドレイン間の電圧を低減化し得るので、リーク電流の低
減化をはかって、スタンバイ電流を低減化することがで
き、特性の向上をはかることができる。
また、ソース／ドレインが並列接続された構成を採っ
て、薄膜トランジスタのドライブ能力を倍増化した複合
薄膜トランジスタ構成とすることもできる。
て、薄膜トランジスタのドライブ能力を倍増化した複合
薄膜トランジスタ構成とすることもできる。
いずれの場合においても、本発明構成によれば、複合
トランジスタ構成を採るにもかかわらず、各対の薄膜ト
ランジスタTFT1及びTFT2、TFT3及びTFT4を積層構造と
し、かつそのゲート電極を構成するゲート導電層（８）
を共通として、サンドイッチ状に挟み込んだ構成とする
ので、構造の簡易化、更に占有面積の縮小化をはかるこ
とができ、半導体メモリ装置の高密度、高集積化をはか
ることができる。
トランジスタ構成を採るにもかかわらず、各対の薄膜ト
ランジスタTFT1及びTFT2、TFT3及びTFT4を積層構造と
し、かつそのゲート電極を構成するゲート導電層（８）
を共通として、サンドイッチ状に挟み込んだ構成とする
ので、構造の簡易化、更に占有面積の縮小化をはかるこ
とができ、半導体メモリ装置の高密度、高集積化をはか
ることができる。
以下、第１図及び第２図の製造工程図を参照して、本
発明による半導体メモリ装置の一例を詳細に説明する。
第１図及び第２図においては、第３図に示した１対のイ
ンバータを構成する、例えば１の負荷素子Q5及び１のド
ライバートランジスタQ3のみの略線的断面図を示す。
発明による半導体メモリ装置の一例を詳細に説明する。
第１図及び第２図においては、第３図に示した１対のイ
ンバータを構成する、例えば１の負荷素子Q5及び１のド
ライバートランジスタQ3のみの略線的断面図を示す。
実施例１ 先ず、トランジスタQ1〜Q4をバルク型のFETとして構
成する。
成する。
第２図Ａに示すように、低比抵抗のｐ型もしくはｎ型
の単結晶シリコンSi基体よりなる半導体基体（１）上
に、例えばｐ型のウェル領域（18）を形成する。そして
例えば半導体基体（１）の一主面に臨むｐ型ウェル領域
（18）上のメモリセルの各素子の形成部以外を選択的熱
酸化によって厚い絶縁層いわゆるLOCOSを形成した後、
各トランジスタ形成部、この場合各トランジスタQ1〜Q4
の形成部に、例えば薄い熱酸化膜よりなるゲート絶縁層
（２）を形成し、このゲート絶縁層（２）を介して各ト
ランジスタのゲート電極（３）を、低比抵抗の多結晶半
導体層例えば多結晶Si層を例えば全面的にCVD（化学的
気相成長法）によって形成した後、フォトリソグラフィ
による選択的エッチング例えば異方性RIE（反応性イオ
ンエッチング）によって所要のパターンに形成する。そ
して、前述のLOCOS絶縁層と、各トランジスタQ1〜Q4の
ゲート部を含むパターンをマスクとしてｎ型の不純物を
イオン注入してゲート電極（３）を挟んでその両側にｎ
型のソース／ドレイン領域（4A）及び（4B）を形成して
トランジスタQ1〜Q4を構成する。この後、このゲート電
極（３）およびソース／ドレイン領域（4A）及び（4B）
上を覆って全面的にSiO2等よりなる層間絶縁層（５）を
CVD等により被着する。
の単結晶シリコンSi基体よりなる半導体基体（１）上
に、例えばｐ型のウェル領域（18）を形成する。そして
例えば半導体基体（１）の一主面に臨むｐ型ウェル領域
（18）上のメモリセルの各素子の形成部以外を選択的熱
酸化によって厚い絶縁層いわゆるLOCOSを形成した後、
各トランジスタ形成部、この場合各トランジスタQ1〜Q4
の形成部に、例えば薄い熱酸化膜よりなるゲート絶縁層
（２）を形成し、このゲート絶縁層（２）を介して各ト
ランジスタのゲート電極（３）を、低比抵抗の多結晶半
導体層例えば多結晶Si層を例えば全面的にCVD（化学的
気相成長法）によって形成した後、フォトリソグラフィ
による選択的エッチング例えば異方性RIE（反応性イオ
ンエッチング）によって所要のパターンに形成する。そ
して、前述のLOCOS絶縁層と、各トランジスタQ1〜Q4の
ゲート部を含むパターンをマスクとしてｎ型の不純物を
イオン注入してゲート電極（３）を挟んでその両側にｎ
型のソース／ドレイン領域（4A）及び（4B）を形成して
トランジスタQ1〜Q4を構成する。この後、このゲート電
極（３）およびソース／ドレイン領域（4A）及び（4B）
上を覆って全面的にSiO2等よりなる層間絶縁層（５）を
CVD等により被着する。
次に第２図Ｂに示すように、層間絶縁層（５）上に全
面的に第１の半導体層（６）例えば多結晶Si層を形成す
る。この多結晶Si層の形成は、例えば580℃以下の温度
の減圧CVDによって非晶質Si層（図示せず）を被着した
後、赤外線ランプ光、アークランプ、Arレーザ、エキシ
マレーザ等を用いてO2雰囲気中で1100℃、20秒程度の高
温短時間熱処理を行う。この場合、O2雰囲気中で行うこ
とにより、第１の半導体層（６）上にゲート絶縁層
（７）を同時に形成することができる。このようにして
形成した第１の半導体層（６）は、粒径が均一で、表面
の平坦性が良く、移動度等の性能もよい。従って、高性
能の負荷素子用薄膜トランジスタTFT1を得ることができ
る。また、このときゲート絶縁層（７）も平坦で良好な
膜質となるため、この薄膜トランジスタTFT1ではピンホ
ール等による耐圧低下を少なくすることができる。
面的に第１の半導体層（６）例えば多結晶Si層を形成す
る。この多結晶Si層の形成は、例えば580℃以下の温度
の減圧CVDによって非晶質Si層（図示せず）を被着した
後、赤外線ランプ光、アークランプ、Arレーザ、エキシ
マレーザ等を用いてO2雰囲気中で1100℃、20秒程度の高
温短時間熱処理を行う。この場合、O2雰囲気中で行うこ
とにより、第１の半導体層（６）上にゲート絶縁層
（７）を同時に形成することができる。このようにして
形成した第１の半導体層（６）は、粒径が均一で、表面
の平坦性が良く、移動度等の性能もよい。従って、高性
能の負荷素子用薄膜トランジスタTFT1を得ることができ
る。また、このときゲート絶縁層（７）も平坦で良好な
膜質となるため、この薄膜トランジスタTFT1ではピンホ
ール等による耐圧低下を少なくすることができる。
このようなエキシマレーザ光による薄膜多結晶Siの形
成方法については、本発明者等によるマテリアルズ・リ
サーチ・ソサエティ,Symp.Proc.Vol.146.1988に詳細が
記載された公知の方法を採ることができる。
成方法については、本発明者等によるマテリアルズ・リ
サーチ・ソサエティ,Symp.Proc.Vol.146.1988に詳細が
記載された公知の方法を採ることができる。
尚、上述の多結晶Si層を580℃以上の減圧CVDにより形
成する場合は、Si層が非晶質とならないが、Si+等をイ
オン注入して一旦非晶質化した後エキシマレーザ等によ
る高温短時間熱処理を行うことにより、上述したように
良好な膜質の、結晶化された多結晶半導体層による薄膜
トランジスタを得ることができる。
成する場合は、Si層が非晶質とならないが、Si+等をイ
オン注入して一旦非晶質化した後エキシマレーザ等によ
る高温短時間熱処理を行うことにより、上述したように
良好な膜質の、結晶化された多結晶半導体層による薄膜
トランジスタを得ることができる。
そして、このゲート絶縁層（７）上に第３図に示す複
合薄膜トランジスタTFT1及びTFT2、又はTFT3及びTFT4の
共通の所要のパターンのゲート導電層（８）を、例えば
トランジスタQ3又はQ4上に形成する。このゲート導電層
（８）は、例えば低比抵抗多結晶Si層等を被着した後フ
ォトリソグラフィの適用によってパターニングして形成
する。そして、このゲート導電層（８）をマスクとして
第１の半導体層（６）にｐ型のB+等のイオンを高濃度に
注入して、第１の半導体層（６）の両側にソース／ドレ
イン領域（6A）を形成する。
合薄膜トランジスタTFT1及びTFT2、又はTFT3及びTFT4の
共通の所要のパターンのゲート導電層（８）を、例えば
トランジスタQ3又はQ4上に形成する。このゲート導電層
（８）は、例えば低比抵抗多結晶Si層等を被着した後フ
ォトリソグラフィの適用によってパターニングして形成
する。そして、このゲート導電層（８）をマスクとして
第１の半導体層（６）にｐ型のB+等のイオンを高濃度に
注入して、第１の半導体層（６）の両側にソース／ドレ
イン領域（6A）を形成する。
その後第２図Ｃに示すように、例えばゲート導電層
（８）の表面を熱酸化してゲート絶縁層（19）を形成
し、更に第１の半導体層（６）上を覆ってSiO2等の層間
絶縁層（９）を形成し、一方のソース／ドレイン領域
（6A）上に窓開けを行って、この一方のソース／ドレイ
ン領域（6A）を外部に露呈する。
（８）の表面を熱酸化してゲート絶縁層（19）を形成
し、更に第１の半導体層（６）上を覆ってSiO2等の層間
絶縁層（９）を形成し、一方のソース／ドレイン領域
（6A）上に窓開けを行って、この一方のソース／ドレイ
ン領域（6A）を外部に露呈する。
第２図Ｄに示すように、上述の第１の半導体層（６）
と同様の形成方法によって、例えば多結晶Si層よりなる
第２の半導体層（10）を形成する。即ち例えば、580℃
以下の減圧CVDによって非晶質Si層（図示せず）を被着
した後、赤外線ランプ光、アークランプ、Arレーザやエ
キシマレーザ光等を用いてN2雰囲気中で1100℃、20秒程
度の高温短時間熱処理を行って良好な膜質の多結晶Siよ
りなる第２の半導体層（10）を得る。そしてこの半導体
層（10）上に所要のパターンの例えばゲート導電層
（８）の両側に、例えばZn+等のｐ型のイオンを高濃度
に注入して、ソース／ドレイン領域（10A）を形成し、
このソース／ドレイン領域（10A）に挟まれたゲート導
電層（８）上の領域を第２のチャネル形成領域（10B）
とする。
と同様の形成方法によって、例えば多結晶Si層よりなる
第２の半導体層（10）を形成する。即ち例えば、580℃
以下の減圧CVDによって非晶質Si層（図示せず）を被着
した後、赤外線ランプ光、アークランプ、Arレーザやエ
キシマレーザ光等を用いてN2雰囲気中で1100℃、20秒程
度の高温短時間熱処理を行って良好な膜質の多結晶Siよ
りなる第２の半導体層（10）を得る。そしてこの半導体
層（10）上に所要のパターンの例えばゲート導電層
（８）の両側に、例えばZn+等のｐ型のイオンを高濃度
に注入して、ソース／ドレイン領域（10A）を形成し、
このソース／ドレイン領域（10A）に挟まれたゲート導
電層（８）上の領域を第２のチャネル形成領域（10B）
とする。
その後、第１図に示すように、この第２の半導体層
（10）上を覆って全面的にSiO2等よりなる層間絶縁層
（11）を被着して、本発明による半導体メモリ装置の１
のインバータを構成する負荷素子Q5及びドライバートラ
ンジスタQ3を得ることができる。
（10）上を覆って全面的にSiO2等よりなる層間絶縁層
（11）を被着して、本発明による半導体メモリ装置の１
のインバータを構成する負荷素子Q5及びドライバートラ
ンジスタQ3を得ることができる。
この後、Al等よりなるビット線B1及びB2等を従来公知
の方法により形成して、本発明による半導体メモリ装置
を得ることができる。
の方法により形成して、本発明による半導体メモリ装置
を得ることができる。
上述した例では、薄膜トランジスタTFT1及びTFT2、TF
T3及びTFT4の各トランジスタが直列に配置構成された例
を示したが、第５図にその回路構成を示すように、各負
荷素子をそれぞれ２つの薄膜トランジスタTFT1及びTF
T2、TFT3及びTFT4を並列接続して、トランジスタのドラ
イブ能力を増倍し、耐α線対策等をはかった構成による
SRAMに本発明を適用することができる。この場合の一実
施例を実施例２として説明する。
T3及びTFT4の各トランジスタが直列に配置構成された例
を示したが、第５図にその回路構成を示すように、各負
荷素子をそれぞれ２つの薄膜トランジスタTFT1及びTF
T2、TFT3及びTFT4を並列接続して、トランジスタのドラ
イブ能力を増倍し、耐α線対策等をはかった構成による
SRAMに本発明を適用することができる。この場合の一実
施例を実施例２として説明する。
実施例２ この例においても、第４図中、第５図に示した一対の
インバータを構成する、例えば１の負荷素子Q5及び１の
ドライバートランジスタQ3のみの略線的断面図を示す。
この場合第１及び第２の半導体層（６）及び（10）によ
る、対応する両ソース／ドレイン領域（6A）及び（10
A）を相互に連接させたものであって、第４図において
第１図に対応する部分には同一符号を付して重複説明を
省略する。
インバータを構成する、例えば１の負荷素子Q5及び１の
ドライバートランジスタQ3のみの略線的断面図を示す。
この場合第１及び第２の半導体層（６）及び（10）によ
る、対応する両ソース／ドレイン領域（6A）及び（10
A）を相互に連接させたものであって、第４図において
第１図に対応する部分には同一符号を付して重複説明を
省略する。
このような構成による場合、ゲート導電層（８）を介
して積層される第１及び第２の半導体層（６）及び（1
0）による薄膜トランジスタTFT1及びTFT2、TFT3及びTFT
4の各ソース領域と、各ドレイン領域とをそれぞれ接続
したため、トランジスタの電流駆動能力、相互コンダク
タンスgm、移動度μを増倍することができ、特性の向上
をはかることができる。
して積層される第１及び第２の半導体層（６）及び（1
0）による薄膜トランジスタTFT1及びTFT2、TFT3及びTFT
4の各ソース領域と、各ドレイン領域とをそれぞれ接続
したため、トランジスタの電流駆動能力、相互コンダク
タンスgm、移動度μを増倍することができ、特性の向上
をはかることができる。
なお、上述の各実施例において低比抵抗とする多結晶
半導体よりなるゲート電極（３）及びゲート導電層
（８）は、この半導体層の形成とともに不純物を注入す
るとか、タングステンＷ等による金属シリサイドないし
は金属シリサイドの積層によるポリサイド構造とするな
ど、種々の周知の構成を採り得る。
半導体よりなるゲート電極（３）及びゲート導電層
（８）は、この半導体層の形成とともに不純物を注入す
るとか、タングステンＷ等による金属シリサイドないし
は金属シリサイドの積層によるポリサイド構造とするな
ど、種々の周知の構成を採り得る。
また上述した各実施例においては、一対の薄膜トラン
ジスタTFT1及びTFT2、TFT3及びTFT4が積層された場合で
あるが、複数対のTFTによるSRAMに本発明を適用するこ
ともできる。
ジスタTFT1及びTFT2、TFT3及びTFT4が積層された場合で
あるが、複数対のTFTによるSRAMに本発明を適用するこ
ともできる。
上述した本発明による半導体メモリ装置によれば、薄
膜トランジスタがそれぞれ２個の薄膜トランジスタTFT1
及びTFT2、TFT3及びTFT4による複合構造を有するので、
例えばソース／ドレインが直列接続された構成を採る場
合においては、各１個当たりの素子TFT1〜TFT4のソース
／ドレイン間の電圧を低減化し得るので、リーク電流の
低減化をはかって、スタンバイ電流を低減化することが
でき、特性の向上をはかることができる。
膜トランジスタがそれぞれ２個の薄膜トランジスタTFT1
及びTFT2、TFT3及びTFT4による複合構造を有するので、
例えばソース／ドレインが直列接続された構成を採る場
合においては、各１個当たりの素子TFT1〜TFT4のソース
／ドレイン間の電圧を低減化し得るので、リーク電流の
低減化をはかって、スタンバイ電流を低減化することが
でき、特性の向上をはかることができる。
また、ソース／ドレインが並列接続された構成を採る
場合は、薄膜トランジスタのドライブ能力を増倍させて
耐α線対策をはかり、相互コンダクタンスgm、移動度μ
を増倍することができ、特性の向上をはかることができ
る。
場合は、薄膜トランジスタのドライブ能力を増倍させて
耐α線対策をはかり、相互コンダクタンスgm、移動度μ
を増倍することができ、特性の向上をはかることができ
る。
いずれの場合においても、本発明構成によれば、複合
トランジスタ構成を採るにもかかわらず、各対の薄膜ト
ランジスタTFT1及びTFT2、TFT3及びTFT4を積層構造と
し、かつそのゲート電極を構成するゲート導電層（８）
を共通として、サンドイッチ状に挟み込んだ構成とする
ので、構造の簡易化、更に占有面積の縮小化をはかるこ
とができ、半導体メモリ装置の高密度、高集積度化をは
かることができる。
トランジスタ構成を採るにもかかわらず、各対の薄膜ト
ランジスタTFT1及びTFT2、TFT3及びTFT4を積層構造と
し、かつそのゲート電極を構成するゲート導電層（８）
を共通として、サンドイッチ状に挟み込んだ構成とする
ので、構造の簡易化、更に占有面積の縮小化をはかるこ
とができ、半導体メモリ装置の高密度、高集積度化をは
かることができる。
第１図は本発明による半導体メモリ装置の一例の略線的
拡大断面図、第２図Ａ〜Ｄは本発明半導体メモリ装置の
一例の製造工程図、第３図は本発明による半導体メモリ
装置の一例の回路構成図、第４図は本発明による半導体
メモリ装置の他の例の略線的拡大断面図、第５図は本発
明による半導体メモリ装置の他の例の回路構成図、第６
図は従来のTFT−SRAMの回路構成図である。 （１）は半導体基体、（２）、（７）及び（19）ははゲ
ート絶縁層、（３）はゲート電極、（4A）、（4B）、
（6A）及び（10A）はソース／ドレイン領域、（５）、
（９）及び（11）は層間絶縁層、（６）及び（10）は第
１及び第２の半導体層、（6B）及び（10B）は第１及び
第２のチャネル形成領域である。
拡大断面図、第２図Ａ〜Ｄは本発明半導体メモリ装置の
一例の製造工程図、第３図は本発明による半導体メモリ
装置の一例の回路構成図、第４図は本発明による半導体
メモリ装置の他の例の略線的拡大断面図、第５図は本発
明による半導体メモリ装置の他の例の回路構成図、第６
図は従来のTFT−SRAMの回路構成図である。 （１）は半導体基体、（２）、（７）及び（19）ははゲ
ート絶縁層、（３）はゲート電極、（4A）、（4B）、
（6A）及び（10A）はソース／ドレイン領域、（５）、
（９）及び（11）は層間絶縁層、（６）及び（10）は第
１及び第２の半導体層、（6B）及び（10B）は第１及び
第２のチャネル形成領域である。
Claims (1)
- 【請求項１】半導体基体に形成された絶縁ゲート型電界
効果トランジスタと、 薄膜トランジスタによる負荷素子とによる一対のインバ
ータから成るフリップ・フロップを有するメモリセルよ
り成る半導体メモリ装置であって、 上記負荷素子を構成する薄膜トランジスタは、第１及び
第２のチャネル形成領域を構成する第１及び第２の半導
体層が、共通のゲート導電層を介して積層された複合薄
膜トランジスタより成り、 上記共通のゲート導電層は、上記絶縁ゲート型電界効果
トランジスタのゲート電極の直上に配置されて成ること
を特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225760A JP2969864B2 (ja) | 1990-08-28 | 1990-08-28 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225760A JP2969864B2 (ja) | 1990-08-28 | 1990-08-28 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04107859A JPH04107859A (ja) | 1992-04-09 |
| JP2969864B2 true JP2969864B2 (ja) | 1999-11-02 |
Family
ID=16834388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2225760A Expired - Fee Related JP2969864B2 (ja) | 1990-08-28 | 1990-08-28 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2969864B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101250882B1 (ko) * | 2006-11-22 | 2013-04-04 | 서울시립대학교 산학협력단 | 강유전체 메모리장치 및 그 제조방법 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0645608A (ja) * | 1992-07-27 | 1994-02-18 | Nec Corp | 薄膜トランジスタおよびそれを用いた半導体記憶装置 |
| JP3236720B2 (ja) * | 1993-02-10 | 2001-12-10 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| WO1995025349A1 (en) * | 1994-03-17 | 1995-09-21 | Northern Telecom Limited | A giga-ohm loak resistor for microelectronic integrated circuits |
| JP2002280563A (ja) * | 2001-03-19 | 2002-09-27 | Matsushita Electric Ind Co Ltd | Ｔｆｔ型液晶表示装置及びその製造方法 |
| JP2015159260A (ja) | 2014-02-25 | 2015-09-03 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| CN105633101A (zh) | 2016-04-01 | 2016-06-01 | 京东方科技集团股份有限公司 | Tft阵列基板及其制造方法、显示装置 |
-
1990
- 1990-08-28 JP JP2225760A patent/JP2969864B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101250882B1 (ko) * | 2006-11-22 | 2013-04-04 | 서울시립대학교 산학협력단 | 강유전체 메모리장치 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04107859A (ja) | 1992-04-09 |
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