JPH0685206A

JPH0685206A - 半導体記憶装置

Info

Publication number: JPH0685206A
Application number: JP4255726A
Authority: JP
Inventors: Toshio Wada; 俊男和田; Ichiro Murai; 一郎村井; Tomofune Tani; 智船谷
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1992-08-31
Filing date: 1992-08-31
Publication date: 1994-03-25

Abstract

(57)【要約】【目的】記憶保持動作が安定で且つ低消費電力の高集
積ＳＲＡＭメモリセルを提供する。【構成】メモリセルのフリップフロップ回路の負荷を
ＮＰＮ接合ダイオード素子１７ａ、１７ｂで構成するこ
とにより、ドライバトランジスタ１５ａ、１５ｂのリー
ク電流を１０〜１００ｆＡ程度に抑える。ＮＰＮ接合ダ
イオード素子１７ａ、１７ｂは１層のポリシリコン薄膜
１７で構成されるので、高抵抗負荷型メモリセルと同程
度の製造容易性且つ集積度を得ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばＳＲＡＭ（Stat
ic Random Access Memory)のようなフリップフロップ回
路を用いたメモリセルを有する半導体記憶装置に関する
ものである。

【０００２】

【従来の技術】図４に、従来のＳＲＡＭの６トランジス
タセルの等価回路を示す。

【０００３】このメモリセルは、信号線である一対のビ
ット線１０２ａ、１０２ｂと、アドレスを選択するワー
ド線１０３と、このワード線１０３を通じてＯＮ／ＯＦ
Ｆ動作する一対のトランスファーゲート１０４ａ、１０
４ｂと、電源線１００と接地線１０１の間でデータを保
持するためのフリップフロップ回路を構成する一対のド
ライバトランジスタ１０５ａ、１０５ｂと、このフリッ
プフロップ回路の負荷である一対のロードトランジスタ
１０６ａ、１０６ｂとで構成される。

【０００４】ＳＲＡＭのメモリセルには、この６トラン
ジスタセルの他に、図４のロードトランジスタ１０６
ａ、１０６ｂの部分に夫々抵抗素子を用いた高抵抗負荷
４トランジスタセルもある。この高抵抗負荷４トランジ
スタセルでは、基板に形成した４個のトランジスタの上
に２個の抵抗素子を積層形成できるため、メモリセルの
平面積を小さくすることができるという利点が有る反
面、集積度が高くなるに従い、ドライバトランジスタの
リーク電流を制御するための抵抗値の選択範囲が狭くな
り、リーク電流の制御が困難になって、データ保持の安
定性に欠けるという欠点が有る。即ち、低消費電力化を
図るために抵抗値を大きくすると、この抵抗のためにフ
リップフロップ回路内の記憶ノードでの電位降下が大き
くなり、データ保持の安定特性が劣化する。

【０００５】一方、図４に示した６トランジスタセルの
場合には、データ保持特性は優れているが、６個のトラ
ンジスタが必要なため、セル面積を小さくして高集積化
を図ることが比較的困難であるという問題があった。即
ち、６トランジスタセルでは、通常、一対のトランスフ
ァーゲート１０４ａ、１０４ｂと一対のドライバトラン
ジスタ１０５ａ、１０５ｂに夫々ＮチャネルＭＯＳトラ
ンジスタを、一対のロードトランジスタ１０６ａ、１０
６ｂに夫々ＰチャネルＭＯＳトランジスタを用いたＣＭ
ＯＳ構造が採られるが、これら６個のＭＯＳトランジス
タを全て基板に形成すると、必然的に、或る程度のセル
面積が必要となり、この結果、集積度を上げることが困
難であった。

【０００６】そこで、この６トランジスタセルの一対の
ロードトランジスタ１０６ａ、１０６ｂを夫々ポリシリ
コン薄膜のＴＦＴ（Thin Film Transistor) で構成する
ことにより、上述した高抵抗負荷４トランジスタセルと
同程度のセル面積で且つリーク電流を減少させる構造が
提案されている（塘一仁他著：「ポリシリコン薄膜トラ
ンジスタ（ＴＦＴ）を用いた４ＭＳＲＡＭメモリセ
ル」：電気通信学会誌、１９９０年版、ＳＤＭ９０−２
５，ＩＣＤ９０−３３、ｐｐ７−１３）。この構造によ
れば、例えば、３Ｖの電源電圧に対してリーク電流を１
０〜１００ｆＡ以下に抑えることができる。

【０００７】

【発明が解決しようとする課題】しかしながら、上述し
た文献に記載されているように、ＴＦＴ構造をＳＲＡＭ
に用いようとすると、ポリシリコン（又はポリサイド）
電極や配線を少なくとも３〜４層用いる必要がある。こ
のため、その製造工程が複雑になって、コスト高になる
という問題があった。また、積層部分で段差が大きくな
り、上層でパターニングを行う時に、ホトリソグラフィ
工程で不良が多発するという問題もあった。

【０００８】そこで、本発明の目的は、例えば、ポリシ
リコン膜１〜２層の簡単な構造で、上述したＴＦＴを用
いた場合とほぼ同程度のリーク電流特性を示すＳＲＡＭ
のメモリセル構造を提供することである。

【０００９】

【課題を解決するための手段】上述した課題を解決する
ために、本発明では、フリップフロップ回路を用いたメ
モリセルを有する半導体記憶装置において、前記フリッ
プフロップ回路の電源線に対する負荷として接合ダイオ
ードを用いる。

【００１０】本発明では、例えば、前記接合ダイオード
が、多結晶シリコン膜で構成されている。

【００１１】また、例えば、前記接合ダイオードが、前
記電源線から、Ｎ型半導体、Ｐ型半導体の順に構成され
ている。

【００１２】また、例えば、前記接合ダイオードが、前
記電源線から、Ｐ型半導体、Ｎ型半導体の順に構成され
ている。

【００１３】また、本発明では、フリップフロップ回路
を用いたメモリセルを有する半導体記憶装置において、
前記フリップフロップ回路の電源線に対する負荷とし
て、前記電源線から、Ｎ型半導体、Ｐ型半導体、Ｎ型半
導体の順に構成されたＮＰＮ接合ダイオード素子が用い
られている。

【００１４】また、この場合、例えば、前記ＮＰＮ接合
ダイオード素子が、多結晶シリコン膜で構成されてい
る。

【００１５】また、本発明では、フリップフロップ回路
を用いたメモリセルを有する半導体記憶装置において、
前記フリップフロップ回路の電源線に対する負荷とし
て、前記電源線から、Ｐ型半導体、Ｎ型半導体、Ｐ型半
導体の順に構成されたＰＮＰ接合ダイオード素子が用い
られている。

【００１６】また、この場合、例えば、前記ＰＮＰ接合
ダイオード素子が、多結晶シリコン膜で構成されてい
る。

【００１７】また、本発明では、好ましくは、前記Ｐ型
半導体の部分での不純物濃度が１×１０¹⁷／cm³以上で
ある。

【００１８】また、本発明では、好ましくは、前記Ｎ型
半導体の部分での不純物濃度が１×１０¹⁹／cm³以上で
ある。

【００１９】

【作用】本発明においては、例えばＳＲＡＭのメモリセ
ルを構成するフリップフロップ回路の電源線につながる
負荷部分に接合ダイオード又は接合ダイオード素子を用
いているので、リーク電流（ＯＦＦ電流）を、既述した
ＴＦＴを用いた場合とほぼ同程度の例えば１００ｆＡ以
下に抑えることができ、従来の高抵抗負荷４トランジス
タセルと比較して、集積度を上げた場合でも、そのデー
タ保持特性を損なうことがない。また、この結果、スタ
ンバイ状態でのデータ保持電流を低減することができ、
ＳＲＡＭ等の半導体記憶装置の低消費電力化が達成でき
る。

【００２０】また、本発明の負荷部分は例えば１層の多
結晶シリコン膜で構成することができ、従って、既述し
たＴＦＴを用いた場合と比較して、本発明の半導体記憶
装置は、その製造工程が簡単であり、低コストに製造で
きる。更に、積層数が減ることにより、段差が低減さ
れ、歩留りが向上する。

【００２１】

【実施例】以下、本発明を実施例につき図１〜図３を参
照して説明する。

【００２２】図１は、本発明をＳＲＡＭのメモリセルに
適用した第１の実施例を示しており、図１（ａ）はその
等価回路である。

【００２３】同図に示すように、この実施例において
は、メモリセルのフリップフロップ回路を構成する一対
のドライバトランジスタ１５ａ、１５ｂと電源線１０と
の間の負荷として一対の接合ダイオード１６ａ、１６ｂ
が用いられている。なお、同図において、１１は接地
線、１２ａ、１２ｂはビット線、１３はワード線、１４
ａ、１４ｂはトランスファーゲートである。

【００２４】この実施例は、ドライバトランジスタ１５
ａ、１５ｂ及びトランスファーゲート１４ａ、１４ｂに
夫々ＮＭＯＳトランジスタを用いた例であり、接合ダイ
オード１６ａ、１６ｂは、電源線１０の側がＮ型半導
体、ドライバトランジスタ１５ａ、１５ｂの側がＰ型半
導体で構成されている。そして、この接合ダイオード１
６ａ、１６ｂの逆接合特性によりフリップフロップ回路
の負荷が形成され、且つ、ドライバトランジスタ１５
ａ、１５ｂのリーク電流が１０〜１００ｆＡ程度に抑え
られている。

【００２５】なお、ドライバトランジスタ１５ａ、１５
ｂ及びトランスファーゲート１４ａ、１４ｂに夫々ＰＭ
ＯＳトランジスタを用いる場合には、接合ダイオード１
６ａ、１６ｂのＰＮ接合の向きを逆にする。

【００２６】図１（ｂ）に、本実施例の接合ダイオード
１６ａ（又は１６ｂ）の部分の概略断面図を示す。Ｐ型
のシリコン基板１の上に形成された酸化シリコンからな
る層間絶縁膜２の上にポリシリコン膜１６が形成され、
このポリシリコン膜１６が、含有不純物の違いにより、
Ｐ型半導体部分１６（Ｐ）とＮ型半導体部分１６（Ｎ）
に区分されている。そして、これらのＰ型半導体部分１
６（Ｐ）とＮ型半導体部分１６（Ｎ）の間にＰＮ接合が
形成されている。このポリシリコン膜１６からなる接合
ダイオードは、酸化シリコン膜からなる層間絶縁膜３に
より覆われており、この層間絶縁膜３に形成されたコン
タクト孔６及び７を通じて各半導体部分１６（Ｎ）、１
６（Ｐ）とアルミニウム等の金属配線４がコンタクトし
ている。５は、これらの金属配線４を覆う保護絶縁膜で
ある。なお、実際には、層間絶縁膜２の下のシリコン基
板に、上述したドライバトランジスタ１５ａ、１５ｂ及
びトランスファーゲート１４ａ、１４ｂを構成するＮＭ
ＯＳトランジスタが形成されているが、図では省略して
ある。

【００２７】図１（ｃ）は、上述した接合ダイオードを
構成するポリシリコン膜１６の概略平面図であり、図１
（ｄ）はその等価回路図である。

【００２８】図２に、本発明の第２の実施例を示す。

【００２９】この実施例では、図１の第１の実施例の接
合ダイオード１６ａ、１６ｂの代わりにＮＰＮ接合ダイ
オード素子１７ａ、１７ｂが用いられている。図２
（ａ）はこの実施例のメモリセルの等価回路であり、図
２（ｂ）はＮＰＮ接合ダイオード素子１７ａ（又は１７
ｂ）の部分の概略断面図、図２（ｃ）は、ＮＰＮ接合ダ
イオード素子を構成するポリシリコン膜１７の概略平面
図である。これらの図において、図１に示した第１の実
施例と同様の構成で良い部分には同一の符号を付してそ
の詳細な説明を省略する。

【００３０】図２（ｂ）及び図２（ｃ）に示すように、
この実施例では、層間絶縁膜２の上に形成されたポリシ
リコン膜１７が、含有不純物の違いにより、３つの領域
に区分されている。即ち、中央のＰ型半導体部分１７
（Ｐ）を挟んで両側にＮ型半導体部分１７（Ｎ）が夫々
形成されている。図２（ｄ）にその等価回路を示すが、
この図から分かるように、このＮＰＮ接合ダイオード素
子１７は、その何れの方向から電圧を印加してもＰＮ接
合の逆方向特性を示す。そして、図２（ａ）に示すよう
に、これらのＮＰＮ接合ダイオード素子１７ａ、１７ｂ
は、フリップフロップ回路の負荷として作用し、且つ、
ドライバトランジスタ１５ａ、１５ｂのリーク電流が１
０〜１００ｆＡ程度に抑えられている。

【００３１】なお、この実施例の場合には、ＮＰＮ接合
ダイオード素子１７ａ、１７ｂがその何れの方向から電
圧を印加してもＰＮ接合の逆方向特性を示すことから、
ドライバトランジスタ１５ａ、１５ｂ及びトランスファ
ーゲート１４ａ、１４ｂにＰＭＯＳトランジスタを用い
た場合でも、この実施例の構成をほぼそのまま適用する
ことができる。また、ＮＰＮ接合ダイオード素子１７
ａ、１７ｂの代わりに、ＰＮＰ型の接合ダイオード素子
を用いても良い。

【００３２】次に、図３を参照して、図２（ｂ）に示し
た構造の製造方法を説明する。

【００３３】まず、図３（ａ）に示すように、シリコン
半導体基板１（Ｐ型、比抵抗１〜２０Ω・ｃｍ）にＬＯ
ＣＯＳ法により素子分離領域２０を形成し、この素子分
離領域２０で囲まれた能動素子領域に熱酸化法により１
０〜１００ｎｍ程度の膜厚のゲート酸化膜２１を形成す
る。

【００３４】しかる後、ＣＶＤ法又はスパッタリング法
によりポリシリコン膜又は金属膜を成膜し、これをパタ
ーニングしてゲート電極２２を形成する。このゲート電
極２２の膜厚は１５０〜５００ｎｍ程度とする。

【００３５】そして、このゲート電極２２を形成した
後、このゲート電極２２をマスクとしたイオン注入を行
い、ヒ素又はリンをシリコン半導体基板１中に導入し
て、ソース／ドレイン２３を形成する。不純物のイオン
注入は、例えば、３０〜１００ＫｅＶ、１×１０¹⁵〜１
０¹⁶／ｃｍ²程度の条件で行う。

【００３６】以上の工程により、ＮＭＯＳトランジスタ
が形成される。

【００３７】この後、ＣＶＤ法により、膜厚１００〜２
００ｎｍ程度の層間絶縁膜２を二酸化シリコンで形成す
る。

【００３８】次に、図３（ｂ）に示すように、この層間
絶縁膜２の上に、ＣＶＤ法により、２００ｎｍ程度の膜
厚のポリシリコン膜１７を形成する。この時の堆積温度
は、５００〜６００℃程度の低温が良い。なお、以下の
図では、簡単のため、図３（ａ）で形成したＮＭＯＳト
ランジスタを含む層間絶縁膜２の下の構成を図示省略す
る。

【００３９】次に、形成したポリシリコン膜１７のグレ
インサイズを拡大するため、Ｎ₂雰囲気下、６００〜８
００℃程度の温度で３０分〜６時間程度アニールを行
う。

【００４０】そして、このポリシリコン膜１７を所望の
ダイオード素子の形状に微細加工した後、Ｐ型の不純物
をイオン注入する。例えば、ホウ素イオン¹¹Ｂ⁺を、２
０〜４０ＫｅＶ、１×１０¹¹〜１０¹³／ｃｍ²の条件で
イオン注入する。これにより、中央のＰ型半導体部分１
７（Ｐ）（図３（ｃ）参照）での不純物濃度が１×１０
¹⁷／ｃｍ³程度になれば良い。なお、ポリシリコン膜１
７の外側の部分のイオン注入マスクは図示省略した。

【００４１】次に、図３（ｃ）に示すように、ホトリソ
グラフィ技術により、ポリシリコン膜１７の中央部分に
レジスト８を形成する。そして、このレジスト８をイオ
ン注入マスクとして用い、ポリシリコン膜１７の両側部
分にＮ型の不純物であるヒ素イオン⁷⁵Ａｓ⁺又はリンイ
オン³¹Ｐ⁺を、２０〜４０ＫｅＶ、１×１０¹⁴〜１０¹⁶
／ｃｍ²程度の条件で注入する。これにより、ポリシリ
コン膜１７の両側のＮ型半導体部分１７（Ｎ）での不純
物濃度が１×１０¹⁹〜１０²¹／ｃｍ³程度になれば良
い。なお、やはり、ポリシリコン膜１７の外側の部分の
イオン注入マスクは図示省略した。

【００４２】次に、図３（ｄ）に示すように、ＣＶＤ法
により二酸化シリコン膜を１００〜２００ｎｍ程度の膜
厚に成膜し、層間絶縁膜３を形成する。そして、微細加
工技術により、ポリシリコン膜１７の両側のＮ型半導体
部分１７（Ｎ）の部分の層間絶縁膜３にコンタクト孔６
及び７を開孔し、更に、スパッタリング法により、アル
ミニウム等の金属膜４を５００〜１０００ｎｍ程度の膜
厚に形成する。そして、この金属膜４を微細加工技術に
より所望の配線パターンに加工した後、図２（ｂ）に示
す如く、保護絶縁膜５をＣＶＤ法により５００〜１００
０ｎｍ程度の膜厚に形成する。

【００４３】以上に説明した実施例では、ＳＲＡＭのメ
モリセルの記憶部を構成するフリップフロップ回路の電
源線に対する負荷を接合ダイオード１６ａ、１６ｂ（図
１）又はＮＰＮ接合ダイオード素子１７ａ、１７ｂ（図
２）で構成しているので、従来の高抵抗負荷４トランジ
スタセルで高抵抗の抵抗素子を用いた場合にスタンバイ
状態でのドライバトランジスタ１５ａ、１５ｂのリーク
電流による記憶ノードの電位降下が大きくなってデータ
保持の安定特性が劣化するようなことを防止することが
でき、リーク電流を小さくしても安定な記憶保持動作を
得ることができる。そして、これにより、スタンバイ状
態での消費電力を低減することができる。

【００４４】一方、フリップフロップ回路の負荷にＴＦ
Ｔを用いた場合と比較すると、上述した実施例の場合に
は、ポリシリコン膜を、ＭＯＳトランジスタのゲート電
極と接合ダイオード又は接合ダイオード素子の２層だけ
形成すれば良いので、その製造工程が簡単になり、低コ
スト化が達成される。また、積層数が少なくて済むの
で、その段差が小さくなり、上層に形成する配線膜等の
段切れが起こり難くなって、デバイスの歩留りが向上す
る。

【００４５】以上、本発明の実施例を説明したが、本発
明は上述の実施例に限定されるものではない。例えば、
上述の実施例では、接合ダイオード１６ａ、１６ｂ又は
接合ダイオード素子１７ａ、１７ｂが、ドライバトラン
ジスタ１５ａ、１５ｂ及びトランスファーゲート１４
ａ、１４ｂを構成するＭＯＳトランジスタと金属配線４
を介して接続するように構成しているが、接合ダイオー
ド１６ａ、１６ｂ又は接合ダイオード素子１７ａ、１７
ｂが、ドライバトランジスタ１５ａ、１５ｂ及びトラン
スファーゲート１４ａ、１４ｂを構成するＭＯＳトラン
ジスタのソース／ドレイン若しくはゲート電極と直接接
続されるように構成することも可能である。

【００４６】

【発明の効果】本発明の半導体記憶装置によれば、メモ
リセルのフリップフロップ回路の電源線に対する負荷を
接合ダイオードで構成しているので、負荷を抵抗素子で
構成した場合に比べ、データ保持特性を劣化させること
なくリーク電流を低減することが可能になり、低消費電
力の半導体記憶装置を実現することができる。

【００４７】また、負荷をＴＦＴで構成する場合に比べ
て、その製造工程が簡単になり且つデバイスの歩留りが
良くなって、低コスト化を達成することができる。

【図面の簡単な説明】

【図１】（ａ）は本発明の第１の実施例によるＳＲＡＭ
メモリセルの等価回路図、（ｂ）はその負荷部分の概略
断面図、（ｃ）は接合ダイオードの概略平面図、（ｄ）
は接合ダイオードの等価回路図である。

【図２】（ａ）は本発明の第２の実施例によるＳＲＡＭ
メモリセルの等価回路図、（ｂ）はその負荷部分の概略
断面図、（ｃ）はＮＰＮ接合ダイオード素子の概略平面
図、（ｄ）はＮＰＮ接合ダイオード素子の等価回路図で
ある。

【図３】（ａ）〜（ｄ）は、図２の実施例の負荷部分の
製造方法を説明するための断面図である。

【図４】従来のＳＲＡＭの６トランジスタセルの等価回
路図である。

【符号の説明】

１シリコン半導体基板２、３層間絶縁膜４金属配線５保護絶縁膜６、７コンタクト孔１２ａ、１２ｂビット線１３ワード線１４ａ、１４ｂトランスファーゲート１５ａ、１５ｂドライバトランジスタ１６ａ、１６ｂ接合ダイオード１７ａ、１７ｂＮＰＮ接合ダイオード素子

Claims

【特許請求の範囲】

【請求項１】フリップフロップ回路を用いたメモリセ
ルを有する半導体記憶装置において、前記フリップフロップ回路の電源線に対する負荷として
接合ダイオードが用いられていることを特徴とする半導
体記憶装置。
【請求項２】前記接合ダイオードが、多結晶シリコン
膜で構成されていることを特徴とする請求項１に記載の
半導体記憶装置。
【請求項３】前記接合ダイオードが、前記電源線か
ら、Ｎ型半導体、Ｐ型半導体の順に構成されていること
を特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】前記接合ダイオードが、前記電源線か
ら、Ｐ型半導体、Ｎ型半導体の順に構成されていること
を特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項５】フリップフロップ回路を用いたメモリセ
ルを有する半導体記憶装置において、前記フリップフロップ回路の電源線に対する負荷とし
て、前記電源線から、Ｎ型半導体、Ｐ型半導体、Ｎ型半
導体の順に構成されたＮＰＮ接合ダイオード素子が用い
られていることを特徴とする半導体記憶装置。
【請求項６】前記ＮＰＮ接合ダイオード素子が、多結
晶シリコン膜で構成されていることを特徴とする請求項
５に記載の半導体記憶装置。
【請求項７】フリップフロップ回路を用いたメモリセ
ルを有する半導体記憶装置において、前記フリップフロップ回路の電源線に対する負荷とし
て、前記電源線から、Ｐ型半導体、Ｎ型半導体、Ｐ型半
導体の順に構成されたＰＮＰ接合ダイオード素子が用い
られていることを特徴とする半導体記憶装置。
【請求項８】前記ＰＮＰ接合ダイオード素子が、多結
晶シリコン膜で構成されていることを特徴とする請求項
７に記載の半導体記憶装置。
【請求項９】前記Ｐ型半導体の部分での不純物濃度が
１×１０¹⁷／cm³以上であることを特徴とする請求項３
〜８の何れか１項に記載の半導体記憶装置。
【請求項１０】前記Ｎ型半導体の部分での不純物濃度
が１×１０¹⁹／cm³以上であることを特徴とする請求項
３〜９の何れか１項に記載の半導体記憶装置。