JPS6281055A

JPS6281055A - 半導体記憶装置

Info

Publication number: JPS6281055A
Application number: JP60221331A
Authority: JP
Inventors: Hisao Hayashi; 久雄林
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1985-10-04
Filing date: 1985-10-04
Publication date: 1987-04-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は６トランジスタ構造のスタティック型ＣＭＯＳ
メモリセルを形成してなる半導体記憶装置に関する。

〔発明の概要〕

この発明は、６トランジスタ構造のスタティック型ＣＭ
ＯＳメモリセルを形成してなる半導体記憶装置において
、５ｏｌ（シリコン・オン・インシュレーター）構造を
活用して隣接するメモリセルで電源ライン、接地ライン
、第１及び第２ラインを共通のコンタクトとすることに
より、素子面積の縮小化を図って高集積高性能の半導体
記憶装置とするものである。

〔従来の技術〕

一般に半導体記憶装置として、スタティック型のメモリ
いわゆるＳＲＡＭが知られている。

このＳＲＡＭは、シリコン基板等の半導体基板上にメモ
リセルがマトリクス状に配された構成に成っており、例
えば１つのメモリセルは、第３図に示すように、Ｐチャ
ンネル型の一対のＭＯＳトランジスタ１０１，１０２と
、Ｎチャンネル型の一対のＭＯＳトランジスタ１０３，
１０４でフリップフロップ１００が構成され、更にトラ
ンスフ１ゲートとして一対のＭｏＳトランジスタ１０５
゜１０６が該フリップフロップ１００に接続された回路
構成になっている。そして、所定の電源ラインがフリッ
プフロップ１００の電源側に接続し、所定の接地ライン
が咳フリフプフロップ１００の接地側に接続する。また
、上記各トランスファゲートとなるＭＯＳｌ−ランジス
タ１０５，１０６の各ゲートにはワードラインが接続し
、第１及び第２ビットラインが上記ＭＯ３Ｉ−ランジス
ク１０５゜１０６の一端の拡散領域とそれぞれ接続して
いる。

このような回路構成のメモリセルを有してなる半導体記
憶装置のレイアウトは、たとえばフィールド酸化膜のよ
うな厚い酸化膜で各トランジスタ等の素子を分離してお
り、これら各トランジスタ等の素子を多層構造の配線層
で配線するようなレイアウトになっている。

また、このようなメモリセルを有する半導体記憶装置の
一例として、特公昭６０−３１１１０号に開示される半
導体記憶装置も知られている。

〔発明が解決しようとする問題点〕

半導体記憶装置に対して、高密度化すなわちメモリーあ
占有面積の縮小化等が望まれている。

ところが、従来の半導体記憶装置は、第７図に示すよう
に素子分離がフィールド酸化膜１１０で行われており、
従って、いわゆるバーズビーク、バーズヘッドの問題が
生じて、メモリセルの占有面積の縮小化が果たせないで
いる。

また、上記メモリセルを作動させるためには、電源ライ
ン、接地ライン、ワードライン、第１ビットライン、第
２ビットラインの計５つのコンタクト孔が当該メモリセ
ルに必要になる。ここで、例えばコンタクト孔を１μｍ
角とすると、少なくとも５μｍ角の面積が１つのメモリ
セル当たり必要になる。

すなわち、素子間分離の面積のみならず、コンタクト孔
の占有面積も、半導体記憶装置の高密度化の妨げとなっ
ている。

そこで、本発明は上述の問題点に鑑み、半導体記憶装置
のメモリセルの占有面積を縮小化し、低消費電力、高速
動作等の優れた特性を示す半導体記憶装置の提供を目的
とする。

〔問題点を解決するための手段〕

本発明は、フリップフロップを構成するＮチャンネル型
及びＰチャンネル型のそれぞれ一対のＭＯＳトランジス
タとトランスファゲートを構成する一対のＭＯＳｌ−ラ
ンジスタ及びこれらを作動させる電源ライン、ワードラ
イン、接地ライン、第１ビットライン、第２ビットライ
ンをそれぞれ形成してなる６トランジスタ構造のスタテ
ィック型ＣＭＯＳメモリセルを形成する半導体記憶装置
において、絶縁層上に半導体層を形成し、上記電源ラインと上記フ
リップフロップを構成する一方のチャンネル型の一対の
ＭＯＳｌ−ランジスタとのコンタクトと、上記接地ライ
ンと上記フリップフロップを構成する他方のチャンネル
型の一対のＭＯＳトランジスタとのコンタクトと、上記
トランスファゲートを構成する一対のＭＯＳトランジス
タのそれぞれと上記第１ビットライン及び上記第２ビッ
トラインとの各コンタクトとを、それぞれ隣接するＣＭ
ＯＳメモリセルと共通のコンタクトとすることを特徴と
する半導体記憶装置により上述の問題点を解決する。

〔作用〕

絶縁層上に半導体層を形成し、所定の素子を該半導体層
に配設するいわゆるＳｏｌ構造を用い、且つ電源ライン
、接地ライン、第１ビットライン、第２ビットラインの
各ラインとそれぞれ所定のＭＯＳトランジスタとのコン
タクトを、隣接するメモリセルと共通のコンタクト孔に
よって接続するようにする。このため各メモリセル当た
りのコンタクト孔の占有面積は半減し、上記ＳＯＩ構造
では例えばトランジスタ同士の相互作用がなく素子分離
が不要であるため個々のメモリセルの面積が縮小化でき
る。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説・　明す
る。

本実施例は、いわゆるＳＯＩ構造として、絶縁層である
酸化シリコン膜上に半導体層である多結晶シリコン層を
形成したものである。また、本実施例は、上記酸化シリ
コン膜の下部がＰ型のシリコン基板であり、該シリコン
基板からの固相成長によって優れた特性のＭＯＳトラン
ジスタを形成し、この形成されたＭＯＳトランジスタか
らなる半導体記憶装置を提供するものである。

先ず、第１図は、本実施例のレイアウト図であり、本実
施例の半導体記憶装置は、Ｐ型のシリコン基板上に絶縁
膜として酸化シリコン膜が形成され、その上に素子形成
層となり第１図中一点鎖線で示す多結晶シリコン層１が
被着形成されている。

多結晶シリコン層１の上には、ゲート酸化膜となる酸化
シリコン膜を介して、ゲート電極等として機能し第１図
中破線で示すドープトポリシリコンｉｉ２がパターン形
成されている。このドープトポリシリコン層２の上は、
Ａｓ５Ｇ膜を眉間絶縁膜として第１図中１１の長さ方向
にライン状に形成され第１図中実線で示すＡ１層３が配
設されている。このＡ１層３は電源ラインやワードライ
ンとして用いられる。また、上記ドープトポリシリコン
Ｎ２の接続のための配線層としても用いられる。

そして、上記Ａ１層３の上には、ｐｓｃ膜をリフロー膜
として第１図中１２の長さ方向にライン状に形成され第
１図中二点鎖線で示すＡＩＪＩ！４が形成されている。

このＡＮｉ４は接地ラインや第１ビットラインや第２ビ
ットラインとして用いられる。

このような多層構造の本実施例の半導体記憶装置は、等
価回路として、第３図に示すような回路構成になってお
り、第３図のＭＯＳトランジスタ１０１．１０２が第１
図のＭＯＳトランジスタ１１１１２に、第３図のＭＯＳ
トランジスタ１０３．１０４が第１図のＭＯＳトランジ
スタ１３．１４に、第３図のＭＯＳトランジスタ１０５
．１０６が第１図のＭＯＳトランジスタ１５．１６にそ
れぞれ対応する。そして、第１図のＭＯＳトランジスタ
１１．１２．１３．１４でフリップフロップを構成し、
ＭＯＳトランジスタ１５．１６がトランスファゲートと
なっている。

この第１図のレイアウト図に示す半導体記憶装置を構成
する各素子の接続関係について説明すると、先ず、上記
／１層３で形成された電源ライン３１の近傍には、当該
電源ライン３１とコンタクト孔５１．５２を介してチャ
ンネル方向が第１図中４２２の長さ方向となるようにＰ
チャンネルＭＯＳトランジスタ１１．１２が接続してい
る。これらＰチャンネルＭＯＳトランジスタ１１．１２
のドレイン側には、当該ＰチャンネルＭＯ３トランジス
タ１１．１２が形成される多結晶シリコン層１への不純
物の選択的イオン注入によってＰＮ接合６１．６１が形
成され、上記多結晶シリコン層１に形成されるＮチャン
ネルＭＯＳトランジスタ１３．１４のドレイン側にそれ
ぞれ接続する。また、このＮチャンネルＭＯＳトランジ
スタ１３．１４のドレイン側には、同時に多結晶シリコ
ン層１が第１図中７！２の長さ方向に延在され、トラン
スファゲートとなるＭＯＳトランジスタ１５．１６がそ
れぞれ接続するようになっている。

上記ＮチャンネルＭＯＳトランジスタ１３．１４のソー
ス側は、それぞれ接地ライン４Ｌ４２とそれぞれコンタ
クト孔５６．５３を介して接続するようになっている。

また、上記トランスファゲートとなるＭＯＳトランジス
タ１５．１６は、それぞれ第１ビットライン４３．４４
とコンタクト孔５５．５４を介して接続するようになっ
ている。

そして、これらコンタクト孔５１．５２．５３．５４．
５５．５６は後述するようにそれぞれ隣接するトランジ
スタと共通のコンタクト孔になっている。

更に、本実施例のレイアウトについて、説明すると、ド
ープトポリシリコンＦｉ２で各ＭＯ５Ｉ−ランジスタ１
１．１２．１３．１４．１５．１６のゲート電極が形成
される。すなわち、ＭＯＳトランジスタ１１．１３のゲ
ート電極は、１つのドープトポリシリコンパターン２１
で形成され、ＭＯＳトランジスタ１２．１４のゲート電
極は、同様に１つのドープトポリシリコンパターン２２
で形成されている。また、上記ＭＯ３トランジスタ１５
．１６のゲート電極は、ドープトポリシリコンパターン
２３で形成されている。

また、このようなドープトポリシリコンパターン２１．
２２．２３は、それぞれ１１１Ｍ３によって配線が施さ
れている。すなわち、上記ドープトポリシリコンパター
ン２１は、コンタクト孔７１を介してＡ１層３をバター
ニングした／ｌパターン３３と接続し、Ａｌパターン３
３は延在されて上記ＭＯＳトランジスタ１１のゲート電
極及び上記ＭＯＳトランジスタ１２のゲート電極の上部
を通り、上記ＭＯＳトランジスタ１２のドレイン側すな
わち上記ＭＯＳトランジスタ１４のソース側に存在する
コンタクト孔７２を介して、上記ＭＯＳトランジスタ１
２のドレイン側であり、且つ上記ＭＯＳトランジスタ１
４のソース側に接続する。

また、上記ドープトポリシリコンパターン２２は、コン
タクト孔７３を介してＡｌパターン３４と接続し、Ａｌ
パターン３４は延在されて上記ＭＯＳトランジスタ１４
のゲート電極上に至り、さらに延在されて上記ＭＯ５ト
ランジスタ１５の近傍のコンタクト孔７４にまで至って
いや。また、上記ドープトポリシリコンパターン２３は
、コンタクト孔７５．７６を介して、Ａ　Ｊ　Ｎ　３を
パターニングしたワードライン３２と接続している。

以上は、第２図中破線で示す１つのメモリセルの領域に
ついて説明したが、隣接するメモリセルについても同様
なレイアウトが施されてｌ、）る。すなわち、同様のメ
モリセルが、それぞれ電源ライン３１上の破線８０、接
地ライン上の破線８１、８１及び上記コンタクト孔５４
．５５上の破線８２を折り返して同様のレイアウトで形
成されている。

このような接続関係を示す本実施例の半導体記憶装置は
、ＳＯＩ構造であるため、素子分離が確実かつ容易であ
り、更にコンタクト孔を共通化させているため、メモリ
セルの占有面積が縮小化される。

先ず、本実施例の半導体記憶装置は、Ｐ型のシリコン基
板上に酸化シリコン膜を形成し、その上に後述するよう
な固相成長工程を経て上記ＭＯＳトランジスタ１１．１
２．１３．１４．１５．１６のチャンネル形成層となる
多結晶シリコンｉｉｌをパターン形成している。このた
め素子は確実に分離されており、従来のフィールド酸化
膜のバーズビーク等の問題は生じない。すなわち、Ｓｏ
ｌ構造が故に、近接させて各素子を配置させても他の素
子の相互作用を受けずに各ＭＯ５トランジスタを機能さ
せることが可能である。

また、本実施例の半導体記憶装置は、第１図に示すコン
タクト孔５１．５２．５３．５４．５５・５６をそれぞ
れ隣接するメモリセルと共通のコンタクトとしている。

例えば、ＭＯＳトランジスタ１１と当該ＭＯＳトランジ
スタ１１のメモリセルの隣のメモリセルに配設されてい
るＭＯＳ）ランジスク９１は、電源ライン３１とのコン
タクトを共通のコンタクト孔５１から取っている。また
、ＭＯＳトランジスタ１２は隣接するメモリセルのＭＯ
Ｓトランジスタ９２と共通のコンタクト孔５２を介して
電源ライン３１と接続している。更にＭＯＳトランジス
タ１３．１４はそれぞれ異なった隣接するメモリセルの
各ＭＯ５Ｉ−ランジスタ９４．９３とそれぞれ共通のコ
ンタクト孔５６．５３を介してそれぞれ接地ライン４１
．４２と接続している。更にまた、ＭＯＳトランジスタ
１５と隣接するメモリセルのＭＯＳトランジスタ９５の
第１ビットライン４３との接続は、コンタクト孔５５を
介して共通に行われ、ＭＯＳトランジスタ１６と隣接す
るメモリセルのＭＯＳトランジスタ９６の第１ビットラ
イン４４との接続は、コンタクト孔５４を介して共通に
行われている。

このようにコンタクト孔５１．５２．５３．５４．５５
．５６をそれぞれ隣接するメモリセルと共通のコンタク
トとしているため、本実施例の半導体記憶装置は、占有
面積の縮小化を図ることができる。このコンタクト孔の
共通化構造によって、１つのメモリセル当たりのコンタ
クト孔の数について、少なくとも６Ｘ％個はコンタクト
孔の数が減ることになり、従って、少なくともその分の
面積がレイアウトの高集積化につながる。

以上のように、本実施例の半導体記憶装置は、ＳＯＩ構
造を用い、且つコンタクト孔を隣接するメモリセルと共
通化した構造とすることにより、面積の縮小化を図るこ
とができる。これは従来のレイアウトと比較して２０〜
３０％程度の面積の縮小化を図ることができる。

尚、上記コンタクト孔５１．５２は、それぞれ共通のコ
ンタクト孔となっているが、これを更に共通化して、一
層占有面積の縮小化を図っても良い。

次に、本実施例の半導体記憶装置を、明確なものとする
ため、製造工程に基づき第４図〜第６図を参照しながら
説明する。ここで第４図〜第６図は、上記半導体記憶装
置の断面図であり、第１図のＡ−Ｂ線断面図である。尚
、Ａ−Ｂ線は点Ｐで直角に折れた線になっている。

先ず、第４図に示すように、本実施例の半導体記憶装置
は、ｓｏｒ構造になっており、固相成長によってグレイ
ンサイズを成長させている。ＳＯＩ構造であるため、容
易に素子の分離を行うことができ、所定の部分だけが能
動領域として機能する。このため高密度にＭＯＳトラン
ジスタを配置することができる。

本実施例は、Ｐ型のシリコン基板２０１上に固相成長の
シードとして作用する窓部２０２を設けている。そして
、この窓部２０２からの固相成長によって多結晶シリコ
ン層２０３のグレインサイズを成長させる。この窓部２
０２以外の領域で上記Ｐ型のシリコン基板２０１の上部
には、酸化シリコン膜２０４が被着形成され、更にその
上に多結晶シリコン層２０３が形成されている。尚、こ
の多結晶シリコン層２０３は、第１図中に示す多結晶シ
リコン１ｉｉｌに該当する。多結晶シリコン層２０３に
は、イオン注入によってＰ型とＮ型の不純物が打ち分け
られている。第４図において、ゲート電極２０５．２０
６．２０７．２０８は、それぞれ第１図のＭＯＳトラン
ジスタ９４．１３．１１９１のドープトポリシリコン層
２によって形成される各ゲート電極にそれぞれ対応する
。尚、チャンネルが形成され且つ不純物拡散領域が形成
される上記多結晶シリコン層２０３は、選択酸化法を用
いてパターニングされ、当該パターニングされた多結晶
シリコンＦｉ２０３の以外の領域は、酸化シリコン膜か
らなる分離領域となる。また、上記ゲート電極２０５．
２０６の下部の拡散領域は所謂ＬＤＤ構造になっている
。

各ＭＯ３トランジスタのソース、ドレイン領域を形成す
るための不純物のイオン注入を行った後、眉間絶縁膜と
してＡｓ５Ｇ膜２０．９を被着形成する。このＡｓ５Ｇ
膜２０９は所定の温度でリフローされるや次に第５図に示すように、上記Ａｓ５Ｇ膜２０９がパタ
ーンエツチングされ、コンタクト孔２１１が形成されて
上記多結晶シリコンＩ’１ｉ２０３と接続するようにＡ
７！層２１０が形成される。また、ＡｌＮ２１２も形成
される。尚、これらＡｉ、Ｎは、八Ｉｔ−３ｉを材料と
する。ＡＩＪｉｆ２１０は、第１図に示す電源ライン３
１に該当し、また、上記ＡｌＮ２１２は第１図に示すＡ
ｌパターン３３に該当する。これらＡｆｆｉｉｉ２１０
．２１２は、全面に被着形成された後、第１図に示すワ
ードライン３２、Ａｌパターン３４と共にパターンエツ
チングされて形成されている。

この第５図に示すコンタクト孔２１１は互いに隣接する
メモリセルでの共通のコンタクトとなり、従って・メモ
リセルの占有面積縮小化を果たしている。

続いて、第６図に示すように、眉間絶縁膜としてＰＳＧ
膜２１３が被着形成され、所定のパターンエツチングが
行われ、次にＡＮｍ２１４．２１　　。

５が被着形成される。このＡ１層２１４・２１５はそれ
ぞれ第１図中の接地ライン４１、第１ビットライン４３
にそれぞれ対応する。上記ＡＪＩｉｔ２１４が形成され
てなるコンタクト孔２１６は、上記ＰＳＧ膜２１３及び
上記Ａｓ５Ｇ膜２０９を開口して形成され、第１図に示
すＭＯＳトランジスタ１３．９４の各ソース側と共通に
用いられるコンタクト孔５６に該当する。また、上記／
１層２１５は、第１ビットラインであり、上記多結晶シ
リコン層２０３の上部領域に重なるようにパターン形成
され、上述した第２ビットラインと共にリフロー膜であ
るＰＳＧ膜２１３の上に形成されることになる。

本実施例の半導体記憶装置は、以上ような工程で製造さ
れ、Ｓｏｌ構造とコンタクト孔の共通化構造によって１
つのメモリセル当たりの面積を縮小化する。

尚、上述した実施例において、不純物領域のＮ型、Ｐ型
を各ＭＯＳトランジスタに対してそれぞれ限定して説明
したが、これに限定されず、それぞれ反対導電型の不純
物領域でもよい。

ＭＯＳトランジスタ１１．１２は、アクティブロードで
あるが、抵抗体でも良い。

（発明の効果〕本発明の半導体記憶装置は、レイアウトを構成する上で
、ＳＯＩ構造を用い且つコンタクト孔を共通化構造とし
ている。このため１つのメモリセル当たりの占有面積を
縮小化することができ、メモリの高集積化、低消費電力
、高速動作等の高性能化を図ることができる。

【図面の簡単な説明】

第１図は本発明の半導体記憶装置の一実施例を説明する
レイアウト図、第２図はその一部分のレイアウト図、第
３図は半導体記憶装置の等価回路図・第４図及び第５図
及び第６図は本発明に係る半導体記憶装置の製造工程時
における当該半導体記憶装置のそれぞれ断面図である。第７図は従来のＣＭＯＳ構造を有する半導体記憶装置の
断面図である。１・・・多結晶シリコン層２・　・　・ドープトポリシリコン層３・・・ＡＪ層４・　・　・Ａ１層１１．１２．１３．１４．１５．１６．９１，９２．９
３．９４．９５．９６・・・ＭＯＳトランジスタ２１．２２．２３・　・　・ドープトポリシリコンパタ
ーン３１・・・電源ライン３２・・・ワードライン３３．３４・・・ＡＩ！パターン４１４２・・・接地ライン４３・・・第１ビットライン４４・・・第２ビットライン５１．５２．５３．５４．５５．５６・・・コンタクト
孔７１．７２．７３．７４・　・・コンタクト孔特　許　
出　願　人　　ソニー株式会社代理人　　　弁理士　　
　　　小池　見開　　　　　　　　　田村榮−

Claims

【特許請求の範囲】

フリップフロツプを構成するＮチャンネル型及びＰチャ
ンネル型のそれぞれ一対のＭＯＳトランジスタとトラン
スファゲートを構成する一対のＭＯＳトランジスタ及び
これらを作動させる電源ライン、ワードライン、接地ラ
イン、第１ビットライン、第２ビットラインをそれぞれ
形成してなる６トランジスタ構造のスタティック型ＣＭ
ＯＳメモリセルを形成する半導体記憶装置において、絶
縁層上に半導体層を形成し、上記電源ラインと上記フリ
ップフロップを構成する一方のチャンネル型の一対のＭ
ＯＳトランジスタとのコンタクトと、上記接地ラインと
上記フリップフロップを構成する他方のチャンネル型の
一対のＭＯＳトランジスタとのコンタクトと、上記トラ
ンスファゲートを構成する一対のＭＯＳトランジスタの
それぞれと上記第１ビットライン及び上記第２ビットラ
インとの各コンタクトとを、それぞれ隣接するＣＭＯＳ
メモリセルと共通のコンタクトとすることを特徴とする
半導体記憶装置。