JPH0793374B2 - Ｃｍｉｓ型ダイナミツクメモリ装置 - Google Patents
Ｃｍｉｓ型ダイナミツクメモリ装置Info
- Publication number
- JPH0793374B2 JPH0793374B2 JP61302688A JP30268886A JPH0793374B2 JP H0793374 B2 JPH0793374 B2 JP H0793374B2 JP 61302688 A JP61302688 A JP 61302688A JP 30268886 A JP30268886 A JP 30268886A JP H0793374 B2 JPH0793374 B2 JP H0793374B2
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- JP
- Japan
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- type
- well
- capacitor
- cmis
- epitaxial layer
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体基板内に溝型キャパシタを形成した周
辺CMIS（Complementary Metal Insulator Semiconducto
r、相補型の絶縁ゲート電界効果トランジスタ）型のダ
イナミックランダムアクセスメモリ装置に関するもので
ある。
辺CMIS（Complementary Metal Insulator Semiconducto
r、相補型の絶縁ゲート電界効果トランジスタ）型のダ
イナミックランダムアクセスメモリ装置に関するもので
ある。
（従来の技術） 情報蓄積用キャパシタとスイッチングトランジスタとの
直列回路をメモリセルとする１トランジスタ・１キャパ
シタ型のダイナミックランダムアクセスメモリ装置（以
下、DRAMという）は、記憶容量の増大を図るために、高
集積化の傾向にあり、例えば約３年でチップ当りの容量
が４倍程度に増加してきている。DRAMの高集積化はチッ
プ面積のほぼ半分を占めるメモリセルの微細化がキーポ
イントとなる。そこで単位面積当りの静電容量が大きな
キャパシタを作るために、種々の提案がなされている。
直列回路をメモリセルとする１トランジスタ・１キャパ
シタ型のダイナミックランダムアクセスメモリ装置（以
下、DRAMという）は、記憶容量の増大を図るために、高
集積化の傾向にあり、例えば約３年でチップ当りの容量
が４倍程度に増加してきている。DRAMの高集積化はチッ
プ面積のほぼ半分を占めるメモリセルの微細化がキーポ
イントとなる。そこで単位面積当りの静電容量が大きな
キャパシタを作るために、種々の提案がなされている。
従来、この種のDRAM技術としては、 アイイーイーイ
ー アイディエム テクニカルダイジェスト（IEEE IED
M Technical Digest）、（1982）（米）「ア コルゲイ
ティド キャパシタ セル フォー メガバイト ダイ
ナミック モス メモリイズ（A CORRUGATED CAPACITOR
CELL（ccc） FOR MEGABIT DYNAMIC MOS MEMORIES）P.8
06−808、 日経マイクロデバイス、［３］（1986−３）、日経
マグロウヒル社「周辺CMOS技術を採用 Ｐウエル内に溝
型キャパシタを形成」P.97−103に記載されるものがあ
った。
ー アイディエム テクニカルダイジェスト（IEEE IED
M Technical Digest）、（1982）（米）「ア コルゲイ
ティド キャパシタ セル フォー メガバイト ダイ
ナミック モス メモリイズ（A CORRUGATED CAPACITOR
CELL（ccc） FOR MEGABIT DYNAMIC MOS MEMORIES）P.8
06−808、 日経マイクロデバイス、［３］（1986−３）、日経
マグロウヒル社「周辺CMOS技術を採用 Ｐウエル内に溝
型キャパシタを形成」P.97−103に記載されるものがあ
った。
前記文献の技術では、半導体基板主面に異方性エッチ
ング技術で溝（以下、トレンチという）を形成し、その
トレンチ内面に沿って情報蓄積用のキャパシタを立体的
に形成することにより、メモリセルにおける平面的面積
の縮小化を図っている。
ング技術で溝（以下、トレンチという）を形成し、その
トレンチ内面に沿って情報蓄積用のキャパシタを立体的
に形成することにより、メモリセルにおける平面的面積
の縮小化を図っている。
また、最近では、DRAMの機能の多様化が強まり、例えば
疑似的にスタティックRAMのように扱えるスタティック
コラム動作や仮想スタティック動作が可能なものや、画
像処理に適するように、シリアル出力機能を持ったメモ
リ等の市場要求が高まりつつある。このような高度な回
路機能をもたせたDRAMを従来から広く用いられているＮ
チャネルMISプロセス技術によるＥ−Ｅロジック回路で
実現しようとすると、消費電力や回路マージンといった
点において設計上の困難が生じるため、CMISプロセス技
術を用いるようになってきた。
疑似的にスタティックRAMのように扱えるスタティック
コラム動作や仮想スタティック動作が可能なものや、画
像処理に適するように、シリアル出力機能を持ったメモ
リ等の市場要求が高まりつつある。このような高度な回
路機能をもたせたDRAMを従来から広く用いられているＮ
チャネルMISプロセス技術によるＥ−Ｅロジック回路で
実現しようとすると、消費電力や回路マージンといった
点において設計上の困難が生じるため、CMISプロセス技
術を用いるようになってきた。
前記文献では、トレンチセルとCMISプロセスを組み合
せたCMIS型DRAMの技術が記載されている。このDRAMでは
Ｐ型半導体基板内に比較的不純物濃度の高いＰ型不純物
拡散領域（以下、Ｐウエルという）を形成すると共にＮ
ウエルを形成し、トレンチ型キャパシタ及びＮチャネル
MISトランジスタ（以下、NMISという）からなるメモリ
セル部を前記Ｐウエル内に形成すると共に、Ｐチャネル
MISトランジスタ（以下、PMISという）を前記Ｎウエル
に形成し、それらNMIS及びPMISによりCMISを構成してい
る。このDRAMではＰウエル内にメモリセル部を形成した
ので、トレンチセル間のリーク電流を低減させることが
できる。
せたCMIS型DRAMの技術が記載されている。このDRAMでは
Ｐ型半導体基板内に比較的不純物濃度の高いＰ型不純物
拡散領域（以下、Ｐウエルという）を形成すると共にＮ
ウエルを形成し、トレンチ型キャパシタ及びＮチャネル
MISトランジスタ（以下、NMISという）からなるメモリ
セル部を前記Ｐウエル内に形成すると共に、Ｐチャネル
MISトランジスタ（以下、PMISという）を前記Ｎウエル
に形成し、それらNMIS及びPMISによりCMISを構成してい
る。このDRAMではＰウエル内にメモリセル部を形成した
ので、トレンチセル間のリーク電流を低減させることが
できる。
（発明が解決しようとする問題点） しかしながら、上記構成のCMIS型DRAMでは、メモリセル
部をＰウエル内に入れているため、次のような問題点が
あった。
部をＰウエル内に入れているため、次のような問題点が
あった。
（ｉ） トレンチ間のリーク電流を抑えることを優先し
てＰウエルの濃度を最適化すると、表面濃度が高くな
り、MNISの閾値電圧が高くなりすぎ、制御電圧のマージ
ンが小さくなって性能が低下する。
てＰウエルの濃度を最適化すると、表面濃度が高くな
り、MNISの閾値電圧が高くなりすぎ、制御電圧のマージ
ンが小さくなって性能が低下する。
（ii） Ｐウエル濃度を上げて高くなったNMISの閾値電
圧を下げるためには、Ｎ型不純物をチャネルにカウンタ
ードープ（計数添加）する必要が生じるが、このカウン
タードープは制御が難しく、量産には不向きである。
圧を下げるためには、Ｎ型不純物をチャネルにカウンタ
ードープ（計数添加）する必要が生じるが、このカウン
タードープは制御が難しく、量産には不向きである。
（iii） トレンチ間のバルク（半導体基板全体の領域
内）でのリーク電流を効果的に減らすためには、Ｐウエ
ルの深さはトレンチ深さより深くする必要があるが、そ
れによりＰウエルのドライブイン条件（形成条件）が厳
しくなる。すなわち1200℃以上の高温や、10数時間以上
のドライブイン時間が必要となる。
内）でのリーク電流を効果的に減らすためには、Ｐウエ
ルの深さはトレンチ深さより深くする必要があるが、そ
れによりＰウエルのドライブイン条件（形成条件）が厳
しくなる。すなわち1200℃以上の高温や、10数時間以上
のドライブイン時間が必要となる。
本発明は前記従来技術が持っていた問題点として、NMIS
の閾値電圧が高くなって性能が低下する点、それを防止
するために製造工程が複雑になる点、およびＰウエルの
深さを深くすることによる製造条件の複雑化の点につい
て解決したCMIS型DRAMを提供するものである。
の閾値電圧が高くなって性能が低下する点、それを防止
するために製造工程が複雑になる点、およびＰウエルの
深さを深くすることによる製造条件の複雑化の点につい
て解決したCMIS型DRAMを提供するものである。
（問題点を解決するための手段） 本発明は前記問題点を解決するために、Ｐウエル内にト
レンチ型キャパシタを形成し、その周辺回路をCMISで構
成したCMIS型DRAMにおいて、Ｐ型半導体基板上に生成し
たＮ型エピタキシャル層を貫通して選択的に形成された
Ｐウエルと、このＰウエルに形成されたトレンチ型のMI
Sキャパシタと、前記Ｐウエルに形成され前記MISキャパ
シタに対する電荷転送を制御するNMISとを備えたもので
ある。
レンチ型キャパシタを形成し、その周辺回路をCMISで構
成したCMIS型DRAMにおいて、Ｐ型半導体基板上に生成し
たＮ型エピタキシャル層を貫通して選択的に形成された
Ｐウエルと、このＰウエルに形成されたトレンチ型のMI
Sキャパシタと、前記Ｐウエルに形成され前記MISキャパ
シタに対する電荷転送を制御するNMISとを備えたもので
ある。
（作 用） 本発明によれば、以上のようにCMIS型DRAMを構成したの
で、エピタキシャル層はＰウエルの深さの減少化を可能
にさせ、それによりＰウエル形成の容易化が図れる。ま
たＰウエル内に形成されたトレンチの深い部分における
パンチスルーは半導体基板により抑制可能となり、それ
によりＰウエル濃度を低くしてNMISの閾値電圧の低減化
が図れる。従って前記問題点を除去できるのである。
で、エピタキシャル層はＰウエルの深さの減少化を可能
にさせ、それによりＰウエル形成の容易化が図れる。ま
たＰウエル内に形成されたトレンチの深い部分における
パンチスルーは半導体基板により抑制可能となり、それ
によりＰウエル濃度を低くしてNMISの閾値電圧の低減化
が図れる。従って前記問題点を除去できるのである。
（実施例） 第１図は本発明の実施例を示すCMIS型DRAMにおける１ト
ランジスタ・１キャパシタ型メモリセル部の断面図、第
２図は第１図の要部平面図、第３図はNMIS及びPMISで構
成された周辺回路部の要部断面図である。
ランジスタ・１キャパシタ型メモリセル部の断面図、第
２図は第１図の要部平面図、第３図はNMIS及びPMISで構
成された周辺回路部の要部断面図である。
第１図及び第２図において、Ｐ型不純物濃度が７×1015
〜３×1017cm-3程度のＰ型半導体基板１上には、Ｎ型不
純物濃度が１×1014〜１×1016cm-3、厚みが２〜６μｍ
程度のＮ型エピタキシャル層２が形成され、さらにその
Ｎ型エピタキシャル層２を貫通してＰウエル３−１が形
成されている。ここで、例えば半導体基板１は不純物濃
度が２×1016cm-3のＰ型シリコン基板で構成されると共
に、Ｎ型エピタキシャル層２が不純物濃度５×1015cm-3
及び厚み５μｍに形成される。
〜３×1017cm-3程度のＰ型半導体基板１上には、Ｎ型不
純物濃度が１×1014〜１×1016cm-3、厚みが２〜６μｍ
程度のＮ型エピタキシャル層２が形成され、さらにその
Ｎ型エピタキシャル層２を貫通してＰウエル３−１が形
成されている。ここで、例えば半導体基板１は不純物濃
度が２×1016cm-3のＰ型シリコン基板で構成されると共
に、Ｎ型エピタキシャル層２が不純物濃度５×1015cm-3
及び厚み５μｍに形成される。
Ｐウエル３−１上には素子分離用のフィールド酸化膜４
が選択的に形成され、そのフィールド酸化膜４で包囲さ
れたＰウエル３−１中には深さ５μｍ程度の複数のトレ
ンチ５が掘られ、その各トレンチ５の内面にSiO2等から
なる薄い誘電体膜６が被着されると共に、ポリシリコン
等からなるキャパシタ電極７が充填され、複数のMISキ
ャパシタ10が形成されている。
が選択的に形成され、そのフィールド酸化膜４で包囲さ
れたＰウエル３−１中には深さ５μｍ程度の複数のトレ
ンチ５が掘られ、その各トレンチ５の内面にSiO2等から
なる薄い誘電体膜６が被着されると共に、ポリシリコン
等からなるキャパシタ電極７が充填され、複数のMISキ
ャパシタ10が形成されている。
各MICキャパシタ10間におけるＰウエル３−１の表面お
よびキャパシタ電極７上には酸化膜等のゲート絶縁膜11
−1,11−２が選択的に形成され、そのゲート絶縁膜11−
1,11−２上にポリシリコン等からなるゲート電極12−1,
12−２が形成されると共に、そのゲート電極12−１の両
端に位置するゲート酸化膜11下に一対のN+型ソース・ド
レイン拡散層13−1,13−２が形成されている。またゲー
ト電極12−1,12−１上には中間絶縁膜14、Al等の金属配
線15及び保護膜16が順次積層状態に形成され、その金属
配線15が中間絶縁膜14に設けられたコンタクトホール14
aを通して一方のソース・ドレイン拡散層13−２に接続
されている。他方のソース・ドレイン拡散層13−１はMI
Sキャパシタ10に接続されている。そしてゲート電極12
−１及びソース・ドレイン拡散層13−1,13−２によりNM
IS20が構成されている。
よびキャパシタ電極７上には酸化膜等のゲート絶縁膜11
−1,11−２が選択的に形成され、そのゲート絶縁膜11−
1,11−２上にポリシリコン等からなるゲート電極12−1,
12−２が形成されると共に、そのゲート電極12−１の両
端に位置するゲート酸化膜11下に一対のN+型ソース・ド
レイン拡散層13−1,13−２が形成されている。またゲー
ト電極12−1,12−１上には中間絶縁膜14、Al等の金属配
線15及び保護膜16が順次積層状態に形成され、その金属
配線15が中間絶縁膜14に設けられたコンタクトホール14
aを通して一方のソース・ドレイン拡散層13−２に接続
されている。他方のソース・ドレイン拡散層13−１はMI
Sキャパシタ10に接続されている。そしてゲート電極12
−１及びソース・ドレイン拡散層13−1,13−２によりNM
IS20が構成されている。
ここで、メモリセル部においてはゲート電極12−２がワ
ード線を、金属配線15がビット線をそれぞれ構成してい
る。
ード線を、金属配線15がビット線をそれぞれ構成してい
る。
次に第３図に示す周辺回路部は、メモリセル部と同一の
Ｐ型半導体基板１上に形成されるセンスアンプ等からな
る回路部分であり、その半導体基板１上にはＮ型のエピ
タキシャル層２が形成され、さらにそのエピタキシャル
層２を貫通してＰウエル３−２が形成されている。Ｐウ
エル３−２の表面にはNMIS30が、それと隣接するＮ型エ
ピタキシャル層２の表面にはPMIS40がそれぞれ形成さ
れ、それらNMIS30及びPMIS40が直列に接続されてCMISを
構成している。
Ｐ型半導体基板１上に形成されるセンスアンプ等からな
る回路部分であり、その半導体基板１上にはＮ型のエピ
タキシャル層２が形成され、さらにそのエピタキシャル
層２を貫通してＰウエル３−２が形成されている。Ｐウ
エル３−２の表面にはNMIS30が、それと隣接するＮ型エ
ピタキシャル層２の表面にはPMIS40がそれぞれ形成さ
れ、それらNMIS30及びPMIS40が直列に接続されてCMISを
構成している。
NMIS30はＰウエル３−２上の外縁に形成された素子分離
用のフィールド酸化膜４内に形成されており、Ｐウエル
３−２上にゲート絶縁膜11−１を介して形成されたゲー
ト電極12−１と、そのゲート電極12−１の両端下に形成
された一対のN+型ソース・ドレイン拡散層13−1,13−２
とで構成されている。
用のフィールド酸化膜４内に形成されており、Ｐウエル
３−２上にゲート絶縁膜11−１を介して形成されたゲー
ト電極12−１と、そのゲート電極12−１の両端下に形成
された一対のN+型ソース・ドレイン拡散層13−1,13−２
とで構成されている。
またPMIS40はNMIS30に隣接してＮ型エピタキシャル層２
上に形成された素子分離用のフィールド酸化膜４内に形
成されており、エピタキシャル層２上にゲート絶縁膜11
−１を介して形成されたゲート電極12−１と、そのゲー
ト電極12−１の両端下において該ゲート電極12−１によ
り自己整合的に形成された一対のP+型ソース・ドレイン
拡散層13−11,13−12とで構成されている。そしてゲー
ト電極12−1,12−１上には中間絶縁膜14、金属配線15及
び保護膜16が順次積層状態に形成され、その金属配線15
が中間絶縁膜14に設けられたコンタクトホール14a,14a
を通してソース・ドレイン拡散層13−１及び13−11に接
続されている。
上に形成された素子分離用のフィールド酸化膜４内に形
成されており、エピタキシャル層２上にゲート絶縁膜11
−１を介して形成されたゲート電極12−１と、そのゲー
ト電極12−１の両端下において該ゲート電極12−１によ
り自己整合的に形成された一対のP+型ソース・ドレイン
拡散層13−11,13−12とで構成されている。そしてゲー
ト電極12−1,12−１上には中間絶縁膜14、金属配線15及
び保護膜16が順次積層状態に形成され、その金属配線15
が中間絶縁膜14に設けられたコンタクトホール14a,14a
を通してソース・ドレイン拡散層13−１及び13−11に接
続されている。
以上の構成において、第１図及び第２図のワード線とし
て用いられるゲート電極12−２を高レベルにすることに
より、NMIS20をオン状態にし、ビット線として用いられ
る金属配線15を通してMISキャパシタ10に情報を書込ん
だり、また逆にMISキャパシタ10から金属配線15へ情報
を読出したりする。ゲート電極12−２が低レベルのとき
は、NMIS20がオフ状態となり、MISキャパシタ10の内容
が保持される。
て用いられるゲート電極12−２を高レベルにすることに
より、NMIS20をオン状態にし、ビット線として用いられ
る金属配線15を通してMISキャパシタ10に情報を書込ん
だり、また逆にMISキャパシタ10から金属配線15へ情報
を読出したりする。ゲート電極12−２が低レベルのとき
は、NMIS20がオフ状態となり、MISキャパシタ10の内容
が保持される。
そして第３図の周辺回路部では、NMIS30及びPMIS40で構
成されるセンスアンプ等により、MISキャパシタ10から
の読出し情報に対する増幅等の処理を行う。
成されるセンスアンプ等により、MISキャパシタ10から
の読出し情報に対する増幅等の処理を行う。
次に、第１図及び第３図の製造工程図を示す第４図
（１）〜（６）を参照しつつ上記のCMIS型DRAMの製造工
程例を説明する。なお、第４図（１）〜（６）における
左側の断面図はメモリセル部を、右側の断面図は周辺回
路部をそれぞれ示している。
（１）〜（６）を参照しつつ上記のCMIS型DRAMの製造工
程例を説明する。なお、第４図（１）〜（６）における
左側の断面図はメモリセル部を、右側の断面図は周辺回
路部をそれぞれ示している。
（ａ）第４図（１）の工程 不純物濃度２×1016cm-3程度のシリコン製Ｐ型半導体基
板１上に、SiH4等の熱分解により不純物濃度４×1015cm
-3のシリコン製のＮ型エピタキシャル層２を厚さ４μｍ
程度成長させる。
板１上に、SiH4等の熱分解により不純物濃度４×1015cm
-3のシリコン製のＮ型エピタキシャル層２を厚さ４μｍ
程度成長させる。
（ｂ）第４図（２）の工程 全面にSiO2からなる厚い酸化膜50を被着し、Ｐウエル３
−1,3−２を形成する領域のみ、その酸化膜50を除去
し、ボロン等を５×1012cm-2程度のドーズ量でイオン注
入し、例えば温度1150℃のN2雰囲気下で10時間程度ドラ
イブインを施し、メモリセル部のすべてと周辺回路部の
一部にＰウエル３−1,3−２を形成する。このＰウエル
３−1,3−２はドライブインによりエピタキシャル層２
を貫通し、Ｐ型半導体基板１に達している。
−1,3−２を形成する領域のみ、その酸化膜50を除去
し、ボロン等を５×1012cm-2程度のドーズ量でイオン注
入し、例えば温度1150℃のN2雰囲気下で10時間程度ドラ
イブインを施し、メモリセル部のすべてと周辺回路部の
一部にＰウエル３−1,3−２を形成する。このＰウエル
３−1,3−２はドライブインによりエピタキシャル層２
を貫通し、Ｐ型半導体基板１に達している。
（ｃ）第４図（３）の工程 素子分離用のフィールド酸化膜４を選択酸化法等により
形成する。
形成する。
（ｄ）第４図（４）の工程 異方性ドライエッチング等により、メモリセル部にトレ
ンチ５を形成する。このトレンチ５はMISキャパシタの
平面的な面積をできるだけ小さくするために、例えば開
口部を1.2×1.2μm2、深さを５μｍとする。次に、SiO2
等からなる厚さ120Å程度のキャパシタ絶縁膜用の誘電
体膜６をトレンチ５の内面に熱酸化等で形成した後、キ
ャパシタの対向電極となる不純物を高濃度に含んだポリ
シリコンを気相成長法（CVD法）により堆積してトレン
チ５内に充填し、次いでホトリソグラフィ技術によりパ
ターニングしてキャパシタ電極７を形成する。
ンチ５を形成する。このトレンチ５はMISキャパシタの
平面的な面積をできるだけ小さくするために、例えば開
口部を1.2×1.2μm2、深さを５μｍとする。次に、SiO2
等からなる厚さ120Å程度のキャパシタ絶縁膜用の誘電
体膜６をトレンチ５の内面に熱酸化等で形成した後、キ
ャパシタの対向電極となる不純物を高濃度に含んだポリ
シリコンを気相成長法（CVD法）により堆積してトレン
チ５内に充填し、次いでホトリソグラフィ技術によりパ
ターニングしてキャパシタ電極７を形成する。
（ｅ）第４図（５）の工程 メモリセル部のNMIS20と周辺回路部のNMIS30及びPMIS40
とを形成するために、ゲート絶縁膜12−１を熱酸化等で
形成し、その上にゲート電極用のポリシリコンをCVD等
で堆積し、それらをパターニングしてゲート電極12−１
を形成する。なお、メモリの動作速度等の制限からポリ
シリコンの抵抗が問題になる場合には、ポリシリコンの
代わりにポリサイド構造や、リフラクトリーメタル等を
ゲート電極12−１として用いることもできる。
とを形成するために、ゲート絶縁膜12−１を熱酸化等で
形成し、その上にゲート電極用のポリシリコンをCVD等
で堆積し、それらをパターニングしてゲート電極12−１
を形成する。なお、メモリの動作速度等の制限からポリ
シリコンの抵抗が問題になる場合には、ポリシリコンの
代わりにポリサイド構造や、リフラクトリーメタル等を
ゲート電極12−１として用いることもできる。
次に、メモリセル部及び周辺回路部のNMIS20,30を形成
するために、ヒ素等をイオン注入してN+型ソース・ドレ
イン拡散層13−1,13−２を形成する。この際、PMIS40部
分はレジスト等によりマスクしておく。さらに周辺回路
部のPMIS40を形成するために、NMIS20,30部分をマスク
しておき、ボロン等をイオン注入してP+型のソース・ド
レイン拡散層13−11,13−12を形成する。
するために、ヒ素等をイオン注入してN+型ソース・ドレ
イン拡散層13−1,13−２を形成する。この際、PMIS40部
分はレジスト等によりマスクしておく。さらに周辺回路
部のPMIS40を形成するために、NMIS20,30部分をマスク
しておき、ボロン等をイオン注入してP+型のソース・ド
レイン拡散層13−11,13−12を形成する。
（ｆ）第４図（６）の工程 メモリセル部及び周辺回路部に中間絶縁膜14をCVD法等
で堆積し、その所定箇所にコンタクトホール14aを開
け、Al等の金属配線15を被着する。この金属配線15はメ
モリセル部においてはビット線を構成している。最後に
保護膜16を被着してウエハプロセスを終了する。
で堆積し、その所定箇所にコンタクトホール14aを開
け、Al等の金属配線15を被着する。この金属配線15はメ
モリセル部においてはビット線を構成している。最後に
保護膜16を被着してウエハプロセスを終了する。
このようにして得られたCMIS型DRAMにおけるウエル３−
1,3−２から半導体基板１方向への不純物濃度のプロフ
ァイルを第５図に、Ｎ型エピタキシャル層２から半導体
基板１方向への不純物濃度のプロファイルを第６図にそ
れぞれ示す。
1,3−２から半導体基板１方向への不純物濃度のプロフ
ァイルを第５図に、Ｎ型エピタキシャル層２から半導体
基板１方向への不純物濃度のプロファイルを第６図にそ
れぞれ示す。
本実施例によれば、トレンチセルで構成されるCMIS型DR
AMにおいて、Ｐ型半導体基板１上にＮ型エピタキシャル
層２を成長させ、その一部にＰウエル３−1,3−２を半
導体基板１に達するように形成し、該Ｐウエル３−１内
にトレンチセルを入れるようにしたので、次のような利
点を有する。
AMにおいて、Ｐ型半導体基板１上にＮ型エピタキシャル
層２を成長させ、その一部にＰウエル３−1,3−２を半
導体基板１に達するように形成し、該Ｐウエル３−１内
にトレンチセルを入れるようにしたので、次のような利
点を有する。
（ｉ） 比較的薄いＮ型エピタキシャル層２を貫通する
だけの深さを有するＰウエル３−１を形成すればよいた
め、そのＰウエル形成のためのドライブイン条件の低温
及び短時間化が計れる。さらに隣接するトレンチセル間
の深い部分におけるパンチスルー（貫通）は、高濃度の
半導体基板１によって効果的に抑制されるため、Ｐウエ
ル３−１の濃度を極端に高くする必要がない。そのた
め、Ｐウエル３−１内に形成されるNMIS20の閾値電圧が
大幅に高くなるのを防止できる。
だけの深さを有するＰウエル３−１を形成すればよいた
め、そのＰウエル形成のためのドライブイン条件の低温
及び短時間化が計れる。さらに隣接するトレンチセル間
の深い部分におけるパンチスルー（貫通）は、高濃度の
半導体基板１によって効果的に抑制されるため、Ｐウエ
ル３−１の濃度を極端に高くする必要がない。そのた
め、Ｐウエル３−１内に形成されるNMIS20の閾値電圧が
大幅に高くなるのを防止できる。
（ii） PMIS40を形成するＮ型領域をエピタキシャル層
２で形成しているので、不純物濃度を下げることがで
き、それによってPMIS40のソース・ドレイン接合容量が
減少し、高連動作と消費電流の減少化が計れる。
２で形成しているので、不純物濃度を下げることがで
き、それによってPMIS40のソース・ドレイン接合容量が
減少し、高連動作と消費電流の減少化が計れる。
（iii） MISキャパシタ10における誘電体膜６の大部分
は、シリコン製エピタキシャル層２を酸化して得られた
酸化膜で構成されるため、その酸化膜の膜質がシリコン
基板から形成した酸化膜よりも良く、高い歩留りが期待
できる。
は、シリコン製エピタキシャル層２を酸化して得られた
酸化膜で構成されるため、その酸化膜の膜質がシリコン
基板から形成した酸化膜よりも良く、高い歩留りが期待
できる。
なお、本発明は図示の実施例に限定されず、DRAMの全体
構造、形状、材質および製造工程等を他のものに変形す
ることが可能である。
構造、形状、材質および製造工程等を他のものに変形す
ることが可能である。
（発明の効果） 以上詳細に説明したように、本発明によれば、Ｐ型半導
体基板上にＮ型エピタキシャル層を成長させ、その一部
にＰウエルを半導体基板に達するように設け、このＰウ
エル内にトレンチセルを形成したので、エピタキシャル
層を貫通するだけの深さのＰウエルを形成すればよく、
そのＰウエルの形成が容易になる。さらに隣接するトレ
ンチセル間の深い部分におけるパンチスルーは半導体基
板によって抑制できるため、Ｐウエル濃度を低くしてそ
のＰウエル内に形成されるNMISの閾値電圧の低減化とい
う効果も期待できる。
体基板上にＮ型エピタキシャル層を成長させ、その一部
にＰウエルを半導体基板に達するように設け、このＰウ
エル内にトレンチセルを形成したので、エピタキシャル
層を貫通するだけの深さのＰウエルを形成すればよく、
そのＰウエルの形成が容易になる。さらに隣接するトレ
ンチセル間の深い部分におけるパンチスルーは半導体基
板によって抑制できるため、Ｐウエル濃度を低くしてそ
のＰウエル内に形成されるNMISの閾値電圧の低減化とい
う効果も期待できる。
第１図は本発明の実施例を示すCMIS型DRAMにおけるメモ
リセルの断面図、第２図は第１図の概略平面図、第３図
は本発明の実施例を示すCMIS型DRAMにおける周辺回路部
の断面図、第４図（１）〜（６）は第１図及び第３図の
製造工程図、第５図はＰウエルの不純物プロファイル
図、第６図はＮ型エピタキシャル層のプロファイル図で
ある。 １……Ｐ型半導体基板、２……Ｎ型エピタキシャル層、
３−1,3−２……Ｐウエル（Ｐ型不純物拡散領域）、５
……トレンチ（溝）、６……誘電体膜、７……キャパシ
タ電極、10……MISキャパシタ、11−1,11−２……ゲー
ト絶縁膜、12−1,12−２……ゲート電極、13−1,13−２
……N+型ソース・ドレイン拡散層、13−11,13−12……P
+型ソース・ドレイン拡散層、14……中間絶縁膜、15…
…金属配線、20,30……NMIS、40……PMIS。
リセルの断面図、第２図は第１図の概略平面図、第３図
は本発明の実施例を示すCMIS型DRAMにおける周辺回路部
の断面図、第４図（１）〜（６）は第１図及び第３図の
製造工程図、第５図はＰウエルの不純物プロファイル
図、第６図はＮ型エピタキシャル層のプロファイル図で
ある。 １……Ｐ型半導体基板、２……Ｎ型エピタキシャル層、
３−1,3−２……Ｐウエル（Ｐ型不純物拡散領域）、５
……トレンチ（溝）、６……誘電体膜、７……キャパシ
タ電極、10……MISキャパシタ、11−1,11−２……ゲー
ト絶縁膜、12−1,12−２……ゲート電極、13−1,13−２
……N+型ソース・ドレイン拡散層、13−11,13−12……P
+型ソース・ドレイン拡散層、14……中間絶縁膜、15…
…金属配線、20,30……NMIS、40……PMIS。
Claims (1)
- 【請求項１】Ｐ型半導体基板上に生成したＮ型エピタキ
シャル層を貫通して選択的に形成されたＰ型不純物拡散
領域と、 このＰ型不純物拡散領域に形成された溝型のMISキャパ
シタと、 前記Ｐ型不純物拡散領域に形成され前記MISトランジス
タに対する電荷転送を制御するＮチャネルMISキャパシ
タとを備えたことを特徴とするCMIS型ダイナミックメモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61302688A JPH0793374B2 (ja) | 1986-12-18 | 1986-12-18 | Ｃｍｉｓ型ダイナミツクメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61302688A JPH0793374B2 (ja) | 1986-12-18 | 1986-12-18 | Ｃｍｉｓ型ダイナミツクメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63155662A JPS63155662A (ja) | 1988-06-28 |
| JPH0793374B2 true JPH0793374B2 (ja) | 1995-10-09 |
Family
ID=17911996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61302688A Expired - Fee Related JPH0793374B2 (ja) | 1986-12-18 | 1986-12-18 | Ｃｍｉｓ型ダイナミツクメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793374B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5057887A (en) * | 1989-05-14 | 1991-10-15 | Texas Instruments Incorporated | High density dynamic ram cell |
| US5757059A (en) * | 1996-07-30 | 1998-05-26 | International Business Machines Corporation | Insulated gate field effect transistor |
| US5721448A (en) * | 1996-07-30 | 1998-02-24 | International Business Machines Corporation | Integrated circuit chip having isolation trenches composed of a dielectric layer with oxidation catalyst material |
-
1986
- 1986-12-18 JP JP61302688A patent/JPH0793374B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63155662A (ja) | 1988-06-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |