JPS63129659A - メモリ装置 - Google Patents
メモリ装置Info
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- JPS63129659A JPS63129659A JP61277565A JP27756586A JPS63129659A JP S63129659 A JPS63129659 A JP S63129659A JP 61277565 A JP61277565 A JP 61277565A JP 27756586 A JP27756586 A JP 27756586A JP S63129659 A JPS63129659 A JP S63129659A
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- Japan
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- transistors
- transistor
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- insulating film
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- Pending
Links
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- 230000010354 integration Effects 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 17
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- 238000004519 manufacturing process Methods 0.000 description 2
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、フリップフロップとスイッチングトランジス
タとでメモリセルが構成されているメモリ装置に関する
ものである。
タとでメモリセルが構成されているメモリ装置に関する
ものである。
本発明は、上記の様なメモリ装置において、ｎ型半導体
層で形成されているゲート電極を有するｐチャネルＭＯ
Ｓトランジスタでスイッチングトランジスタを構成する
と共に、ｐ型半導体層で形成されているゲート電極とス
イッチングトランジスタのゲート絶縁膜よりも薄いゲー
ト絶縁膜とを有するｐチャネルＭＯＳトランジスタを用
いてフリップフロップを構成することによって、高速化
と高集積化とを図ることができる様にしたものである。
層で形成されているゲート電極を有するｐチャネルＭＯ
Ｓトランジスタでスイッチングトランジスタを構成する
と共に、ｐ型半導体層で形成されているゲート電極とス
イッチングトランジスタのゲート絶縁膜よりも薄いゲー
ト絶縁膜とを有するｐチャネルＭＯＳトランジスタを用
いてフリップフロップを構成することによって、高速化
と高集積化とを図ることができる様にしたものである。
フリップフロップとスイッチングトランジスタとで構成
されているメモリセルには、一般にｎチャネルＭＯＳト
ランジスタ（ｎＭＯ３）が用いられている。近年におけ
る低消費電力化の要請のためにＣＭＯ５化されても、メ
モリセルはｎＭＯ３を用いて構成されている。
されているメモリセルには、一般にｎチャネルＭＯＳト
ランジスタ（ｎＭＯ３）が用いられている。近年におけ
る低消費電力化の要請のためにＣＭＯ５化されても、メ
モリセルはｎＭＯ３を用いて構成されている。
これは、ｎ型半導体基板を用いてｐウェルを作る方法が
ＣＭＯ３の製作方法として一般的であり、またウェル中
にメモリセルを配置すればα線によるソフトエラーに対
する耐性が高いこと等のためである。
ＣＭＯ３の製作方法として一般的であり、またウェル中
にメモリセルを配置すればα線によるソフトエラーに対
する耐性が高いこと等のためである。
しかし、ｎウェル中のｎＭＯ３を用いても十分な高速化
を達成することはできない。これは、ｐウェルの表面に
おける不純物濃度をｐ型半導体基板の表面における不純
物濃度よりも低（することができず、電子の移動度が小
さくて電流駆動能力が低いためである。
を達成することはできない。これは、ｐウェルの表面に
おける不純物濃度をｐ型半導体基板の表面における不純
物濃度よりも低（することができず、電子の移動度が小
さくて電流駆動能力が低いためである。
また、メモリ装置はメモリセルの他にセンス増巾器やデ
コーダ等の周辺回路をも有しており、これらの周辺回路
にｐＭＯ３を用いると、メモリ装置全体として必ずしも
高速化を達成することができない。
コーダ等の周辺回路をも有しており、これらの周辺回路
にｐＭＯ３を用いると、メモリ装置全体として必ずしも
高速化を達成することができない。
本発明によるメモリ装置では、ｎ型半導体層で形成され
ているゲート電極２１を有するｐチャネルＭＯ３トラン
ジスタ１１．１２でスイッチングトランジスタが構成さ
れており、ｐ型半導体層で形成されているゲート電極１
３ａ、１４ａと前記スイッチングトランジスタのゲート
絶縁膜よりも薄いゲート絶縁膜とを有するｐチャネルＭ
ｏＳトランジスタエ３、工４を用いて前記フリップフロ
ップが構成されている。
ているゲート電極２１を有するｐチャネルＭＯ３トラン
ジスタ１１．１２でスイッチングトランジスタが構成さ
れており、ｐ型半導体層で形成されているゲート電極１
３ａ、１４ａと前記スイッチングトランジスタのゲート
絶縁膜よりも薄いゲート絶縁膜とを有するｐチャネルＭ
ｏＳトランジスタエ３、工４を用いて前記フリップフロ
ップが構成されている。
本発明によるメモリ装置では、スイッチングトラ２ンジ
スタを構成している９ＭＯ３１１，１２のゲート電極２
１がｎ型半導体層で形成されている。
スタを構成している９ＭＯ３１１，１２のゲート電極２
１がｎ型半導体層で形成されている。
このために、これらのｐＭＯ３１１１２はベリドチャネ
ル型となって電流駆動能力が高い。
ル型となって電流駆動能力が高い。
また、フリップフロップを構成しているＩ）ＭＯＳ１３
．１４のゲート電極１３ａ、１４ａがｐ型半導体層で形
成されているので、これらのゲート電極１３ａ、１４ａ
と他の９ＭＯ３１１，１４，１２，１３のソース・ドレ
イン領域２４ｂ、２４ｆ、２４ｄとを直接に接続させる
ことができる。
．１４のゲート電極１３ａ、１４ａがｐ型半導体層で形
成されているので、これらのゲート電極１３ａ、１４ａ
と他の９ＭＯ３１１，１４，１２，１３のソース・ドレ
イン領域２４ｂ、２４ｆ、２４ｄとを直接に接続させる
ことができる。
このために、この接続のためにＡＩ等を介する必要がな
く、高い集積度を得ることができる。
く、高い集積度を得ることができる。
また、フリップフロップを構成している９ＭＯ３１３，
１４では、ゲート電極１３ａ、１４ａがｐ型半導体層で
形成されているが、デー１縁膜がスイッチングトランジ
スタのゲート絶縁膜よりも薄い。このために、面積を大
きくして集積度を低下させるということなく、フリップ
フロップを構成している９ＭＯ３１３，１４に、スイッ
チングトランジスタよりも高い駆動能力を持たせること
ができる。
１４では、ゲート電極１３ａ、１４ａがｐ型半導体層で
形成されているが、デー１縁膜がスイッチングトランジ
スタのゲート絶縁膜よりも薄い。このために、面積を大
きくして集積度を低下させるということなく、フリップ
フロップを構成している９ＭＯ３１３，１４に、スイッ
チングトランジスタよりも高い駆動能力を持たせること
ができる。
また、９ＭＯ３１１〜１４を用いてメモリセルが構成さ
れているので、ＣＭＯ３構造とした場合に周辺回路にｎ
ＭＯ３を用いることができる。このために、周辺回路の
高速化を図ることができる。
れているので、ＣＭＯ３構造とした場合に周辺回路にｎ
ＭＯ３を用いることができる。このために、周辺回路の
高速化を図ることができる。
以下、抵抗負荷型ＭＯ３−３ＲＡＭに適用した本発明の
一実施例を第１図及び第２図を参照しながら説明する。
一実施例を第１図及び第２図を参照しながら説明する。
本実施例による抵抗負荷型ＭＯ３−３ＲＡＭのメモリセ
ルは、一対ずつのアクセストランジスタ１１．１２、ド
ライバトランジスタ１３．１４及び抵抗素子１５．１６
を有している。
ルは、一対ずつのアクセストランジスタ１１．１２、ド
ライバトランジスタ１３．１４及び抵抗素子１５．１６
を有している。
アクセストランジスタ１１．１２は、データ線１７．１
８及びワード線２１に接続されている。
８及びワード線２１に接続されている。
また、ドライバトランジスタ１３．１４は接地線２２に
接続されており、抵抗素子１５．１６は電源線２３に接
続されている。
接続されており、抵抗素子１５．１６は電源線２３に接
続されている。
この様なメモリセルを製造するためには、ｎ型半導体基
板またはｎウェルの表面に薄いゲート絶縁膜をまず形成
し、このゲート絶縁膜上に第１層目の多結晶Ｓｔ層を成
長させ、この多結晶Ｓｉ層にｐ型不純物を高濃度にドー
ピングして、ドライバトランジスタ１３．１４のゲート
電極１３ａ、１４ａ及び接地線２２をパターニングする
。
板またはｎウェルの表面に薄いゲート絶縁膜をまず形成
し、このゲート絶縁膜上に第１層目の多結晶Ｓｔ層を成
長させ、この多結晶Ｓｉ層にｐ型不純物を高濃度にドー
ピングして、ドライバトランジスタ１３．１４のゲート
電極１３ａ、１４ａ及び接地線２２をパターニングする
。
ゲート電極１３ａはアクセストランジスタ１１及びドラ
イバトランジスタ１４の一方のソース・ドレイン領域に
接続され、ゲート電極１４ａはアクセストランジスタ１
２及びドライバトランジスタ１３の一方のソース・ドレ
イン領域に接続され、また接地ｖＡ２２はドライバトラ
ンジスタ１３．１４の他方のソース・ドレイン領域に接
続される。
イバトランジスタ１４の一方のソース・ドレイン領域に
接続され、ゲート電極１４ａはアクセストランジスタ１
２及びドライバトランジスタ１３の一方のソース・ドレ
イン領域に接続され、また接地ｖＡ２２はドライバトラ
ンジスタ１３．１４の他方のソース・ドレイン領域に接
続される。
このために、ゲート絶縁膜のうちで上述の接続領域に対
応する部分を予め開孔しておいてから、第１層目の多結
晶Ｓｉ層を成長させる。
応する部分を予め開孔しておいてから、第１層目の多結
晶Ｓｉ層を成長させる。
その後、ゲート電極１３ａ、１４ａのゲート絶縁膜より
も厚いゲート絶縁膜を再び形成し、このゲート絶縁膜上
に第２層目の多結晶Ｓｉ層を成長させ、この多結晶Ｓｉ
層にｎ型不純物をドーピングして、アクセストランジス
タ１１．１２のゲート電極を兼用しているワード線２１
をパターニングする。
も厚いゲート絶縁膜を再び形成し、このゲート絶縁膜上
に第２層目の多結晶Ｓｉ層を成長させ、この多結晶Ｓｉ
層にｎ型不純物をドーピングして、アクセストランジス
タ１１．１２のゲート電極を兼用しているワード線２１
をパターニングする。
次に、ｐ型不純物の拡散によってアクセストランジスタ
１１．１２及びドライバトランジスタ１３．１４用のソ
ース・ドレイン領域２４２〜２４ｇを形成し、更に第３
層目の多結晶Ｓｔ層を成長させて電源線２３及び抵抗素
子１５．１６を形成する。
１１．１２及びドライバトランジスタ１３．１４用のソ
ース・ドレイン領域２４２〜２４ｇを形成し、更に第３
層目の多結晶Ｓｔ層を成長させて電源線２３及び抵抗素
子１５．１６を形成する。
抵抗素子１５．１６は、ゲート電極１３ａ、１４ａに夫
々接続される。このために、第２層目の多結晶Ｓｔ層と
第３層目の多結晶Ｓｉ層との間の層間絶縁膜のうちで上
述の接続領域に対応する部分を予め開孔しておいてから
、第３Ｎ目の多結晶Ｓｉ層を成長させる。
々接続される。このために、第２層目の多結晶Ｓｔ層と
第３層目の多結晶Ｓｉ層との間の層間絶縁膜のうちで上
述の接続領域に対応する部分を予め開孔しておいてから
、第３Ｎ目の多結晶Ｓｉ層を成長させる。
次に、眉間絶縁膜を成長させ、この眉間絶縁膜に電極窓
２５．２６を開孔し、これらの電極窓２５．２６を介し
てへｌ製のワード線１７．１８を接続する。
２５．２６を開孔し、これらの電極窓２５．２６を介し
てへｌ製のワード線１７．１８を接続する。
なお、上述の第１層目及び第２層目の多結晶Ｓｉの代り
に、ポリサイドやシリサイドを用いてもよい。
に、ポリサイドやシリサイドを用いてもよい。
以上の様な本実施例では、アクセストランジスタ１１．
１２のソース・ドレイン領域２４ａ〜２４ｄがｐ型であ
るにも拘らず、アクセストランジスタ１１．１２のゲー
ト電極を兼用しているワード線２１はｎ型である。この
ために、ワード線２１が低抵抗で信号伝達時間が短く、
しかもアクセストランジスタ１１．１２はベリドチャネ
ル型であり電流駆動能力が高い。
１２のソース・ドレイン領域２４ａ〜２４ｄがｐ型であ
るにも拘らず、アクセストランジスタ１１．１２のゲー
ト電極を兼用しているワード線２１はｎ型である。この
ために、ワード線２１が低抵抗で信号伝達時間が短く、
しかもアクセストランジスタ１１．１２はベリドチャネ
ル型であり電流駆動能力が高い。
一方、ｐ型のソース・ドレイン領域２４ｂ、２４ｄ〜２
４ｇと接続されるゲート電極１３ａ、１４ａ及び接地線
２２は、高濃度のｐ型である。このために、これらの接
続領域においては、ｐｎ接合が形成されることなく電気
的な接続が行われる。
４ｇと接続されるゲート電極１３ａ、１４ａ及び接地線
２２は、高濃度のｐ型である。このために、これらの接
続領域においては、ｐｎ接合が形成されることなく電気
的な接続が行われる。
また、ドライドトランジスタ１３．１４のゲート絶縁膜
は既述の様にアクセストランジスタ１１．１２のゲート
絶縁膜よりも薄く、ドライバトランジスタ１３．１４は
ゲート容量が太き（てチャネルコンダクタンスが高い。
は既述の様にアクセストランジスタ１１．１２のゲート
絶縁膜よりも薄く、ドライバトランジスタ１３．１４は
ゲート容量が太き（てチャネルコンダクタンスが高い。
このためにドライバトランジスタ１３．１４では、ゲー
ト電極１３ａ、１４ａとソース・ドレイン領域２４ｄ〜
２４ｇとが共にｐ型であり表面チャネル型であるにも拘
らず、アクセストランジスタ１１．１２よりも高い電流
駆動能力を得ることが可能である。
ト電極１３ａ、１４ａとソース・ドレイン領域２４ｄ〜
２４ｇとが共にｐ型であり表面チャネル型であるにも拘
らず、アクセストランジスタ１１．１２よりも高い電流
駆動能力を得ることが可能である。
この結果、最低動作電圧が低くてよい等の様にメモリセ
ルのデータ保持特性を向上させることができる。更にま
た、ドライバトランジスタ１３．１４がソース・ドレイ
ン間のパンチスルーに対しても強くなり、ゲート電極１
３ａ、１４ａの巾を狭くすることができて、メモリセル
の集積度を向上させることもできる。
ルのデータ保持特性を向上させることができる。更にま
た、ドライバトランジスタ１３．１４がソース・ドレイ
ン間のパンチスルーに対しても強くなり、ゲート電極１
３ａ、１４ａの巾を狭くすることができて、メモリセル
の集積度を向上させることもできる。
また、メモリセルをｎウェル内に形成する様にすれば、
本実施例でもα線によるソフトエラーに対する耐性を向
上させることができる。そして、不純物濃度が低いＰ型
半導体基板に形成したｎＭＯ８で周辺回路を構成すれば
、メモリ装置全体としての高速化を達成することができ
る。
本実施例でもα線によるソフトエラーに対する耐性を向
上させることができる。そして、不純物濃度が低いＰ型
半導体基板に形成したｎＭＯ８で周辺回路を構成すれば
、メモリ装置全体としての高速化を達成することができ
る。
本発明によるメモリ装置では、高集積化を図ることがで
きるにも拘らず、フリップフロップのトランジスタとス
イッチングトランジスタとの電流駆動能力を共に高める
ことができて、高速化を図ることができる。
きるにも拘らず、フリップフロップのトランジスタとス
イッチングトランジスタとの電流駆動能力を共に高める
ことができて、高速化を図ることができる。
しかも、０ＭＯ５構造とした場合に周辺回路の高速化を
も図ることができるので、メモリ装置全体として更に高
速化を図ることもできる。
も図ることができるので、メモリ装置全体として更に高
速化を図ることもできる。
第１図は本発明の一実施例の平面図、第２図は本発明を
適用し得るメモリセルの回路図である。 なお図面に用いた符号において、 １１ 、１２−−−−−一・−・−・−・アクセストラ
ンジスタ１３．１４・−・−・・〜・−・・−・・ドラ
イバトランジスタ１３ａ、 １４ａ−・・−・−・−ゲ
ート電極２１・−・−・・−・−・・・・・−・・・・
・・ワード線である。
適用し得るメモリセルの回路図である。 なお図面に用いた符号において、 １１ 、１２−−−−−一・−・−・−・アクセストラ
ンジスタ１３．１４・−・−・・〜・−・・−・・ドラ
イバトランジスタ１３ａ、 １４ａ−・・−・−・−ゲ
ート電極２１・−・−・・−・−・・・・・−・・・・
・・ワード線である。
Claims (1)
- 【特許請求の範囲】 フリップフロップとスイッチングトランジスタとでメ
モリセルが構成されているメモリ装置において、 ｎ型半導体層で形成されているゲート電極を有するｐチ
ャネルＭＯＳトランジスタで前記スイッチングトランジ
スタが構成されており、 ｐ型半導体層で形成されているゲート電極と前記スイッ
チングトランジスタのゲート絶縁膜よりも薄いゲート絶
縁膜とを有するｐチャネルＭＯＳトランジスタを用いて
前記フリップフロップが構成されているメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61277565A JPS63129659A (ja) | 1986-11-20 | 1986-11-20 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61277565A JPS63129659A (ja) | 1986-11-20 | 1986-11-20 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63129659A true JPS63129659A (ja) | 1988-06-02 |
Family
ID=17585275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61277565A Pending JPS63129659A (ja) | 1986-11-20 | 1986-11-20 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63129659A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0514094A2 (en) * | 1991-05-16 | 1992-11-19 | AT&T Corp. | Method of fabricating an integrated circuit |
-
1986
- 1986-11-20 JP JP61277565A patent/JPS63129659A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0514094A2 (en) * | 1991-05-16 | 1992-11-19 | AT&T Corp. | Method of fabricating an integrated circuit |
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