JP3900465B2 - Ｓｏｉ電界効果トランジスタ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特にＳＯＩ（silicon on insulator）チップの表面層に電界効果トランジスタ（ＦＥＴ:field effect transistor）を形成した超大規模集積回路装置（ＶＬＳＩ:very large scale integrated circuit）に関する。
【０００２】
【従来の技術】
バルクの電界効果トランジスタ（ＦＥＴ）は、シリコン・チップすなわちシリコン・ウェーハの表面に形成する。通常、ＣＭＯＳ（complementary metal oxide semiconductor)技術と呼ばれている技術においては、シリコン・ウェーハ（すなわちシリコン基板）は、一導電型（たとえばＰ型）であり、このＰ型ウェーハに反対導電型（たとえばＮ型）の領域（すなわちウェル）を形成する。Ｐ型ウェーハの表面にＮ型電界効果トランジスタ（ＮＦＥＴ）を形成し、Ｎウェルの表面にＰ型電界効果トランジスタ（ＰＦＥＴ）を形成する。基板には第１のバイアス電圧（通常、零ボルト〔０Ｖ〕すなわち接地〔ＧＮＤ〕）を印加してＮＦＥＴをバイアスする。Ｎウェルには第２の電圧（通常、電源電圧〔Ｖhi〕）を印加する。基板とＮウェルにバイアス電圧を印加すると、しきい値電圧（Ｖt ）やデバイス電流の安定性など個々のＦＥＴの電気特性が容易に安定化する。バイアス電圧が変動すると、デバイス特性が変動する。たとえば、バイアス電圧変動の大きさと方向に応じて、しきい値電圧（Ｖt ）が増加／減少するとともに、動作電流が減少／増加する。
【０００３】
これら従来技術によるバルク・トランジスタ技術の場合、性能の改善は、通常、フィーチャ・サイズ（feature size：実現できる最小の寸法）の縮小すなわち「スケーリング（scaling)」によって行なわれてきた。最近では、スケーリングのほかに、ＳＯＩ（silicon on insulator）技術がトランジスタの性能改善の主要な源泉になった。
【０００４】
図１は、一対のトランジスタ１０２、１０４を貫いた、従来技術によるＳＯＩウェーハの断面１００を示す図である。トランジスタ１０２、１０４は、ＮＦＥＴであってもよいしＰＦＥＴであってもよい。ＦＥＴ１０２、１０４は、埋め込み酸化物（buried oxide: ＢＯＸ）層１１０によって下地シリコン基板１０８から絶縁された薄い表面シリコン層１０６中に形成されている。ＳＯＩアイランド（island：島）１１２は、通常、複雑な一連のマスク工程において、表面シリコン層１０６を貫通する浅いトレンチ（溝）をエッチングした後、この浅いトレンチを酸化物１１４で充填（じゅうてん）して形成する。ＳＯＩアイランド１１２は、酸化物１１４によって互いに絶縁されている。この種の分離は、通常、シャロウ（浅い）トレンチ分離（shallow trench isolation: ＳＴＩ）と呼ばれている。ＳＴＩは、ＳＯＩアイランド１１２に形成される回路を互いに絶縁するのに使われるが、また、当該回路を形成するＦＥＴを絶縁するのにも使われる。
【０００５】
ＳＯＩアイランド１１２上にゲート酸化膜を形成した後、ＦＥＴ１０２、１０４の位置にゲート１１６をパターニングして形成する。通常のイオン注入工程と拡散工程を使ってソース／ドレイン領域１１８を形成する。ソース／ドレイン領域１１８は、要すれば、ゲート境界に低濃度にドープした拡散領域１２０を形成した後に形成する。次いで、ソース／ドレイン領域１１８に金属コンタクト１２２を選択的に形成する。チャネル１２４、１２６は、両端がソース／ドレイン領域１１８によって、下がＢＯＸ層１１０によって、上がゲート酸化膜によって、その側面がＳＴＩ（図示せず）によって完全に絶縁されている。
【０００６】
薄い表面シリコン層１０６の厚さは、一対のソース／ドレイン領域１１８の間のチャネル１２４、１２６を形成するのに必要な厚さ以下であるのが理想である。しかし、実際には、表面シリコン層１０６の厚さは、ＦＥＴのチャネル反転層の深さよりも大きい。したがって、チャネル反転層が形成されたとき（すなわちＦＥＴがオンしたとき）、チャネル反転層直下に非反転層が残ってしまう。この非反転層は、隣接領域から抵抗状態で分離されたままである。したがって、この非反転層に導入された電荷は、全て、接合漏れ電流によって漏れ出すか、あるいは、再結合して消滅するまで、捕獲されたままである。この捕獲された電荷によって、好ましくないチャネル・バイアスが生じる結果、個々のデバイスに局所化されたいわゆるボディ効果（body effect)が起こる。
【０００７】
したがって、これら従来技術によるＳＯＩ ＦＥＴ１０２、１０４は、バイアス電圧によって全くバイアスされていない浮遊チャネル１２４、１２６をもっている。それ故、全てのＦＥＴのチャネルは、現在の動作状態と当該ＦＥＴの履歴とに左右される。ＦＥＴの履歴とは、容量性結合またはバイポーラ注入を通じて導入された後に残存している全ての電荷のことである。復号器、クロック・バッファ回路、入力駆動回路、出力駆動回路、アレー出力駆動回路など通常の個別論理回路の場合には、浮遊チャネルに起因してＦＥＴ特性が少々変動しても、取るに足らず、無視することができ、考慮する必要はほとんどない。
【０００８】
しかし、これら局所化されたボディ効果、およびソース／ドレイン拡散接合で散発的に生じる他の寄生バイポーラ効果は、たとえばメモリ・アレーなどの高密度ＳＯＩ回路では、深刻な設計上の問題を引き起こす。浮遊チャネル領域に対しては電荷が容量的に出し入れされる（つまり浮遊チャネル領域がコンデンサのように動作する）ので、ボディ効果が生じると特殊なスイッチが形成される。また、バイポーラ効果による電流によって、浮遊チャネルの電荷が増加する。さらに、上記スイッチは各々ある程度互いに独立しているので、チップの動作中に特定のＦＥＴの電荷が変動することがありうる。また、上述したように、ＦＥＴ特性は、基板電圧に左右される。さらに、読み書きするためにＲＡＭ（random access memory）セルに繰り返しアクセスすると、一部のセルに局所ボディ効果が生じることがある。
【０００９】
従来技術によるＳＯＩ ＳＲＡＭの場合、これらボディ効果の影響を受けたＦＥＴが、セル・アクセス・トランジスタが通過させた信号（電荷）のほかにセルに蓄えられている信号（電荷）をも減少させるので、ボディ効果によって、しきい値が変動するとともに、ＦＥＴを流れる電流が変化する。これら局所ボディ効果によってＳＲＡＭセルが一方の状態に片寄る結果、理由のない読み出し異常が散発的に発生することがある。この結果、誤ってデータを読み出す、あるいは、ＳＲＡＭセルが故障する、といった問題が断続的に生じうる。断続的に生じるこの種の問題は、特定して診断するのが極めて困難である。したがって、ボディ効果に起因するチャネル・バイアスの変動によって、ＦＥＴ特性の不均一が生じる。この結果、「ソフト故障（soft failure）」と特徴付けられることのある、特定するのが困難な散発的チップ故障が発生する。
【００１０】
以上のように、ＳＯＩ ＲＡＭの安定性を改善することが求められている。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、メモリ・セルの安定性を改善することである。
【００１２】
本発明の他の目的は、ＳＲＡＭセルの局所ボディ効果耐性を改善することである。
【００１３】
本発明のさらに他の目的は、セル密度を維持しながらＳＲＡＭセルの局所ボディ効果耐性を改善することである。
【００１４】
【課題を解決するための手段】
本発明は、共用ボディ・コンタクトを備えたＳＯＩ（silicon on insulator）電界効果トランジスタ（ＦＥＴ）、該ＳＯＩ ＦＥＴを備えたＳＲＡＭセル、該ＳＯＩ ＦＥＴを備えたＳＲＡＭセル・アレー、および、該ＳＯＩ ＦＥＴの形成方法を提供するものである。本発明に係るＳＲＡＭセルはＳＯＩ／バルク混成構造を有し、ソース／ドレイン拡散領域は下地絶縁物層には到達していない。この結果、ＳＯＩ層の表面に、共用コンタクト位置にボディ・コンタクトすなわち基板コンタクトを備えたＦＥＴを形成することができる。ＦＥＴは、埋め込み酸化物（ＢＯＸ）層上に位置しＳＴＩ（シャロウ・トレンチ分離）で絶縁されたＳＯＩシリコン・アイランドに形成する。ＳＲＡＭセル中のＮ型ＦＥＴ用アイランドは、該Ｎ型ＦＥＴ用アイランド中のＰ型拡散領域に対するボディ・コンタクトを備えている。ＳＲＡＭセル中の各Ｎ型ＦＥＴは、アイランドの厚さよりも浅い少なくとも１つの浅いソース／ドレイン拡散領域を備えている。Ｎ型ＦＥＴのチャネルとボディ・コンタクトとの間の前記浅いソース／ドレイン拡散領域の下には経路が残されている。Ｐ型のボディ・コンタクト拡散領域は、アイランドの全厚さにわたる深い拡散領域である。また、隣接するワード線上でＳＲＡＭセルが共用するビット線拡散領域も、深い拡散領域にすることができる。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態を説明する。図２は、典型的なＣＭＯＳスタティックＲＡＭ（ＳＲＡＭ）セル１４０を示す図である。ＣＭＯＳ ＳＲＡＭセル１４０は、実質的に、交差結合された一対の同一のＣＭＯＳインバータ１４２、１４４、交差結合されたインバータ１４２、１４４と一対のビット線１５０、１５２との間に設けられた一対のパス・トランジスタ１４６、１４８から成る。パス・トランジスタ１４６、１４８のゲートには、１本のワード線１５４が接続されている。各ＣＭＯＳインバータ１４２、１４４は、Ｎ型ＦＥＴ（ＮＦＥＴ）１４２Ｎ、１４４Ｎと、Ｐ型ＦＥＴ（ＰＦＥＴ）１４２Ｐ、１４４Ｐだけから成る。各ＰＦＥＴ１４２Ｐ、１４４Ｐのゲートとドレインは、それぞれ、対応するＮＦＥＴ１４２Ｎ、１４４Ｎのゲートとドレインに接続されている。ＰＦＥＴ１４２Ｐ、１４４Ｐのソースは電源電圧（Ｖhi）に接続されており、ＮＦＥＴ１４２Ｎ、１４４Ｎのソースは接地（ＧＮＤ）に接続されている。各ＦＥＴ１４２Ｎ、１４２Ｐ、１４４Ｎ、１４４Ｐ、１４６、１４８のチャネル本体（body）は、それぞれ、ノード１４２ＮＣ、１４２ＰＣ、１４４ＮＣ、１４４ＰＣ、１４６Ｃ、１４８Ｃで示してある。交差結合されたインバータ対１４２、１４４の状態によって、ＣＭＯＳ ＳＲＡＭセル１４０の状態が決まる。
【００１６】
各ＳＲＡＭセル１４０への書き込みは、次の手順で行なう。まず、ワード線１５４を“Ｈ”に保ってアクセス・トランジスタ１４６、１４８を両方ともオンにしたまま、ビット線対１５０、１５２の一方を“Ｈ”に引き上げ他方は“Ｌ”のままにしておく。次いで、ワード線１５４を“Ｌ”に引き下げてアクセス・トランジスタ１４６、１４８をオフにする。この結果、交差結合されたインバータ１４２、１４４にビット線１５０、１５２の状態が保持される。ＳＲＡＭセル１４０からの読み出しは、次の手順で行なう。まず、ビット線１５０、１５２を所定の状態までプリチャージする。次いで、ワード線１５４を“Ｈ”に駆動してアクセス・トランジスタ１４６、１４８をオンにする。これにより、交差結合されたインバータ１４２、１４４をアクセス・トランジスタ１４６、１４８を介してビット線対１５０、１５２に結合する。その結果得られるビット線対１５０、１５２の電位差を測定する。ビット線対１５０、１５２上の信号は、時間の経過とともに増大して終極点に至る。終極点では、ビット線対１５０、１５２の一方は上限レベルになり、他方は下限レベルになる。しかし、性能を向上させるために、ビット線対１５０、１５２の電位差は、当該電位差が終極値（上限レベルと下限レベルとの差）に到達するはるか以前にセンスしている。
【００１７】
上述したように、従来技術によるバルクＣＭＯＳ技術では、ノード１４２ＮＣ、１４４ＮＣ、１４４ＰＣ、１４８Ｃは接地（ＧＮＤ）に接続し、ノード１４２ＰＣ、１４６Ｃは各ＦＥＴをバイアスする電源電圧（Ｖhi）に接続していた。しかし、図１の従来技術によるＳＯＩプロセスでは、ＳＲＡＭセル１４０の全ＦＥＴ１４２Ｎ、１４２Ｐ、１４４Ｎ、１４４Ｐ、１４６、１４８は、浮遊チャネルをもっている。すなわち、ノード１４２ＮＣ、１４２ＰＣ、１４４ＮＣ、１４４ＰＣ、１４６Ｃ、１４８Ｃは、どのようなバイアス電圧にも直接接続されておらず、せいぜい、下地シリコン基板１０８に容量性結合しているだけである。
【００１８】
本発明は、少なくとも１つの浅いソース／ドレイン拡散領域と自身に対するボディ・コンタクト（body contact）とを備えたＳＯＩトランジスタ、該ＳＯＩトランジスタを備えたＳＯＩ回路、少なくとも１つの該ＳＯＩトランジスタで形成されたＳＯＩ ＲＡＭセル、および、該ＳＯＩトランジスタの形成方法である。上記ＳＯＩトランジスタが形成されたシリコン表面アイランドに対するボディ・コンタクトが、上記浅いソース／ドレイン拡散領域下の少なくとも１つのチャネルに到達する連続的な接続によって上記ＳＯＩトランジスタをバイアスしている。上記浅いソース／ドレイン拡散領域は、ＳＯＩ表面層の表面に形成するが、しかし、下地埋め込み絶縁層には到達していない。したがって、上記ＳＯＩトランジスタは、各々、上記浅いソース／ドレイン拡散領域の下に残された電流経路を備えているので、上記浅いソース／ドレイン拡散領域を共用ボディ電圧コンタクトに接続することができる。したがって、好ましいＳＯＩ構造は、１つのＳＯＩ表面層内に形成された複数のＦＥＴが共用する１つの連続ボディを備えた混成構造である。共用ボディに印加されるバイアス電圧は、当該共用ボディを共用する全ＦＥＴに対するバイアスを提供する。ここで述べた実施形態では、ノード１４２Ｃ、１４４Ｃ、１４６Ｃ、１４８Ｃは、同じバイアス電圧に接続されている。
【００１９】
比較のために述べると、ＳＯＩトランジスタにおけるボディ効果を低減する従来技術の手法は、普通、少なくとも１つのゲートの下に伸びる導電領域（すなわち拡散領域）にボディ・コンタクトを形成するものである。導電領域の導電型は、各トランジスタのソース／ドレイン領域１１８の導電型と反対である。しかし、このようなボディ・コンタクトを付け加えると、セル・サイズがかなりの程度増大してしまう。したがって、セル・サイズを小さくすると（集積度を高めると）、性能の劣化してしまう。また、別の手法として、たとえばチャネルに沿ってチャネルにコンタクトするショットキー・バリア・ダイオードを形成するものがある。ショットキー・バリア・ダイオードを備える方法は、有効面積が減少する不利益が少なくて済むが、しかし、既に複雑なＳＯＩ工程をますます複雑にする、という不都合が生じる。ジェフリー・ダブリュー・スレイト「ＳＯＩトランジスタに対する小型ショットキー・ボディ・コンタクト技術の直流特性と過渡特性」『アイ・トリプル・イー・トランザクション・オン・エレクトロン・デバイセズ』第４６巻第７号（１９９９年７月）第１４５１〜６頁（"DC and Transient Characterization of a Compact Schottky Body Contact Technology for SOI Transistors" by Jeffrey W. Sleight, IEEE Transaction on Electron Devices, Vol. 46, No. 7, July 1999, pp. 1451-6）を参照されたい。
【００２０】
隣接する一対のＦＥＴ（特にセンス・アンプのＦＥＴ）にボディ・コンタクトを実現する最新の手法については、本発明の出願人の出願に係る「共用ＳＯＩボディ・コンタクトを備えた一対のＦＥＴ、および該ＦＥＴの形成方法（A Pair of FETs Including a Shared SOI Body Contact and the Method of Formig the FETs）」なる名称のマンデルマン（Mandelman)らの米国特許出願（１９９９年１２月１４日出願）を参照されたい。マンデルマンらの米国特許出願は、特にダイナミックＲＡＭ（ＤＲＡＭ）のセンス・アンプ用のＦＥＴ対に対するボディ・コンタクトを教示している。マンデルマンらの米国特許出願が教示している構造では、一対のＦＥＴに対するボディ・コンタクトに専ら関わっているのは、ＦＥＴ幅の一部分だけである。すなわち、ボディ・コンタクト部にソース／ドレイン拡散領域を形成できないので、ＦＥＴの幅を狭めると（集積度を高めると）、安定性と性能が劣化してしまう。マンデルマンらの米国特許出願の解決方法は、チップ全体（あるいはマクロ領域）の一部分、たとえばセンス・アンプを構成するＦＥＴには適用可能であるけれども、ＳＲＡＭセルを構成するＦＥＴにこの解決方法を使うと、セル・サイズ、ひいてはマクロ・サイズ、チップ・サイズが容易に２倍になりうる。
【００２１】
図３および図４は、好適な実施形態に係るＮＦＥＴを備えたＳＲＡＭセル１６０の一例を示す図である。図３は、好適なＳＲＡＭセル１６０の平面図（不等拡大率）である。図４は、ＳＲＡＭセル１６０の部分断面図である。この実施形態では、ＳＲＡＭセル１６０は、接地（ＧＮＤ）に接続されたチャネル・ノード１４２ＮＣ、１４４ＮＣ、１４６Ｃ、１４８Ｃ、および浮遊チャネル・ノード１４２ＰＣ、１４４ＰＣを備えた図２のＳＲＡＭセル１４０と概念的に同一である。したがって、ＳＲＡＭセル１６０は、一対の交差結合されたＣＭＯＳインバータ１６２、１６４（インバータ１４２、１４４に対応）、交差結合されたＣＭＯＳインバータ１６２、１６４とビット線１７０、１７２（ビット線１５０、１５２に対応）との間に設けられた一対のパス・トランジスタ１６６、１６８（パス・トランジスタ１４６、１４８に対応）を備えている。パス・トランジスタ１６６、１６８は、ポリシリコンのワード線１７４（ワード線１５４に対応）によって駆動されている。
【００２２】
この実施形態の平面図では、説明を簡明にするために、セル内配線とグローバル配線（たとえばビット線、接地〔ＧＮＤ〕線、電源〔Ｖhi〕線）は図示していない。また、個々のＦＥＴは、シリコン・アイランド１７６、１７８とパターニングされたポリシリコン１８０、１８２、１８４との交差部分によって特定してある。Ｐ型拡散領域形成用マスク１８８とＮ型ボディ・イオン注入領域形成用マスク１９０、１９２（すなわちＰＦＥＴのチャネル調製用）とによって、ＰＦＥＴ領域が画定される。多角形１９４、Ｎ型イオン注入阻止マスク１９２、およびパターニングされたポリシリコン１８０によって特定されているシリコン・アイランド１７８の部分は、たとえばＳＲＡＭセル・アレーにおける隣接する同一のセル１６０の部分である。各セルは、単一の電源（Ｖhi）コンタクト１９６と非共用接地（ＧＮＤ）コンタクト１９８を備え、隣接するセルと接地（ＧＮＤ）コンタクト２００を共用している。コンタクト２０２Ｎ、２０４Ｎは、セル内配線（図示せず）によって、対応するコンタクト２０２Ｐ、２０４Ｐにそれぞれ接続されてインバータ１６２、１６４の出力を形成するとともに、パターニングされたポリシリコン１８２、１８４に接続されて交差結合されたインバータ１６２、１６４を形成している。
【００２３】
図４（Ｂ）は、図３のシリコン・アイランド１７８をＢ−Ｂ線で切断したＳＲＡＭセル１６０の断面図である。図４（Ｂ）からよく分かるように、インバータ１６２、１６４のＦＥＴ（図４（Ｂ）ではＮＦＥＴ）は、パターニングされたポリシリコン１８２、１８４とシリコン・アイランド１７８、１７６との交差部分によって形成されている。パターニングされたポリシリコン１８２、１８４は、薄い金属またはシリサイドの層などの導電材料を積層させて形成するのが望ましいが、ポリシリコンの単層であってもよい。セルの安定性、集積度、および利便性のために、ＮＦＥＴ１４２Ｎ、１４４Ｎは、平行する一対のＦＥＴとして形成されている。各ＦＥＴは、接地（ＧＮＤ）コンタクト１９８、２００、および出力コンタクト２０２Ｎ、２９４Ｎを共用している。ＰＦＥＴ１４２Ｐ、１４４Ｐは、電源（Ｖhi）コンタクト１９６を共用しており、電源（Ｖhi）コンタクト１９６とそれぞれの出力コンタクト２０２Ｐ、２０４Ｐとの間に配置されている。ＦＥＴ１４２Ｎ、１４２Ｐ、１４４Ｎ、１４４Ｐは、本発明の本旨または範囲を離れることなく、任意の本数の指を備えた指状のＦＥＴとして形成することができる。パス・トランジスタ１６６、１６８は、それぞれ、出力コンタクト２０２Ｎ、２０４Ｎとビット線コンタクト１７０、１７２との間で、ワード線１７４とシリコン・アイランド１７８とが交差する部分に形成されている。
【００２４】
また、好適な実施形態に係るＦＥＴは少なくとも１つのソース／ドレイン拡散領域２０６、２０８を備えているが、ソース／ドレイン拡散領域２０６、２０８は、Ｐ型表面シリコン層２１０の深さ全体にわたるまでには伸びていない。したがって、ＮＦＥＴチャネルのＰ型ボディは、ソース／ドレイン拡散領域２０６、２０８によって個々に絶縁されることなく、表面シリコン層２１０中で互いに電気的に接続されている。浅いソース／ドレイン拡散領域２０６、２０８の下で、かつ、埋め込み酸化物（ＢＯＸ）層２１２の上にありＦＥＴのチャネルに至る領域に、矢印２１１で示す経路が形成されている。
【００２５】
図４（Ｃ）は、図３をＣ−Ｃ線に沿って切断した断面図である。図４（Ｃ）は、経路２１１に沿ってチャネルをバイアスしているバイアス電圧に対するボディ・コンタクトを示している。このボディ・コンタクトは、浅い拡散領域２０８の共用接地（ＧＮＤ）コンタクト２００からＰ型拡散領域２１６まで、薄い金属層２１４（たとえばシリサイド層）を伸ばすことによって形成する。薄い金属層２１４は、浅いＮ型拡散領域２０８とＰ型拡散領域２１６に対してオーミック・コンタクトするので、結果として形成されるＰＮ接合を短絡している。したがって、Ｐ型拡散領域２１６は、接地（ＧＮＤ）コンタクト２００をＳＲＡＭセルのＦＥＴのＰ型ボディ経路２１１に接続しているので、それらの間に電流経路が実現している。それ故、４つのＦＥＴのボディ・コンタクトの端子１４２ＮＣ、１４４ＮＣ、１４６Ｃ、１４８Ｃは、全て、Ｐ型拡散領域２１６を介して接地（ＧＮＤ）に接続されているので、好ましい実施形態に係るＳＲＡＭセルでは、従来技術のＳＲＡＭセルに比べて局所ボディ・コンタクトが顕著に低減する。
【００２６】
図４（Ｄ）は、図３をＤ−Ｄ線に沿って切断した断面図である。図４（Ｄ）から分かるように、パス・トランジスタ１６６、１６８のチャネルも、Ｐ型拡散領域２１６の位置で接地（ＧＮＤ）に対するコンタクト１７２によってバイアスされているので、パス・トランジスタ１６６、１６８に対するボディ・コンタクトも最小化されている。この例では、ビット線拡散領域２１８は、浅いソース／ドレイン拡散領域２０６、２０８と異なり、表面シリコン層２１の全厚さにわたって伸びている。したがって、この実施形態では、ビット線拡散領域２１８は、通常行なわれているように、ＳＲＡＭセルの静電容量を減少させるのに役立つとともに、ビット線拡散領域／コンタクト（図示せず）を共用している隣接するワード線上のＳＲＡＭセルからＳＲＡＭセル１６０を絶縁するのにも役立っている。アクセスされたＳＲＡＭセルから隣接するワード線上のアクセスされていないＳＲＡＭセルに対して擾乱（じょうらん）が生じうるけれども、上述したように、ＳＲＡＭセル１６０をビット線拡散領域２１８から絶縁することにより、この擾乱を最小限に抑えることができる。しかしながら、任意実行事項として、全ての拡散領域の深さを均一にしてもよい。たとえば、全ての拡散領域の深さを浅いソース／ドレイン拡散領域２０６、２０８の深さと同じにしてもよい。
【００２７】
図３および図４の浅い拡散領域構造は、ソース／ドレイン拡散領域形成工程以外、全て通常のＳＯＩ工程に従って形成する。したがって、ウェーハ上に積層構造を形成し、該ウェーハ上にゲートを形成した後、浅いソース／ドレイン拡散領域を画定し、ソース／ドレイン拡散領域を形成する。要すれば、浅いソース／ドレイン拡散領域と深いソース／ドレイン拡散領域との双方を形成する。第１の好適な実施形態の製造工程は、次のようになる。まず、通常、ＬＤＤ（lightly doped drain)と呼ばれている低濃度にドープした拡散領域を形成するための第１のイオン注入によって浅い拡散領域を形成する。次いで、浅い接合を維持すべきソース／ドレイン拡散領域をマスクする。そして、マスクされていない領域に通常の深いソース／ドレイン拡散領域（たとえばビット線拡散領域やボディ・コンタクトなど）を形成する。第２の実施形態の製造工程は、次のようになる。まず、通常のＬＤＤ拡散層形成イオン注入よりもわずかに深い拡散領域を形成する第２のイオン注入で、浅い拡散領域を増強する。次いで、第１の実施形態の製造工程に従って、浅い拡散領域をマスクした後、マスクされていない領域に通常の深いソース／ドレイン拡散領域を形成する。特に、第１の実施形態の単一のＬＤＤ層形成方法を使って形成した浅い接合が浅過ぎてシリサイド化できない場合、この第２の実施形態が好ましいものになりうる。
【００２８】
しかしながら、上述した工程は、図３および図４の構造が得られる別の工程で置き換えることができる。さらに、図３および図４の例はＮＦＥＴに対して実現するボディ・コンタクトしか示していないけれども、電源（Ｖhi）とＰＦＥＴチャネルのＮ型ボディに接触する深いＮ型拡散領域との間にボディ・コンタクトを形成する別の工程を備えることにより、ＰＦＥＴに対するボディ・コンタクトも実現できる。
【００２９】
図５は、ＳＲＡＭマクロまたはＳＲＡＭチップなどの中のＳＲＡＭセル・アレーの一部２２０を示す図である。この例におけるＳＲＡＭセル・アレーの一部２２０は、４つの好ましい実施形態のＳＲＡＭセル２２２、２２４、２２６、２２８を備えている。これらのＳＲＡＭセル２２２、２２４、２２６、２２８には、たとえば図３および図４の例におけるＳＲＡＭセル１６０を用いることができる。各ＳＲＡＭセルは、同じワード線１７４を共用する隣接するＳＲＡＭセル１６０とボディ・コンタクト２１６を共用している。任意実行事項として、ｎ個のＳＲＡＭセル１６０の組の相互間にワード線１７４に沿って周期的に新たなボディ・コンタクト２１６を備えることができる。この新たなボディ・コンタクト２１６は、たとえば、サブ・アレーの端、あるいは、いわゆるスティッチ・セル（stitch cell)を配置できる場所であればどこにでも配置することができる。
【００３０】
また、図５から分かるように、共用されたボディ・コンタクト２１６は、セル面積を限界にまで広げることができる。任意実行事項として、備えるボディ・コンタクト２１６の数を少なくすることもできる。たとえば、隣接する一対のＳＲＡＭセル１６０相互間、あるいは、隣接するｎ対のＳＲＡＭセル１６０相互間にボディ・コンタクト２１６を配置することができる。さらに、たとえばボディ・コンタクト２１６が隣接ＳＲＡＭセル１６０の別の対との間に配置されている場合には、隣接するＳＲＡＭセル１６０が共用する接地（ＧＮＤ）コンタクト２００を設ける位置を、ボディ・コンタクト２１６に接続された浅い拡散領域２０８と深い拡散領域２１８との間に変更することもできる。
【００３１】
上述した好適な実施形態の電界効果トランジスタ（ＦＥＴ）は、ＳＲＡＭセル・アレーに使うことに限らず、高性能で最適なＦＥＴが必要な場所であればどこにでも使うことができる、ということが分かる。たとえば、最新のセンス・アンプは、終極点（過渡特性の飽和点）における信号よりも小さな信号（電位差）をセンスしなければならないので、通常、バランスのとれた一対の交差結合されたＦＥＴを必要とする。上記信号は時間に依存するので、センス・アンプがセンスできる電位差が小さければ小さいほど、好ましい。したがって、センス・アンプを構成するＦＥＴの間に少しでも違いがあると、センスするのに必要な信号の振幅が大きくなるから、センスに要する時間が長くなってしまう。したがって、ＲＡＭの設計者は、センス・アンプを構成するＦＥＴは、デバイス特性が同一であり、かつ、バランスがとれたペア（対）すなわち最適なペアであることが重要である、ということをよく知っている。それ故、バランスのとれたペアを設計する際に、ペアを構成する一方のＦＥＴが影響を受ける環境状態が、ペアを構成する他方のＦＥＴのものと同一になることを保証するために、十分な注意を払っている。従来技術に係るＳＯＩ ＦＥＴを使って作製したセンス・アンプの場合、局所化されたボディ効果によって、容易にアンバランスが生じてしまう。しかし、本発明の好適な実施形態に係るＳＯＩ ＣＭＯＳ ＦＥＴペアを使えば、局所化されたボディ効果をほとんどなくすことができる。
【００３２】
以上のように、本発明の好適な実施形態に係るＳＯＩ ＲＡＭセルは、局所ボディ効果に対して顕著な耐性を有する。また、センス・アンプなどの周辺回路に本発明の好適な実施形態に係るＦＥＴを備えると、新たな改善効果が得られる。さらに、本発明の好適な実施形態に係るＦＥＴを使って形成した論理回路も、改善されたボディ効果耐性の点で有利である。
【００３３】
以上、好適な実施形態の観点から本発明を説明したけれども、本発明は特許請求の範囲の本旨および範囲の内で変更しうる、ということを当業者は理解しうる。
【００３４】
まとめとして以下の事項を開示する。
（１）誘電体層上の半導体アイランドと、
前記半導体アイランド上の導電端子と、
前記導電端子の両端に位置する導電領域と、
前記半導体アイランド上のボディ・コンタクトと
を備え、
前記導電領域のうちの少なくとも１つが浅い領域であり、
前記浅い領域は、前記ボディ・コンタクトがゲート下のチャネル領域に接続するのに十分なほどに浅い
電界効果トランジスタ。
（２）前記半導体アイランドが、ＳＯＩチップの埋め込み酸化物層上のシリコン・アイランドである、
上記（１）に記載の電界効果トランジスタ。
（３）前記導電端子が前記電界効果トランジスタのゲートであり、
前記導電領域が浅いソース／ドレイン拡散領域であり、
前記浅いソース／ドレイン拡散領域が前記シリコン・アイランド中を、前記ボディ・コンタクトが前記浅いソース／ドレイン拡散領域下の前記チャネル領域と接続するように、前記埋め込み酸化物層上の点まで伸びている、
上記（２）に記載の電界効果トランジスタ。
（４）前記ボディ・コンタクトが一導電型の拡散領域を備えており、
前記ソース／ドレイン領域が反対導電型である、
上記（３）に記載の電界効果トランジスタ。
（５）前記シリコン・アイランドが一導電型であり、
前記ボディ・コンタクト拡散領域が前記シリコン・アイランド中を前記埋め込み酸化物層の上まで伸びている、
上記（４）に記載の電界効果トランジスタ。
（６）前記ボディ・コンタクト拡散領域が前記浅いソース／ドレイン領域の１つに隣接しており、
前記ボディ・コンタクト拡散領域が前記隣接した浅いソース／ドレイン領域に接続されている、
上記（５）に記載の電界効果トランジスタ。
（７）上記（５）に記載の電界効果トランジスタを複数個備えた回路であって、
前記複数の電界効果トランジスタのうちの少なくとも２つが共通のボディ・コンタクトを共用している回路。
（８）前記少なくとも２つの電界効果トランジスタのうちの少なくとも１つのソース／ドレイン領域が浅いソース／ドレイン拡散領域であり、
前記浅いソース／ドレイン拡散領域のうちの一方が前記少なくとも２つの電界効果トランジスタのうちの他方と共用されており、
前記共通ボディ・コンタクト拡散領域が前記少なくとも１つの電界効果トランジスタの他方の浅いソース／ドレイン拡散領域に隣接しており、
前記ボディ・コンタクト拡散領域が前記隣接した浅いソース／ドレイン拡散領域に接続されている、
上記（７）に記載の回路。
（９）前記回路がＳＲＡＭセルであり、
前記複数の電界効果トランジスタが４つのＮ型電界効果トランジスタであり、
前記一導電型がＰ型であり、
前記反対導電型がＮ型である、
上記（８）に記載の回路。
（１０）２つのＮ型電界効果トランジスタ用のソース／ドレイン拡散領域が両方とも浅いソース／ドレイン拡散領域であり、
残りの２つのＮ型電界効果トランジスタの各々がセル・パス・ゲートであり、前記セル・パス・ゲートの各々のソース／ドレイン拡散領域がビット線拡散領域であり、
前記ビット線拡散領域の各々が前記シリコン・アイランドの厚さだけ前記埋め込み酸化物層にまで伸びている、
上記（９）に記載のＳＲＡＭセル。
（１１）複数の静的メモリ・セルを備えたＳＯＩメモリ・アレーであって、前記静的メモリ・セルは複数の電界効果トランジスタを備えており、前記電界効果トランジスタのうちの少なくとも１つは、
酸化物層上のシリコン・アイランドと、
チャネルの上方であって、前記シリコン・アイランドの上表面にあるゲートと、
前記チャネルの両端に位置する一対のソース／ドレイン拡散領域と、
前記シリコン・アイランドに対するボディ・コンタクトと
を備え、
前記ゲートは前記一対のソース／ドレイン拡散領域の間に配置されており、
前記一対のソース／ドレイン拡散領域の少なくとも１つは浅い拡散領域であり、
前記浅い拡散領域は前記シリコン・アイランドの前記上表面から前記酸化物層上の点まで伸びており、
前記ボディ・コンタクトから前記浅い拡散領域の下を通り前記チャネルに至るボディ・バイアス経路が形成されている
ＳＯＩメモリ・アレー。
（１２）前記ボディ・コンタクトが一導電型のボディ・コンタクト拡散領域から成り、
前記ボディ・コンタクト拡散領域が前記シリコン・アイランドの全厚さにわたって伸びる深い拡散領域であり、
前記ソース／ドレイン拡散領域が反対導電型である、
上記（１１）に記載のＳＯＩメモリ・アレー。
（１３）前記ボディ・コンタクトは、１つの浅い拡散領域に隣接しており、かつ、前記１つの浅い拡散領域に短絡している、
上記（１２）に記載のＳＯＩメモリ・アレー。
（１４）前記静的メモリ・セルがＳＲＡＭセルであり、
前記少なくとも１つの電界効果トランジスタが少なくとも２つのＮ型電界効果トランジスタであり、
前記ボディ・コンタクト拡散領域がＰ型拡散領域である、
上記（１３）に記載のＳＯＩメモリ・アレー。
（１５）前記ＳＲＡＭセルの各々にある前記少なくとも２つのＮ型電界効果トランジスタのうちの２つが、一対の交差結合されたインバータと一対のビット線との間に接続されたパス・ゲート・トランジスタである、
上記（１４）に記載のＳＯＩメモリ・アレー。
（１６）前記パス・ゲート・トランジスタの各々の１つのソース／ドレイン拡散領域が深い拡散領域である、
上記（１５）に記載のＳＯＩメモリ・アレー。
（１７）同じビット線と隣接するワード線上を共用する、ＳＲＡＭセルのパス・ゲート・トランジスタが前記深い拡散領域を共用しており、
前記共用された深い拡散領域が前記隣接するセル用に共用ビット線を備えている、
上記（１６）に記載のＳＯＩメモリ・アレー。
（１８）前記少なくとも２つのＮ型電界効果トランジスタが、前記ボディ・コンタクトの１つを共用する４つのＮ型電界効果トランジスタである、
上記（１７）に記載のＳＯＩメモリ・アレー。
（１９）前記ＳＲＡＭセルの各々が６トランジスタ構成のＣＭＯＳ ＳＲＡＭセルである、
上記（１８）に記載のＳＯＩメモリ・アレー。
（２０）ＳＲＡＭセルのアレーを備えたＳＯＩチップであって、前記ＳＲＡＭセルの各々が、
酸化物層上に配置された表面シリコン層中に形成された交差結合された一対のＣＭＯＳインバータであって、前記表面シリコン層は複数のシリコン・アイランドにパターニングされており、各インバータが、第１のアイランドに形成されたＮ型電界効果トランジスタと第２のアイランドに形成されたＰ型電界効果トランジスタとを備えている、一対のＣＭＯＳインバータと、
一対のビット線を前記一対の交差結合されたインバータに選択的に結合している、前記第１のアイランドに形成された一対のＮ型電界効果トランジスタと、
バイアス電圧に接続された前記第１のアイランドに対するボディ・コンタクトであって、前記Ｎ型電界効果トランジスタの各々が、前記表面シリコン層よりも浅い少なくとも１つのソース／ドレイン拡散領域を備え、かつ、そのチャネルを、前記Ｎ型電界効果トランジスタのチャネルと前記ボディ・コンタクトとの間の前記浅いソース／ドレイン拡散領域下の経路を通じて、前記バイアス電圧に接続させている、ボディ・コンタクトと
を備えているＳＯＩチップ。
（２１）前記一対のビット線の各々が深い拡散領域で前記一対のＮ型電界効果トランジスタに接続されており、
前記深い拡散領域の厚さが前記表面シリコン層の厚さと同じであり、
前記Ｎ型電界効果トランジスタ・パス・ゲートの第２のソース／ドレイン拡散領域が前記深い拡散領域である、
上記（２０）に記載のＳＯＩチップ。
（２２）前記ボディ・コンタクトがＰ型の深い拡散領域と接触している、
上記（２１）に記載のＳＯＩチップ。
（２３）同じビット線と隣接するワード線上を共用する、ＳＲＡＭセルのパス・ゲート・トランジスタが前記深い拡散領域を共用しており、
前記共用された深い拡散領域が前記隣接するセル用に共用ビット線を備えている、
上記（２２）に記載のＳＯＩチップ。
（２４）ＳＯＩ ＳＲＡＭの形成方法であって、
（ａ）シリコン・ウェーハ中に、表面シリコン層とシリコン基板とを分離する埋め込み酸化物層を形成する工程と、
（ｂ）前記表面シリコン層にシリコン・アイランドを形成する工程と、
（ｃ）前記シリコン・アイランド上にゲートを形成する工程と、
（ｄ）前記表面シリコン層の上面から前記埋め込み酸化物層上の点まで伸びる浅い拡散領域を、前記複数のゲートに隣接して形成する工程と、
（ｅ）前記複数のシリコン・アイランドにボディ・コンタクト拡散領域を形成する工程と
を備えた、ＳＯＩ ＳＲＡＭの形成方法。
（２５）前記浅い拡散領域がＮ型拡散領域であり、
前記ボディ・コンタクト拡散領域がＰ型拡散領域である、
上記（２４）に記載の、ＳＯＩ ＳＲＡＭの形成方法。
（２６）前記浅い拡散領域を形成する工程（ｄ）が、
（i)前記複数のシリコン・アイランド中に、浅い拡散領域形成用の打ち込みイオンを打ち込む工程と、
（ii）前記複数のシリコン・アイランドの一部を覆う阻止マスクを形成する工程と、
（iii)前記複数のシリコン・アイランドの前記阻止マスクで覆われていない領域中に深い拡散領域形成用の打ち込みイオンを打ち込む工程と、
（iv）打ち込まれたイオンを拡散させ、浅い拡散領域形成用の打ち込みイオンと深い拡散領域形成用の打ち込みイオンとを結合させて深い拡散領域を形成する工程と
を備えている、上記（２５）に記載のＳＯＩ ＳＲＡＭの形成方法。
【図面の簡単な説明】
【図１】 Ｎ型ＦＥＴまたはＰ型ＦＥＴでありうる一対のトランジスタを貫く、ＳＯＩウェーハの断面図である。
【図２】 典型的なＣＭＯＳスタティックＲＡＭ（ＳＲＡＭ）セルを示す図である。
【図３】 好適な実施形態に係るＮ型ＦＥＴを備えたＳＲＡＭセルの例の平面図である。
【図４】 図３に示すＳＲＡＭセルの部分断面図である。
【図５】 図３および図４に示すセルを備えた好適なＳＲＡＭセル・アレーを示す図てある。
【符号の説明】
１００…従来技術によるＳＯＩウェーハの断面、１０２…ＦＥＴ、１０４…ＦＥＴ、１０６…表面シリコン層、１０８…下地シリコン基板、１１０…埋め込み酸化物（ＢＯＸ）層、１１２…ＳＯＩアイランド、１１４…酸化物、１１６…ゲート、１１８…ソース／ドレイン領域、１２２…金属コンタクト、１２４…チャネル、１２６…チャネル、１４０…ＣＭＯＳ ＳＲＡＭセル、１４２…ＣＭＯＳインバータ、１４２…ＮＮ型ＦＥＴ、１４２…ＰＰ型ＦＥＴ、１４４…ＣＭＯＳインバータ、１４４…ＮＮ型ＦＥＴ、１４４…ＰＰ型ＦＥＴ、１４６…パス・トランジスタ、１４８…パス・トランジスタ、１５０…ビット線、１５２…ビット線、Ｖhi…電源電圧、ＧＮＤ…接地、１５４…ワード線、１６０…ＳＲＡＭセル、１４２ＮＣ…接地ＧＮＤに接続されたチャネル・ノード、１４４ＮＣ…接地ＧＮＤに接続されたチャネル・ノード、１４６Ｃ…接地ＧＮＤに接続されたチャネル・ノード、１４８Ｃ…接地ＧＮＤに接続されたチャネル・ノード、１４２ＰＣ…浮遊チャネル・ノード、１４４ＰＣ…浮遊チャネル・ノード、１６２…ＣＭＯＳインバータ、１６４…ＣＭＯＳインバータ、１６６…パス・トランジスタ、１６８…パス・トランジスタ、１７０…ビット線、１７２…ビット線、１７４…ワード線、１７６…シリコン・アイランド、１７８…シリコン・アイランド、１８０…ポリシリコン、１８２…ポリシリコン、１８４…ポリシリコン、１８８…Ｐ型拡散領域形成用マスク、１９０…Ｎ型ボディ・イオン注入領域形成用マスク、１９２…Ｎ型ボディ・イオン注入領域形成用マスク、１９４…多角形、１９６…電源（Ｖhi）コンタクト、１９８…非共用接地（ＧＮＤ）コンタクト、２００…共用接地（ＧＮＤ）コンタクト、２０６…ソース／ドレイン拡散領域、２０８…ソース／ドレイン拡散領域、２１０…表面シリコン層、２１１…矢印、２１２…埋め込み酸化物（ＢＯＸ）層、２１４…金属層、２１６…Ｐ型拡散領域、２２０…ＳＲＡＭアレーの一部、２２２…ＳＲＡＭセル、２２４…ＳＲＡＭセル、２２６…ＳＲＡＭセル、２２８…ＳＲＡＭセル。
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特にＳＯＩ（silicon on insulator）チップの表面層に電界効果トランジスタ（ＦＥＴ:field effect transistor）を形成した超大規模集積回路装置（ＶＬＳＩ:very large scale integrated circuit）に関する。
【０００２】
【従来の技術】
バルクの電界効果トランジスタ（ＦＥＴ）は、シリコン・チップすなわちシリコン・ウェーハの表面に形成する。通常、ＣＭＯＳ（complementary metal oxide semiconductor)技術と呼ばれている技術においては、シリコン・ウェーハ（すなわちシリコン基板）は、一導電型（たとえばＰ型）であり、このＰ型ウェーハに反対導電型（たとえばＮ型）の領域（すなわちウェル）を形成する。Ｐ型ウェーハの表面にＮ型電界効果トランジスタ（ＮＦＥＴ）を形成し、Ｎウェルの表面にＰ型電界効果トランジスタ（ＰＦＥＴ）を形成する。基板には第１のバイアス電圧（通常、零ボルト〔０Ｖ〕すなわち接地〔ＧＮＤ〕）を印加してＮＦＥＴをバイアスする。Ｎウェルには第２の電圧（通常、電源電圧〔Ｖhi〕）を印加する。基板とＮウェルにバイアス電圧を印加すると、しきい値電圧（Ｖt ）やデバイス電流の安定性など個々のＦＥＴの電気特性が容易に安定化する。バイアス電圧が変動すると、デバイス特性が変動する。たとえば、バイアス電圧変動の大きさと方向に応じて、しきい値電圧（Ｖt ）が増加／減少するとともに、動作電流が減少／増加する。
【０００３】
これら従来技術によるバルク・トランジスタ技術の場合、性能の改善は、通常、フィーチャ・サイズ（feature size：実現できる最小の寸法）の縮小すなわち「スケーリング（scaling)」によって行なわれてきた。最近では、スケーリングのほかに、ＳＯＩ（silicon on insulator）技術がトランジスタの性能改善の主要な源泉になった。
【０００４】
図１は、一対のトランジスタ１０２、１０４を貫いた、従来技術によるＳＯＩウェーハの断面１００を示す図である。トランジスタ１０２、１０４は、ＮＦＥＴであってもよいしＰＦＥＴであってもよい。ＦＥＴ１０２、１０４は、埋め込み酸化物（buried oxide: ＢＯＸ）層１１０によって下地シリコン基板１０８から絶縁された薄い表面シリコン層１０６中に形成されている。ＳＯＩアイランド（island：島）１１２は、通常、複雑な一連のマスク工程において、表面シリコン層１０６を貫通する浅いトレンチ（溝）をエッチングした後、この浅いトレンチを酸化物１１４で充填（じゅうてん）して形成する。ＳＯＩアイランド１１２は、酸化物１１４によって互いに絶縁されている。この種の分離は、通常、シャロウ（浅い）トレンチ分離（shallow trench isolation: ＳＴＩ）と呼ばれている。ＳＴＩは、ＳＯＩアイランド１１２に形成される回路を互いに絶縁するのに使われるが、また、当該回路を形成するＦＥＴを絶縁するのにも使われる。
【０００５】
ＳＯＩアイランド１１２上にゲート酸化膜を形成した後、ＦＥＴ１０２、１０４の位置にゲート１１６をパターニングして形成する。通常のイオン注入工程と拡散工程を使ってソース／ドレイン領域１１８を形成する。ソース／ドレイン領域１１８は、要すれば、ゲート境界に低濃度にドープした拡散領域１２０を形成した後に形成する。次いで、ソース／ドレイン領域１１８に金属コンタクト１２２を選択的に形成する。チャネル１２４、１２６は、両端がソース／ドレイン領域１１８によって、下がＢＯＸ層１１０によって、上がゲート酸化膜によって、その側面がＳＴＩ（図示せず）によって完全に絶縁されている。
【０００６】
薄い表面シリコン層１０６の厚さは、一対のソース／ドレイン領域１１８の間のチャネル１２４、１２６を形成するのに必要な厚さ以下であるのが理想である。しかし、実際には、表面シリコン層１０６の厚さは、ＦＥＴのチャネル反転層の深さよりも大きい。したがって、チャネル反転層が形成されたとき（すなわちＦＥＴがオンしたとき）、チャネル反転層直下に非反転層が残ってしまう。この非反転層は、隣接領域から抵抗状態で分離されたままである。したがって、この非反転層に導入された電荷は、全て、接合漏れ電流によって漏れ出すか、あるいは、再結合して消滅するまで、捕獲されたままである。この捕獲された電荷によって、好ましくないチャネル・バイアスが生じる結果、個々のデバイスに局所化されたいわゆるボディ効果（body effect)が起こる。
【０００７】
したがって、これら従来技術によるＳＯＩ ＦＥＴ１０２、１０４は、バイアス電圧によって全くバイアスされていない浮遊チャネル１２４、１２６をもっている。それ故、全てのＦＥＴのチャネルは、現在の動作状態と当該ＦＥＴの履歴とに左右される。ＦＥＴの履歴とは、容量性結合またはバイポーラ注入を通じて導入された後に残存している全ての電荷のことである。復号器、クロック・バッファ回路、入力駆動回路、出力駆動回路、アレー出力駆動回路など通常の個別論理回路の場合には、浮遊チャネルに起因してＦＥＴ特性が少々変動しても、取るに足らず、無視することができ、考慮する必要はほとんどない。
【０００８】
しかし、これら局所化されたボディ効果、およびソース／ドレイン拡散接合で散発的に生じる他の寄生バイポーラ効果は、たとえばメモリ・アレーなどの高密度ＳＯＩ回路では、深刻な設計上の問題を引き起こす。浮遊チャネル領域に対しては電荷が容量的に出し入れされる（つまり浮遊チャネル領域がコンデンサのように動作する）ので、ボディ効果が生じると特殊なスイッチが形成される。また、バイポーラ効果による電流によって、浮遊チャネルの電荷が増加する。さらに、上記スイッチは各々ある程度互いに独立しているので、チップの動作中に特定のＦＥＴの電荷が変動することがありうる。また、上述したように、ＦＥＴ特性は、基板電圧に左右される。さらに、読み書きするためにＲＡＭ（random access memory）セルに繰り返しアクセスすると、一部のセルに局所ボディ効果が生じることがある。
【０００９】
従来技術によるＳＯＩ ＳＲＡＭの場合、これらボディ効果の影響を受けたＦＥＴが、セル・アクセス・トランジスタが通過させた信号（電荷）のほかにセルに蓄えられている信号（電荷）をも減少させるので、ボディ効果によって、しきい値が変動するとともに、ＦＥＴを流れる電流が変化する。これら局所ボディ効果によってＳＲＡＭセルが一方の状態に片寄る結果、理由のない読み出し異常が散発的に発生することがある。この結果、誤ってデータを読み出す、あるいは、ＳＲＡＭセルが故障する、といった問題が断続的に生じうる。断続的に生じるこの種の問題は、特定して診断するのが極めて困難である。したがって、ボディ効果に起因するチャネル・バイアスの変動によって、ＦＥＴ特性の不均一が生じる。この結果、「ソフト故障（soft failure）」と特徴付けられることのある、特定するのが困難な散発的チップ故障が発生する。
【００１０】
以上のように、ＳＯＩ ＲＡＭの安定性を改善することが求められている。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、メモリ・セルの安定性を改善することである。
【００１２】
本発明の他の目的は、ＳＲＡＭセルの局所ボディ効果耐性を改善することである。
【００１３】
本発明のさらに他の目的は、セル密度を維持しながらＳＲＡＭセルの局所ボディ効果耐性を改善することである。
【００１４】
【課題を解決するための手段】
本発明は、共用ボディ・コンタクトを備えたＳＯＩ（silicon on insulator）電界効果トランジスタ（ＦＥＴ）、該ＳＯＩ ＦＥＴを備えたＳＲＡＭセル、該ＳＯＩ ＦＥＴを備えたＳＲＡＭセル・アレー、および、該ＳＯＩ ＦＥＴの形成方法を提供するものである。本発明に係るＳＲＡＭセルはＳＯＩ／バルク混成構造を有し、ソース／ドレイン拡散領域は下地絶縁物層には到達していない。この結果、ＳＯＩ層の表面に、共用コンタクト位置にボディ・コンタクトすなわち基板コンタクトを備えたＦＥＴを形成することができる。ＦＥＴは、埋め込み酸化物（ＢＯＸ）層上に位置しＳＴＩ（シャロウ・トレンチ分離）で絶縁されたＳＯＩシリコン・アイランドに形成する。ＳＲＡＭセル中のＮ型ＦＥＴ用アイランドは、該Ｎ型ＦＥＴ用アイランド中のＰ型拡散領域に対するボディ・コンタクトを備えている。ＳＲＡＭセル中の各Ｎ型ＦＥＴは、アイランドの厚さよりも浅い少なくとも１つの浅いソース／ドレイン拡散領域を備えている。Ｎ型ＦＥＴのチャネルとボディ・コンタクトとの間の前記浅いソース／ドレイン拡散領域の下には経路が残されている。Ｐ型のボディ・コンタクト拡散領域は、アイランドの全厚さにわたる深い拡散領域である。また、隣接するワード線上でＳＲＡＭセルが共用するビット線拡散領域も、深い拡散領域にすることができる。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態を説明する。図２は、典型的なＣＭＯＳスタティックＲＡＭ（ＳＲＡＭ）セル１４０を示す図である。ＣＭＯＳ ＳＲＡＭセル１４０は、実質的に、交差結合された一対の同一のＣＭＯＳインバータ１４２、１４４、交差結合されたインバータ１４２、１４４と一対のビット線１５０、１５２との間に設けられた一対のパス・トランジスタ１４６、１４８から成る。パス・トランジスタ１４６、１４８のゲートには、１本のワード線１５４が接続されている。各ＣＭＯＳインバータ１４２、１４４は、Ｎ型ＦＥＴ（ＮＦＥＴ）１４２Ｎ、１４４Ｎと、Ｐ型ＦＥＴ（ＰＦＥＴ）１４２Ｐ、１４４Ｐだけから成る。各ＰＦＥＴ１４２Ｐ、１４４Ｐのゲートとドレインは、それぞれ、対応するＮＦＥＴ１４２Ｎ、１４４Ｎのゲートとドレインに接続されている。ＰＦＥＴ１４２Ｐ、１４４Ｐのソースは電源電圧（Ｖhi）に接続されており、ＮＦＥＴ１４２Ｎ、１４４Ｎのソースは接地（ＧＮＤ）に接続されている。各ＦＥＴ１４２Ｎ、１４２Ｐ、１４４Ｎ、１４４Ｐ、１４６、１４８のチャネル本体（body）は、それぞれ、ノード１４２ＮＣ、１４２ＰＣ、１４４ＮＣ、１４４ＰＣ、１４６Ｃ、１４８Ｃで示してある。交差結合されたインバータ対１４２、１４４の状態によって、ＣＭＯＳ ＳＲＡＭセル１４０の状態が決まる。
【００１６】
各ＳＲＡＭセル１４０への書き込みは、次の手順で行なう。まず、ワード線１５４を“Ｈ”に保ってアクセス・トランジスタ１４６、１４８を両方ともオンにしたまま、ビット線対１５０、１５２の一方を“Ｈ”に引き上げ他方は“Ｌ”のままにしておく。次いで、ワード線１５４を“Ｌ”に引き下げてアクセス・トランジスタ１４６、１４８をオフにする。この結果、交差結合されたインバータ１４２、１４４にビット線１５０、１５２の状態が保持される。ＳＲＡＭセル１４０からの読み出しは、次の手順で行なう。まず、ビット線１５０、１５２を所定の状態までプリチャージする。次いで、ワード線１５４を“Ｈ”に駆動してアクセス・トランジスタ１４６、１４８をオンにする。これにより、交差結合されたインバータ１４２、１４４をアクセス・トランジスタ１４６、１４８を介してビット線対１５０、１５２に結合する。その結果得られるビット線対１５０、１５２の電位差を測定する。ビット線対１５０、１５２上の信号は、時間の経過とともに増大して終極点に至る。終極点では、ビット線対１５０、１５２の一方は上限レベルになり、他方は下限レベルになる。しかし、性能を向上させるために、ビット線対１５０、１５２の電位差は、当該電位差が終極値（上限レベルと下限レベルとの差）に到達するはるか以前にセンスしている。
【００１７】
上述したように、従来技術によるバルクＣＭＯＳ技術では、ノード１４２ＮＣ、１４４ＮＣ、１４４ＰＣ、１４８Ｃは接地（ＧＮＤ）に接続し、ノード１４２ＰＣ、１４６Ｃは各ＦＥＴをバイアスする電源電圧（Ｖhi）に接続していた。しかし、図１の従来技術によるＳＯＩプロセスでは、ＳＲＡＭセル１４０の全ＦＥＴ１４２Ｎ、１４２Ｐ、１４４Ｎ、１４４Ｐ、１４６、１４８は、浮遊チャネルをもっている。すなわち、ノード１４２ＮＣ、１４２ＰＣ、１４４ＮＣ、１４４ＰＣ、１４６Ｃ、１４８Ｃは、どのようなバイアス電圧にも直接接続されておらず、せいぜい、下地シリコン基板１０８に容量性結合しているだけである。
【００１８】
本発明は、少なくとも１つの浅いソース／ドレイン拡散領域と自身に対するボディ・コンタクト（body contact）とを備えたＳＯＩトランジスタ、該ＳＯＩトランジスタを備えたＳＯＩ回路、少なくとも１つの該ＳＯＩトランジスタで形成されたＳＯＩ ＲＡＭセル、および、該ＳＯＩトランジスタの形成方法である。上記ＳＯＩトランジスタが形成されたシリコン表面アイランドに対するボディ・コンタクトが、上記浅いソース／ドレイン拡散領域下の少なくとも１つのチャネルに到達する連続的な接続によって上記ＳＯＩトランジスタをバイアスしている。上記浅いソース／ドレイン拡散領域は、ＳＯＩ表面層の表面に形成するが、しかし、下地埋め込み絶縁層には到達していない。したがって、上記ＳＯＩトランジスタは、各々、上記浅いソース／ドレイン拡散領域の下に残された電流経路を備えているので、上記浅いソース／ドレイン拡散領域を共用ボディ電圧コンタクトに接続することができる。したがって、好ましいＳＯＩ構造は、１つのＳＯＩ表面層内に形成された複数のＦＥＴが共用する１つの連続ボディを備えた混成構造である。共用ボディに印加されるバイアス電圧は、当該共用ボディを共用する全ＦＥＴに対するバイアスを提供する。ここで述べた実施形態では、ノード１４２Ｃ、１４４Ｃ、１４６Ｃ、１４８Ｃは、同じバイアス電圧に接続されている。
【００１９】
比較のために述べると、ＳＯＩトランジスタにおけるボディ効果を低減する従来技術の手法は、普通、少なくとも１つのゲートの下に伸びる導電領域（すなわち拡散領域）にボディ・コンタクトを形成するものである。導電領域の導電型は、各トランジスタのソース／ドレイン領域１１８の導電型と反対である。しかし、このようなボディ・コンタクトを付け加えると、セル・サイズがかなりの程度増大してしまう。したがって、セル・サイズを小さくすると（集積度を高めると）、性能の劣化してしまう。また、別の手法として、たとえばチャネルに沿ってチャネルにコンタクトするショットキー・バリア・ダイオードを形成するものがある。ショットキー・バリア・ダイオードを備える方法は、有効面積が減少する不利益が少なくて済むが、しかし、既に複雑なＳＯＩ工程をますます複雑にする、という不都合が生じる。ジェフリー・ダブリュー・スレイト「ＳＯＩトランジスタに対する小型ショットキー・ボディ・コンタクト技術の直流特性と過渡特性」『アイ・トリプル・イー・トランザクション・オン・エレクトロン・デバイセズ』第４６巻第７号（１９９９年７月）第１４５１〜６頁（"DC and Transient Characterization of a Compact Schottky Body Contact Technology for SOI Transistors" by Jeffrey W. Sleight, IEEE Transaction on Electron Devices, Vol. 46, No. 7, July 1999, pp. 1451-6）を参照されたい。
【００２０】
隣接する一対のＦＥＴ（特にセンス・アンプのＦＥＴ）にボディ・コンタクトを実現する最新の手法については、本発明の出願人の出願に係る「共用ＳＯＩボディ・コンタクトを備えた一対のＦＥＴ、および該ＦＥＴの形成方法（A Pair of FETs Including a Shared SOI Body Contact and the Method of Formig the FETs）」なる名称のマンデルマン（Mandelman)らの米国特許出願（１９９９年１２月１４日出願）を参照されたい。マンデルマンらの米国特許出願は、特にダイナミックＲＡＭ（ＤＲＡＭ）のセンス・アンプ用のＦＥＴ対に対するボディ・コンタクトを教示している。マンデルマンらの米国特許出願が教示している構造では、一対のＦＥＴに対するボディ・コンタクトに専ら関わっているのは、ＦＥＴ幅の一部分だけである。すなわち、ボディ・コンタクト部にソース／ドレイン拡散領域を形成できないので、ＦＥＴの幅を狭めると（集積度を高めると）、安定性と性能が劣化してしまう。マンデルマンらの米国特許出願の解決方法は、チップ全体（あるいはマクロ領域）の一部分、たとえばセンス・アンプを構成するＦＥＴには適用可能であるけれども、ＳＲＡＭセルを構成するＦＥＴにこの解決方法を使うと、セル・サイズ、ひいてはマクロ・サイズ、チップ・サイズが容易に２倍になりうる。
【００２１】
図３および図４は、好適な実施形態に係るＮＦＥＴを備えたＳＲＡＭセル１６０の一例を示す図である。図３は、好適なＳＲＡＭセル１６０の平面図（不等拡大率）である。図４は、ＳＲＡＭセル１６０の部分断面図である。この実施形態では、ＳＲＡＭセル１６０は、接地（ＧＮＤ）に接続されたチャネル・ノード１４２ＮＣ、１４４ＮＣ、１４６Ｃ、１４８Ｃ、および浮遊チャネル・ノード１４２ＰＣ、１４４ＰＣを備えた図２のＳＲＡＭセル１４０と概念的に同一である。したがって、ＳＲＡＭセル１６０は、一対の交差結合されたＣＭＯＳインバータ１６２、１６４（インバータ１４２、１４４に対応）、交差結合されたＣＭＯＳインバータ１６２、１６４とビット線１７０、１７２（ビット線１５０、１５２に対応）との間に設けられた一対のパス・トランジスタ１６６、１６８（パス・トランジスタ１４６、１４８に対応）を備えている。パス・トランジスタ１６６、１６８は、ポリシリコンのワード線１７４（ワード線１５４に対応）によって駆動されている。
【００２２】
この実施形態の平面図では、説明を簡明にするために、セル内配線とグローバル配線（たとえばビット線、接地〔ＧＮＤ〕線、電源〔Ｖhi〕線）は図示していない。また、個々のＦＥＴは、シリコン・アイランド１７６、１７８とパターニングされたポリシリコン１８０、１８２、１８４との交差部分によって特定してある。Ｐ型拡散領域形成用マスク１８８とＮ型ボディ・イオン注入領域形成用マスク１９０、１９２（すなわちＰＦＥＴのチャネル調製用）とによって、ＰＦＥＴ領域が画定される。多角形１９４、Ｎ型イオン注入阻止マスク１９２、およびパターニングされたポリシリコン１８０によって特定されているシリコン・アイランド１７８の部分は、たとえばＳＲＡＭセル・アレーにおける隣接する同一のセル１６０の部分である。各セルは、単一の電源（Ｖhi）コンタクト１９６と非共用接地（ＧＮＤ）コンタクト１９８を備え、隣接するセルと接地（ＧＮＤ）コンタクト２００を共用している。コンタクト２０２Ｎ、２０４Ｎは、セル内配線（図示せず）によって、対応するコンタクト２０２Ｐ、２０４Ｐにそれぞれ接続されてインバータ１６２、１６４の出力を形成するとともに、パターニングされたポリシリコン１８２、１８４に接続されて交差結合されたインバータ１６２、１６４を形成している。
【００２３】
図４（Ｂ）は、図３のシリコン・アイランド１７８をＢ−Ｂ線で切断したＳＲＡＭセル１６０の断面図である。図４（Ｂ）からよく分かるように、インバータ１６２、１６４のＦＥＴ（図４（Ｂ）ではＮＦＥＴ）は、パターニングされたポリシリコン１８２、１８４とシリコン・アイランド１７８、１７６との交差部分によって形成されている。パターニングされたポリシリコン１８２、１８４は、薄い金属またはシリサイドの層などの導電材料を積層させて形成するのが望ましいが、ポリシリコンの単層であってもよい。セルの安定性、集積度、および利便性のために、ＮＦＥＴ１４２Ｎ、１４４Ｎは、平行する一対のＦＥＴとして形成されている。各ＦＥＴは、接地（ＧＮＤ）コンタクト１９８、２００、および出力コンタクト２０２Ｎ、２９４Ｎを共用している。ＰＦＥＴ１４２Ｐ、１４４Ｐは、電源（Ｖhi）コンタクト１９６を共用しており、電源（Ｖhi）コンタクト１９６とそれぞれの出力コンタクト２０２Ｐ、２０４Ｐとの間に配置されている。ＦＥＴ１４２Ｎ、１４２Ｐ、１４４Ｎ、１４４Ｐは、本発明の本旨または範囲を離れることなく、任意の本数の指を備えた指状のＦＥＴとして形成することができる。パス・トランジスタ１６６、１６８は、それぞれ、出力コンタクト２０２Ｎ、２０４Ｎとビット線コンタクト１７０、１７２との間で、ワード線１７４とシリコン・アイランド１７８とが交差する部分に形成されている。
【００２４】
また、好適な実施形態に係るＦＥＴは少なくとも１つのソース／ドレイン拡散領域２０６、２０８を備えているが、ソース／ドレイン拡散領域２０６、２０８は、Ｐ型表面シリコン層２１０の深さ全体にわたるまでには伸びていない。したがって、ＮＦＥＴチャネルのＰ型ボディは、ソース／ドレイン拡散領域２０６、２０８によって個々に絶縁されることなく、表面シリコン層２１０中で互いに電気的に接続されている。浅いソース／ドレイン拡散領域２０６、２０８の下で、かつ、埋め込み酸化物（ＢＯＸ）層２１２の上にありＦＥＴのチャネルに至る領域に、矢印２１１で示す経路が形成されている。
【００２５】
図４（Ｃ）は、図３をＣ−Ｃ線に沿って切断した断面図である。図４（Ｃ）は、経路２１１に沿ってチャネルをバイアスしているバイアス電圧に対するボディ・コンタクトを示している。このボディ・コンタクトは、浅い拡散領域２０８の共用接地（ＧＮＤ）コンタクト２００からＰ型拡散領域２１６まで、薄い金属層２１４（たとえばシリサイド層）を伸ばすことによって形成する。薄い金属層２１４は、浅いＮ型拡散領域２０８とＰ型拡散領域２１６に対してオーミック・コンタクトするので、結果として形成されるＰＮ接合を短絡している。したがって、Ｐ型拡散領域２１６は、接地（ＧＮＤ）コンタクト２００をＳＲＡＭセルのＦＥＴのＰ型ボディ経路２１１に接続しているので、それらの間に電流経路が実現している。それ故、４つのＦＥＴのボディ・コンタクトの端子１４２ＮＣ、１４４ＮＣ、１４６Ｃ、１４８Ｃは、全て、Ｐ型拡散領域２１６を介して接地（ＧＮＤ）に接続されているので、好ましい実施形態に係るＳＲＡＭセルでは、従来技術のＳＲＡＭセルに比べて局所ボディ・コンタクトが顕著に低減する。
【００２６】
図４（Ｄ）は、図３をＤ−Ｄ線に沿って切断した断面図である。図４（Ｄ）から分かるように、パス・トランジスタ１６６、１６８のチャネルも、Ｐ型拡散領域２１６の位置で接地（ＧＮＤ）に対するコンタクト１７２によってバイアスされているので、パス・トランジスタ１６６、１６８に対するボディ・コンタクトも最小化されている。この例では、ビット線拡散領域２１８は、浅いソース／ドレイン拡散領域２０６、２０８と異なり、表面シリコン層２１の全厚さにわたって伸びている。したがって、この実施形態では、ビット線拡散領域２１８は、通常行なわれているように、ＳＲＡＭセルの静電容量を減少させるのに役立つとともに、ビット線拡散領域／コンタクト（図示せず）を共用している隣接するワード線上のＳＲＡＭセルからＳＲＡＭセル１６０を絶縁するのにも役立っている。アクセスされたＳＲＡＭセルから隣接するワード線上のアクセスされていないＳＲＡＭセルに対して擾乱（じょうらん）が生じうるけれども、上述したように、ＳＲＡＭセル１６０をビット線拡散領域２１８から絶縁することにより、この擾乱を最小限に抑えることができる。しかしながら、任意実行事項として、全ての拡散領域の深さを均一にしてもよい。たとえば、全ての拡散領域の深さを浅いソース／ドレイン拡散領域２０６、２０８の深さと同じにしてもよい。
【００２７】
図３および図４の浅い拡散領域構造は、ソース／ドレイン拡散領域形成工程以外、全て通常のＳＯＩ工程に従って形成する。したがって、ウェーハ上に積層構造を形成し、該ウェーハ上にゲートを形成した後、浅いソース／ドレイン拡散領域を画定し、ソース／ドレイン拡散領域を形成する。要すれば、浅いソース／ドレイン拡散領域と深いソース／ドレイン拡散領域との双方を形成する。第１の好適な実施形態の製造工程は、次のようになる。まず、通常、ＬＤＤ（lightly doped drain)と呼ばれている低濃度にドープした拡散領域を形成するための第１のイオン注入によって浅い拡散領域を形成する。次いで、浅い接合を維持すべきソース／ドレイン拡散領域をマスクする。そして、マスクされていない領域に通常の深いソース／ドレイン拡散領域（たとえばビット線拡散領域やボディ・コンタクトなど）を形成する。第２の実施形態の製造工程は、次のようになる。まず、通常のＬＤＤ拡散層形成イオン注入よりもわずかに深い拡散領域を形成する第２のイオン注入で、浅い拡散領域を増強する。次いで、第１の実施形態の製造工程に従って、浅い拡散領域をマスクした後、マスクされていない領域に通常の深いソース／ドレイン拡散領域を形成する。特に、第１の実施形態の単一のＬＤＤ層形成方法を使って形成した浅い接合が浅過ぎてシリサイド化できない場合、この第２の実施形態が好ましいものになりうる。
【００２８】
しかしながら、上述した工程は、図３および図４の構造が得られる別の工程で置き換えることができる。さらに、図３および図４の例はＮＦＥＴに対して実現するボディ・コンタクトしか示していないけれども、電源（Ｖhi）とＰＦＥＴチャネルのＮ型ボディに接触する深いＮ型拡散領域との間にボディ・コンタクトを形成する別の工程を備えることにより、ＰＦＥＴに対するボディ・コンタクトも実現できる。
【００２９】
図５は、ＳＲＡＭマクロまたはＳＲＡＭチップなどの中のＳＲＡＭセル・アレーの一部２２０を示す図である。この例におけるＳＲＡＭセル・アレーの一部２２０は、４つの好ましい実施形態のＳＲＡＭセル２２２、２２４、２２６、２２８を備えている。これらのＳＲＡＭセル２２２、２２４、２２６、２２８には、たとえば図３および図４の例におけるＳＲＡＭセル１６０を用いることができる。各ＳＲＡＭセルは、同じワード線１７４を共用する隣接するＳＲＡＭセル１６０とボディ・コンタクト２１６を共用している。任意実行事項として、ｎ個のＳＲＡＭセル１６０の組の相互間にワード線１７４に沿って周期的に新たなボディ・コンタクト２１６を備えることができる。この新たなボディ・コンタクト２１６は、たとえば、サブ・アレーの端、あるいは、いわゆるスティッチ・セル（stitch cell)を配置できる場所であればどこにでも配置することができる。
【００３０】
また、図５から分かるように、共用されたボディ・コンタクト２１６は、セル面積を限界にまで広げることができる。任意実行事項として、備えるボディ・コンタクト２１６の数を少なくすることもできる。たとえば、隣接する一対のＳＲＡＭセル１６０相互間、あるいは、隣接するｎ対のＳＲＡＭセル１６０相互間にボディ・コンタクト２１６を配置することができる。さらに、たとえばボディ・コンタクト２１６が隣接ＳＲＡＭセル１６０の別の対との間に配置されている場合には、隣接するＳＲＡＭセル１６０が共用する接地（ＧＮＤ）コンタクト２００を設ける位置を、ボディ・コンタクト２１６に接続された浅い拡散領域２０８と深い拡散領域２１８との間に変更することもできる。
【００３１】
上述した好適な実施形態の電界効果トランジスタ（ＦＥＴ）は、ＳＲＡＭセル・アレーに使うことに限らず、高性能で最適なＦＥＴが必要な場所であればどこにでも使うことができる、ということが分かる。たとえば、最新のセンス・アンプは、終極点（過渡特性の飽和点）における信号よりも小さな信号（電位差）をセンスしなければならないので、通常、バランスのとれた一対の交差結合されたＦＥＴを必要とする。上記信号は時間に依存するので、センス・アンプがセンスできる電位差が小さければ小さいほど、好ましい。したがって、センス・アンプを構成するＦＥＴの間に少しでも違いがあると、センスするのに必要な信号の振幅が大きくなるから、センスに要する時間が長くなってしまう。したがって、ＲＡＭの設計者は、センス・アンプを構成するＦＥＴは、デバイス特性が同一であり、かつ、バランスがとれたペア（対）すなわち最適なペアであることが重要である、ということをよく知っている。それ故、バランスのとれたペアを設計する際に、ペアを構成する一方のＦＥＴが影響を受ける環境状態が、ペアを構成する他方のＦＥＴのものと同一になることを保証するために、十分な注意を払っている。従来技術に係るＳＯＩ ＦＥＴを使って作製したセンス・アンプの場合、局所化されたボディ効果によって、容易にアンバランスが生じてしまう。しかし、本発明の好適な実施形態に係るＳＯＩ ＣＭＯＳ ＦＥＴペアを使えば、局所化されたボディ効果をほとんどなくすことができる。
【００３２】
以上のように、本発明の好適な実施形態に係るＳＯＩ ＲＡＭセルは、局所ボディ効果に対して顕著な耐性を有する。また、センス・アンプなどの周辺回路に本発明の好適な実施形態に係るＦＥＴを備えると、新たな改善効果が得られる。さらに、本発明の好適な実施形態に係るＦＥＴを使って形成した論理回路も、改善されたボディ効果耐性の点で有利である。
【００３３】
以上、好適な実施形態の観点から本発明を説明したけれども、本発明は特許請求の範囲の本旨および範囲の内で変更しうる、ということを当業者は理解しうる。
【００３４】
まとめとして以下の事項を開示する。
（１）誘電体層上の半導体アイランドと、
前記半導体アイランド上の導電端子と、
前記導電端子の両端に位置する導電領域と、
前記半導体アイランド上のボディ・コンタクトと
を備え、
前記導電領域のうちの少なくとも１つが浅い領域であり、
前記浅い領域は、前記ボディ・コンタクトがゲート下のチャネル領域に接続するのに十分なほどに浅い
電界効果トランジスタ。
（２）前記半導体アイランドが、ＳＯＩチップの埋め込み酸化物層上のシリコン・アイランドである、
上記（１）に記載の電界効果トランジスタ。
（３）前記導電端子が前記電界効果トランジスタのゲートであり、
前記導電領域が浅いソース／ドレイン拡散領域であり、
前記浅いソース／ドレイン拡散領域が前記シリコン・アイランド中を、前記ボディ・コンタクトが前記浅いソース／ドレイン拡散領域下の前記チャネル領域と接続するように、前記埋め込み酸化物層上の点まで伸びている、
上記（２）に記載の電界効果トランジスタ。
（４）前記ボディ・コンタクトが一導電型の拡散領域を備えており、
前記ソース／ドレイン領域が反対導電型である、
上記（３）に記載の電界効果トランジスタ。
（５）前記シリコン・アイランドが一導電型であり、
前記ボディ・コンタクト拡散領域が前記シリコン・アイランド中を前記埋め込み酸化物層の上まで伸びている、
上記（４）に記載の電界効果トランジスタ。
（６）前記ボディ・コンタクト拡散領域が前記浅いソース／ドレイン領域の１つに隣接しており、
前記ボディ・コンタクト拡散領域が前記隣接した浅いソース／ドレイン領域に接続されている、
上記（５）に記載の電界効果トランジスタ。
（７）上記（５）に記載の電界効果トランジスタを複数個備えた回路であって、
前記複数の電界効果トランジスタのうちの少なくとも２つが共通のボディ・コンタクトを共用している回路。
（８）前記少なくとも２つの電界効果トランジスタのうちの少なくとも１つのソース／ドレイン領域が浅いソース／ドレイン拡散領域であり、
前記浅いソース／ドレイン拡散領域のうちの一方が前記少なくとも２つの電界効果トランジスタのうちの他方と共用されており、
前記共通ボディ・コンタクト拡散領域が前記少なくとも１つの電界効果トランジスタの他方の浅いソース／ドレイン拡散領域に隣接しており、
前記ボディ・コンタクト拡散領域が前記隣接した浅いソース／ドレイン拡散領域に接続されている、
上記（７）に記載の回路。
（９）前記回路がＳＲＡＭセルであり、
前記複数の電界効果トランジスタが４つのＮ型電界効果トランジスタであり、
前記一導電型がＰ型であり、
前記反対導電型がＮ型である、
上記（８）に記載の回路。
（１０）２つのＮ型電界効果トランジスタ用のソース／ドレイン拡散領域が両方とも浅いソース／ドレイン拡散領域であり、
残りの２つのＮ型電界効果トランジスタの各々がセル・パス・ゲートであり、前記セル・パス・ゲートの各々のソース／ドレイン拡散領域がビット線拡散領域であり、
前記ビット線拡散領域の各々が前記シリコン・アイランドの厚さだけ前記埋め込み酸化物層にまで伸びている、
上記（９）に記載のＳＲＡＭセル。
（１１）複数の静的メモリ・セルを備えたＳＯＩメモリ・アレーであって、前記静的メモリ・セルは複数の電界効果トランジスタを備えており、前記電界効果トランジスタのうちの少なくとも１つは、
酸化物層上のシリコン・アイランドと、
チャネルの上方であって、前記シリコン・アイランドの上表面にあるゲートと、
前記チャネルの両端に位置する一対のソース／ドレイン拡散領域と、
前記シリコン・アイランドに対するボディ・コンタクトと
を備え、
前記ゲートは前記一対のソース／ドレイン拡散領域の間に配置されており、
前記一対のソース／ドレイン拡散領域の少なくとも１つは浅い拡散領域であり、
前記浅い拡散領域は前記シリコン・アイランドの前記上表面から前記酸化物層上の点まで伸びており、
前記ボディ・コンタクトから前記浅い拡散領域の下を通り前記チャネルに至るボディ・バイアス経路が形成されている
ＳＯＩメモリ・アレー。
（１２）前記ボディ・コンタクトが一導電型のボディ・コンタクト拡散領域から成り、
前記ボディ・コンタクト拡散領域が前記シリコン・アイランドの全厚さにわたって伸びる深い拡散領域であり、
前記ソース／ドレイン拡散領域が反対導電型である、
上記（１１）に記載のＳＯＩメモリ・アレー。
（１３）前記ボディ・コンタクトは、１つの浅い拡散領域に隣接しており、かつ、前記１つの浅い拡散領域に短絡している、
上記（１２）に記載のＳＯＩメモリ・アレー。
（１４）前記静的メモリ・セルがＳＲＡＭセルであり、
前記少なくとも１つの電界効果トランジスタが少なくとも２つのＮ型電界効果トランジスタであり、
前記ボディ・コンタクト拡散領域がＰ型拡散領域である、
上記（１３）に記載のＳＯＩメモリ・アレー。
（１５）前記ＳＲＡＭセルの各々にある前記少なくとも２つのＮ型電界効果トランジスタのうちの２つが、一対の交差結合されたインバータと一対のビット線との間に接続されたパス・ゲート・トランジスタである、
上記（１４）に記載のＳＯＩメモリ・アレー。
（１６）前記パス・ゲート・トランジスタの各々の１つのソース／ドレイン拡散領域が深い拡散領域である、
上記（１５）に記載のＳＯＩメモリ・アレー。
（１７）同じビット線と隣接するワード線上を共用する、ＳＲＡＭセルのパス・ゲート・トランジスタが前記深い拡散領域を共用しており、
前記共用された深い拡散領域が前記隣接するセル用に共用ビット線を備えている、
上記（１６）に記載のＳＯＩメモリ・アレー。
（１８）前記少なくとも２つのＮ型電界効果トランジスタが、前記ボディ・コンタクトの１つを共用する４つのＮ型電界効果トランジスタである、
上記（１７）に記載のＳＯＩメモリ・アレー。
（１９）前記ＳＲＡＭセルの各々が６トランジスタ構成のＣＭＯＳ ＳＲＡＭセルである、
上記（１８）に記載のＳＯＩメモリ・アレー。
（２０）ＳＲＡＭセルのアレーを備えたＳＯＩチップであって、前記ＳＲＡＭセルの各々が、
酸化物層上に配置された表面シリコン層中に形成された交差結合された一対のＣＭＯＳインバータであって、前記表面シリコン層は複数のシリコン・アイランドにパターニングされており、各インバータが、第１のアイランドに形成されたＮ型電界効果トランジスタと第２のアイランドに形成されたＰ型電界効果トランジスタとを備えている、一対のＣＭＯＳインバータと、
一対のビット線を前記一対の交差結合されたインバータに選択的に結合している、前記第１のアイランドに形成された一対のＮ型電界効果トランジスタと、
バイアス電圧に接続された前記第１のアイランドに対するボディ・コンタクトであって、前記Ｎ型電界効果トランジスタの各々が、前記表面シリコン層よりも浅い少なくとも１つのソース／ドレイン拡散領域を備え、かつ、そのチャネルを、前記Ｎ型電界効果トランジスタのチャネルと前記ボディ・コンタクトとの間の前記浅いソース／ドレイン拡散領域下の経路を通じて、前記バイアス電圧に接続させている、ボディ・コンタクトと
を備えているＳＯＩチップ。
（２１）前記一対のビット線の各々が深い拡散領域で前記一対のＮ型電界効果トランジスタに接続されており、
前記深い拡散領域の厚さが前記表面シリコン層の厚さと同じであり、
前記Ｎ型電界効果トランジスタ・パス・ゲートの第２のソース／ドレイン拡散領域が前記深い拡散領域である、
上記（２０）に記載のＳＯＩチップ。
（２２）前記ボディ・コンタクトがＰ型の深い拡散領域と接触している、
上記（２１）に記載のＳＯＩチップ。
（２３）同じビット線と隣接するワード線上を共用する、ＳＲＡＭセルのパス・ゲート・トランジスタが前記深い拡散領域を共用しており、
前記共用された深い拡散領域が前記隣接するセル用に共用ビット線を備えている、
上記（２２）に記載のＳＯＩチップ。
（２４）ＳＯＩ ＳＲＡＭの形成方法であって、
（ａ）シリコン・ウェーハ中に、表面シリコン層とシリコン基板とを分離する埋め込み酸化物層を形成する工程と、
（ｂ）前記表面シリコン層にシリコン・アイランドを形成する工程と、
（ｃ）前記シリコン・アイランド上にゲートを形成する工程と、
（ｄ）前記表面シリコン層の上面から前記埋め込み酸化物層上の点まで伸びる浅い拡散領域を、前記複数のゲートに隣接して形成する工程と、
（ｅ）前記複数のシリコン・アイランドにボディ・コンタクト拡散領域を形成する工程と
を備えた、ＳＯＩ ＳＲＡＭの形成方法。
（２５）前記浅い拡散領域がＮ型拡散領域であり、
前記ボディ・コンタクト拡散領域がＰ型拡散領域である、
上記（２４）に記載の、ＳＯＩ ＳＲＡＭの形成方法。
（２６）前記浅い拡散領域を形成する工程（ｄ）が、
（i)前記複数のシリコン・アイランド中に、浅い拡散領域形成用の打ち込みイオンを打ち込む工程と、
（ii）前記複数のシリコン・アイランドの一部を覆う阻止マスクを形成する工程と、
（iii)前記複数のシリコン・アイランドの前記阻止マスクで覆われていない領域中に深い拡散領域形成用の打ち込みイオンを打ち込む工程と、
（iv）打ち込まれたイオンを拡散させ、浅い拡散領域形成用の打ち込みイオンと深い拡散領域形成用の打ち込みイオンとを結合させて深い拡散領域を形成する工程と
を備えている、上記（２５）に記載のＳＯＩ ＳＲＡＭの形成方法。
【図面の簡単な説明】
【図１】 Ｎ型ＦＥＴまたはＰ型ＦＥＴでありうる一対のトランジスタを貫く、ＳＯＩウェーハの断面図である。
【図２】 典型的なＣＭＯＳスタティックＲＡＭ（ＳＲＡＭ）セルを示す図である。
【図３】 好適な実施形態に係るＮ型ＦＥＴを備えたＳＲＡＭセルの例の平面図である。
【図４】 図３に示すＳＲＡＭセルの部分断面図である。
【図５】 図３および図４に示すセルを備えた好適なＳＲＡＭセル・アレーを示す図てある。
【符号の説明】
１００…従来技術によるＳＯＩウェーハの断面、１０２…ＦＥＴ、１０４…ＦＥＴ、１０６…表面シリコン層、１０８…下地シリコン基板、１１０…埋め込み酸化物（ＢＯＸ）層、１１２…ＳＯＩアイランド、１１４…酸化物、１１６…ゲート、１１８…ソース／ドレイン領域、１２２…金属コンタクト、１２４…チャネル、１２６…チャネル、１４０…ＣＭＯＳ ＳＲＡＭセル、１４２…ＣＭＯＳインバータ、１４２…ＮＮ型ＦＥＴ、１４２…ＰＰ型ＦＥＴ、１４４…ＣＭＯＳインバータ、１４４…ＮＮ型ＦＥＴ、１４４…ＰＰ型ＦＥＴ、１４６…パス・トランジスタ、１４８…パス・トランジスタ、１５０…ビット線、１５２…ビット線、Ｖhi…電源電圧、ＧＮＤ…接地、１５４…ワード線、１６０…ＳＲＡＭセル、１４２ＮＣ…接地ＧＮＤに接続されたチャネル・ノード、１４４ＮＣ…接地ＧＮＤに接続されたチャネル・ノード、１４６Ｃ…接地ＧＮＤに接続されたチャネル・ノード、１４８Ｃ…接地ＧＮＤに接続されたチャネル・ノード、１４２ＰＣ…浮遊チャネル・ノード、１４４ＰＣ…浮遊チャネル・ノード、１６２…ＣＭＯＳインバータ、１６４…ＣＭＯＳインバータ、１６６…パス・トランジスタ、１６８…パス・トランジスタ、１７０…ビット線、１７２…ビット線、１７４…ワード線、１７６…シリコン・アイランド、１７８…シリコン・アイランド、１８０…ポリシリコン、１８２…ポリシリコン、１８４…ポリシリコン、１８８…Ｐ型拡散領域形成用マスク、１９０…Ｎ型ボディ・イオン注入領域形成用マスク、１９２…Ｎ型ボディ・イオン注入領域形成用マスク、１９４…多角形、１９６…電源（Ｖhi）コンタクト、１９８…非共用接地（ＧＮＤ）コンタクト、２００…共用接地（ＧＮＤ）コンタクト、２０６…ソース／ドレイン拡散領域、２０８…ソース／ドレイン拡散領域、２１０…表面シリコン層、２１１…矢印、２１２…埋め込み酸化物（ＢＯＸ）層、２１４…金属層、２１６…Ｐ型拡散領域、２２０…ＳＲＡＭアレーの一部、２２２…ＳＲＡＭセル、２２４…ＳＲＡＭセル、２２６…ＳＲＡＭセル、２２８…ＳＲＡＭセル。
Claims (8)
- ６つのトランジスタから構成されるＣＭＯＳ ＳＲＡＭセルであり、
酸化物層上に配置された表面シリコン層中に形成された交差結合された一対のＣＭＯＳインバータであって、前記表面シリコン層は複数のシリコン・アイランドにパターニングされており、各インバータが、第１のアイランドに形成されたＮ型電界効果トランジスタと第２のアイランドに形成されたＰ型電界効果トランジスタとを備えている、一対のＣＭＯＳインバータであって、前記各電界効果トランジスタは、そのソース及びドレイン拡散領域が、前記酸化物の上面よりも上の位置迄伸びる、浅い拡散領域であり、
前記Ｎ型電界効果トランジスタは、それらの浅いソース拡散領域を共用している、ＣＭＯＳインバータと、
一対のビット線を前記一対の交差結合されたインバータに結合しているパス・トランジスタであって、前記第１のアイランドに形成された一対のＮ型電界効果トランジスタと、
ボディ・コンタクトであって、浅いソース拡散領域を共用している前記Ｎ型電界効果トランジスタのうちの一のＮ型電界効果トランジスタのドレイン拡散領域に隣接して形成され、前記第１のアイランドと同じ導電型であり且つ前記シリコン・アイランドの全厚さに亘って伸びる深い拡散領域と、該拡散領域を前記隣接するドレイン拡散領域とオーミック・コンタクトさせる導電層とを有し、これにより浅いソース拡散領域を共用している前記Ｎ型電界効果トランジスタのチャンネル領域下に電流経路を形成する、ボディ・コンタクトと、
を含む、ＳＲＡＭセル。 - 前記ボディ・コンタクトが、前記N型電解効果トランジスタにバイアス電圧を印加するための接地コンタクトと接続されている、請求項１記載のＳＲＡＭセル。
- 前記導電層が金属シリサイドからなる、請求項１または２記載のＳＲＡＭセル。
- 前記パス・トランジスタの各々のソース又はドレイン拡散領域がビット線拡散領域であり、
前記ビット線拡散領域の各々が前記シリコン・アイランドの全厚さに亘って伸びている、請求項１〜３のいずれか１項に記載のＳＲＡＭセル。 - 請求項１〜４のいずれか１項記載のＳＲＡＭセルの複数からなる、ＳＯＩメモリ・アレー。
- 同一のワード線を共用する、互いに隣接するＳＲＡＭセルが、ボディ・コンタクトを共用していることを特徴とする、請求項５記載のＳＯＩメモリ・アレー。
- 請求項５または６に記載のＳＯＩメモリ・アレーを備えたＳＯＩチップ。
- 請求項１〜４のいずれか１項記載のＳＲＡＭセルの形成方法であって、
（ａ）シリコン・ウェーハ中に、表面シリコン層とシリコン基板とを分離する埋め込み酸化物層を形成する工程と、
（ｂ）前記表面シリコン層にシリコン・アイランドを形成する工程と、
（ｃ）前記シリコン・アイランド上にゲートを形成する工程と、
（ｄ）前記表面シリコン層の上面から前記埋め込み酸化物層上の点まで伸びる浅い拡散領域を、前記複数のゲートに隣接して形成する工程と、
（ｅ）前記複数のシリコン・アイランドにボディ・コンタクト拡散領域を形成する工程と、
を備えた方法。
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