KR102085082B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

반도체 장치 및 그 제조방법이 제공된다. 반도체 장치는 반도체 기판 상에 배치되는 복수 개의 단위 셀들을 포함한다. 상기 단위 셀들의 각각은 상기 반도체 기판 내에 매립된 매립 절연 패턴, 상기 매립 절연 패턴 상의 제1 활성 패턴, 및 상기 매립 절연 패턴 상에 배치되고, 상기 제1 활성 패턴으로부터 이격된 제2 활성 패턴을 포함한다. 상기 매립 절연 패턴은 상기 단위 셀들의 각각이 배치되는 단위 셀 영역을 정의한다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소는 짧은 채널 효과(short channel effect) 등을 유발할 수 있으며, 이로 인해 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 개선된 반도체 장치 및 그 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 제조비용이 감소된 반도체 장치 및 그 제조방법을 제공하는 데 있다.
본 발명에 따른 반도체 장치는, 반도체 기판 상에 배치되는 복수 개의 단위 셀들을 포함하되, 상기 단위 셀들의 각각은 상기 반도체 기판 내에 매립된 매립 절연 패턴, 상기 매립 절연 패턴 상의 제1 활성 패턴, 및 상기 매립 절연 패턴 상에 배치되고 상기 제1 활성 패턴으로부터 이격된 제2 활성 패턴을 포함하고, 상기 매립 절연 패턴은 상기 단위 셀들의 각각이 배치되는 단위 셀 영역을 정의할 수 있다.
일 실시예에 따르면, 상기 반도체 기판은 상기 매립 절연 패턴의 측벽들 상으로 연장되어 상기 단위 셀 영역을 정의할 수 있다.
일 실시예에 따르면, 상기 반도체 기판은 벌크 실리콘 기판일 수 있다.
일 실시예에 따르면, 상기 제1 활성 패턴과 상기 제2 활성 패턴은 서로 다른 반도체 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 매립 절연 패턴은 제1 영역 및 제2 영역을 포함하고, 상기 제1 활성 패턴은 상기 제1 영역에 배치되고, 상기 제2 활성 패턴은 상기 제2 영역에 배치되되, 상기 제1 영역 및 상기 제2 영역 중 하나는 엔모스(NMOS) 영역이고, 다른 하나는 피모스(PMOS) 영역일 수 있다.
본 발명에 따른 반도체 장치는, 상기 매립 절연 패턴 상에 배치되고, 상기 제1 활성 패턴과 상기 제2 활성 패턴 사이에 개재되는 분리 패턴을 더 포함할 수 있다.
본 발명에 따른 반도체 장치는, 상기 매립 절연 패턴 상에 배치되고, 상기 제1 활성 패턴을 가로지르는 제1 게이트 전극, 및 상기 매립 절연 패턴 상에 배치되고, 상기 제2 활성 패턴을 가로지르는 제2 게이트 전극을 더 포함할 수 있다.
본 발명에 따른 반도체 장치의 제조방법은, 반도체 기판을 제공하는 것, 상기 반도체 기판 내에 매립 절연 패턴을 형성하는 것, 상기 매립 절연 패턴의 상부를 식각하여 상기 반도체 기판의 내벽을 노출하는 리세스 영역을 형성하는 것, 상기 리세스 영역 내의 상기 매립 절연 패턴 상에 제1 반도체 패턴을 형성하는 것, 및 상기 리세스 영역의 상기 매립 절연 패턴 상에 상기 제1 반도체 패턴으로부터 이격되고, 상기 제1 반도체 패턴과 서로 다른 반도체 물질을 포함하는 제2 반도체 패턴을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 반도체 기판은 벌크 실리콘 기판일 수 있다.
일 실시예에 따르면, 상기 매립 절연 패턴을 형성하는 것은, 상기 반도체 기판 상에 정지막을 형성하는 것, 및 상기 정지막 및 상기 반도체 기판을 패터닝하여 단위 셀 영역을 정의하는 트렌치를 형성하는 것을 포함하되, 상기 매립 절연 패턴은 상기 트렌치를 채우도록 형성될 수 있다.
일 실시예에 따르면, 상기 제1 반도체 패턴의 상면은 상기 제2 반도체 패턴의 상면과 실질적으로 동일한 높이를 가지도록 형성될 수 있다.
본 발명에 따른 반도체 장치의 제조방법은, 상기 매립 절연 패턴을 형성하기 전에 상기 반도체 기판 상에 정지막을 형성하는 것을 더 포함하되, 상기 제1 반도체 패턴을 형성하는 것은 상기 반도체 기판 상에 상기 리세스 영역을 채우는 제1 반도체 막을 형성하는 것, 상기 제1 반도체 막을 패터닝하여 상기 매립 절연 패턴의 상면의 일부 및 상기 반도체 기판의 일부를 노출하는 제1 개구부를 형성하는 것, 상기 제1 개구부를 채우고 상기 제1 반도체 막을 덮는 제1 캐핑막을 형성하는 것, 상기 제1 캐핑막이 형성된 후, 상기 제1 반도체 막의 녹는점 이상의 온도로 제1 어닐링 공정을 수행하여 상기 제1 반도체 막을 재결정화하는 것, 및 상기 정지막이 노출될 때까지 상기 제1 캐핑막 및 상기 제1 반도체 막을 평탄화하여, 제1 캐핑 패턴 및 상기 제1 반도체 패턴을 동시에 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 반도체 막을 재결정화하는 것은 상기 리세스 영역에 의해 노출된 상기 반도체 기판의 내벽을 시드로 이용하여 상기 제1 반도체 막을 단결정화하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 반도체 패턴을 형성하는 것은, 상기 제1 캐핑 패턴을 패터닝하여, 상기 매립 절연 패턴의 상면의 일부 및 상기 반도체 기판의 일부를 노출하는 제2 개구부를 형성하는 것, 상기 제2 개구부를 채우는 제2 반도체 막을 형성하는 것, 상기 제1 반도체 패턴 및 상기 제2 반도체 막을 덮는 제2 캐핑막을 형성하는 것, 상기 제2 캐핑막이 형성된 후, 상기 제2 반도체 막의 녹는점 이상의 온도로 제2 어닐링 공정을 수행하여 상기 제2 반도체 막을 재결정화하는 것, 및 상기 정지막이 노출될 때까지 상기 제2 캐핑막 및 상기 제2 반도체 막을 평탄화하는 것을 포함하되, 상기 제2 어닐링 공정은 상기 제1 어닐링 공정보다 낮은 온도에서 수행될 수 있다.
본 발명에 따른 반도체 장치의 제조방법은, 상기 제1 반도체 패턴을 패터닝하여 제1 활성 패턴을 형성하는 것, 상기 제2 반도체 패턴을 패터닝하여 제2 활성 패턴을 형성하는 것, 상기 제1 활성 패턴을 가로지르는 제1 게이트 전극을 형성하는 것, 및 상기 제2 활성 패턴을 가로지르는 제2 게이트 전극을 형성하는 것을 더 포함하되, 상기 제1 활성 패턴 및 상기 제2 활성 패턴은 동시에 형성될 수 있다.
본 발명의 개념에 따르면, 벌크 실리콘 기판에서 단위 셀 영역을 정의하는 매립 절연 패턴 상에 서로 다른 반도체 물질을 포함하는 제1 활성 패턴 및 제2 활성 패턴이 배치됨에 따라, 전기적 특성이 개선되고 제조비용이 감소된 반도체 장치 및 그 제조방법이 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 셀 어레이를 나타내는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 3a는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 3b는 도 3a의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 4a 내지 도 13a는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 평면도들이다.
도 4b 내지 도 13b는 각각 도 4a 내지 도 13a의 Ⅰ-Ⅰ'에 따른 단면도들이다.
도 14a는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 14b는 도 14a의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 15a 내지 도 18a는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 평면도들이다.
도 15b 내지 도 18b는 각각 도 15a 내지 도 18a의 Ⅰ-Ⅰ'에 따른 단면도들이다.
도 19 및 도 20은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 셀 어레이를 나타내는 평면도이고, 도 2는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 3a는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 3b는 도 3a의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 1, 도 2, 도 3a, 및 도 3b를 참조하면, 반도체 기판(100)에 복수 개의 단위 셀들(CU)을 포함하는 셀 어레이(CA)가 배치될 수 있다. 복수 개의 상기 단위 셀들(CU)은 복수 개의 단위 셀 영역들(CR)에 각각 배치될 수 있다.
상기 단위 셀들(CU)의 각각은, 상기 반도체 기판(100) 내에 매립된 매립 절연 패턴(110), 상기 매립 절연 패턴(110) 상의 제1 활성 패턴(120), 상기 매립 절연 패턴(110) 상에 배치되고 상기 제1 활성 패턴(120)으로부터 이격된 제2 활성 패턴(130), 상기 제1 활성 패턴(120)을 가로지르는 제1 게이트 전극(150), 상기 제2 활성 패턴(130)을 가로지르는 제2 게이트 전극(160)을 포함할 수 있다. 일 실시예에 따르면, 상기 단위 셀들(CU)의 각각은, 상기 제1 활성 패턴(120) 및 상기 제2 활성 패턴(130) 사이의 분리 패턴(140)을 더 포함할 수 있다.
상기 반도체 기판(100)은 벌크(bulk) 실리콘 기판일 수 있다. 일 예로, 상기 반도체 기판(100)은 단결정 구조를 갖는 벌크 실리콘 기판일 수 있다.
상기 매립 절연 패턴(110)은 일 예로, 실리콘 산화물을 포함할 수 있다. 상기 반도체 기판(100)은 상기 매립 절연 패턴(110)의 측벽들 상으로 연장되어 상기 단위 셀 영역(CR)을 정의할 수 있다. 즉, 상기 매립 절연 패턴(110)은 상기 반도체 기판(100) 내에 배치되어 상기 단위 셀 영역(CR)을 정의할 수 있다.
상기 매립 절연 패턴(110)은 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 상기 제1 영역(R1) 및 상기 제2 영역(R2)은 상기 매립 절연 패턴(110)의 서로 다른 영역들을 지칭하는 것으로, 서로 다른 문턱 전압이 요구되는 영역들일 수 있다. 일 예로, 상기 제1 영역(R1) 및 상기 제2 영역(R2) 중 하나는 엔모스(NMOS) 영역일 수 있고, 다른 하나는 피모스(PMOS) 영역일 수 있다.
상기 제1 활성 패턴(120)은 상기 매립 절연 패턴(110)의 상기 제1 영역(R1) 상에 배치될 수 있다. 상기 제1 활성 패턴(120)은 제1 방향(D1)으로 연장된 라인 형태로 형성될 수 있다. 일 실시예에 따르면, 상기 단위 셀(CU)에서 상기 제1 활성 패턴(120)은 복수 개로 형성될 수 있고, 이 경우, 복수 개의 상기 제1 활성 패턴들(120)은 상기 제1 방향(D1)으로 각각 연장되고, 상기 제1 방향(D1)에 수직한 제2 방향(D2)을 따라 서로 이격될 수 있다.
상기 제1 활성 패턴(120)은 반도체 물질을 포함할 수 있다. 일 예로, 상기 제1 활성 패턴(120)은 실리콘(Si), 저머늄(Ge), 실리콘-저머늄(SiGe), 및 Ⅲ-Ⅴ족 화합물 중 적어도 하나를 포함할 수 있다. 상기 제1 활성 패턴(120)은 단결정 구조의 반도체 물질을 포함할 수 있다.
상기 제2 활성 패턴(130)은 상기 매립 절연 패턴(110)의 상기 제2 영역(R2) 상에 배치될 수 있다. 상기 제2 활성 패턴(130)은 상기 제1 방향(D1)으로 연장된 라인 형태로 형성될 수 있고, 상기 제2 방향(D2)을 따라 상기 제1 활성 패턴(120)으로부터 이격될 수 있다. 일 실시예에 따르면, 상기 단위 셀(CU)에서 상기 제2 활성 패턴(130)은 복수 개로 형성될 수 있고, 이 경우, 복수 개의 상기 제2 활성 패턴들(130)은 상기 제1 방향(D1)으로 각각 연장되고, 상기 제2 방향(D2)을 따라 서로 이격될 수 있다. 도 3b를 참조하면, 상기 단위 셀(CU)에서 상기 제1 활성 패턴(120) 및 상기 제2 활성 패턴(130)이 각각 복수 개로 형성되는 경우, 복수 개의 상기 제1 활성 패턴들(120)의 제1 그룹(G1)과 복수 개의 상기 제2 활성 패턴들(130)의 제2 그룹(G2)은 상기 제2 방향(D2)을 따라 서로 이격될 수 있다. 이 경우, 상기 제1 그룹(G1)과 상기 제2 그룹(G2) 사이에 상기 분리 패턴(140)이 배치될 수 있다.
상기 제2 활성 패턴(130)은 반도체 물질을 포함할 수 있다. 일 예로, 상기 제2 활성 패턴(130)은 실리콘(Si), 저머늄(Ge), 실리콘-저머늄(SiGe), 및 Ⅲ-Ⅴ족 화합물 중 적어도 하나를 포함할 수 있다. 상기 제2 활성 패턴(130)은 단결정 구조의 반도체 물질을 포함할 수 있다. 상기 제1 활성 패턴(120)과 상기 제2 활성 패턴(130)은 서로 다른 반도체 물질을 포함할 수 있다. 일 예로, 상기 제1 활성 패턴(120)이 실리콘(Si)을 포함하는 경우, 상기 제2 활성 패턴(130)은 저머늄(Ge) 또는 실리콘-저머늄(SiGe)을 포함할 수 있다.
상기 분리 패턴(140)은 상기 매립 절연 패턴(110) 상에 배치될 수 있다. 상기 분리 패턴(140)은 상기 제1 방향(D1)으로 연장되는 라인 형태의 제1 패턴(140a) 및 상기 제2 방향(D2)으로 연장되는 라인 형태의 제2 패턴들(140b)을 포함할 수 있다. 상기 제1 패턴(140a)은 상기 제1 활성 패턴(120) 및 제2 활성 패턴(130) 사이에 배치될 수 있고, 상기 제1 및 제2 활성 패턴들(120 및 130)로부터 각각 이격될 수 있다. 상기 제2 패턴들(140b)은 상기 제1 방향(D1)을 따라 서로 이격될 수 있고, 상기 제1 및 제2 활성 패턴들(120 및 130)의 단부들(ends)에 각각 접할 수 있다. 더하여, 상기 제2 패턴들(140b)은 상기 제1 패턴(140a)의 양 단(ends)에 각각 접할 수 있고, 상기 제1 패턴(140a) 및 상기 제2 패턴들(140b)은 일체를 이룰 수 있다. 상기 분리 패턴(140)은 일 예로, 실리콘 산화물을 포함할 수 있다.
상기 제1 게이트 전극(150) 및 상기 제2 게이트 전극(160)이 상기 제1 활성 패턴(120) 및 상기 제2 활성 패턴(130) 상에 각각 배치될 수 있다.
상기 제1 활성 패턴(120)은 상기 제1 게이트 전극(150) 아래에 위치하는 제1 채널 영역(CHR1) 및 상기 제1 게이트 전극(150)의 양측에 위치하는 제1 소스/드레인 영역들(SD1)을 포함할 수 있다. 상기 제1 게이트 전극(150)은 상기 제1 채널 영역(CHR1)의 상면 및 양 측벽들 상에 배치될 수 있다. 상기 제1 채널 영역(CHR1), 상기 제1 소스/드레인 영역들(SD1), 및 상기 제1 게이트 전극(150)에 의해 제1 트랜지스터(TR1)가 정의될 수 있다.
상기 제2 활성 패턴(130)은 상기 제2 게이트 전극(160) 아래에 위치하는 제2 채널 영역(CHR2) 및 상기 제2 게이트 전극(160)의 양측에 위치하는 제2 소스/드레인 영역들(SD2)을 포함할 수 있다. 상기 제2 게이트 전극(160)은 상기 제2 채널 영역(CHR2)의 상면 및 양 측벽들 상에 배치될 수 있다. 상기 제2 채널 영역(CHR2), 상기 제2 소스/드레인 영역들(SD2), 및 상기 제2 게이트 전극(160)에 의해 제2 트랜지스터(TR2)가 정의될 수 있다.
일 실시예에 따르면, 상기 제1 활성 패턴(120)이 복수 개로 형성되는 경우, 상기 제1 게이트 전극(150)은 복수 개의 상기 제1 활성 패턴들(120)을 가로지를 수 있고, 이에 따라, 상기 제1 영역(R1)에 복수 개의 상기 제1 트랜지스터들(TR1)이 제공될 수 있다. 더하여, 상기 제2 활성 패턴(130)이 복수 개로 형성되는 경우, 상기 제2 게이트 전극(160)은 복수 개의 상기 제2 활성 패턴들(130)을 가로지를 수 있고, 이에 따라, 상기 제2 영역(R2)에 복수 개의 상기 제2 트랜지스터들(TR2)이 제공될 수 있다.
상기 제1 및 제2 게이트 전극들(150 및 160)은 상기 제1 패턴(140a)을 사이에 두고 서로 이격될 수 있다. 상기 제1 및 제2 게이트 전극들(150 및 160)은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다.
본 발명의 개념에 따르면, 벌크 실리콘 기판에서 상기 단위 셀 영역(CR)을 정의하는 상기 매립 절연 패턴(110) 상에 서로 다른 반도체 물질을 포함하는 상기 제1 활성 패턴(120) 및 상기 제2 활성 패턴(130)이 배치될 수 있다. 상기 매립 절연 패턴(110) 상에 상기 제1 활성 패턴(120)을 가로지르는 상기 제1 게이트 전극(150) 및 상기 제2 활성 패턴(130)을 가로지르는 상기 제2 게이트 전극(160)이 배치됨에 따라, 상기 매립 절연 패턴(110) 상에 서로 다른 전기적 특성을 갖는 상기 제1 및 제2 트랜지스터들(TR1 및 TR2)이 제공될 수 있다. 서로 다른 전기적 특성을 갖는 상기 제1 및 제2 트랜지스터들(TR1 및 TR2)이 벌크 실리콘 기판을 기반으로 하는 반도체 장치의 상기 단위 셀(CU)에 제공됨에 따라, 전기적 특성이 개선되고 제조비용이 감소된 반도체 장치가 제공될 수 있다.
도시되지 않았지만, 상기 제1 및 제2 게이트 전극들(150 및 160)을 포함하는 결과물 상에 층간 절연막이 배치될 수 있다. 상기 층간 절연막 내에 상기 층간 절연막을 관통하여 상기 소스/드레인 영역들(SD1 및 SD2)에 연결되는 콘택 플러그들이 형성될 수 있고, 상기 층간 절연막 상에 상기 콘택 플러그들에 접속하는 배선들이 배치될 수 있다. 그 결과, 상기 배선들은 상기 콘택 플러그들을 통해 상기 소스/드레인 영역들(SD1 및 SD2)에 연결될 수 있다.
도 4a 내지 도 13a는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 평면도들이고, 도 4b 내지 도 13b는 각각 도 4a 내지 도 13a의 Ⅰ-Ⅰ'에 따른 단면도들이다.
도 4a 및 도 4b를 참조하면, 반도체 기판(100) 내에 매립 절연 패턴(110)이 형성될 수 있다. 상기 반도체 기판(100)은 벌크 실리콘 기판일 수 있고, 일 예로, 단결정 구조를 갖는 벌크 실리콘 기판일 수 있다. 상기 매립 절연 패턴(110)을 형성하는 것은 상기 반도체 기판(100) 상에 정지막(102)을 형성하는 것, 상기 반도체 기판(100) 및 상기 정지막(102)을 식각하여 단위 셀 영역(CR)을 정의하는 트렌치(104)를 형성하는 것, 상기 반도체 기판(100) 상에 상기 트렌치(104)를 채우는 절연막을 형성하는 것, 및 상기 정지막(102)이 노출될 때까지 상기 절연막을 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 매립 절연 패턴(110)은 상기 트렌치(104) 내에 국소적으로 형성될 수 있다. 상기 정지막(102)은 일 예로, 실리콘 질화막일 수 있고, 상기 절연막은 일 예로, 실리콘 산화막일 수 있다.
도 5a 및 도 5b를 참조하면, 상기 매립 절연 패턴(110)의 상부를 식각하여 상기 정지막(102)의 내벽 및 상기 반도체 기판(100)의 내벽을 노출하는 리세스 영역(106)이 형성될 수 있다. 상기 리세스 영역(106)을 형성하는 것은 상기 정지막(102) 및 상기 반도체 기판(100)에 대하여 식각 선택성을 갖는 식각 공정을 이용하여 수행될 수 있다. 일 예로, 상기 식각 공정은 불산(HF) 등을 이용하는 습식 식각 공정일 수 있다. 상기 리세스 영역(106)은 상기 트렌치(104)와 수직적으로 중첩될 수 있다.
도 6a 및 도 6b를 참조하면, 먼저, 상기 반도체 기판(100) 상에 상기 리세스 영역(106)을 채우는 제1 반도체 막(112)이 형성될 수 있다. 상기 제1 반도체 막(112)은 비정질 물질을 포함할 수 있고, 상기 비정질 물질은 실리콘(Si), 저머늄(Ge), 실리콘-저머늄(SiGe), 및 Ⅲ-Ⅴ족 화합물 중 적어도 하나를 포함할 수 있다. 상기 제1 반도체 막(112)은 화학 기상 증착(CVD), 스퍼터링 증착 공정 등을 이용하여 형성될 수 있다. 이 후, 상기 제1 반도체 막(112)을 패터닝하여 상기 매립 절연 패턴(110)의 상면의 일부 및 상기 반도체 기판(100)의 일부를 노출하는 제1 개구부(114)가 형성될 수 있다. 상기 제1 개구부(114)는 상기 리세스 영역(106)과 부분적으로 중첩될 수 있다.
일 실시예에 따르면, 상기 제1 반도체 막(112)을 패터닝하는 것은 상기 매립 절연 패턴(110)에 대하여 식각 선택성을 갖는 식각 공정을 이용하여 수행될 수 있다. 상기 식각 공정 동안, 상기 정지막(102) 및 상기 반도체 기판(100)의 일부가 제거될 수 있다.
도 7a 및 도 7b를 참조하면, 상기 반도체 기판(100) 상에 상기 제1 개구부(114)을 채우고 상기 제1 반도체 막(112)을 덮는 제1 캐핑막(116)이 형성될 수 있다. 상기 제1 캐핑막(116)은 일 예로, 실리콘 산화막일 수 있다. 상기 제1 캐핑막(116)은 화학 기상 증착(CVD) 공정 등을 이용하여 형성될 수 있다. 상기 제1 캐핑막(116)이 형성된 후, 상기 반도체 기판(100)의 전면 상에 제1 어닐링 공정(A1)이 수행될 수 있다. 상기 제1 어닐링 공정(A1)은 상기 제1 반도체 막(112)을 구성하는 반도체 물질의 녹는점보다 높은 온도에서 수행될 수 있다. 상기 제1 어닐링 공정(A1)은 일 예로, 레이저 어닐링(laser annealing) 또는 급속 열처리(rapid thermal) 공정일 수 있다. 상기 제1 어닐링 공정(A1)에 의해 상기 제1 반도체 막(112)은 재결정화(recrystallized)될 수 있다. 상기 제1 반도체 막(112)을 재결정화하는 것은 상기 리세스 영역(106)에 의해 노출된 상기 반도체 기판(100)의 내벽을 시드(seed)로 이용하여 상기 제1 반도체 막(112)을 단결정화(single-crystallized)하는 것을 포함할 수 있다.
도 8a 및 도 8b를 참조하면, 상기 정지막(102)이 노출될 때까지 상기 제1 캐핑막(116) 및 상기 제1 반도체 막(112)을 평탄화하여, 제1 반도체 패턴(122) 및 제1 캐핑 패턴(118)이 형성될 수 있다. 상기 제1 캐핑 패턴(118)은 상기 제1 개구부(114)를 채우도록 형성될 수 있다. 상기 제1 반도체 패턴(122)은 상기 제1 개구부(114)와 중첩되지 않는, 상기 리세스 영역(106)의 일부를 채우도록 형성될 수 있다. 상기 제1 어닐링 공정(A1)의 결과, 상기 제1 반도체 패턴(122)은 단결정 구조를 갖는 반도체 물질을 포함할 수 있다.
도 9a 및 도 9b를 참조하면, 먼저, 상기 반도체 기판(100) 상에 상기 제1 반도체 패턴(122) 및 상기 제1 캐핑 패턴(118)을 덮는 몰드막(124)이 형성될 수 있다. 상기 몰드막(124)은 일 예로, 실리콘 산화막일 수 있고, 화학 기상 증착(CVD) 공정 등을 이용하여 형성될 수 있다. 이 후, 상기 몰드막(124) 및 상기 제1 캐핑 패턴(118)을 패터닝하여 상기 매립 절연 패턴(110)의 상면 및 상기 반도체 기판(100)의 일부를 노출하는 제2 개구부(126)가 형성될 수 있다. 상기 제2 개구부(126)는 상기 제1 개구부(114)의 일부와 중첩될 수 있다.
일 실시예에 따르면, 상기 제2 개구부(126)가 형성됨에 따라 상기 제1 캐핑 패턴(118)은 분리 패턴(140)으로 정의될 수 있다. 상기 제2 개구부(126)는 상기 분리 패턴(140)에 의해 상기 제1 반도체 패턴(122)으로부터 이격되어 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 먼저, 상기 반도체 기판(100) 상에 상기 몰드막(124)을 덮고 상기 제2 개구부(126)를 채우는 제2 반도체 막(128)이 형성될 수 있다. 상기 제2 반도체 막(128)은 비정질 반도체 물질 및/또는 다결정(polycrystalline) 구조를 갖는 반도체 물질을 포함할 수 있고, 상기 비정질 반도체 물질 및/또는 상기 다결정 반도체 물질은 실리콘(Si), 저머늄(Ge), 실리콘-저머늄(SiGe), 및 Ⅲ-Ⅴ족 화합물 중 적어도 하나를 포함할 수 있다. 상기 제2 반도체 막(128)과 상기 제1 반도체 막(112)은 서로 다른 반도체 물질로 형성될 수 있다. 일 예로, 상기 제1 반도체 막(112)이 실리콘(Si)으로 형성된 경우, 상기 제2 반도체 막(128)은 저머늄(Ge) 또는 실리콘-저머늄(SiGe)으로 형성될 수 있다. 상기 제2 반도체 막(128)은 화학 기상 증착(CVD), 스퍼터링 증착 공정 등을 이용하여 형성될 수 있다. 이 후, 상기 몰드막(124)이 노출될 때까지 상기 제2 반도체 막(128)이 평탄화될 수 있다.
도 11a 및 도 11b를 참조하면, 상기 반도체 기판(100) 상에 상기 몰드막(124) 및 상기 제2 반도체 막(128)을 덮는 제2 캐핑막(125)이 형성될 수 있다. 상기 제2 캐핑막(125)은 일 예로, 실리콘 산화막일 수 있고, 화학 기상 증착(CVD) 공정 등을 이용하여 형성될 수 있다.
상기 제2 캐핑막(125)이 형성된 후, 상기 반도체 기판(100)의 전면 상에 제2 어닐링 공정(A2)이 수행될 수 있다. 상기 제2 어닐링 공정(A2)은 상기 제2 반도체 막(128)을 구성하는 반도체 물질의 녹는점보다 높은 온도에서 수행될 수 있다. 일 실시예에 따르면, 상기 제1 반도체 막(112)과 상기 제2 반도체 막(128)은 서로 다른 반도체 물질로 형성될 수 있고, 상기 제1 반도체 막(112)을 구성하는 반도체 물질의 녹는점은 상기 제2 반도체 막(128)을 구성하는 반도체 물질의 녹는점보다 높을 수 있다. 일 예로, 상기 제1 반도체 막(112)은 실리콘(Si)으로 형성되고, 상기 제2 반도체 막(128)은 실리콘(Si)보다 녹는점이 낮은 저머늄(Ge)으로 형성될 수 있다. 따라서, 상기 제2 어닐링 공정(A2)은 상기 제1 어닐링 공정(A1)보다 낮은 온도에서 수행될 수 있다.
상기 제2 어닐링 공정(A2)은 일 예로, 레이저 어닐링(laser annealing) 또는 급속 열처리(rapid thermal) 공정일 수 있다. 상기 제2 어닐링 공정(A2)에 의해 상기 제2 반도체 막(128)은 재결정화(recrystallized)될 수 있다. 상기 제2 반도체 막(128)을 재결정화하는 것은 상기 제2 개구부(126)에 의해 노출된 상기 반도체 기판(100)의 일부를 시드(seed)로 이용하여 상기 제2 반도체 막(128)을 단결정화(single-crystallized)하는 것을 포함할 수 있다.
도 12a 및 도 12b를 참조하면, 상기 정지막(102)이 노출될 때까지 상기 제2 캐핑막(125), 상기 몰드막(124), 및 상기 제2 반도체 막(128)을 평탄화하여 제2 반도체 패턴(132)이 형성될 수 있다. 상기 제2 반도체 패턴(132)은 상기 제2 개구부(126)내에 국소적으로 형성될 수 있다. 상기 평탄화 공정에 의해 상기 분리 패턴(140)의 상면 및 상기 제1 반도체 패턴(122)의 상면이 노출될 수 있다.
일 실시예에 따르면, 상기 분리 패턴(140)은 제1 방향(D1)으로 연장되는 라인 형태의 제1 패턴(140a) 및 상기 제1 방향(D1)에 수직한 제2 방향(D2)으로 연장되는 라인 형태의 제2 패턴들(140b)을 포함할 수 있다. 상기 제2 패턴들(140b)은 상기 제1 패턴(140a)의 양 단에 각각 접할 수 있고, 상기 제1 패턴(140a) 및 상기 제2 패턴들(140b)은 일체를 이룰 수 있다. 상기 제1 반도체 패턴(122) 및 상기 제2 반도체 패턴(132)은 상기 제1 패턴(140a)에 의해 서로 이격될 수 있고, 상기 제1 패턴(140a)의 양 측벽에 각각 접할 수 있다. 더하여, 상기 제1 반도체 패턴(122) 및 상기 제2 반도체 패턴(132)은 상기 제2 패턴들(140b)의 측벽들에 각각 접할 수 있다.
상기 평탄화 공정의 결과, 상기 분리 패턴(140)의 상면, 상기 제1 반도체 패턴(122)의 상면, 및 상기 제2 반도체 패턴(132)의 상면은 실질적으로 동일한 높이에 있을 수 있다.
도 13a 및 도 13b를 참조하면, 상기 제1 반도체 패턴(122) 및 상기 제2 반도체 패턴(132) 상에 활성 패턴들이 형성될 영역을 정의하는 개구부들을 가지는 제1 마스크 패턴들(171) 및 제2 마스크 패턴들(172)이 각각 형성될 수 있다. 상기 제1 및 제2 마스크 패턴들(171, 172)은 하드 마스크 패턴들이거나 포토 레지스트 패턴들일 수 있다.
일 실시예에 따르면, 상기 제1 마스크 패턴들(171)은 상기 제1 방향(D1)으로 연장된 라인 형태로 형성될 수 있고, 상기 제2 방향(D2)을 따라 서로 이격될 수 있다. 더하여, 상기 제2 마스크 패턴들(172)도 상기 제1 방향(D1)으로 연장된 라인 형태로 형성될 수 있고, 상기 제2 방향(D2)을 따라 서로 이격될 수 있다.
도 3a 및 도 3b를 다시 참조하면, 상기 제1 마스크 패턴들(171)을 식각 마스크로 상기 제1 반도체 패턴(122)을 식각하여 상기 매립 절연 패턴(110) 상에 제1 활성 패턴(120)이 형성될 수 있다. 더하여, 상기 제2 마스크 패턴들(172)을 식각 마스크로 상기 제2 반도체 패턴(132)을 식각하여 상기 매립 절연 패턴(110) 상에 제2 활성 패턴(130)이 형성될 수 있다. 일 실시예에 따르면, 상기 제1 활성 패턴(120) 및 상기 제2 활성 패턴(130)은 각각 복수 개로 형성될 수 있다. 상기 제1 반도체 패턴(122)의 식각 공정 및 상기 제2 반도체 패턴(132)의 식각 공정은 동시에 수행될 수 있고, 이에 따라, 상기 제1 및 제2 활성 패턴들(120, 130)은 동시에 형성될 수 있다. 상기 제1 활성 패턴(120)과 상기 제2 활성 패턴(130)은 상기 제1 패턴(140a)을 사이에 두고 서로 이격될 수 있고, 상기 제1 패턴(140a)은 상기 제1 활성 패턴(120) 및 상기 제2 활성 패턴(130)의 각각으로부터 이격될 수 있다.
상기 제1 활성 패턴(120)이 형성된 상기 매립 절연 패턴(110)의 일 영역은 제1 영역(R1)으로 정의될 수 있고, 상기 제2 활성 패턴(130)이 형성된 상기 매립 절연 패턴(110)의 다른 영역은 제2 영역(R2)으로 정의될 수 있다. 상기 제1 영역(R1) 및 상기 제2 영역(R2) 중 어느 하나는 엔모스 영역일 수 있고, 다른 하나는 피모스 영역일 수 있다.
이 후, 상기 제1 활성 패턴(120)을 가로지르는 제1 게이트 전극(150) 및 상기 제2 활성 패턴(130)을 가로지르는 제2 게이트 전극(160)이 형성될 수 있다. 상기 제1 및 제2 게이트 전극들(150, 160)은 동시에 형성될 수 있고, 별개의 공정에 의해 독립적으로 형성될 수도 있다.
상기 제1 게이트 전극(150)이 형성됨에 따라, 상기 제1 활성 패턴(120)은 상기 제1 게이트 전극(150) 아래의 제1 채널 영역(CHR1) 및 상기 제1 게이트 전극(150) 양측의 제1 소스/드레인 영역들(SD1)을 포함할 수 있다. 또한, 상기 제2 게이트 전극(160)이 형성됨에 따라, 상기 제2 활성 패턴(130)은 상기 제2 게이트 전극(160) 아래의 제2 채널 영역(CHR2) 및 상기 제2 게이트 전극(160) 양측의 제2 소스/드레인 영역들(SD2)을 포함할 수 있다. 상기 제1 채널 영역(CHR1), 상기 제1 소스/드레인 영역들(SD1), 및 상기 제1 게이트 전극(150)은 제1 트랜지스터(TR1)로 정의될 수 있고, 상기 제2 채널 영역(CHR2), 상기 제2 소스/드레인 영역들(SD2), 및 상기 제2 게이트 전극(160)은 제2 트랜지스터(TR2)로 정의될 수 있다. 상기 제1 활성 패턴(120) 및 상기 제2 활성 패턴(130)은 서로 다른 반도체 물질로 형성되므로, 상기 제1 트랜지스터(TR1) 및 상기 제2 트랜지스터(TR2)의 전기적 특성은 서로 다를 수 있다.
이 후, 도시하지 않았지만, 상기 게이트 전극들(150, 160)이 형성된 결과물 상에 층간 절연막이 형성될 수 있다. 상기 층간 절연막은 산화막, 질화막, 및/또는 산질화막으로 형성될 수 있다. 상기 층간 절연막을 관통하여 상기 소스/드레인 영역들(SD1, SD2)을 노출하는 관통 홀이 형성될 수 있고, 상기 관통 호 내에 콘택 플러그들이 형성될 수 있다. 더하여, 상기 층간 절연막 상에 상기 콘택 플러그들에 접하는 배선들이 형성될 수 있다. 상기 콘택 플러그들 및 상기 배선들은 도전 물질을 포함할 수 있다.
본 발명의 개념에 따르면, 상기 반도체 기판(100), 즉, 벌크 실리콘 기판 내에 상기 단위 셀 영역(CR)을 정의하는 상기 매립 절연 패턴(110)을 형성하고, 상기 매립 절연 패턴(110) 상에 서로 다른 전기적 특성을 갖는 상기 트랜지스터들(TR1, TR2)을 형성함으로써, 고가의 실리콘 온 인슐레이터(SOI) 기판을 사용하는 경우에 비하여 제조 비용이 감소될 수 있다.
더하여, 상기 트랜지스터들(TR1, TR2)의 채널로 이용되는 상기 제1 및 제2 활성 패턴들(120,130)은, 어닐링 공정을 이용하여 재결정화된 상기 제1 및 제2 반도체 패턴들(122, 132)을 이용하여 형성됨으로써, 결함(defect)이 적은 단결정 구조의 반도체 물질을 포함할 수 있다. 또한, 상기 제1 및 제2 활성 패턴들(120,130)이 동시에 형성됨에 따라, 서로 다른 전기적 특성을 갖는 상기 트랜지스터들(TR1, TR2)이 용이하게 형성될 수 있다. 따라서, 전기적 특성이 개선된 반도체 장치가 용이하게 형성될 수 있다.
도 14a는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 14b는 도 14a의 Ⅰ-Ⅰ'에 따른 단면도이다. 도 1, 도 2, 도 3a, 및 도 3b를 참조하여 설명한, 본 발명의 일 실시예에 따른 반도체 장치와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 1, 도 14a, 및 도 14b를 참조하면, 반도체 기판(100)에 복수 개의 단위 셀들(CU)을 포함하는 셀 어레이(CA)가 배치될 수 있다. 상기 단위 셀들(CU)은 단위 셀 영역들(CR)에 각각 배치될 수 있다.
상기 단위 셀들(CU)의 각각은, 상기 반도체 기판(100) 내에 매립된 매립 절연 패턴(110), 상기 매립 절연 패턴(110) 상의 제1 활성 패턴(120), 상기 매립 절연 패턴(110) 상에 배치되고 상기 제1 활성 패턴(120)으로부터 이격된 제2 활성 패턴(130), 상기 제1 활성 패턴(120)을 가로지르는 제1 게이트 전극(150), 상기 제2 활성 패턴(130)을 가로지르는 제2 게이트 전극(160)을 포함할 수 있다. 다른 실시예에 따르면, 상기 단위 셀들(CU)의 각각은 상기 매립 절연 패턴(110) 상의 분리 패턴들(140)을 더 포함할 수 있으나, 상기 분리 패턴들(140)은 상기 제1 활성 패턴(120) 및 상기 제2 활성 패턴(130) 사이에 개재되지 않을 수 있다.
구체적으로, 상기 제1 및 제2 활성 패턴들(120, 130)의 각각은 제1 방향(D1)으로 연장된 라인 형태일 수 있고, 상기 제1 방향(D1)에 수직한 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 분리 패턴들(140)의 각각은 상기 제2 방향(D2)으로 연장된 라인 형태일 수 있고, 상기 제1 방향(D1)을 따라 서로 이격될 수 있다. 상기 분리 패턴들(140)은 상기 제1 및 제2 활성 패턴들(120, 130)의 단부들(ends)에 각각 접할 수 있다.
도 15a 내지 도 18a는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 평면도들이고, 도 15b 내지 도 18b는 각각 도 15a 내지 도 18a의 Ⅰ-Ⅰ'에 따른 단면도들이다. 도 4a 내지 도 13b를 참조하여 설명한, 본 발명의 일 실시예에 따른 반도체 장치의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
먼저, 도 4a 내지 도 5b를 참조하여 설명한 바와 같이, 반도체 기판(100) 내에 매립 절연 패턴(110)이 형성될 수 있고, 상기 매립 절연 패턴(110)의 상부를 식각하여 상기 반도체 기판(100)의 내벽을 노출하는 리세스 영역(106)이 형성될 수 있다. 상기 리세스 영역(106) 내에 제1 반도체 패턴(122) 및 제1 캐핑 패턴(118)이 형성될 수 있다. 상기 제1 반도체 패턴(122) 및 상기 제1 캐핑 패턴(118)을 형성하는 것은, 도 6a 내지 도 8b를 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 장치의 제조방법과 동일하다.
도 15a 및 도 15b를 참조하면, 상기 반도체 기판(100) 상에 상기 제1 반도체 패턴(122) 및 상기 제1 캐핑 패턴(118)을 덮는 몰드막(124)이 형성될 수 있다. 상기 몰드막(124) 및 상기 제1 캐핑 패턴(118)을 패터닝하여 상기 매립 절연 패턴(110)의 상면, 상기 반도체 기판(100)의 일부, 및 상기 제1 반도체 패턴(122)의 일 측벽을 노출하는 제2 개구부(126)가 형성될 수 있다. 상기 제2 개구부(126)는, 도 6a를 참조하여 설명된 제1 개구부(114)의 일부와 중첩될 수 있다.
도 16a 및 도 16b를 참조하면, 먼저, 상기 반도체 기판(100) 상에 상기 몰드막(124)을 덮고 상기 제2 개구부(126)를 채우는 제2 반도체 막(128)이 형성될 수 있다. 이 후, 상기 몰드막(124)이 노출될 때까지 상기 제2 반도체 막(128)이 평탄화될 수 있다.
도 17a 및 도 17b를 참조하면, 상기 반도체 기판(100) 상에 상기 몰드막(124) 및 상기 제2 반도체 막(128)을 덮는 제2 캐핑막(125)이 형성될 수 있다. 상기 제2 캐핑막(125)이 형성된 후, 상기 반도체 기판(100)의 전면 상에 제2 어닐링 공정(A2)이 수행될 수 있다. 상기 제2 어닐링 공정(A2)은 상기 제2 반도체 막(128)을 구성하는 반도체 물질의 녹는점보다 높은 온도에서 수행될 수 있다. 도 11a 및 도 11b를 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 장치의 제조방법과 동일하게, 상기 제2 어닐링 공정(A2)은 도 7a를 참조하여 설명한 제1 어닐링 공정(A1)보다 낮은 온도에서 수행될 수 있다.
도 18a 및 도 18b를 참조하면, 상기 정지막(102)이 노출될 때까지 상기 제2 캐핑막(125), 상기 몰드막(124), 및 상기 제2 반도체 막(128)을 평탄화하여 제2 반도체 패턴(132)이 형성될 수 있다. 상기 제2 반도체 패턴(132)은 상기 제2 개구부(126)내에 국소적으로 형성될 수 있다. 다른 실시예에 따르면, 상기 제2 개구부(126)가 형성됨에 따라 상기 제1 캐핑 패턴(118)은 복수 개의 분리 패턴들(140)로 분리될 수 있고, 상기 평탄화 공정에 의해 상기 분리 패턴들(140)의 상면 및 상기 제1 반도체 패턴(122)의 상면이 노출될 수 있다.
다른 실시예에 따르면, 상기 분리 패턴들(140)의 각각은 제2 방향(D2)으로 연장되는 라인 형태일 수 있고, 상기 제2 방향(D2)에 수직한 제1 방향(D1)을 따라 서로 이격될 수 있다. 상기 분리 패턴들(140)은 상기 제1 반도체 패턴(122) 및 상기 제2 반도체 패턴(132)을 사이에 두고 서로 이격될 수 있다. 더하여, 상기 제1 반도체 패턴(122) 및 상기 제2 반도체 패턴(132)은 상기 제2 패턴들(140b)의 측벽들에 각각 접할 수 있고, 상기 제1 반도체 패턴(122)의 일 측벽과 상기 제2 반도체 패턴(132)의 일 측벽은 서로 접할 수 있다.
상기 평탄화 공정의 결과, 상기 분리 패턴들(140)의 상면, 상기 제1 반도체 패턴(122)의 상면, 및 상기 제2 반도체 패턴(132)의 상면은 실질적으로 동일한 높이에 있을 수 있다. 이 후, 도 13a 및 도 13b를 참조하여 설명한 바와 같이, 상기 제1 및 제2 반도체 패턴들(122, 132) 상에 활성 패턴들이 형성될 영역을 정의하는 개구부들을 갖는 마스크 패턴들이 형성될 수 있다.
도 14a 및 도 14b를 다시 참조하면, 상기 마스크 패턴들을 식각 마스크로 상기 제1 및 제2 반도체 패턴들(122, 132)을 식각하여, 상기 매립 절연 패턴(110) 상에 제1 활성 패턴(120) 및 제2 활성 패턴(130)이 각각 형성될 수 있다. 상기 제1 및 제2 활성 패턴들(120, 130)은 동시에 형성될 수 있다. 이 경우, 상기 분리 패턴들(140)은 상기 제1 활성 패턴(120)과 상기 제2 활성 패턴(130) 사이에 개재되지 않을 수 있다. 이 후의 공정은, 도 3a 및 도 3b를 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 장치의 제조방법과 동일하다.
도 19 및 도 20은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 19를 참조하면, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있으며, 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.
도 20을 참조하면, 본 발명의 실시예들에 따른 반도체 장치들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치가 실장된 패키지는 상기 반도체 장치를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 반도체 기판 110: 매립 절연 패턴
120: 제1 활성 패턴 130: 제2 활성 패턴
140: 분리 패턴 140a: 제1 패턴
140b: 제2 패턴들 150: 제1 게이트 전극
160: 제2 게이트 전극 CA: 셀 어레이
CU: 단위 셀 CR: 단위 셀 영역
TR1, TR2: 트랜지스터들 CHR1, CHR2: 채널 영역들
SD1, SD2: 소스/드레인 영역들 102: 정지막
104: 트렌치 106: 리세스 영역
112: 제1 반도체 막 114: 제1 개구부
116: 제1 캐핑막 118: 제1 캐핑 패턴
122: 제1 반도체 패턴
124: 몰드막 126: 제2 개구부
128: 제2 반도체 막 125: 제2 캐핑막
132: 제2 반도체 패턴 171,172: 마스크 패턴들

Claims (10)

  1. 반도체 기판 상에 배치되는 복수 개의 단위 셀들을 포함하되,
    상기 단위 셀들의 각각은:
    상기 반도체 기판 상의 매립 절연 패턴;
    상기 매립 절연 패턴 상의 제1 활성 패턴; 및
    상기 매립 절연 패턴 상에 배치되고, 상기 제1 활성 패턴으로부터 이격된 제2 활성 패턴을 포함하고,
    상기 매립 절연 패턴은 상기 단위 셀들의 각각이 배치되는 단위 셀 영역을 정의하고,
    상기 반도체 기판의 일부는 상기 반도체 기판의 상면에 수직한 방향을 따라 연장되어 상기 매립 절연 패턴의 측면을 덮는 반도체 장치.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 반도체 기판은 벌크 실리콘 기판인 반도체 장치.
  4. 청구항 1에 있어서,
    상기 제1 활성 패턴과 상기 제2 활성 패턴은 서로 다른 반도체 물질을 포함하는 반도체 장치.
  5. 청구항 1에 있어서,
    상기 매립 절연 패턴은 제1 영역 및 제2 영역을 포함하고,
    상기 제1 활성 패턴은 상기 제1 영역에 배치되고, 상기 제2 활성 패턴은 상기 제2 영역에 배치되되,
    상기 제1 영역 및 상기 제2 영역 중 하나는 엔모스(NMOS) 영역이고, 다른 하나는 피모스(PMOS) 영역인 반도체 장치.
  6. 청구항 1에 있어서,
    상기 매립 절연 패턴 상에 배치되고, 상기 제1 활성 패턴과 상기 제2 활성 패턴 사이에 개재되는 분리 패턴을 더 포함하는 반도체 장치.
  7. 청구항 1에 있어서,
    상기 매립 절연 패턴 상에 배치되고, 상기 제1 활성 패턴을 가로지르는 제1 게이트 전극; 및
    상기 매립 절연 패턴 상에 배치되고, 상기 제2 활성 패턴을 가로지르는 제2 게이트 전극을 더 포함하는 반도체 장치.
  8. 반도체 기판 상에 서로 이격되어 배치되는 복수의 매립 절연 패턴들, 상기 반도체 기판의 일부는 상기 반도체 기판의 상면에 수직한 방향으로 연장되어 상기 복수의 매립 절연 패턴들 사이에 개재되는 것;
    상기 복수의 매립 절연 패턴들의 각각 상에 배치되는 제1 활성 패턴;
    상기 제1 활성 패턴을 가로지르는 제1 게이트 전극;
    상기 복수의 매립 절연 패턴들의 각각 상에 배치되되, 상기 제1 활성 패턴으로부터 이격되는 제2 활성 패턴; 및
    상기 제2 활성 패턴을 가로지르는 제2 게이트 전극을 포함하는 반도체 장치.
  9. 청구항 8에 있어서,
    상기 반도체 기판은 벌크 실리콘 기판인 반도체 장치.
  10. 청구항 8에 있어서,
    상기 복수의 매립 절연 패턴들의 각각은 제1 영역 및 제2 영역을 포함하고,
    상기 제1 활성 패턴은 상기 제1 영역에 배치되고, 상기 제2 활성 패턴은 상기 제2 영역에 배치되되,
    상기 제1 영역 및 상기 제2 영역 중 하나는 엔모스(NMOS) 영역이고, 다른 하나는 피모스(PMOS) 영역인 반도체 장치.
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