KR102060834B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

반도체 장치 및 그 제조방법이 제공된다. 반도체 장치는 기판 상의 게이트 전극, 및 상기 기판과 상기 게이트 전극 사이의 게이트 유전 패턴을 포함한다. 상기 게이트 전극은 상기 게이트 유전 패턴 상에 있고, 알루미늄(Al)을 포함하는 제1 도전 패턴, 및 상기 제1 도전 패턴과 상기 게이트 유전 패턴 사이에 있고, 상기 제1 도전 패턴보다 알루미늄(Al)의 농도가 높은 제2 도전 패턴을 포함한다. 상기 제2 도전 패턴의 두께는 상기 제1 도전 패턴의 두께보다 두껍다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 전계 효과 트랜지스터 및 그 제조방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소는 짧은 채널 효과(short channel effect) 등을 유발할 수 있으며, 이로 인해 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 소자 구동 특성이 개선된 반도체 장치 및 그 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 제조 공정이 단순화된 반도체 장치 및 그 제조방법을 제공하는 데 있다.
본 발명에 따른 반도체 장치는, 기판 상의 게이트 전극, 및 상기 기판과 상기 게이트 전극 사이의 게이트 유전 패턴을 포함하되, 상기 게이트 전극은 상기 게이트 유전 패턴 상에 있고, 알루미늄(Al)을 포함하는 제1 도전 패턴, 및 상기 제1 도전 패턴과 상기 게이트 유전 패턴 사이에 있고, 상기 제1 도전 패턴보다 알루미늄(Al)의 농도가 높은 제2 도전 패턴을 포함하되, 상기 제2 도전 패턴의 두께는 상기 제1 도전 패턴의 두께보다 두꺼울 수 있다.
일 실시예에 따르면, 상기 제1 도전 패턴 및 상기 제2 도전 패턴은 금속 탄화물(carbide)을 더 포함할 수 있다.
일 실시예에 따르면, 상기 금속 탄화물은 Ti, Ta, W, Ru, Nb, Mo, Hf, 및 La 중 적어도 하나를 포함할 수 있다.
본 발명에 따른 반도체 장치는, 상기 활성 핀과 상기 제2 도전 패턴 사이의 제1 배리어 패턴을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 배리어 패턴은 Ti, Ta, W, Ru, Nb, Mo, Hf, La, 또는 이들의 조합을 포함할 수 있다.
본 발명에 따른 반도체 장치는, 상기 제1 도전 패턴 상의 제3 도전 패턴, 및 상기 제1 도전 패턴과 상기 제3 도전 패턴 사이의 제2 배리어 패턴을 더 포함하되, 상기 제1 도전 패턴은 상기 제2 도전 패턴과 상기 제3 도전 패턴 사이에 배치되고, 상기 제2 배리어 패턴은 Ti, Ta, W, Ru, Nb, Mo, Hf, La, 또는 이들의 조합을 포함할 수 있다.
일 실시예에 따르면, 상기 제3 도전 패턴은 텅스텐을 포함할 수 있다.
본 발명에 따른 반도체 장치는, 상기 게이트 전극의 양 측벽들 상의 게이트 스페이서들을 더 포함하되, 상기 제2 도전 패턴은 상기 제1 도전 패턴과 상기 게이트 스페이서들 사이로 연장되고, 상기 게이트 유전 패턴은 상기 제2 도전 패턴과 상기 게이트 스페이서들 사이로 연장될 수 있다.
본 발명에 따른 반도체 장치는, 상기 기판으로부터 상기 기판의 상면에 수직한 방향으로 돌출된 활성 핀을 더 포함하되, 상기 게이트 전극은 상기 활성 핀을 가로지르고, 상기 게이트 유전 패턴은 상기 게이트 전극의 바닥면을 따라 연장되어 상기 활성 핀의 상면 및 측벽들을 덮을 수 있다.
본 발명에 따른 반도체 장치의 제조방법은, 기판 상에 제1 도전막을 형성하는 것, 및 상기 제1 도전막 상에 제2 도전막을 형성하는 것을 포함하되, 상기 제1 도전막 및 상기 제2 도전막은 원자층 증착 공정을 이용하여 형성되고, 상기 원자층 증착 공정 동안, 알루미늄 전구체의 펄스 시간(pulsing time)을 다르게 함으로써, 상기 제1 도전막 및 상기 제2 도전막의 알루미늄의 농도를 다르게 조절할 수 있다.
일 실시예에 따르면, 상기 제1 도전막을 형성하기 위한 알루미늄 전구체의 펄스 시간은, 상기 제2 도전막을 형성하기 위한 알루미늄 전구체의 펄스 시간보다 길 수 있다.
일 실시예에 따르면, 상기 제1 도전막은 상기 제2 도전막보다 알루미늄의 농도가 높게 형성될 수 있다.
일 실시예에 따르면, 상기 제1 도전막은 상기 제2 도전막보다 두껍게 형성될 수 있다.
본 발명에 따른 반도체 장치의 제조방법은, 상기 제1 도전막을 형성하기 전에, 상기 기판 상에 희생 게이트 패턴을 형성하는 것, 상기 기판 상에, 상기 희생 게이트 패턴의 양 측벽들을 덮는 층간 절연막을 형성하는 것, 및 상기 희생 게이트 패턴을 제거하여, 상기 층간 절연막 내에 상기 기판을 노출하는 갭 영역을 형성하는 것을 포함하되, 상기 제1 도전막 및 상기 제2 도전막은 상기 갭 영역을 채우도록 형성되고, 상기 제1 도전막 및 상기 제2 도전막을 형성한 후, 상기 층간절연막이 노출될 때까지 상기 제1 도전막 및 상기 제2 도전막을 평탄화하여, 상기 갭 영역 내에 게이트 전극을 형성하는 것을 더 포함할 수 있다.
본 발명에 따른 반도체 장치의 제조방법은, 상기 제1 도전막을 형성하기 전에, 상기 기판 상에 활성 핀을 형성하는 것, 상기 기판 상에 상기 활성 핀을 가로지르는 희생 게이트 패턴을 형성하는 것, 상기 기판 상에, 상기 희생 게이트 패턴의 양 측벽들을 덮는 층간 절연막을 형성하는 것, 상기 희생 게이트 패턴을 제거하여, 상기 층간 절연막 내에 상기 활성 핀을 노출하는 갭 영역을 형성하는 것을 포함하되, 상기 제1 도전막 및 상기 제2 도전막은 상기 갭 영역을 채우도록 형성되고, 상기 제1 도전막 및 상기 제2 도전막을 형성한 후, 상기 층간절연막이 노출될 때까지 상기 제1 도전막 및 상기 제2 도전막을 평탄화하여, 상기 갭 영역 내에 게이트 전극을 형성하는 것을 더 포함할 수 있다.
본 발명의 개념에 따르면, 게이트 전극은 알루미늄 농도가 상이한 제1 도전 패턴 및 제2 도전 패턴을 포함할 수 있다. 상대적으로 알루미늄 농도가 큰 상기 제2 도전 패턴에 의해, 상기 게이트 전극을 구성하는 도전 물질의 일함수가 낮아질 수 있고, 동시에, 상대적으로 알루미늄 농도가 작은 상기 제1 도전 패턴에 의해, 상기 게이트 전극을 구성하는 도전 물질의 저항이 낮아질 수 있다. 즉, 알루미늄 농도가 상이한 별개의 도전 패턴들에 의해, 상기 게이트 전극을 구성하는 도전 물질의 일함수와 저항을 개별적으로 조절함으로써, 상기 게이트 전극을 포함하는 반도체 소자의 구동 특성이 개선될 수 있다.
또한, 알루미늄 농도가 상이한 별개의 도전 패턴들을 원자층 증착 공정을 수행하여 단일 챔버 내에서 연속적으로 형성함으로써, 제조공정이 단순화될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2a 및 도 2b는 각각 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 3a 및 도 4a는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들로, 도 1의 Ⅰ-Ⅰ'에 대응하는 단면도들이다.
도 3b 및 도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들로, 도 1의 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 5는 본 발명의 실시예들에 따른 게이트 전극의 제조방법을 설명하기 위한 순서도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 7a 및 도 7b는 각각 도 6의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 따른 단면도들이다.
도 8a 및 도 9a는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들로, 도 6의 Ⅲ-Ⅲ'에 대응하는 단면도들이다.
도 8b 및 도 9b는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들로, 도 6의 Ⅳ-Ⅳ'에 대응하는 단면도들이다.
도 10a는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 10b 및 도 10c는 각각 도 10a의 A-A' 및 B-B'에 따른 단면도들다.
도 11a 내지 도 13a는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 사시도들이다.
도 11b 내지 도 13b는 각각 도 11a 내지 도 13a의 A-A'에 따른 단면도들이다.
도 11c 내지 도 13c는 각각 도 11a 내지 도 13a의 B-B'에 따른 단면도들이다.
도 14 및 도 15은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 2a 및 도 2b는 각각 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 1, 도 2a, 및 도 2b를 참조하면, 기판(100)에 활성 패턴(AP)을 정의하는 소자분리 패턴들(110)이 배치될 수 있다. 상기 기판(100)은 실리콘 기판이거나 SOI(Silicon On Insulator) 기판일 수 있다. 상기 활성 패턴(AP)은 제1 방향(일 예로, X방향)을 따라 연장된 라인 형태일 수 있다. 상기 소자분리 패턴들(110)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다.
상기 기판(100) 상에, 상기 활성 패턴(AP)을 가로지르는 게이트 전극(GE)이 배치될 수 있다. 상기 게이트 전극(GE)은 상기 제1 방향(일 예로, X방향)에 교차하는 제2 방향(일 예로, Y방향)을 따라 연장된 라인 형태일 수 있다. 상기 활성 패턴(AP)은 상기 게이트 전극(GE) 아래에 위치하는 채널 영역(CHR)을 포함할 수 있다. 상기 게이트 전극(GE)의 양측의 상기 활성 패턴(AP)에 소스/드레인 영역들(SD)이 배치될 수 있다. 상기 채널 영역(CHR)은 상기 소스/드레인 영역들(SD) 사이에 위치할 수 있다. 상기 소스/드레인 영역들(SD)은 상기 채널 영역(CHR)에 인장성 스트레인(tensil strain) 또는 압축성 스트레인(compressive strain)을 유발할 수 있다. 이러한 스트레인은 트랜지스터의 성능(일 예로, 이동도)를 향상시키는데 기여할 수 있다.
상기 게이트 전극(GE)과 상기 채널 영역(CHR) 사이에 게이트 유전 패턴(210)이 배치될 수 있다. 상기 게이트 유전 패턴(210)은 고유전막들 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 게이트 유전 패턴(210)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중의 적어도 하나를 포함할 수 있다.
상기 게이트 전극(GE)은 상기 게이트 유전 패턴(210) 상의 제1 도전 패턴(240) 및 상기 게이트 유전 패턴(210)과 상기 제1 도전 패턴(240) 사이의 제2 도전 패턴(220)을 포함할 수 있다. 상기 제1 도전 패턴(240)은 상기 제2 도전 패턴(220)과 접촉할 수 있다.
상기 제1 도전 패턴(240) 및 상기 제2 도전 패턴(220)은 알루미늄(Al) 및 금속 탄화물(carbide)을 포함할 수 있다. 상기 금속 탄화물은 Ti, Ta, W, Ru, Nb, Mo, Hf, 및 La 중 적어도 하나와 탄소(C)가 결합된 화합물일 수 있다.
상기 제2 도전 패턴(220)의 알루미늄의 농도(concentration)는 상기 제1 도전 패턴(240)의 알루미늄의 농도보다 높을 수 있다. 일 실시예에 따르면, 상기 제2 도전 패턴(220)의 알루미늄의 농도와 상기 제1 도전 패턴(240)의 알루미늄의 농도의 차이는 적어도 약 4 at% 이상일 수 있다. 상기 제2 도전 패턴(220)은 상기 제1 도전 패턴(240)보다 두꺼울 수 있다. 일 실시예에 따르면, 상기 제1 도전 패턴(240)의 두께 및 상기 제2 도전 패턴(220)의 두께는 약 60Å 이하일 수 있다.
상기 게이트 전극(GE)이 알루미늄(Al)을 포함하는 도전 물질로 이루어지는 경우, 상기 도전 물질 내 알루미늄(Al)의 농도에 따라 상기 도전 물질의 일함수(Work Function) 및 저항이 달라질 수 있다. 즉, 상기 도전 물질 내 알루미늄의 농도가 높은 경우, 상기 도전 물질의 일함수는 낮아질 수 있으나, 자연 산화되는 알루미늄의 양이 증가하게 되어 상기 도전 물질의 저항이 증가할 수 있다. 이와 반대로, 상기 도전 물질 내 알루미늄의 농도가 낮은 경우, 상기 도전 물질의 일함수는 증가할 수 있으나, 자연 산화되는 알루미늄의 양이 감소하게 되어 상기 도전 물질의 저항은 감소할 수 있다. 상기 도전 물질 내 알루미늄의 농도에 따른 상기 도전 물질의 일함수와 저항의 상반관계(trade-off) 때문에, 상기 게이트 전극(GE)을 포함하는 반도체 소자의 구동 특성을 조절하는 것이 어려울 수 있다.
본 발명의 개념에 따르면, 상기 게이트 전극(GE)은 알루미늄 농도가 상이한 상기 제1 도전 패턴(240) 및 상기 제2 도전 패턴(220)을 포함할 수 있다. 상대적으로 알루미늄 농도가 낮은 상기 제1 도전 패턴(240)과 상기 게이트 유전 패턴(210) 사이에, 상대적으로 알루미늄 농도가 높은 상기 제2 도전 패턴(220)이 배치됨에 따라, 상기 제1 도전 패턴(240)은 상기 제2 도전 패턴(220)의 표면이 자연 산화되는 것을 방지하는 역할을 할 수 있다. 이에 따라, 상대적으로 알루미늄 농도가 높은 상기 제2 도전 패턴(220)에 의해, 상기 게이트 전극(GE)을 구성하는 도전 물질의 일함수가 낮아질 수 있다. 동시에, 상대적으로 알루미늄 농도가 낮은 상기 제1 도전 패턴(240)의 표면이 자연 산화됨에 따라, 상기 게이트 전극(GE)을 구성하는 도전 물질의 저항이 낮아질 수 있다. 즉, 알루미늄 농도가 상이한 별개의 도전 패턴들에 의해, 상기 게이트 전극(GE)을 구성하는 도전 물질의 일함수와 저항을 개별적으로 조절함으로써, 상기 게이트 전극(GE)을 포함하는 반도체 소자의 구동 특성이 개선될 수 있다.
상기 게이트 전극(GE)은 상기 제1 도전 패턴(240) 상의 제3 도전 패턴(260)을 더 포함할 수 있다. 상기 제3 도전 패턴(260)은 일 예로, 텅스텐(W)을 포함할 수 있다. 상기 게이트 전극(GE)은 상기 제2 도전 패턴(220)과 상기 게이트 유전 패턴(210) 사이의 제1 배리어 패턴(215), 및 상기 제1 도전 패턴(240)과 상기 제3 도전 패턴(260) 사이의 제2 배리어 패턴(255)을 더 포함할 수 있다. 상기 제1 및 제2 배리어 패턴들(215 및 255)은 금속 질화물을 포함할 수 있다. 상기 금속 질화물은 일 예로, Ti, Ta, W, Ru, Nb, Mo, Hf, La, 또는 이들의 조합을 포함할 수 있다. 상기 제1 배리어 패턴(215)의 두께는 약 100Å 이하일 수 있다. 그러나, 본 발명의 다른 실시예들에 따르면, 상기 제2 배리어 패턴(255)과 상기 제3 도전 패턴(260)은 생략될 수 있다.
도 3a 및 도 4a는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들로, 도 1의 Ⅰ-Ⅰ'에 대응하는 단면도들이다. 도 3b 및 도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들로, 도 1의 Ⅱ-Ⅱ'에 대응하는 단면도들이다. 도 5는 본 발명의 실시예들에 따른 게이트 전극의 제조방법을 설명하게 위한 순서도이다.
도 5, 도 3a 및 도 3b를 참조하면, 먼저, 기판(100)이 제공될 수 있다. 상기 기판(100)은 실리콘 기판이거나 SOI(Silicon On Insulator) 기판일 수 있다. 상기 기판(100)을 식각하여, 상기 기판(100) 내에 활성 패턴(AP)을 정의하는 트렌치들(112)이 형성될 수 있다. 일 실시예에 따르면, 상기 트렌치들(112)은 아래로 갈수록 좁아지도록 형성될 수 있다. 이에 따라, 상기 활성 패턴(AP)은 위로 갈수록 좁아지는 모양을 갖도록 형성될 수 있다. 이 후, 상기 트렌치들(112)을 채우는 소자분리 패턴들(110)이 형성될 수 있다.
상기 기판(100)의 전면 상에 게이트 유전막(211)이 형성될 수 있다. 상기 게이트 유전막(211)은 고유전막들 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 게이트 유전막(211)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다. 상기 게이트 유전막(211)은 일 예로, 원자층 증착 공정을 수행하여 형성될 수 있다.
상기 게이트 유전막(211) 상에 제1 배리어 막(216)이 형성될 수 있다(S10). 상기 제1 배리어 막(216)은 금속 질화막일 수 있다. 상기 금속 질화막은 일 예로, Ti, Ta, W, Ru, Nb, Mo, Hf, La, 또는 이들의 조합을 포함할 수 있다.
상기 제1 배리어 막(216) 상의 제1 도전막(221), 및 상기 제1 도전막(221) 상의 제2 도전막(241)이 연속적으로 형성될 수 있다(S20). 상기 제1 도전막(221) 및 상기 제2 도전막(241)은 알루미늄(Al) 및 금속 탄화물(carbide)을 포함할 수 있다. 상기 금속 탄화물은 Ti, Ta, W, Ru, Nb, Mo, Hf, 및 La 중 적어도 하나와 탄소(C)가 결합된 화합물일 수 있다.
상기 제1 도전막(221) 및 상기 제2 도전막(241)은 원자층 증착 공정을 수행하여 형성될 수 있다. 상기 제1 도전막(221) 및 상기 제2 도전막(241)은 단일 챔버(single chamber) 내에서 연속적으로 형성될 수 있다. 상기 원자층 증착 공정 동안, 알루미늄(Al) 전구체의 펄스 시간(pulsing time)을 다르게 조절함으로써, 상기 제1 도전막(221)의 알루미늄 농도와 상기 제2 도전막(241)의 알루미늄 농도가 다르게 조절될 수 있다. 구체적으로, 상기 제1 도전막(221)을 형성하기 위한 알루미늄 전구체의 펄스 시간은, 상기 제2 도전막(241)을 형성하기 위한 알루미늄 전구체의 펄스 시간보다 길 수 있다. 즉, 상기 제1 도전막(221)은 상기 제2 도전막(241)보다 알루미늄의 농도가 높게 형성될 수 있다. 일 실시예에 따르면, 상기 제1 도전막(221)의 알루미늄의 농도와 상기 제2 도전막(241)의 알루미늄의 농도의 차이는 적어도 약 4 at% 이상일 수 있다.
상기 제1 도전막(221)은 상기 제2 도전막(241)보다 두껍게 형성될 수 있다. 일 실시예에 따르면, 상기 제1 및 제2 도전막의 두께들은 약 60Å 이하일 수 있다.
상기 제2 도전막(241) 상에 제2 배리어 막(256)이 형성될 수 있다(S30). 상기 제2 배리어막(256)은 금속 질화막일 수 있다. 상기 금속 질화막은 일 예로, Ti, Ta, W, Ru, Nb, Mo, Hf, La, 또는 이들의 조합을 포함할 수 있다.
상기 제2 배리어 막(256) 상에 제3 도전막(261)이 형성될 수 있다(S40). 상기 제3 도전막(261)은 일 예로, 텅스텐(W)을 포함할 수 있다. 상기 제3 도전막(261)은 화학 기상 증착 공정 등을 수행하여 형성될 수 있다.
일 실시예에 따르면, 차례로 적층된 상기 제1 배리어 막(216), 상기 제1 도전막(221), 상기 제2 도전막(241), 상기 제2 배리어 막(256), 및 상기 제3 도전막(261)은 게이트 막(GL)으로 정의될 수 있다. 그러나, 본 발명의 다른 실시예들에 따르면, 상기 제2 배리어 막(256) 및 상기 제3 도전막(261)을 형성하는 것은 생략될 수 있다.
도 5, 도 4a, 및 도 4b를 참조하면, 상기 기판(100) 상에 차례로 적층된 상기 게이트 유전막(211) 및 상기 게이트 막(GL)을 패터닝하여 게이트 유전 패턴(210) 및 게이트 전극(GE)이 형성될 수 있다(S50). 상기 게이트 전극(GE)은 상기 게이트 유전 패턴(210) 상의 제1 도전 패턴(240), 상기 게이트 유전 패턴(210)과 상기 제1 도전 패턴(240) 사이의 제2 도전 패턴(220), 상기 게이트 유전 패턴(210)과 상기 제2 도전 패턴(220) 사이의 제1 배리어 패턴(215), 상기 제1 도전 패턴(240) 상의 제3 도전 패턴(260), 및 상기 제1 도전 패턴(240)과 상기 제3 도전 패턴(260) 사이의 제2 배리어 패턴(255)을 포함할 수 있다. 그러나, 본 발명의 다른 실시예들에 따르면, 상기 게이트 전극(GE)은 상기 제2 배리어 패턴(255) 및 상기 제3 도전 패턴(260)을 포함하지 않을 수 있다.
도 2a 및 도 2b를 다시 참조하면, 상기 게이트 전극(GE)의 양측에 소스/드레인 영역들(SD)이 형성될 수 있다. 일 실시예에 따르면, 상기 소스/드레인 영역들(SD)을 형성하는 것은, 상기 게이트 전극(GE) 양측의 상기 활성 패턴(AP)의 일부를 제거하는 것 및 상기 기판(100) 상에 에피택시얼 공정을 수행하는 것을 포함할 수 있다. 일 예로, 상기 소스/드레인 영역들(SD)은 상기 기판(100)으로부터 에피택시얼하게 성장된 실리콘 게르마늄(SiGe), 게르마늄(Ge), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다. 상기 게이트 전극(GE) 아래의 상기 활성 패턴(AP)의 다른 일부는 상기 소스/드레인 영역들(SD) 사이에 개재되는 채널 영역(CHR)이 될 수 있다. 상기 에피택시얼 공정과 동시에 또는 상기 에피택시얼 공정 후, 상기 소스/드레인 영역들(SD)에 불순물이 도핑될 수 있다.
도시되지 않았지만, 상기 게이트 전극(GE)을 포함하는 결과물 상에 절연막이 형성될 수 있다. 상기 절연막을 관통하여 상기 소스/드레인 영역들(SD)을 노출시키는 콘택 홀들이 형성될 수 있고, 상기 콘택 홀들을 채우는 콘택 플러그들이 형성될 수 있다. 상기 절연막 상에 상기 콘택 플러그들에 접속하는 배선들이 형성될 수 있다. 그 결과, 상기 배선들은 상기 절연막 상에 형성되어, 상기 콘택 플러그들을 통해 상기 소스/드레인 영역들(SD)과 연결될 수 있다.
본 발명의 개념에 따르면, 상기 제1 도전막(221) 및 상기 제2 도전막(241)을 형성하는 원자층 증착 공정 동안, 알루미늄(Al) 전구체의 펄스 시간(pulsing time)을 다르게 조절함으로써, 상기 제1 도전막(221)의 알루미늄 농도와 상기 제2 도전막(241)의 알루미늄 농도가 다르게 조절될 수 있다. 즉, 알루미늄 농도가 상이한 상기 제1 도전막(221) 및 상기 제2 도전막(241)을 단일 챔버 내에서 연속적으로 형성함으로써, 제조공정이 단순화될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 7a 및 도 7b는 각각 도 6의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 따른 단면도들이다. 도 1, 도 2a, 및 도 2b를 참조하여 설명한, 본 발명의 일 실시예에 따른 반도체 장치와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 6, 도 7a, 및 도 7b를 참조하면, 기판(100)에 활성 패턴(AP)을 정의하는 소자분리 패턴들(110)이 배치될 수 있다. 상기 기판(100) 상에, 상기 활성 패턴(AP)을 가로지르는 게이트 전극(GE)이 배치될 수 있다. 상기 활성 패턴(AP)은 상기 게이트 전극(GE) 아래에 위치하는 채널 영역(CHR)을 포함할 수 있다. 상기 게이트 전극(GE)의 양측의 상기 활성 패턴(AP)에 소스/드레인 영역들(SD)이 배치될 수 있다.
상기 소스/드레인 영역들(SD) 상에 층간 절연막(300)이 배치될 수 있다. 상기 층간 절연막(300)은 상기 게이트 전극(GE)의 양 측벽들을 덮을 수 있다. 상기 층간 절연막(300)과 상기 게이트 전극(GE) 사이에 게이트 스페이서(200)가 배치될 수 있다.
상기 게이트 전극(GE)과 상기 채널 영역(CHR) 사이에 게이트 유전 패턴(210)이 배치될 수 있다. 상기 게이트 유전 패턴(210)은 상기 게이트 전극(GE)과 상기 게이트 스페이서(200) 사이에도 배치될 수 있다. 상기 게이트 유전 패턴(210)은 상기 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다.
상기 게이트 전극(GE)은 상기 게이트 유전 패턴(210) 상의 제1 도전 패턴(240) 및 상기 게이트 유전 패턴(210)과 상기 제1 도전 패턴(240) 사이의 제2 도전 패턴(220)을 포함할 수 있다. 상기 게이트 유전 패턴(210)은 상기 제2 도전 패턴(220)과 상기 채널 영역(CHR) 사이, 및 상기 제2 도전 패턴(220)과 상기 게이트 스페이서(200) 사이에 배치될 수 있다. 상기 제2 도전 패턴(220)은 상기 게이트 유전 패턴(210)의 상면을 따라 연장될 수 있다. 상기 제1 도전 패턴(240)은 상기 제2 도전 패턴(220) 상에 배치되어, 상기 제2 도전 패턴(220)의 상면을 따라 연장될 수 있다. 상기 제1 도전 패턴(240)은 상기 제2 도전 패턴(220)과 접촉할 수 있다.
상기 제1 도전 패턴(240) 및 상기 제2 도전 패턴(220)은 알루미늄(Al) 및 금속 탄화물(carbide)을 포함할 수 있다. 상기 금속 탄화물은 Ti, Ta, W, Ru, Nb, Mo, Hf, 및 La 중 적어도 하나와 탄소(C)가 결합된 화합물일 수 있다.
상기 제2 도전 패턴(220)의 알루미늄의 농도(concentration)는 상기 제1 도전 패턴(240)의 알루미늄의 농도보다 높을 수 있고, 상기 제2 도전 패턴(220)은 상기 제1 도전 패턴(240)보다 두꺼울 수 있다.
상기 게이트 전극(GE)은 상기 제1 도전 패턴(240) 상의 제3 도전 패턴(260)을 더 포함할 수 있다. 상기 제3 도전 패턴(260)은 일 예로, 텅스텐(W)을 포함할 수 있다. 상기 게이트 전극(GE)은 상기 제2 도전 패턴(220)과 상기 게이트 유전 패턴(210) 사이의 제1 배리어 패턴(215), 및 상기 제1 도전 패턴(240)과 상기 제3 도전 패턴(260) 사이의 제2 배리어 패턴(255)을 더 포함할 수 있다. 상기 제1 배리어 패턴(215)은 상기 게이트 유전 패턴(210)의 상면을 따라 연장될 수 있고, 상기 제2 배리어 패턴(255)은 상기 제1 도전 패턴(240)의 상면을 따라 연장될 수 있다. 상기 제3 도전 패턴(260)의 하면 및 양 측벽들은 상기 제2 배리어 패턴(255)에 접할 수 있다. 상기 제3 도전 패턴(260)의 상면은 상기 층간 절연막(300)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 제2 배리어 패턴(255)과 상기 채널 영역(CHR) 사이에, 상기 게이트 유전 패턴(210), 상기 제1 배리어 패턴(215), 상기 제2 도전 패턴(220), 및 상기 제1 도전 패턴(240)이 차례로 적층되어 배치될 수 있다. 상기 제2 배리어 패턴(255)과 상기 게이트 스페이서들(200) 사이에도, 상기 게이트 유전 패턴(210), 상기 제1 배리어 패턴(215), 상기 제2 도전 패턴(220), 및 상기 제1 도전 패턴(240)이 차례로 적층되어 배치될 수 있다. 그러나, 본 발명의 다른 실시예들에 따르면, 상기 제2 배리어 패턴(255)과 상기 제3 도전 패턴(260)은 생략될 수 있다. 이 경우, 상기 제1 도전 패턴(240)의 상면이 상기 층간 절연막(300)의 상면과 실질적으로 공면을 이룰 수 있다.
도 8a 및 도 9a는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들로, 도 6의 Ⅲ-Ⅲ'에 대응하는 단면도들이다. 도 8b 및 도 9b는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들로, 도 6의 Ⅳ-Ⅳ'에 대응하는 단면도들이다. 도 5, 도 3a 내지 도 4b를 참조하여 설명한, 본 발명의 일 실시예에 따른 반도체 장치의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 8a 및 도 8b를 참조하면, 기판(100) 상에 활성 패턴(AP)을 가로지르는 희생 게이트 패턴(150)이 형성될 수 있다. 먼저, 상기 기판(100) 상에 식각정지막 및 희생 게이트 막이 차례로 형성될 수 있다. 상기 식각 정지막은 일 예로, 산화물을 포함할 수 있고, 상기 희생 게이트 막은 일 예로, 다결정 실리콘을 포함할 수 있으나, 본 발명의 실시예들이 이러한 물질들에 한정되는 것은 아니다. 상기 희생 게이트 막을 패터닝하여, 상기 희생 게이트 패턴(150)이 형성될 수 있다. 상기 희생 게이트 패턴(150)을 형성하는 것은 상기 식각정지막에 대하여 식각 선택성을 갖는 식각 공정을 수행하는 것을 포함할 수 있다.
상기 희생 게이트 패턴(150)이 형성된 후, 상기 희생 게이트 패턴(150) 양측의 상기 식각 정지막을 제거하여 상기 희생 게이트 패턴(150) 아래에 식각 정지 패턴(120)이 형성될 수 있다. 상기 식각 정지 패턴(120)은 상기 희생 게이트 패턴(150)의 바닥면을 따라 연장될 수 있다.
상기 희생 게이트 패턴(150)을 포함하는 결과물 상에 게이트 스페이서막을 형성한 후, 이를 식각하여, 상기 희생 게이트 패턴(150)의 양 측벽들 상에 게이트 스페이서들(200)이 형성될 수 있다.
상기 희생 게이트 패턴(150)의 양측에 소스/드레인 영역들(SD)이 형성될 수 있다. 일 예로, 상기 소스/드레인 영역들(SD)을 형성하는 것은, 상기 희생 게이트 패턴(150) 양측의 상기 활성 패턴(AP)의 일부를 제거하는 것 및 상기 기판(100) 상에 에피택시얼 공정을 수행하는 것을 포함할 수 있다. 상기 희생 게이트 패턴(150) 아래의 상기 활성 패턴(AP)의 다른 일부는 상기 소스/드레인 영역들(SD) 사이에 개재되는 채널 영역(CHR)이 될 수 있다. 상기 에피택시얼 공정과 동시에 또는 상기 에피택시얼 공정 후, 상기 소스/드레인 영역들(SD)에 불순물이 도핑될 수 있다.
도 9a 및 도 9b를 참조하면, 상기 소스/드레인 영역들(SD)이 형성된 결과물 상에 층간 절연막(300)이 형성될 수 있다. 상기 층간 절연막(300)은 상기 소스/드레인 영역들(SD) 및 상기 희생 게이트 패턴(150)을 덮도록 형성될 수 있다. 상기 층간 절연막(300)은 산화물, 질화물, 산질화물, 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 상기 층간 절연막(300)을 식각하여, 상기 희생 게이트 패턴(150)의 상면이 노출될 수 있다. 이 후, 상기 희생 게이트 패턴(150)을 제거하여, 상기 게이트 스페이서들(200) 사이에서 상기 기판(100)을 노출하는 갭 영역(250)이 형성될 수 있다. 상기 갭 영역(250)을 형성하는 것은, 상기 게이트 스페이서들(210), 상기 층간 절연막(300), 및 상기 식각 정지 패턴(120)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 희생 게이트 패턴(150)을 식각하는 것을 포함할 수 있다. 또한, 상기 갭 영역(250)을 형성하는 것은, 상기 식각 정지 패턴(125)을 제거하여 상기 기판(100)을 노출하는 것을 더 포함할 수 있다.
도 5, 도 7a 내지 도 7b를 다시 참조하면, 상기 갭 영역(250)을 채우는 게이트 유전 패턴(210) 및 게이트 전극(GE)이 형성될 수 있다. 먼저, 상기 갭 영역(250)을 포함하는 결과물 상에 게이트 유전막이 형성되어, 상기 갭 영역(250)의 적어도 일부를 채울 수 있다. 상기 게이트 유전막은 일 예로, 원자층 증착 공정을 수행하여 형성될 수 있다. 상기 게이트 유전막 상에 제1 배리어 막이 형성될 수 있다(S10). 상기 제1 배리어 막은 상기 갭 영역(250)의 적어도 일부를 채울 수 있다.
상기 제1 배리어 막 상의 제1 도전막, 및 상기 제1 도전막 상의 제2 도전막이 연속적으로 형성될 수 있다(S20). 상기 제1 도전막 및 상기 제2 도전막은 상기 갭 영역(250)의 적어도 일부를 채울 수 있다. 상기 제1 도전막 및 상기 제2 도전막은 원자층 증착 공정을 수행하여, 단일 챔버(single chamber) 내에서 연속적으로 형성될 수 있다. 상기 제1 도전막 및 상기 제2 도전막을 형성하는 구체적인 방법은, 도 5, 도 3a, 및 도 3b 참조하여 설명한, 본 발명의 일 실시예에 따른 반도체 장치의 제조방법과 같다.
상기 제2 도전막 상에 제2 배리어 막이 형성될 수 있다(S30). 상기 제2 배리어막은 상기 갭 영역(250)의 적어도 일부를 채울 수 있다. 상기 제2 배리어 막 상에 제3 도전막이 형성될 수 있다(S40). 상기 제3 도전막은 상기 갭 영역(250)의 잔부를 채울 수 있다.
다른 실시예에 따르면, 차례로 적층된 상기 제1 배리어 막, 상기 제1 도전막, 상기 제2 도전막, 상기 제2 배리어 막, 및 상기 제3 도전막은 게이트 막으로 정의될 수 있다. 그러나, 본 발명의 다른 실시예들에 따르면, 상기 제2 배리어 막 및 상기 제3 도전막을 형성하는 것은 생략될 수 있다. 이러한 경우, 상기 갭 영역(250)의 잔부는 상기 제2 도전막으로 채워질 수 있다.
상기 갭 영역(250)을 포함하는 결과물 상에 차례로 적층된 상기 게이트 유전막 및 상기 게이트 막을 평탄화하여 게이트 유전 패턴(210) 및 게이트 전극(GE)이 형성될 수 있다(S50). 상기 평탄화 공정에 의해 상기 층간절연막(300) 및 상기 게이트 스페이서(200)의 상면들이 노출될 수 있다. 상기 게이트 유전 패턴(210)은 상기 게이트 전극(GE)의 바닥면을 따라 연장될 수 있고, 상기 게이트 전극(GE)의 양 측벽들 상에 배치되어 상기 게이트 전극(GE)과 상기 게이트 스페이서들(200) 사이에 개재될 수 있다. 상기 게이트 전극(GE)은 상기 게이트 유전 패턴(210) 상의 제1 도전 패턴(240), 상기 게이트 유전 패턴(210)과 상기 제1 도전 패턴(240) 사이의 제2 도전 패턴(220), 상기 게이트 유전 패턴(210)과 상기 제2 도전 패턴(220) 사이의 제1 배리어 패턴(215), 상기 제1 도전 패턴(240) 상의 제3 도전 패턴(260), 및 상기 제1 도전 패턴(240)과 상기 제3 도전 패턴(260) 사이의 제2 배리어 패턴(255)을 포함할 수 있다.
도 10a는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 사시도이고, 도 10b 및 도 10c는 각각 도 10a의 A-A' 및 B-B'에 따른 단면도들다. 도 1, 도 2a, 도 2b, 도 6, 도 7a, 및 도 7b를 참조하여 설명한, 본 발명의 실시예들에 따른 반도체 장치와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 10a 내지 도 10c를 참조하면, 기판(100)에 활성 패턴(AP)을 정의하는 소자분리 패턴들(110)이 배치될 수 있다. 상기 소자분리 패턴들(110)은 제1 방향(D1)을 따라 배열되고, 상기 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 연장된 라인 형태일 수 있다. 상기 활성 패턴(AP)은 상기 제2 방향(D2)을 따라 상기 소자분리 패턴들(110)에 나란하게 연장된 라인 형태일 수 있다.
상기 기판(100) 상에, 상기 활성 패턴(AP)을 가로지르는 게이트 전극(GE)이 배치될 수 있다. 상기 활성 패턴(AP)은 상기 게이트 전극(GE) 아래에 위치하는 채널 영역(CHR)을 포함할 수 있다. 상기 게이트 전극(GE)은 상기 채널 영역(CHR)의 상부면 및 양 측벽들 상에 형성될 수 있다. 즉, 상기 채널 영역(CHR)은 상기 기판(100)으로부터, 상기 제1 방향(D1) 및 상기 제2 방향(D2) 모두에 수직한 제3 방향(D3)으로 돌출된, 상기 활성 패턴(AP)의 일부분(즉, 활성 핀(F))일 수 있다.
상기 게이트 전극(GE)의 양측에, 상기 활성 패턴(AP)으로부터 에피택시얼하게 성장된 소스/드레인 영역들(SD)이 배치될 수 있다. 상기 채널 영역(CHR)은, 수직적 관점에서 상기 소스/드레인 영역들(SD)의 바닥면들보다 높은 상면을 가질 수 있고, 수평적 관점에서 상기 소스/드레인 영역들(SD) 사이에 위치할 수 있다.
상기 소스/드레인 영역들(SD) 상에 층간 절연막(300)이 배치될 수 있다. 상기 층간 절연막(300)은 상기 게이트 전극(GE)의 양 측벽들을 덮을 수 있다. 상기 층간 절연막(300)과 상기 게이트 전극(GE) 사이에 게이트 스페이서(200)가 배치될 수 있다.
상기 게이트 전극(GE)과 상기 채널 영역(CHR) 사이에 게이트 유전 패턴(210)이 배치될 수 있다. 상기 게이트 유전 패턴(210)은 상기 게이트 전극(GE)과 상기 게이트 스페이서(200) 사이에도 배치될 수 있다. 상기 게이트 유전 패턴(210)은 상기 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 상기 게이트 유전 패턴(210)은 상기 채널 영역(CHR)으로부터 수평적으로 연장되어 상기 소자분리 패턴들(110)의 상면들을 부분적으로 덮을 수 있다. 하지만, 본 발명의 실시예들에 따르면, 상기 소자분리 패턴들(110)의 상면들은 상기 게이트 유전 패턴(210)에 의해 덮이지 않는 부분들을 가질 수 있다. 일 예로, 상기 게이트 유전 패턴들(210)에 의해 덮이지 않는 상기 소자분리 패턴들(110)의 상면들은 상기 층간 절연막(300)에 의해 덮일 수 있다.
상기 게이트 전극(GE)은 상기 게이트 유전 패턴(210) 상의 제1 도전 패턴(240) 및 상기 게이트 유전 패턴(210)과 상기 제1 도전 패턴(240) 사이의 제2 도전 패턴(220)을 포함할 수 있다. 일 실시예에 따르면, 상기 게이트 유전 패턴(210)은 상기 제2 도전 패턴(220)과 상기 채널 영역(CHR) 사이, 및 상기 제2 도전 패턴(220)과 상기 게이트 스페이서(200) 사이에 배치될 수 있다. 상기 제2 도전 패턴(220)은 상기 게이트 유전 패턴(210)의 상면을 따라 연장될 수 있다. 상기 제1 도전 패턴(240)은 상기 제2 도전 패턴(220) 상에 배치되어, 상기 제2 도전 패턴(220)의 상면을 따라 연장될 수 있다. 상기 제1 도전 패턴(240)은 상기 제2 도전 패턴(220)과 접촉할 수 있다.
상기 제1 도전 패턴(240) 및 상기 제2 도전 패턴(220)은 알루미늄(Al) 및 금속 탄화물(carbide)을 포함할 수 있다. 상기 금속 탄화물은 Ti, Ta, W, Ru, Nb, Mo, Hf, 및 La 중 적어도 하나와 탄소(C)가 결합된 화합물일 수 있다.
상기 제2 도전 패턴(220)의 알루미늄의 농도(concentration)는 상기 제1 도전 패턴(240)의 알루미늄의 농도보다 높을 수 있다. 상기 제1 도전 패턴(240)의 제1 두께(T1)는 상기 제2 도전 패턴(220)의 제2 두께(T2)보다 작을 수 있다.
상기 게이트 전극(GE)은 상기 제1 도전 패턴(240) 상의 제3 도전 패턴(260)을 더 포함할 수 있다. 상기 게이트 전극(GE)은 상기 제2 도전 패턴(220)과 상기 게이트 유전 패턴(210) 사이의 제1 배리어 패턴(215), 및 상기 제1 도전 패턴(240)과 상기 제3 도전 패턴(260) 사이의 제2 배리어 패턴(255)을 더 포함할 수 있다.
또 다른 실시예에 따르면, 상기 제1 배리어 패턴(215)은 상기 게이트 유전 패턴(210)의 상면을 따라 연장될 수 있고, 상기 제2 배리어 패턴(255)은 상기 제1 도전 패턴(240)의 상면을 따라 연장될 수 있다. 즉, 상기 게이트 유전 패턴(210), 상기 제1 배리어 패턴(215), 상기 제2 도전 패턴(220), 상기 제1 도전 패턴(240), 및 상기 제2 배리어 패턴(255)은 차례로 적층되어 상기 채널 영역(CHR)의 상면 및 양 측벽들을 따라 연장될 수 있고, 상기 소자분리 패턴들(110)의 상면들을 부분적으로 덮을 수 있다. 상기 제3 도전 패턴(260)의 하면 및 양 측벽들은 상기 제2 배리어 패턴(255)에 접할 수 있다. 상기 제3 도전 패턴(260)의 상면은 상기 층간 절연막(300)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 제2 배리어 패턴(255)과 상기 채널 영역(CHR) 사이에, 상기 게이트 유전 패턴(210), 상기 제1 배리어 패턴(215), 상기 제2 도전 패턴(220), 및 상기 제1 도전 패턴(240)이 차례로 적층되어 배치될 수 있다. 상기 제2 배리어 패턴(255)과 상기 게이트 스페이서들(200) 사이에도, 상기 게이트 유전 패턴(210), 상기 제1 배리어 패턴(215), 상기 제2 도전 패턴(220), 및 상기 제1 도전 패턴(240)이 차례로 적층되어 배치될 수 있다. 그러나, 본 발명의 다른 실시예들에 따르면, 상기 제2 배리어 패턴(255)과 상기 제3 도전 패턴(260)은 생략될 수 있다. 이 경우, 상기 제1 도전 패턴(240)의 상면이 상기 층간 절연막(300)의 상면과 실질적으로 공면을 이룰 수 있다.
도 11a 내지 도 13a는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 사시도들이다. 도 11b 내지 도 13b는 각각 도 11a 내지 도 13a의 A-A'에 따른 단면도들이고, 도 11c 내지 도 13c는 각각 도 11a 내지 도 13a의 B-B'에 따른 단면도들이다.
도 11a 내지 도 11c를 참조하면, 기판(100)을 식각하여, 상기 기판(100) 내에 활성 패턴(AP)을 정의하는 트렌치들(112)이 형성될 수 있다. 상기 트렌치들(112)을 형성하는 것은 상기 기판(100) 상에 마스크 패턴들을 형성한 후, 이를 식각 마스크로 상기 기판(100)을 이방적으로 식각하는 것을 포함할 수 있다. 또 다른 실시예에 따르면, 상기 트렌치들(112)은 아래로 갈수록 좁아지도록 형성될 수 있다. 이에 따라, 상기 활성 패턴(AP)은 위로 갈수록 좁아지는 모양을 갖도록 형성될 수 있다.
상기 트렌치들(112)을 채우는 소자분리 패턴들(110)이 형성될 수 있다. 상기 소자분리 패턴들(110)을 형성하는 것은, 상기 기판(100) 상에 상기 트렌치들(112)을 채우는 소자분리막을 형성한 후, 상기 마스크 패턴들의 상면이 노출될 때까지 상기 소자분리막을 평탄화하는 것을 포함할 수 있다.
상기 소자분리 패턴들(110)의 상면을 리세스하여 상기 활성 패턴(AP)의 상부 영역(이하, 활성 핀(F))이 노출될 수 있다. 상기 소자분리 패턴들(110)의 상면을 리세스하는 것은 상기 활성 패턴(AP)에 대하여 식각 선택성을 갖는 식각 공정을 수행하는 것을 포함할 수 있다. 상기 소자분리 패턴들(110)의 상면을 리세스하는 상기 식각 공정 동안, 상기 마스크 패턴들이 제거될 수 있고, 이에 따라, 상기 활성 핀(F)의 상면이 노출될 수 있다.
상기 기판(100) 상에 상기 활성 핀(F)을 가로지르는 희생 게이트 패턴(150)이 형성될 수 있다. 먼저, 상기 기판(100) 상에, 상기 활성 핀(F)을 덮는 식각정지막 및 희생 게이트 막이 차례로 형성될 수 있다. 상기 희생 게이트 막을 패터닝하여, 상기 희생 게이트 패턴(150)이 형성될 수 있다. 상기 희생 게이트 패턴(150)을 형성하는 것은 상기 식각정지막에 대하여 식각 선택성을 갖는 식각 공정을 수행하는 것을 포함할 수 있다. 상기 희생 게이트 패턴(150)이 상기 활성 핀(F)을 가로지르도록 형성됨에 따라, 상기 활성 핀(F)에 제1 영역(R1) 및 제2 영역들(R2)이 각각 정의될 수 있다. 상기 제1 영역(R1)은 상기 활성 핀(F)의 일 부분으로, 상기 희생 게이트 패턴(150) 아래에 위치하고, 상기 희생 게이트 패턴(150)과 수직적으로 중첩되는 영역이다. 상기 제2 영역들(R2)은 상기 활성 핀(F)의 다른 부분들로, 상기 희생 게이트 패턴(150)의 양측에 위치하고, 상기 제1 영역(R1)에 의해 수평적으로 분리된 영역들이다.
상기 희생 게이트 패턴(150)이 형성된 후, 상기 희생 게이트 패턴(150) 양측의 상기 식각 정지막을 제거하여 상기 희생 게이트 패턴(150) 아래에 식각 정지 패턴(120)이 형성될 수 있다. 상기 식각 정지 패턴(120)은 상기 희생 게이트 패턴(150)의 바닥면을 따라 연장되어 상기 활성 핀(F)의 상면 및 측벽들을 덮을 수 있다. 상기 희생 게이트 패턴(150) 양측의 상기 식각 정지막이 제거됨에 따라, 상기 활성 핀(F)의 상기 제2 영역들(R2)이 노출될 수 있다.
이 후, 상기 희생 게이트 패턴(150)의 양 측벽들 상에 게이트 스페이서들(200)이 형성될 수 있다. 상기 희생 게이트 패턴(150)을 포함하는 결과물 상에 게이트 스페이서막을 형성한 후, 이를 식각하여 상기 소자분리 패턴들(110)의 상면들이 노출될 수 있다. 상기 게이트 스페이서막의 식각 공정 동안, 상기 제2 영역들(R2)의 상면이 노출될 수 있다. 이에 더하여, 일 실시예에 따르면, 상기 게이트 스페이서막의 식각 공정 동안, 상기 제2 영역들(R2)의 양 측벽들이 노출될 수 있다.
도 12a 내지 도 12c를 참조하면, 상기 희생 게이트 패턴(150)의 양측에 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 제2 영역들(R2)의 위치에 형성될 수 있다. 이에 따라, 상기 제1 영역(R1)은 상기 소스/드레인 영역들(SD) 사이에 개재되는 채널 영역(CHR)이 될 수 있다.
상기 소스/드레인 영역들(SD)을 형성하는 것은, 상기 제2 영역들(R2)을 제거하는 것 및 상기 기판(100) 상에 에피택시얼 공정을 수행하는 것을 포함할 수 있다. 일 예로, 상기 소스/드레인 영역들(SD)은 상기 기판(100)으로부터 에피택시얼하게 성장된 실리콘 게르마늄(SiGe), 게르마늄(Ge), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다. 상기 에피택시얼 공정과 동시에 또는 상기 에피택시얼 공정 후, 상기 소스/드레인 영역들(SD)에 불순물이 도핑될 수 있다.
도 13a 내지 도 13c를 참조하면, 상기 소스/드레인 영역들(SD)이 형성된 결과물 상에 층간 절연막(300)이 형성될 수 있다. 상기 층간 절연막(300)은 상기 소스/드레인 영역들(SD) 및 상기 희생 게이트 패턴(150)을 덮도록 형성될 수 있다. 상기 층간 절연막(300)을 식각하여, 상기 희생 게이트 패턴(150)의 상면이 노출될 수 있다. 이 후, 상기 희생 게이트 패턴(150)을 제거하여, 상기 게이트 스페이서들(200) 사이에서 상기 활성 핀(F)을 노출하는 갭 영역(250)이 형성될 수 있다. 상기 갭 영역(250)을 형성하는 것은, 상기 게이트 스페이서들(210), 상기 층간 절연막(300), 및 상기 식각 정지 패턴(120)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 희생 게이트 패턴(150)을 식각하는 것을 포함할 수 있다. 또한, 상기 갭 영역(250)을 형성하는 것은, 상기 식각 정지 패턴(125)을 제거하여 상기 활성 핀(F)을 노출하는 것을 더 포함할 수 있다.
도 5, 도 10a 내지 도10c를 다시 참조하면, 상기 갭 영역(250)을 채우는 게이트 유전 패턴(210) 및 게이트 전극(GE)이 형성될 수 있다. 먼저, 상기 갭 영역(250)을 포함하는 결과물 상에 게이트 유전막이 형성되어, 상기 갭 영역(250)의 적어도 일부를 채울 수 있다. 상기 게이트 유전막은 상기 활성 핀(F)을 덮도록 형성될 수 있다. 상기 게이트 유전막 상에 제1 배리어 막이 형성될 수 있다(S10). 상기 제1 배리어 막은 상기 갭 영역(250)의 적어도 일부를 채울 수 있다.
상기 제1 배리어 막 상의 제1 도전막, 및 상기 제1 도전막 상의 제2 도전막이 연속적으로 형성될 수 있다(S20). 상기 제1 도전막 및 상기 제2 도전막은 상기 갭 영역(250)의 적어도 일부를 채울 수 있다. 상기 제1 도전막 및 상기 제2 도전막은 원자층 증착 공정을 수행하여, 단일 챔버(single chamber) 내에서 연속적으로 형성될 수 있다. 상기 제1 도전막 및 상기 제2 도전막을 형성하는 구체적인 방법은, 도 5, 도 3a, 및 도 3b를 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 장치의 제조방법과 같다.
상기 제2 도전막 상에 제2 배리어 막이 형성될 수 있다(S30). 상기 제2 배리어막은 상기 갭 영역(250)의 적어도 일부를 채울 수 있다. 상기 제2 배리어 막 상에 제3 도전막이 형성될 수 있다(S40). 상기 제3 도전막은 상기 갭 영역(250)의 잔부를 채울 수 있다.
또 다른 실시예에 따르면, 차례로 적층된 상기 제1 배리어 막, 상기 제1 도전막, 상기 제2 도전막, 상기 제2 배리어 막, 및 상기 제3 도전막은 게이트 막으로 정의될 수 있다. 그러나, 본 발명의 다른 실시예들에 따르면, 상기 제2 배리어 막 및 상기 제3 도전막을 형성하는 것은 생략될 수 있다. 이러한 경우, 상기 갭 영역(250)의 잔부는 상기 제2 도전막으로 채워질 수 있다.
상기 갭 영역(250)을 포함하는 결과물 상에 차례로 적층된 상기 게이트 유전막 및 상기 게이트 막을 평탄화하여 게이트 유전 패턴(210) 및 게이트 전극(GE)이 형성될 수 있다(S50). 상기 게이트 유전 패턴(210)은 상기 게이트 전극(GE)의 바닥면을 따라 연장될 수 있고, 상기 게이트 전극(GE)의 양 측벽들 상에 배치되어 상기 게이트 전극(GE)과 상기 게이트 스페이서들(210) 사이에 개재될 수 있다. 상기 게이트 전극(GE)은 상기 게이트 유전 패턴(210) 상의 제1 도전 패턴(240), 상기 게이트 유전 패턴(210)과 상기 제1 도전 패턴(240) 사이의 제2 도전 패턴(220), 상기 게이트 유전 패턴(210)과 상기 제2 도전 패턴(220) 사이의 제1 배리어 패턴(215), 상기 제1 도전 패턴(240) 상의 제3 도전 패턴(260), 및 상기 제1 도전 패턴(240)과 상기 제3 도전 패턴(260) 사이의 제2 배리어 패턴(255)을 포함할 수 있다.
본 발명의 개념에 따르면, 상기 게이트 전극(GE)은 알루미늄 농도가 상이한 상기 제1 도전 패턴(240) 및 상기 제2 도전 패턴(220)을 포함할 수 있다. 상대적으로 알루미늄 농도가 높은 상기 제2 도전 패턴(220)에 의해, 상기 게이트 전극(GE)을 구성하는 도전 물질의 일함수가 낮아질 수 있다. 동시에, 상대적으로 알루미늄 농도가 낮은 상기 제1 도전 패턴(240)에 의해, 상기 게이트 전극(GE)을 구성하는 도전 물질의 저항이 낮아질 수 있다. 즉, 알루미늄 농도가 상이한 별개의 도전 패턴들에 의해, 상기 게이트 전극(GE)을 구성하는 도전 물질의 일함수와 저항을 개별적으로 조절함으로써, 상기 게이트 전극(GE)을 포함하는 반도체 소자의 구동 특성이 개선될 수 있다.
또한, 본 발명의 개념에 따르면, 상기 제1 도전막 및 상기 제2 도전막을 형성하는 원자층 증착 공정 동안, 알루미늄(Al) 전구체의 펄스 시간(pulsing time)을 다르게 조절함으로써, 상기 제1 도전막의 알루미늄 농도와 상기 제2 도전막의 알루미늄 농도가 다르게 조절될 수 있다. 즉, 알루미늄 농도가 상이한 상기 제1 도전막 및 상기 제2 도전막을 단일 챔버 내에서 연속적으로 형성함으로써, 제조공정이 단순화될 수 있다.
도 14 및 도 15는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 14를 참조하면, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있으며, 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.
도 15를 참조하면, 본 발명의 실시예들에 따른 반도체 장치들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치가 실장된 패키지는 상기 반도체 장치를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 반도체 기판 110: 소자분리 패턴들
AP: 활성 패턴 F: 활성 핀
112: 트렌치들 120: 식각 정지 패턴
150: 희생 게이트 패턴 200: 게이트 스페이서들
R1, R2: 제1 및 제2 영역들 SD: 소스/드레인 영역들
CHR: 채널 영역 250: 갭 영역
210: 게이트 유전 패턴 215, 255: 배리어 패턴들
240: 제1 도전 패턴 220: 제2 도전 패턴
260: 제3 도전 패턴 GE: 게이트 전극

Claims (11)

  1. 기판 상의 게이트 전극; 및
    상기 기판과 상기 게이트 전극 사이의 게이트 유전 패턴을 포함하되,
    상기 게이트 유전 패턴으로부터 가장 먼 상기 게이트 전극의 일부에서 알루미늄의 농도는 상기 게이트 유전 패턴에 인접하는 상기 게이트 전극의 다른 일부에서 알루미늄 농도보다 작고,
    상기 게이트 전극은:
    상기 게이트 유전 패턴 상에 있고, 알루미늄(Al)을 포함하는 제1 도전 패턴; 및
    상기 제1 도전 패턴과 상기 게이트 유전 패턴 사이에 있고, 상기 제1 도전 패턴보다 알루미늄(Al)의 농도가 높은 제2 도전 패턴을 포함하되,
    상기 제2 도전 패턴의 두께는 상기 제1 도전 패턴의 두께보다 두꺼운 반도체 장치.
  2. 청구항 1에 있어서,
    상기 제1 도전 패턴 및 상기 제2 도전 패턴의 각각은 알루미늄을 포함하는 금속 탄화물(carbide)을 포함하는 반도체 장치.
  3. 청구항 2에 있어서,
    상기 금속 탄화물은 Ti, Ta, W, Ru, Nb, Mo, Hf, 및 La 중 적어도 하나를 포함하는 반도체 장치.
  4. 청구항 1에 있어서,
    상기 게이트 전극은, 상기 게이트 유전 패턴과 상기 제2 도전 패턴 사이의 제1 배리어 패턴을 더 포함하는 반도체 장치.
  5. 청구항 4에 있어서,
    상기 제1 배리어 패턴은 Ti, Ta, W, Ru, Nb, Mo, Hf, La, 또는 이들의 조합을 포함하는 반도체 장치.
  6. 청구항 1에 있어서,
    상기 게이트 전극은,
    상기 제1 도전 패턴 상의 제3 도전 패턴; 및
    상기 제1 도전 패턴과 상기 제3 도전 패턴 사이의 제2 배리어 패턴을 더 포함하되,
    상기 제1 도전 패턴은 상기 제2 도전 패턴과 상기 제3 도전 패턴 사이에 배치되고,
    상기 제2 배리어 패턴은 Ti, Ta, W, Ru, Nb, Mo, Hf, La, 또는 이들의 조합을 포함하는 반도체 장치.
  7. 청구항 6에 있어서,
    상기 제3 도전 패턴은 텅스텐을 포함하는 반도체 장치.
  8. 청구항 1에 있어서,
    상기 게이트 전극의 양 측벽들 상의 게이트 스페이서들을 더 포함하되,
    상기 제2 도전 패턴은 상기 제1 도전 패턴과 상기 게이트 스페이서들 사이로 연장되고,
    상기 게이트 유전 패턴은 상기 제2 도전 패턴과 상기 게이트 스페이서들 사이로 연장되는 반도체 장치.
  9. 청구항 1에 있어서,
    상기 기판으로부터 상기 기판의 상면에 수직한 방향으로 돌출된 활성 핀을 더 포함하되,
    상기 게이트 전극은 상기 활성 핀을 가로지르고, 상기 게이트 유전 패턴은 상기 게이트 전극의 바닥면을 따라 연장되어 상기 활성 핀의 상면 및 측벽들을 덮는 반도체 장치.
  10. 삭제
  11. 기판 상의 게이트 전극; 및
    상기 기판과 상기 게이트 전극 사이의 게이트 유전 패턴을 포함하되,
    상기 게이트 유전 패턴으로부터 가장 먼 상기 게이트 전극의 일부에서 알루미늄의 농도는 상기 게이트 유전 패턴에 인접하는 상기 게이트 전극의 다른 일부에서 알루미늄의 농도보다 작은 반도체 장치.
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