JP3437366B2 - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
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- JP3437366B2 JP3437366B2 JP04773696A JP4773696A JP3437366B2 JP 3437366 B2 JP3437366 B2 JP 3437366B2 JP 04773696 A JP04773696 A JP 04773696A JP 4773696 A JP4773696 A JP 4773696A JP 3437366 B2 JP3437366 B2 JP 3437366B2
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ヘテロ接合電界効
果トランジスタ（ヘテロ接合ＦＥＴ）に関し、特にチャ
ネル層とゲート電極との間にＡｌＧａＡｓからなるショ
ットキ接触層を有するヘテロ接合ＦＥＴに関する。
果トランジスタ（ヘテロ接合ＦＥＴ）に関し、特にチャ
ネル層とゲート電極との間にＡｌＧａＡｓからなるショ
ットキ接触層を有するヘテロ接合ＦＥＴに関する。
【０００２】
【従来の技術】ヘテロ接合ＦＥＴは、シリコン素子では
実現困難な高速動作及び低消費電力動作が可能であるた
め、主に高周波用素子として使用されている。ヘテロ接
合ＦＥＴにおいては、ゲート−ソース間の順方向耐圧を
高めるために、チャネル層とゲート電極との間にチャネ
ル層よりもバンドギャップの大きなＡｌＧａＡｓ層が配
置される場合が多い。
実現困難な高速動作及び低消費電力動作が可能であるた
め、主に高周波用素子として使用されている。ヘテロ接
合ＦＥＴにおいては、ゲート−ソース間の順方向耐圧を
高めるために、チャネル層とゲート電極との間にチャネ
ル層よりもバンドギャップの大きなＡｌＧａＡｓ層が配
置される場合が多い。
【０００３】
【発明が解決しようとする課題】ゲート−ソース間の順
方向耐圧を高めるためには、チャネル層とゲート電極と
の間に配置されるＡｌＧａＡｓ層のＡｌの組成比を高く
することが好ましい。しかし、Ａｌ組成比を高くすると
酸化されやすくなるため、通常Ａｌの組成比を０．５程
度としている。Ａｌの組成比が０．５程度のＡｌＧａＡ
ｓにおいては、イオン注入した不純物の活性化効率が低
いため、ＡｌＧａＡｓ層を低抵抗化することが困難であ
る。ＡｌＧａＡｓ層を介してチャネル層とソース／ドレ
イン電極とを接続する場合、接続抵抗が大きくなってし
まう。
方向耐圧を高めるためには、チャネル層とゲート電極と
の間に配置されるＡｌＧａＡｓ層のＡｌの組成比を高く
することが好ましい。しかし、Ａｌ組成比を高くすると
酸化されやすくなるため、通常Ａｌの組成比を０．５程
度としている。Ａｌの組成比が０．５程度のＡｌＧａＡ
ｓにおいては、イオン注入した不純物の活性化効率が低
いため、ＡｌＧａＡｓ層を低抵抗化することが困難であ
る。ＡｌＧａＡｓ層を介してチャネル層とソース／ドレ
イン電極とを接続する場合、接続抵抗が大きくなってし
まう。
【０００４】本発明の目的は、ゲート−ソース間の順方
向耐圧を高くすることができるヘテロ接合ＦＥＴを提供
することである。
向耐圧を高くすることができるヘテロ接合ＦＥＴを提供
することである。
【０００５】
【課題を解決するための手段】本発明の一観点による
と、上面を有する支持基板と、前記支持基板の上に形成
され、ＩＩＩ−Ｖ族化合物半導体からなるチャネル層
と、前記チャネル層の上に形成され、Ａｌ組成比が０．
７以上のノンドープのＡｌＧａＡｓからなる下側ショッ
トキ接触層と、前記下側ショットキ接触層の上に、該下
側ショットキ接触層に接して形成され、Ａｌ組成比が
０．４以下のノンドープのＡｌＧａＡｓからなる上側シ
ョットキ接触層と、前記上側ショットキ接触層の表面上
の一部の領域に形成され、該上側ショットキ接触層にシ
ョットキ接触するゲート電極と、前記ゲート電極の両側
で、それぞれ前記チャネル層にオーミックに接続する１
対の電流電極とを有するヘテロ接合電界効果トランジス
タが提供される。
と、上面を有する支持基板と、前記支持基板の上に形成
され、ＩＩＩ−Ｖ族化合物半導体からなるチャネル層
と、前記チャネル層の上に形成され、Ａｌ組成比が０．
７以上のノンドープのＡｌＧａＡｓからなる下側ショッ
トキ接触層と、前記下側ショットキ接触層の上に、該下
側ショットキ接触層に接して形成され、Ａｌ組成比が
０．４以下のノンドープのＡｌＧａＡｓからなる上側シ
ョットキ接触層と、前記上側ショットキ接触層の表面上
の一部の領域に形成され、該上側ショットキ接触層にシ
ョットキ接触するゲート電極と、前記ゲート電極の両側
で、それぞれ前記チャネル層にオーミックに接続する１
対の電流電極とを有するヘテロ接合電界効果トランジス
タが提供される。
【０００６】下側ショットキ接触層の上にＡｌ組成比の
小さな上側ショットキ接触層が配置されており、ゲート
電極が上側ショットキ接触層の上に形成されるため、下
側ショットキ接触層を露出させる必要がない。このた
め、下側ショットキ接触層の酸化を防止することができ
る。また、下側ショットキ接触層のＡｌ組成比を大きく
することにより、ゲート−ソース間の順方向耐圧を高く
することができる。
小さな上側ショットキ接触層が配置されており、ゲート
電極が上側ショットキ接触層の上に形成されるため、下
側ショットキ接触層を露出させる必要がない。このた
め、下側ショットキ接触層の酸化を防止することができ
る。また、下側ショットキ接触層のＡｌ組成比を大きく
することにより、ゲート−ソース間の順方向耐圧を高く
することができる。
【０００７】また、本願発明者らは、Ａｌの組成比を
０．５からずらしてより大きくすることにより、ＡｌＧ
ａＡｓからなる層のシート抵抗を低減できることを見い
出した。Ａｌの組成比を０．５からずらすことにより、
電流電極とチャネル層との間の接続抵抗を低減すること
ができる。
０．５からずらしてより大きくすることにより、ＡｌＧ
ａＡｓからなる層のシート抵抗を低減できることを見い
出した。Ａｌの組成比を０．５からずらすことにより、
電流電極とチャネル層との間の接続抵抗を低減すること
ができる。
【０００８】
【発明の実施の形態】図１は、本発明の実施例によるヘ
テロ接合ＦＥＴの断面図を示す。半絶縁性のＧａＡｓか
らなる基板１の上に、ノンドープのＧａＡｓからなる厚
さ５００ｎｍのバッファ層２、ｎ型のＩｎＧａＡｓから
なる厚さ１５ｎｍのチャネル層３、ノンドープのＡｌＧ
ａＡｓからなる厚さ２０ｎｍの下側ショットキ接触層
４、ノンドープのＡｌＧａＡｓからなる厚さ７ｎｍの上
側ショットキ接触層５、及びｎ型のＧａＡｓからなる厚
さ４０ｎｍのキャップ層６がこの順番に積層されてい
る。
テロ接合ＦＥＴの断面図を示す。半絶縁性のＧａＡｓか
らなる基板１の上に、ノンドープのＧａＡｓからなる厚
さ５００ｎｍのバッファ層２、ｎ型のＩｎＧａＡｓから
なる厚さ１５ｎｍのチャネル層３、ノンドープのＡｌＧ
ａＡｓからなる厚さ２０ｎｍの下側ショットキ接触層
４、ノンドープのＡｌＧａＡｓからなる厚さ７ｎｍの上
側ショットキ接触層５、及びｎ型のＧａＡｓからなる厚
さ４０ｎｍのキャップ層６がこの順番に積層されてい
る。
【０００９】チャネル層３のＩｎの組成比は０．２、電
子濃度は１．５×１０18ｃｍ-3である。下側ショットキ
接触層４のＡｌの組成比は０．８、上側ショットキ接触
層５のＡｌの組成比は０．３である。キャップ層６の電
子濃度は１．５×１０18ｃｍ -3である。
子濃度は１．５×１０18ｃｍ-3である。下側ショットキ
接触層４のＡｌの組成比は０．８、上側ショットキ接触
層５のＡｌの組成比は０．３である。キャップ層６の電
子濃度は１．５×１０18ｃｍ -3である。
【００１０】キャップ層６の一部の領域に溝９が形成さ
れている。溝９の底面には、上側ショットキ接触層５が
露出している。溝９の底面に露出した上側ショットキ接
触層５の表面上にタングステンシリサイド（ＷＳｉ）か
らなるゲート電極７が形成されている。なお、ゲート電
極７をアルミニウム（Ａｌ）、白金（Ｐｔ）等で形成し
てもよい。
れている。溝９の底面には、上側ショットキ接触層５が
露出している。溝９の底面に露出した上側ショットキ接
触層５の表面上にタングステンシリサイド（ＷＳｉ）か
らなるゲート電極７が形成されている。なお、ゲート電
極７をアルミニウム（Ａｌ）、白金（Ｐｔ）等で形成し
てもよい。
【００１１】溝９の両側のキャップ層６の表面上に、そ
れぞれソース電極８Ｓ及びドレイン電極８Ｄが形成され
ている。ソース電極８Ｓ及びドレイン電極８Ｄは、下層
のＡｕＧｅ層と上層のＡｕ層との積層構造とされてい
る。
れぞれソース電極８Ｓ及びドレイン電極８Ｄが形成され
ている。ソース電極８Ｓ及びドレイン電極８Ｄは、下層
のＡｕＧｅ層と上層のＡｕ層との積層構造とされてい
る。
【００１２】ソース電極８Ｓ及びドレイン電極８Ｄの下
方には、それぞれキャップ層６の上面から少なくともチ
ャネル層３まで達するシリコン注入領域１０Ｓ及び１０
Ｄが形成され、低抵抗化されている。また、キャップ層
６とソース電極８Ｓ、キャップ層６とドレイン電極８Ｄ
の界面は合金化されている。合金化された領域とシリコ
ン注入領域１０Ｓ及び１０Ｄにより、ソース電極８Ｓ及
びドレイン電極８Ｄとチャネル層３とがオーミックに接
続される。
方には、それぞれキャップ層６の上面から少なくともチ
ャネル層３まで達するシリコン注入領域１０Ｓ及び１０
Ｄが形成され、低抵抗化されている。また、キャップ層
６とソース電極８Ｓ、キャップ層６とドレイン電極８Ｄ
の界面は合金化されている。合金化された領域とシリコ
ン注入領域１０Ｓ及び１０Ｄにより、ソース電極８Ｓ及
びドレイン電極８Ｄとチャネル層３とがオーミックに接
続される。
【００１３】次に、図１に示すヘテロ接合ＦＥＴの製造
方法を説明する。ＧａＡｓからなる基板１上に、バッフ
ァ層２からキャップ層６までの各層を、有機金属化学気
相成長（ＭＯＣＶＤ）により堆積する。例えば、原料ガ
スとして、トリメチルアルミニウム（ＴＭＡｌ）、トリ
メチルガリウム（ＴＭＧａ）、トリメチルインジウム
（ＴＭＩｎ）、アルシン（ＡｓＨ3 ）を使用し、ｎ型ド
ーパントガスとしてジシラン（Ｓｉ2 Ｈ6 ）を使用す
る。
方法を説明する。ＧａＡｓからなる基板１上に、バッフ
ァ層２からキャップ層６までの各層を、有機金属化学気
相成長（ＭＯＣＶＤ）により堆積する。例えば、原料ガ
スとして、トリメチルアルミニウム（ＴＭＡｌ）、トリ
メチルガリウム（ＴＭＧａ）、トリメチルインジウム
（ＴＭＩｎ）、アルシン（ＡｓＨ3 ）を使用し、ｎ型ド
ーパントガスとしてジシラン（Ｓｉ2 Ｈ6 ）を使用す
る。
【００１４】ソース電極８Ｓ及びドレイン電極８Ｄを形
成すべき領域に、例えば、加速エネルギ６０ｋｅＶ、ド
ーズ量５×１０13ｃｍ-2の条件でＳｉをイオン注入す
る。温度を８５０℃として３秒間の活性化アニールを行
い、低抵抗のシリコン注入領域１０Ｓ及び１０Ｄを形成
する。
成すべき領域に、例えば、加速エネルギ６０ｋｅＶ、ド
ーズ量５×１０13ｃｍ-2の条件でＳｉをイオン注入す
る。温度を８５０℃として３秒間の活性化アニールを行
い、低抵抗のシリコン注入領域１０Ｓ及び１０Ｄを形成
する。
【００１５】ゲート電極７を形成すべき領域に対応した
開口を有するレジストマスクを形成し、例えばエッチン
グガスとしてＣＣｌ2 Ｆ2 を用いた反応性イオンエッチ
ング（ＲＩＥ）によりキャップ層６を選択的にエッチン
グする。アンモニア系のエッチング液に数秒間浸漬し、
ＲＩＥの残渣を除去する。残渣の除去後、レジストマス
クを除去する。
開口を有するレジストマスクを形成し、例えばエッチン
グガスとしてＣＣｌ2 Ｆ2 を用いた反応性イオンエッチ
ング（ＲＩＥ）によりキャップ層６を選択的にエッチン
グする。アンモニア系のエッチング液に数秒間浸漬し、
ＲＩＥの残渣を除去する。残渣の除去後、レジストマス
クを除去する。
【００１６】ゲート電極７に対応した開口を有するレジ
ストマスクを形成し、その上にスパッタリングによりＷ
Ｓｉ層を形成する。レジストマスクを除去すると共に、
その上に堆積したＷＳｉ層をリフトオフし、ゲート電極
７を形成する。同様にリフトオフ法を用いて、下側から
順番にＡｕＧｅ層とＡｕ層が積層されたソース電極８Ｓ
及びドレイン電極８Ｄを形成する。アニールを行ってソ
ース電極８Ｓ及びドレイン電極８Ｄとキャップ層６との
界面近傍を合金化する。
ストマスクを形成し、その上にスパッタリングによりＷ
Ｓｉ層を形成する。レジストマスクを除去すると共に、
その上に堆積したＷＳｉ層をリフトオフし、ゲート電極
７を形成する。同様にリフトオフ法を用いて、下側から
順番にＡｕＧｅ層とＡｕ層が積層されたソース電極８Ｓ
及びドレイン電極８Ｄを形成する。アニールを行ってソ
ース電極８Ｓ及びドレイン電極８Ｄとキャップ層６との
界面近傍を合金化する。
【００１７】上記条件で作製したヘテロ接合ＦＥＴの単
位ゲート幅あたりのソース抵抗は１Ωｍｍ、相互コンダ
クタンスは２００ｍＳ／ｍｍ、ゲート−ソース間の順方
向耐圧は１．５Ｖ、閾値電圧は−０．８Ｖであった。ま
た、各ヘテロ接合ＦＥＴの閾値電圧のばらつきは２０ｍ
Ｖ以下であった。
位ゲート幅あたりのソース抵抗は１Ωｍｍ、相互コンダ
クタンスは２００ｍＳ／ｍｍ、ゲート−ソース間の順方
向耐圧は１．５Ｖ、閾値電圧は−０．８Ｖであった。ま
た、各ヘテロ接合ＦＥＴの閾値電圧のばらつきは２０ｍ
Ｖ以下であった。
【００１８】図１に示すヘテロ接合ＦＥＴでは、チャネ
ル層３とゲート電極７との間にＡｌＧａＡｓからなるシ
ョットキ接触層４及び５が挿入されている。上側ショッ
トキ接触層５のＡｌの組成比は０．３であり、下側ショ
ットキ接触層４のＡｌの組成比は０．８である。Ａｌの
組成比の大きい下側ショットキ接触層４により、ゲート
−ソース間の大きな順方向耐圧を得ることができる。
ル層３とゲート電極７との間にＡｌＧａＡｓからなるシ
ョットキ接触層４及び５が挿入されている。上側ショッ
トキ接触層５のＡｌの組成比は０．３であり、下側ショ
ットキ接触層４のＡｌの組成比は０．８である。Ａｌの
組成比の大きい下側ショットキ接触層４により、ゲート
−ソース間の大きな順方向耐圧を得ることができる。
【００１９】図２（Ａ）は、ＡｌＧａＡｓのエッチング
速度をＡｌの組成比の関数として示す。横軸はＡｌ組成
比を表し、縦軸はエッチング速度を単位ｎｍ／ｓで表
す。なお、エッチング温度は２０℃、エッチャントはア
ンモニア水（１％）である。
速度をＡｌの組成比の関数として示す。横軸はＡｌ組成
比を表し、縦軸はエッチング速度を単位ｎｍ／ｓで表
す。なお、エッチング温度は２０℃、エッチャントはア
ンモニア水（１％）である。
【００２０】Ａｌの組成比が０から０．５の範囲では、
Ａｌの組成比の増加と共にエッチング速度が徐々に上昇
する。Ａｌの組成比が０．５以上になると、エッチング
速度の上昇率が大きくなる。図２（Ａ）からわかるよう
に、ＡｌＧａＡｓ層のＡｌの組成比が０．５以上になる
と、エッチングによる膜厚の制御性等が悪化する。
Ａｌの組成比の増加と共にエッチング速度が徐々に上昇
する。Ａｌの組成比が０．５以上になると、エッチング
速度の上昇率が大きくなる。図２（Ａ）からわかるよう
に、ＡｌＧａＡｓ層のＡｌの組成比が０．５以上になる
と、エッチングによる膜厚の制御性等が悪化する。
【００２１】図１に示すキャップ層６の下に配置された
上側ショットキ接触層５のＡｌの組成比は０．３であ
る。従って、キャップ層６をエッチングして溝９を形成
した後のアンモニア系エッチャントによる後処理時に、
溝９の底面に露出した表面のエッチングを抑制すること
ができる。また、Ａｌの組成比の大きい下側ショットキ
接触層４が溝９の底面に露出しないため、下側ショット
キ接触層４の酸化を抑制することができる。
上側ショットキ接触層５のＡｌの組成比は０．３であ
る。従って、キャップ層６をエッチングして溝９を形成
した後のアンモニア系エッチャントによる後処理時に、
溝９の底面に露出した表面のエッチングを抑制すること
ができる。また、Ａｌの組成比の大きい下側ショットキ
接触層４が溝９の底面に露出しないため、下側ショット
キ接触層４の酸化を抑制することができる。
【００２２】アンモニア系エッチャントによる後処理時
に、下側ショットキ接触層４を露出させないためには、
上側ショットキ接触層５の厚さを５ｎｍ以上とすること
が好ましい。
に、下側ショットキ接触層４を露出させないためには、
上側ショットキ接触層５の厚さを５ｎｍ以上とすること
が好ましい。
【００２３】また、ゲート電圧でチャネル層３の電流を
効率的に制御するためには、ショットキ接触層４及び５
の合計の厚さを薄くすることが好ましい。ゲート−ソー
ス間の順方向耐圧を大きくするためには、Ａｌ組成比の
小さい上側ショットキ接触層５よりもＡｌ組成比の大き
い下側ショットキ接触層４の方を厚くすることが好まし
い。これらの観点から、上側ショットキ接触層５の厚さ
を１０ｎｍ以下とすることが好ましい。
効率的に制御するためには、ショットキ接触層４及び５
の合計の厚さを薄くすることが好ましい。ゲート−ソー
ス間の順方向耐圧を大きくするためには、Ａｌ組成比の
小さい上側ショットキ接触層５よりもＡｌ組成比の大き
い下側ショットキ接触層４の方を厚くすることが好まし
い。これらの観点から、上側ショットキ接触層５の厚さ
を１０ｎｍ以下とすることが好ましい。
【００２４】図１では、下側ショットキ接触層４及び上
側ショットキ接触層５のＡｌの組成比をそれぞれ０．８
及び０．３としたが、その他の組成比としてもよい。上
側ショットキ接触層のＡｌの組成比を下側ショットキ接
触層のＡｌの組成比よりも小さくすることにより、アン
モニア系エッチャントによる後処理時の露出表面のエッ
チング、及びショットキ接触層の酸化を抑制し、プロセ
ス再現性を向上させることができるであろう。
側ショットキ接触層５のＡｌの組成比をそれぞれ０．８
及び０．３としたが、その他の組成比としてもよい。上
側ショットキ接触層のＡｌの組成比を下側ショットキ接
触層のＡｌの組成比よりも小さくすることにより、アン
モニア系エッチャントによる後処理時の露出表面のエッ
チング、及びショットキ接触層の酸化を抑制し、プロセ
ス再現性を向上させることができるであろう。
【００２５】図２（Ｂ）は、ＳｉをドーピングしたＡｌ
ＧａＡｓのシート抵抗をＡｌの組成比の関数として示
す。横軸はＡｌ組成比を表し、縦軸はシート抵抗を単位
ｋΩ／□で表す。なお、Ｓｉのドーピングは、加速エネ
ルギを５０ｋｅＶ、ドーズ量を５×１０13ｃｍ-2とした
イオン注入により行い、イオン注入後、温度８５０℃で
５秒間の熱処理を行い、活性化した。Ａｌの組成比が
０．５の近傍でシート抵抗が極大値を示す。Ａｌの組成
比が０．５からずれると、シート抵抗が急激に低下す
る。
ＧａＡｓのシート抵抗をＡｌの組成比の関数として示
す。横軸はＡｌ組成比を表し、縦軸はシート抵抗を単位
ｋΩ／□で表す。なお、Ｓｉのドーピングは、加速エネ
ルギを５０ｋｅＶ、ドーズ量を５×１０13ｃｍ-2とした
イオン注入により行い、イオン注入後、温度８５０℃で
５秒間の熱処理を行い、活性化した。Ａｌの組成比が
０．５の近傍でシート抵抗が極大値を示す。Ａｌの組成
比が０．５からずれると、シート抵抗が急激に低下す
る。
【００２６】図１に示すソース電極８Ｓ及びドレイン電
極８Ｄとチャネル層３との間に配置されたＡｌＧａＡｓ
からなるショットキ接触層４及び５のＡｌの組成比は、
それぞれ０．８及び０．３である。図２（Ｂ）で説明し
たように、この組成比のＡｌＧａＡｓ層は、Ａｌの組成
比が約０．５のＡｌＧａＡｓ層に比べて、Ｓｉのイオン
注入により低抵抗化されやすい。従って、ソース電極８
Ｓ及びドレイン電極８Ｄとチャネル層３との間の接続抵
抗を低減することができる。
極８Ｄとチャネル層３との間に配置されたＡｌＧａＡｓ
からなるショットキ接触層４及び５のＡｌの組成比は、
それぞれ０．８及び０．３である。図２（Ｂ）で説明し
たように、この組成比のＡｌＧａＡｓ層は、Ａｌの組成
比が約０．５のＡｌＧａＡｓ層に比べて、Ｓｉのイオン
注入により低抵抗化されやすい。従って、ソース電極８
Ｓ及びドレイン電極８Ｄとチャネル層３との間の接続抵
抗を低減することができる。
【００２７】図２（Ｂ）からわかるように、接続抵抗を
低減するためには、下側ショットキ接触層４のＡｌの組
成比を０．７以上とし、上側ショットキ接触層５のＡｌ
の組成比を０．４以下とすることが好ましい。
低減するためには、下側ショットキ接触層４のＡｌの組
成比を０．７以上とし、上側ショットキ接触層５のＡｌ
の組成比を０．４以下とすることが好ましい。
【００２８】図１では、チャネル層３をＩｎ組成比０．
２のＩｎＧａＡｓで形成する場合を示したが、その他の
材料で形成してもよい。例えば、ＧａＡｓまたはＩｎ組
成比が０．３以下のＩｎＧａＡｓで形成してもよい。
２のＩｎＧａＡｓで形成する場合を示したが、その他の
材料で形成してもよい。例えば、ＧａＡｓまたはＩｎ組
成比が０．３以下のＩｎＧａＡｓで形成してもよい。
【００２９】図３は、上記実施例の変形例によるヘテロ
接合ＦＥＴの断面図を示す。図３に示すヘテロ接合ＦＥ
Ｔは、図１に示すヘテロ接合ＦＥＴのｎ型チャネル層３
の代わりに、ｎ型電子供給層３ａ及びノンドープのチャ
ネル層３ｂの積層構造が形成されている。その他の構成
は図１のヘテロ接合ＦＥＴと同様である。
接合ＦＥＴの断面図を示す。図３に示すヘテロ接合ＦＥ
Ｔは、図１に示すヘテロ接合ＦＥＴのｎ型チャネル層３
の代わりに、ｎ型電子供給層３ａ及びノンドープのチャ
ネル層３ｂの積層構造が形成されている。その他の構成
は図１のヘテロ接合ＦＥＴと同様である。
【００３０】電子供給層３ａは、Ａｌ組成比０．２５の
ｎ型ＡｌＧａＡｓからなり、その膜厚は３０ｎｍ、電子
濃度は１．５×１０18ｃｍ-3である。チャネル層３ｂ
は、Ｉｎ組成比０．２のノンドープのＩｎＧａＡｓから
なり、その膜厚は２０ｎｍである。
ｎ型ＡｌＧａＡｓからなり、その膜厚は３０ｎｍ、電子
濃度は１．５×１０18ｃｍ-3である。チャネル層３ｂ
は、Ｉｎ組成比０．２のノンドープのＩｎＧａＡｓから
なり、その膜厚は２０ｎｍである。
【００３１】図３に示すヘテロ接合ＦＥＴの単位ゲート
幅層あたりのソース抵抗は１Ωｍｍ、相互コンダクタン
スは３８０ｍＳ／ｍｍ、ゲート順方向耐圧は１．５Ｖ、
閾値電圧は−０．８Ｖであった。また、各ヘテロ接合Ｆ
ＥＴの閾値電圧のばらつきは２０ｍＶ以下であった。こ
のように、チャネル層をノンドープとし、その下に形成
された電子供給層からキャリアを供給することにより、
図１に示したヘテロ接合ＦＥＴの相互コンダクタンスよ
りも大きな相互コンダクタンスを得ることができる。
幅層あたりのソース抵抗は１Ωｍｍ、相互コンダクタン
スは３８０ｍＳ／ｍｍ、ゲート順方向耐圧は１．５Ｖ、
閾値電圧は−０．８Ｖであった。また、各ヘテロ接合Ｆ
ＥＴの閾値電圧のばらつきは２０ｍＶ以下であった。こ
のように、チャネル層をノンドープとし、その下に形成
された電子供給層からキャリアを供給することにより、
図１に示したヘテロ接合ＦＥＴの相互コンダクタンスよ
りも大きな相互コンダクタンスを得ることができる。
【００３２】また、ゲート−ソース間順方向耐圧、ソー
ス抵抗率、プロセス再現性に関して、図１の実施例と同
様の効果を得ることができる。図３では、電子供給層３
ａとしてｎ型のＡｌＧａＡｓを使用した場合を説明した
が、ｎ型のＩｎＧａＰ等のその他の材料を使用してもよ
い。また、チャネル層３ｂをＩｎ組成比０．２のノンド
ープのＩｎＧａＡｓで形成する場合を示したが、その他
の材料で形成してもよい。例えば、ＧａＡｓまたはＩｎ
組成比が０．３以下のＩｎＧａＡｓで形成してもよい。
ス抵抗率、プロセス再現性に関して、図１の実施例と同
様の効果を得ることができる。図３では、電子供給層３
ａとしてｎ型のＡｌＧａＡｓを使用した場合を説明した
が、ｎ型のＩｎＧａＰ等のその他の材料を使用してもよ
い。また、チャネル層３ｂをＩｎ組成比０．２のノンド
ープのＩｎＧａＡｓで形成する場合を示したが、その他
の材料で形成してもよい。例えば、ＧａＡｓまたはＩｎ
組成比が０．３以下のＩｎＧａＡｓで形成してもよい。
【００３３】図１及び図３のヘテロ接合ＦＥＴの閾値電
圧は、共に−０．８Ｖ程度であり、ディプレション型で
あった。チャネル層３または３ｂの厚さを薄くすること
により、エンハンスメント型のヘテロ接合ＦＥＴを作製
することも可能であろう。
圧は、共に−０．８Ｖ程度であり、ディプレション型で
あった。チャネル層３または３ｂの厚さを薄くすること
により、エンハンスメント型のヘテロ接合ＦＥＴを作製
することも可能であろう。
【００３４】次に、図４を参照して、上記実施例による
ヘテロ接合ＦＥＴの相補型ＦＥＴ回路への応用例を説明
する。
ヘテロ接合ＦＥＴの相補型ＦＥＴ回路への応用例を説明
する。
【００３５】図４（Ａ）は、相補型ＦＥＴを用いたイン
バータの等価回路を示す。ｐチャネルのヘテロ接合ＦＥ
Ｔ２０とｎチャネルのヘテロ接合ＦＥＴ２１の一方のオ
ーミック端子同士が接続されている。ＦＥＴ２０の他方
のオーミック端子に電源電圧Ｖddが与えられ、ＦＥＴ２
１の他方のオーミック端子は接地されている。ＦＥＴ２
０及び２１のゲート端子に入力信号Ｖinが共通に与えら
れ、共通のオーミック端子が出力信号Ｖout を形成出力
する。
バータの等価回路を示す。ｐチャネルのヘテロ接合ＦＥ
Ｔ２０とｎチャネルのヘテロ接合ＦＥＴ２１の一方のオ
ーミック端子同士が接続されている。ＦＥＴ２０の他方
のオーミック端子に電源電圧Ｖddが与えられ、ＦＥＴ２
１の他方のオーミック端子は接地されている。ＦＥＴ２
０及び２１のゲート端子に入力信号Ｖinが共通に与えら
れ、共通のオーミック端子が出力信号Ｖout を形成出力
する。
【００３６】図４（Ｂ）は、図４（Ａ）に示すインバー
タの概略を示す平面図である。ヘテロ接合ＦＥＴ２０
が、オーミック電極２７、２９、ｐ型不純物注入領域２
２、２３、及びゲート電極２８から構成され、ヘテロ接
合ＦＥＴ２１が、オーミック電極３０、３２、ｎ型不純
物注入領域２４、２５、及びゲート電極３１から構成さ
れている。
タの概略を示す平面図である。ヘテロ接合ＦＥＴ２０
が、オーミック電極２７、２９、ｐ型不純物注入領域２
２、２３、及びゲート電極２８から構成され、ヘテロ接
合ＦＥＴ２１が、オーミック電極３０、３２、ｎ型不純
物注入領域２４、２５、及びゲート電極３１から構成さ
れている。
【００３７】ヘテロ接合ＦＥＴ２１は、図１に示すヘテ
ロ接合ＦＥＴと同様の構成であり、ヘテロ接合ＦＥＴ２
０は、導電型を異にすること以外は図１に示すヘテロ接
合ＦＥＴと同様の構成である。このように相補型ＦＥＴ
回路の場合には、チャネル層の導電型が場所によって異
なるため、チャネル層の成膜時にはノンドープの層を堆
積し、所望の領域にｐ型もしくはｎ型の不純物をイオン
注入してチャネル層に導電性を付与する。オーミック電
極２７には電源電圧Ｖddが与えられ、オーミック電極３
２は接地されている。
ロ接合ＦＥＴと同様の構成であり、ヘテロ接合ＦＥＴ２
０は、導電型を異にすること以外は図１に示すヘテロ接
合ＦＥＴと同様の構成である。このように相補型ＦＥＴ
回路の場合には、チャネル層の導電型が場所によって異
なるため、チャネル層の成膜時にはノンドープの層を堆
積し、所望の領域にｐ型もしくはｎ型の不純物をイオン
注入してチャネル層に導電性を付与する。オーミック電
極２７には電源電圧Ｖddが与えられ、オーミック電極３
２は接地されている。
【００３８】ゲート電極２８及び３１は、図１のキャッ
プ層６に相当する層に形成された溝２６内に配置され、
入力配線３３に連続している。入力配線３３には、入力
信号Ｖinが与えられる。オーミック電極２９、３０は、
出力配線３４に連続し、出力信号Ｖout を形成出力す
る。
プ層６に相当する層に形成された溝２６内に配置され、
入力配線３３に連続している。入力配線３３には、入力
信号Ｖinが与えられる。オーミック電極２９、３０は、
出力配線３４に連続し、出力信号Ｖout を形成出力す
る。
【００３９】図４（Ｂ）に示すｎ型ヘテロ接合ＦＥＴ２
１においては、オーミック電極３２に対してゲート電極
３１に正の電圧が印加される。すなわち、ゲート−ソー
ス間に順方向の電圧が印加される。ヘテロ接合ＦＥＴ２
１を図１に示す構成とすることにより、ゲート−ソース
間順方向耐圧を大きくすることができ、ゲートリーク電
流を低減させることが可能になる。
１においては、オーミック電極３２に対してゲート電極
３１に正の電圧が印加される。すなわち、ゲート−ソー
ス間に順方向の電圧が印加される。ヘテロ接合ＦＥＴ２
１を図１に示す構成とすることにより、ゲート−ソース
間順方向耐圧を大きくすることができ、ゲートリーク電
流を低減させることが可能になる。
【００４０】図５は、上記実施例によるヘテロ接合ＦＥ
ＴのパワーＦＥＴへの応用例を示す。櫛歯状に配置され
たドレイン電極４８がドレインパッド４７に連続してい
る。相互に隣接するドレイン電極４８の間に、それぞれ
ソース電極４１Ａ〜４１Ｄが配置され、両端のドレイン
電極４８の外側に、それぞれソース電極４１Ｅ及び４１
Ｆが配置されている。ソース電極４１Ｅ及び４１Ｆはソ
ースパッド４０に連続し、ソース電極４１Ａ〜４１Ｄ
は、それぞれ空中配線４２Ａ〜４２Ｄによりソースパッ
ド４０に接続されている。
ＴのパワーＦＥＴへの応用例を示す。櫛歯状に配置され
たドレイン電極４８がドレインパッド４７に連続してい
る。相互に隣接するドレイン電極４８の間に、それぞれ
ソース電極４１Ａ〜４１Ｄが配置され、両端のドレイン
電極４８の外側に、それぞれソース電極４１Ｅ及び４１
Ｆが配置されている。ソース電極４１Ｅ及び４１Ｆはソ
ースパッド４０に連続し、ソース電極４１Ａ〜４１Ｄ
は、それぞれ空中配線４２Ａ〜４２Ｄによりソースパッ
ド４０に接続されている。
【００４１】各ソース電極４１Ａ〜４１Ｆとそれに隣接
するドレイン電極４８との間に、それぞれゲート電極４
３が配置されている。各ゲート電極４３はゲートパッド
４４に連続している。ドレイン電極４８、ソース電極４
１Ａ〜４１Ｆが配置された基板表面領域は、不純物が添
加された低抵抗領域とされ、ゲート電極４３は、図１の
キャップ層６に相当する層に形成された凹部４６の中に
配置されている。
するドレイン電極４８との間に、それぞれゲート電極４
３が配置されている。各ゲート電極４３はゲートパッド
４４に連続している。ドレイン電極４８、ソース電極４
１Ａ〜４１Ｆが配置された基板表面領域は、不純物が添
加された低抵抗領域とされ、ゲート電極４３は、図１の
キャップ層６に相当する層に形成された凹部４６の中に
配置されている。
【００４２】１つのゲート電極４３とその両側のソース
電極及びドレイン電極から構成されるＦＥＴの断面は、
図１のヘテロ接合ＦＥＴと同様である。ただし、ソース
電極及びドレイン電極が図１の上側ショットキ接触層５
の表面上に直接形成されている点が異なる。
電極及びドレイン電極から構成されるＦＥＴの断面は、
図１のヘテロ接合ＦＥＴと同様である。ただし、ソース
電極及びドレイン電極が図１の上側ショットキ接触層５
の表面上に直接形成されている点が異なる。
【００４３】このように、ソース／ドレイン電極及びゲ
ート電極を櫛歯状に配置することにより、実効ゲート幅
を大きくすることができ、大きな出力電流を取り出すこ
とができる。また、図１に示す断面構成とすることによ
り、ゲート−ソース間の順方向耐圧を大きくすることが
できるため、入力信号の電圧振幅を大きくすることが可
能になる。これにより、大電力増幅が可能になる。
ート電極を櫛歯状に配置することにより、実効ゲート幅
を大きくすることができ、大きな出力電流を取り出すこ
とができる。また、図１に示す断面構成とすることによ
り、ゲート−ソース間の順方向耐圧を大きくすることが
できるため、入力信号の電圧振幅を大きくすることが可
能になる。これにより、大電力増幅が可能になる。
【００４４】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００４５】
【発明の効果】以上説明したように、本発明によれば、
ヘテロ接合ＦＥＴのチャネル層とゲート電極との間に、
Ａｌ組成比の大きなＡｌＧａＡｓ層を挿入することによ
り、ゲート−ソース間の順方向耐圧を向上させることが
できる。Ａｌ組成比の大きなＡｌＧａＡｓ層の上にＡｌ
組成比の小さなＡｌＧａＡｓ層を配置することにより、
その上の層のエッチング時のプロセス再現性を高め、か
つＡｌ組成比の大きなＡｌＧａＡｓ層の表面の酸化を防
止することができる。
ヘテロ接合ＦＥＴのチャネル層とゲート電極との間に、
Ａｌ組成比の大きなＡｌＧａＡｓ層を挿入することによ
り、ゲート−ソース間の順方向耐圧を向上させることが
できる。Ａｌ組成比の大きなＡｌＧａＡｓ層の上にＡｌ
組成比の小さなＡｌＧａＡｓ層を配置することにより、
その上の層のエッチング時のプロセス再現性を高め、か
つＡｌ組成比の大きなＡｌＧａＡｓ層の表面の酸化を防
止することができる。
【図１】本発明の実施例によるヘテロ接合ＦＥＴの断面
図である。
図である。
【図２】ＡｌＧａＡｓ層のエッチング速度及びシート抵
抗をＡｌ組成比の関数として示すグラフである。
抗をＡｌ組成比の関数として示すグラフである。
【図３】本発明の実施例の変形例によるヘテロ接合ＦＥ
Ｔの断面図である。
Ｔの断面図である。
【図４】本発明の実施例によるヘテロ接合ＦＥＴを用い
た相補型ＦＥＴ回路の等価回路図及び概略平面図であ
る。
た相補型ＦＥＴ回路の等価回路図及び概略平面図であ
る。
【図５】本発明の実施例によるヘテロ接合ＦＥＴを用い
たパワーＦＥＴの概略平面図である。
たパワーＦＥＴの概略平面図である。
１ 基板
２ バッファ層
３、３ｂ チャネル層
３ａ 電子供給層
４ 下側ショットキ接触層
５ 上側ショットキ接触層
６ キャップ層
７ ゲート電極
８Ｓ ソース電極
８Ｄ ドレイン電極
９ 溝
１０Ｓ、１０Ｄ シリコン注入領域
２０ ｐチャネルヘテロ接合ＦＥＴ
２１ ｎチャネルヘテロ接合ＦＥＴ
２２、２３、２４、２５ 不純物注入領域
２６ 溝
２７、２９、３０、３２ オーミック電極
２８、３１ ゲート電極
３３ 入力配線
３４ 出力配線
４０ ソースパッド
４１Ａ〜４１Ｆ ソース電極
４２Ａ〜４２Ｄ 空中配線
４３ ゲート電極
４４ ゲートパッド
４６ ドレイン電極
４７ ドレインパッド
フロントページの続き
(56)参考文献 特開 昭62−264672（ＪＰ，Ａ)
特開 昭59−28383（ＪＰ，Ａ)
特開 昭63−318165（ＪＰ，Ａ)
特開 昭62−219967（ＪＰ，Ａ)
特開 平２−112239（ＪＰ，Ａ)
特開 平４−324643（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/338
H01L 29/778
H01L 29/812
Claims (4)
- 【請求項１】 上面を有する支持基板と、 前記支持基板の上に形成され、ＩＩＩ−Ｖ族化合物半導
体からなるチャネル層と、 前記チャネル層の上に形成され、Ａｌ組成比が０．７以
上のノンドープのＡｌＧａＡｓからなる下側ショットキ
接触層と、 前記下側ショットキ接触層の上に、該下側ショットキ接
触層に接して形成され、Ａｌ組成比が０．４以下のノン
ドープのＡｌＧａＡｓからなる上側ショットキ接触層
と、 前記上側ショットキ接触層の表面上の一部の領域に形成
され、該上側ショットキ接触層にショットキ接触するゲ
ート電極と、 前記ゲート電極の両側で、それぞれ前記チャネル層にオ
ーミックに接続する１対の電流電極とを有するヘテロ接
合電界効果トランジスタ。 - 【請求項２】 前記上側ショットキ接触層の厚さが５〜
１０ｎｍである請求項１に記載のヘテロ接合電界効果ト
ランジスタ。 - 【請求項３】 前記チャネル層が、ｎ型のＩｎyＧａ1-y
Ａｓ（０≦ｙ≦０．３）からなる請求項１または２に記
載のヘテロ接合電界効果トランジスタ。 - 【請求項４】 前記チャネル層が、ノンドープのＩｎy
Ｇａ1-yＡｓ（０≦ｙ≦０．３）からなり、 さらに、前記チャネル層と前記支持基板との間に形成さ
れ、ｎ型のＡｌＧａＡｓまたはｎ型のＩｎＧａＰからな
る電子供給層を有する請求項１または２に記載のヘテロ
接合電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04773696A JP3437366B2 (ja) | 1996-03-05 | 1996-03-05 | ヘテロ接合電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04773696A JP3437366B2 (ja) | 1996-03-05 | 1996-03-05 | ヘテロ接合電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09246525A JPH09246525A (ja) | 1997-09-19 |
| JP3437366B2 true JP3437366B2 (ja) | 2003-08-18 |
Family
ID=12783636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04773696A Expired - Fee Related JP3437366B2 (ja) | 1996-03-05 | 1996-03-05 | ヘテロ接合電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3437366B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102060834B1 (ko) * | 2013-07-23 | 2019-12-30 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
-
1996
- 1996-03-05 JP JP04773696A patent/JP3437366B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09246525A (ja) | 1997-09-19 |
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Legal Events
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|---|---|---|---|
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