JPH05235047A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH05235047A JPH05235047A JP3112892A JP3112892A JPH05235047A JP H05235047 A JPH05235047 A JP H05235047A JP 3112892 A JP3112892 A JP 3112892A JP 3112892 A JP3112892 A JP 3112892A JP H05235047 A JPH05235047 A JP H05235047A
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Abstract
(57)【要約】
【目的】 ＧａＡｓまたはＩｎＧａＡｓをチャネルに用
いた電界効果トランジスタにおいて、高信頼かつ高耐圧
かつ高出力で高効率、しかも表面欠陥準位の影響を受け
ない電界効果トランジスタを容易に再現性良く作製する
製造方法を与える。 【構成】 ｎ形ＧａＡｓチャネル層又はｎ形ＩｎＧａＡ
ｓチャネル層上のソース及びドレイン電極領域にオーミ
ック電極を設け、ソース及びドレイン電極からゲート電
極に向って深くなるようにリセスエッチングし、そのリ
セスエッチングされたチャネル上にゲート電極を設け、
その後不純物無添加ＧａＡｓ層又は不純物無添加ＡｌＧ
ａＡｓ層又は不純物無添加ＩｎＡｌＡｓ層を原子層エピ
タキシャル成長法により４００℃以下で形成する。
いた電界効果トランジスタにおいて、高信頼かつ高耐圧
かつ高出力で高効率、しかも表面欠陥準位の影響を受け
ない電界効果トランジスタを容易に再現性良く作製する
製造方法を与える。 【構成】 ｎ形ＧａＡｓチャネル層又はｎ形ＩｎＧａＡ
ｓチャネル層上のソース及びドレイン電極領域にオーミ
ック電極を設け、ソース及びドレイン電極からゲート電
極に向って深くなるようにリセスエッチングし、そのリ
セスエッチングされたチャネル上にゲート電極を設け、
その後不純物無添加ＧａＡｓ層又は不純物無添加ＡｌＧ
ａＡｓ層又は不純物無添加ＩｎＡｌＡｓ層を原子層エピ
タキシャル成長法により４００℃以下で形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＧａＡｓまたはＩｎＧ
ａＡｓをチャネルに用いた電界効果トランジスタの製造
方法に関する。
ａＡｓをチャネルに用いた電界効果トランジスタの製造
方法に関する。
【０００２】
【従来の技術】ＧａＡｓはＳｉと比較した場合、電子の
移動度が大きいことなどから、Ｓｉをしのぐ超高速デバ
イスの材料としてこれまで盛んに研究開発されてきた。
実用的にもショットキー電極を用いたメタル・セミコン
ダクタ型電界効果トランジスタ（ＭＥＳＦＥＴ）は、マ
イクロ波帯の増幅素子として実際に用いられてきた。と
ころで従来のＧａＡｓ ＭＥＳＦＥＴは、ソースとドレ
イン領域にマスクを施し、ゲート近辺を一段エッチング
により掘り込んだリセス構造を採用している場合が多
い。この一段のリセス構造では、ソース抵抗やドレイン
抵抗は下げられるものの、リセスエッジでの電界集中が
起こるなど、デバイスの高耐圧化や高周波での高性能化
に制約が多い。そこで、ゲート電極周辺のリセス構造を
内側に向って多段階エッチングしたリセス構造が特開平
２−３９３８号公報に記載されている。この構造によ
り、高耐圧でかつ高効率なデバイスの実現が模索されて
いる。
移動度が大きいことなどから、Ｓｉをしのぐ超高速デバ
イスの材料としてこれまで盛んに研究開発されてきた。
実用的にもショットキー電極を用いたメタル・セミコン
ダクタ型電界効果トランジスタ（ＭＥＳＦＥＴ）は、マ
イクロ波帯の増幅素子として実際に用いられてきた。と
ころで従来のＧａＡｓ ＭＥＳＦＥＴは、ソースとドレ
イン領域にマスクを施し、ゲート近辺を一段エッチング
により掘り込んだリセス構造を採用している場合が多
い。この一段のリセス構造では、ソース抵抗やドレイン
抵抗は下げられるものの、リセスエッジでの電界集中が
起こるなど、デバイスの高耐圧化や高周波での高性能化
に制約が多い。そこで、ゲート電極周辺のリセス構造を
内側に向って多段階エッチングしたリセス構造が特開平
２−３９３８号公報に記載されている。この構造によ
り、高耐圧でかつ高効率なデバイスの実現が模索されて
いる。
【０００３】しかしながら、この多段階リセス構造 Ｍ
ＥＳＦＥＴにおいても、多段階にエッチングされたチャ
ネルが表面に露出しており、表面欠陥準位の充放電に伴
うデバイス特性の悪化を防ぐことはできなかった。この
表面欠陥準位の効果を抑える構造とし、ｎ形ＧａＡｓチ
ャネルの上に不純物無添加のＡｌＧａＡｓを設けた構造
が提案された。（１９８６年 半絶縁性国際会議論文集
６０３ページ（Ｐａｐｅｒ ｐｒｅｓｅｎｔｅｄ ａ
ｔ Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎｇ III −Ｖ Ｍａ
ｔｅｒｉａｌｓ（Ｈａｋｏｎｅ １９８６）６０３．）
この構造によれば、不純物無添加のＡｌＧａＡｓの表面
欠陥準位が充放電した場合でも、ｎ形ＧａＡｓチャネル
に及ぼす影響は非常に少なくなる為、デバイス特性の悪
化を防ぐことができる。しかしながらこの論文の試作工
程では、ゲート電極形成工程においてゲート電極形成部
分のｎ形ＧａＡｓチャネル上の不純物無添加ＡｌＧａＡ
ｓを除去し、そこにゲート電極を形成しなければならな
い。例えばこの論文のようにゲート形成用マスクを不純
物無添加ＡｌＧａＡｓ上に設け、エッチングにより不純
物無添加ＡｌＧａＡｓを除去した場合は、エッチングが
深くなるにつれてゲート形成用マスクの転写性能がサイ
ドエッチングなどによって悪くなる。従ってゲート長が
増大したり、ゲート金属と不純物無添加ＡｌＧａＡｓの
間に隙間ができることによりｎ形ＧａＡｓチャネルが露
出し、そこの表面欠陥準位が充放電することによりデバ
イス特性が悪化した。また更に作製技術そのものが高度
である為、１μｍ以下のゲート長形成工程は難易度の高
い困難な工程であり、作製した素子の特性がばらついた
りした。
ＥＳＦＥＴにおいても、多段階にエッチングされたチャ
ネルが表面に露出しており、表面欠陥準位の充放電に伴
うデバイス特性の悪化を防ぐことはできなかった。この
表面欠陥準位の効果を抑える構造とし、ｎ形ＧａＡｓチ
ャネルの上に不純物無添加のＡｌＧａＡｓを設けた構造
が提案された。（１９８６年 半絶縁性国際会議論文集
６０３ページ（Ｐａｐｅｒ ｐｒｅｓｅｎｔｅｄ ａ
ｔ Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎｇ III −Ｖ Ｍａ
ｔｅｒｉａｌｓ（Ｈａｋｏｎｅ １９８６）６０３．）
この構造によれば、不純物無添加のＡｌＧａＡｓの表面
欠陥準位が充放電した場合でも、ｎ形ＧａＡｓチャネル
に及ぼす影響は非常に少なくなる為、デバイス特性の悪
化を防ぐことができる。しかしながらこの論文の試作工
程では、ゲート電極形成工程においてゲート電極形成部
分のｎ形ＧａＡｓチャネル上の不純物無添加ＡｌＧａＡ
ｓを除去し、そこにゲート電極を形成しなければならな
い。例えばこの論文のようにゲート形成用マスクを不純
物無添加ＡｌＧａＡｓ上に設け、エッチングにより不純
物無添加ＡｌＧａＡｓを除去した場合は、エッチングが
深くなるにつれてゲート形成用マスクの転写性能がサイ
ドエッチングなどによって悪くなる。従ってゲート長が
増大したり、ゲート金属と不純物無添加ＡｌＧａＡｓの
間に隙間ができることによりｎ形ＧａＡｓチャネルが露
出し、そこの表面欠陥準位が充放電することによりデバ
イス特性が悪化した。また更に作製技術そのものが高度
である為、１μｍ以下のゲート長形成工程は難易度の高
い困難な工程であり、作製した素子の特性がばらついた
りした。
【０００４】
【発明が解決しようとする課題】上記のように、従来の
多段階リセス構造ＭＥＳＦＥＴにおいては、電界集中の
緩和などの効果により高耐圧かつ高効率なデバイスの実
現が期待されてはいるが、多段階にエッチングされたチ
ャネルが表面に露出していることから、表面欠陥準位の
充放電に伴う特性の悪化を防ぐことはできないとう問題
点を有していた。
多段階リセス構造ＭＥＳＦＥＴにおいては、電界集中の
緩和などの効果により高耐圧かつ高効率なデバイスの実
現が期待されてはいるが、多段階にエッチングされたチ
ャネルが表面に露出していることから、表面欠陥準位の
充放電に伴う特性の悪化を防ぐことはできないとう問題
点を有していた。
【０００５】またこの表面欠陥準位の効果を抑える構造
として、リセスエッチングされたｎ形ＧａＡｓチャネル
の上に無添加のＧａＡｓを設けた構造が提案されたが、
この構造は作製工程が極めて困難であり、所望の構造が
再現性良くは得られず、作製した素子の特性がばらつく
という欠点を有していた。
として、リセスエッチングされたｎ形ＧａＡｓチャネル
の上に無添加のＧａＡｓを設けた構造が提案されたが、
この構造は作製工程が極めて困難であり、所望の構造が
再現性良くは得られず、作製した素子の特性がばらつく
という欠点を有していた。
【０００６】本発明は、かかるすべての問題を解決する
ためになされたもので、即ち、ＧａＡｓまたはＩｎＧａ
Ａｓをチャネルに用いた電界効果トランジスタにおい
て、高信頼性かつ高耐圧かつ高出力で高効率、しかも表
面欠陥準位の影響を受けない電界効果トランジスタを容
易に再現性良く作製する製造方法を提供することを目的
とする。
ためになされたもので、即ち、ＧａＡｓまたはＩｎＧａ
Ａｓをチャネルに用いた電界効果トランジスタにおい
て、高信頼性かつ高耐圧かつ高出力で高効率、しかも表
面欠陥準位の影響を受けない電界効果トランジスタを容
易に再現性良く作製する製造方法を提供することを目的
とする。
【０００７】
【課題を解決するための手段】本発明の電界効果トラン
ジスタの製造方法は、ｎ形ＧａＡｓチャネル層又はｎ形
ＩｎＧａＡｓチャネル層上のソース及びドレイン電極領
域にオーミック電極を設ける工程と、ソース及びドレイ
ン電極からゲート電極に向って深くなるようにリセスエ
ッチングする工程と、リセスエッチングされたチャネル
上にゲート電極を設ける工程と、その後不純物無添加Ｇ
ａＡｓ層又は不純物無添加ＡｌＧａＡｓ層又は不純物無
添加ＩｎＡｌＡｓ層を原子層エピタキシャル成長法によ
り４００℃以下で形成する工程とを含むことを特徴とし
ている。
ジスタの製造方法は、ｎ形ＧａＡｓチャネル層又はｎ形
ＩｎＧａＡｓチャネル層上のソース及びドレイン電極領
域にオーミック電極を設ける工程と、ソース及びドレイ
ン電極からゲート電極に向って深くなるようにリセスエ
ッチングする工程と、リセスエッチングされたチャネル
上にゲート電極を設ける工程と、その後不純物無添加Ｇ
ａＡｓ層又は不純物無添加ＡｌＧａＡｓ層又は不純物無
添加ＩｎＡｌＡｓ層を原子層エピタキシャル成長法によ
り４００℃以下で形成する工程とを含むことを特徴とし
ている。
【０００８】
【作用】本発明により、高信頼かつ高耐圧かつ高出力で
高効率、しかも表面欠陥準位の影響を受けにくい電界効
果トランジスタが得られる理由及びその製造方法を説明
する。まずｎ形ＧａＡｓチャネルまたはｎ形ＩｎＧａＡ
ｓチャネル上のソース・ゲート間及びゲート・ドレイン
間に設ける不純物無添加のＧａＡｓまたはＡｌＧａＡｓ
またはＩｎＡｌＡｓの効果について説明する。ＧａＡｓ
などの表面では、表面欠陥により禁制帯の中央付近に濃
度の高い準位が形成される。これにより、チャネルが表
面に露出した通常の電界効果トランジスタでは、印加し
たバイアスの変調に伴い表面準位が充放電し、チャネル
に延びている表面空乏層が変調される。従って表面電位
が高く変化した場合は、チャネル内に深く表面空乏層が
延び、チャネルが狭くなることにより効率やパワー特性
の悪化を引き起こす。一方、チャネル上に無添加のＧａ
ＡｓまたはＡｌＧａＡｓ層またはＩｎＡｌＡｓを有する
電界効果トランジスタでは、たとえ表面電位が表面欠陥
準位の充放電などにより変化したとしても、電位が変化
した分は、無添加のＧａＡｓまたはＡｌＧａＡｓまたは
ＩｎＡｌＡｓがその電位をほとんど消費してくれるの
で、チャネルに及ぶ電位の変化はほとんど及ばない。
高効率、しかも表面欠陥準位の影響を受けにくい電界効
果トランジスタが得られる理由及びその製造方法を説明
する。まずｎ形ＧａＡｓチャネルまたはｎ形ＩｎＧａＡ
ｓチャネル上のソース・ゲート間及びゲート・ドレイン
間に設ける不純物無添加のＧａＡｓまたはＡｌＧａＡｓ
またはＩｎＡｌＡｓの効果について説明する。ＧａＡｓ
などの表面では、表面欠陥により禁制帯の中央付近に濃
度の高い準位が形成される。これにより、チャネルが表
面に露出した通常の電界効果トランジスタでは、印加し
たバイアスの変調に伴い表面準位が充放電し、チャネル
に延びている表面空乏層が変調される。従って表面電位
が高く変化した場合は、チャネル内に深く表面空乏層が
延び、チャネルが狭くなることにより効率やパワー特性
の悪化を引き起こす。一方、チャネル上に無添加のＧａ
ＡｓまたはＡｌＧａＡｓ層またはＩｎＡｌＡｓを有する
電界効果トランジスタでは、たとえ表面電位が表面欠陥
準位の充放電などにより変化したとしても、電位が変化
した分は、無添加のＧａＡｓまたはＡｌＧａＡｓまたは
ＩｎＡｌＡｓがその電位をほとんど消費してくれるの
で、チャネルに及ぶ電位の変化はほとんど及ばない。
【０００９】従って、チャネル上に無添加のＧａＡｓま
たはＡｌＧａＡｓまたはＩｎＡｌＡｓを有する電界効果
トランジスタでは、無添加のＧａＡｓまたはＡｌＧａＡ
ｓまたはＩｎＡｌＡｓを有しない通常のＭＥＳＦＥＴで
見られたような、チャネルが狭くなることによりもたら
される効率やパワー特性の悪化などはほとんど見られな
い。
たはＡｌＧａＡｓまたはＩｎＡｌＡｓを有する電界効果
トランジスタでは、無添加のＧａＡｓまたはＡｌＧａＡ
ｓまたはＩｎＡｌＡｓを有しない通常のＭＥＳＦＥＴで
見られたような、チャネルが狭くなることによりもたら
される効率やパワー特性の悪化などはほとんど見られな
い。
【００１０】更に用いるチャネルを所望の特性が得られ
るようにリセスエッチングすることにより、高耐圧かつ
高効率、しかも表面欠陥準位の影響を受けにくい電界効
果トランジスタが得られる。しかしながら、リセスエッ
チングしたチャネル上に無添加のＧａＡｓまたはＡｌＧ
ａＡｓまたはＩｎＡｌＡｓを形成した後にゲート電極を
掘り込んで形成する作製工程は先に指摘した多くの欠点
を有する。そこで、チャネル層上のソース及びドレイン
電極領域にオーミック電極を設け、ソース及びドレイン
電極からゲート電極に向って深くなるようにリセスエッ
チングし、そのリセスエッチングされたチャネル上にゲ
ート電極を設け、その後不純物無添加ＧａＡｓ層又は不
純物無添加ＡｌＧａＡｓ層又は不純物無添加ＩｎＡｌＡ
ｓ層を原子層エピタキシャル成長法により４００℃以下
で形成する方法を提案する。原子層エピタキシャル成長
法は、III 族元素とＶ族元素を交互に基板上に供給し、
堆積する手法である。この成長法は吸着により各元素を
原子層だけ堆積するため、選択性が極めて高く、結晶基
板以外に堆積することはない。従って、ゲートやソース
などの金属の上や側面には堆積せず、基板上にのみ堆積
する。また、堆積時の基板温度は、３００℃程度でも充
分結晶性の高い結晶成長が可能である。
るようにリセスエッチングすることにより、高耐圧かつ
高効率、しかも表面欠陥準位の影響を受けにくい電界効
果トランジスタが得られる。しかしながら、リセスエッ
チングしたチャネル上に無添加のＧａＡｓまたはＡｌＧ
ａＡｓまたはＩｎＡｌＡｓを形成した後にゲート電極を
掘り込んで形成する作製工程は先に指摘した多くの欠点
を有する。そこで、チャネル層上のソース及びドレイン
電極領域にオーミック電極を設け、ソース及びドレイン
電極からゲート電極に向って深くなるようにリセスエッ
チングし、そのリセスエッチングされたチャネル上にゲ
ート電極を設け、その後不純物無添加ＧａＡｓ層又は不
純物無添加ＡｌＧａＡｓ層又は不純物無添加ＩｎＡｌＡ
ｓ層を原子層エピタキシャル成長法により４００℃以下
で形成する方法を提案する。原子層エピタキシャル成長
法は、III 族元素とＶ族元素を交互に基板上に供給し、
堆積する手法である。この成長法は吸着により各元素を
原子層だけ堆積するため、選択性が極めて高く、結晶基
板以外に堆積することはない。従って、ゲートやソース
などの金属の上や側面には堆積せず、基板上にのみ堆積
する。また、堆積時の基板温度は、３００℃程度でも充
分結晶性の高い結晶成長が可能である。
【００１１】一般に、ＧａＡｓに対するオーミックコン
タクトは４００℃以上で処理することにより形成する。
オーミックコンタクト形成後の４００℃以下での熱処理
は、オーミックコンタクトの特性を劣化させることはな
いので、不純物無添加ＧａＡｓ層又は不純物無添加Ａｌ
ＧａＡｓ層又は不純物無添加ＩｎＡｌＡｓ層を原子層エ
ピタキシャル成長法により４００℃以下で形成する場合
は、オーミックコンタクトの特性を劣化させることはな
い。さらに、ゲートのショットキーコンタクトもＷＳｉ
などの耐熱性ゲート金属を用いなくとも、例えばＡｌシ
ョットキーコンタクトなどでも４００℃以下での熱処理
でその特性が劣化することはない。これによれば作製が
簡単になり、再現性良く作製できるばかりではなく、完
全にゲート電極を埋め込める為、特性ばらつきの少ない
良好なデバイスを得ることができる。従って、ｎ形Ｇａ
Ａｓチャネル層又はｎ形ＩｎＧａＡｓチャネル層上のソ
ース及びドレイン電極領域にオーミック電極を設け、ソ
ース及びドレイン電極からゲート電極に向って深くなる
ようにリセスエッチングし、そのリセスエッチングされ
たチャネル上にゲート電極を設け、その後不純物無添加
ＧａＡｓ層又は不純物無添加ＡｌＧａＡｓ層又は不純物
無添加ＩｎＡｌＡｓ層を原子層エピタキシャル成長法に
より４００℃以下で形成することにより、高信頼かつ高
耐圧かつ高出力で高効率、しかも表面欠陥準位の影響を
受けない電界効果トランジスタを容易に再現性良く作製
することができる。
タクトは４００℃以上で処理することにより形成する。
オーミックコンタクト形成後の４００℃以下での熱処理
は、オーミックコンタクトの特性を劣化させることはな
いので、不純物無添加ＧａＡｓ層又は不純物無添加Ａｌ
ＧａＡｓ層又は不純物無添加ＩｎＡｌＡｓ層を原子層エ
ピタキシャル成長法により４００℃以下で形成する場合
は、オーミックコンタクトの特性を劣化させることはな
い。さらに、ゲートのショットキーコンタクトもＷＳｉ
などの耐熱性ゲート金属を用いなくとも、例えばＡｌシ
ョットキーコンタクトなどでも４００℃以下での熱処理
でその特性が劣化することはない。これによれば作製が
簡単になり、再現性良く作製できるばかりではなく、完
全にゲート電極を埋め込める為、特性ばらつきの少ない
良好なデバイスを得ることができる。従って、ｎ形Ｇａ
Ａｓチャネル層又はｎ形ＩｎＧａＡｓチャネル層上のソ
ース及びドレイン電極領域にオーミック電極を設け、ソ
ース及びドレイン電極からゲート電極に向って深くなる
ようにリセスエッチングし、そのリセスエッチングされ
たチャネル上にゲート電極を設け、その後不純物無添加
ＧａＡｓ層又は不純物無添加ＡｌＧａＡｓ層又は不純物
無添加ＩｎＡｌＡｓ層を原子層エピタキシャル成長法に
より４００℃以下で形成することにより、高信頼かつ高
耐圧かつ高出力で高効率、しかも表面欠陥準位の影響を
受けない電界効果トランジスタを容易に再現性良く作製
することができる。
【００１２】
【実施例】図１は、本発明の電界効果トランジスタの製
造方法の概略を示した図である。ここで用いたウエハ
は、分子線成長法により６００℃で作製したものであ
り、構造は高抵抗ＧａＡｓ基板上にバッファ層として５
０００オングストロームの無添加ＧａＡｓ層及び厚さ１
７００オングストローム電子濃度３．５×１０17ｃｍ-3
の１１ ＧａＡｓチャネルである。図１では、加工を施
さない高抵抗ＧａＡｓ基板上とバッファ層の無添加Ｇａ
Ａｓ層を省略して示している。
造方法の概略を示した図である。ここで用いたウエハ
は、分子線成長法により６００℃で作製したものであ
り、構造は高抵抗ＧａＡｓ基板上にバッファ層として５
０００オングストロームの無添加ＧａＡｓ層及び厚さ１
７００オングストローム電子濃度３．５×１０17ｃｍ-3
の１１ ＧａＡｓチャネルである。図１では、加工を施
さない高抵抗ＧａＡｓ基板上とバッファ層の無添加Ｇａ
Ａｓ層を省略して示している。
【００１３】図１（ａ）は、まずチャネル以外の部分に
ボロンをイオン注入することにより高抵抗化層１２を作
製し、素子間の分離を行った後、ＧａＡｓチャネル１１
を２段階に所望の形状までメサエッチングを施したウエ
ハの断面図を示している。なお高抵抗化層１２は、ダメ
ージによるリーク電流を抑える為に、その表面付近を少
し除去した。
ボロンをイオン注入することにより高抵抗化層１２を作
製し、素子間の分離を行った後、ＧａＡｓチャネル１１
を２段階に所望の形状までメサエッチングを施したウエ
ハの断面図を示している。なお高抵抗化層１２は、ダメ
ージによるリーク電流を抑える為に、その表面付近を少
し除去した。
【００１４】次に全面に酸化膜を形成し、オーミックコ
ンタクト用マスクを施し、ソース電極及びドレイン電極
部分の酸化膜を開口し、ＡｕＧｅ／Ｎｉ／Ａｕによるオ
ーミックコンタクト１３を蒸着及びリフトオフ法により
図１（ｂ）の構造を形成した。その後、４２０℃で１分
間熱処理した。
ンタクト用マスクを施し、ソース電極及びドレイン電極
部分の酸化膜を開口し、ＡｕＧｅ／Ｎｉ／Ａｕによるオ
ーミックコンタクト１３を蒸着及びリフトオフ法により
図１（ｂ）の構造を形成した。その後、４２０℃で１分
間熱処理した。
【００１５】次にゲート用マスクを施し、ゲート電極部
分の酸化膜を開口し、Ａｌによるゲート１４を蒸着及び
リフトオフ法により図１（ｃ）の構造を形成した。
分の酸化膜を開口し、Ａｌによるゲート１４を蒸着及び
リフトオフ法により図１（ｃ）の構造を形成した。
【００１６】その後、有機金属を用いた原子層エピタキ
シャル成長法により、無添加ＡｌＧａＡｓ層１５を成膜
した。Ａｌの組成は０．２２、厚さは２０００オングス
トロームである。成長時の基板温度は３５０℃であり、
結晶性の良好な無添加ＡｌＧａＡｓ層が、各電極を包み
込むように選択的に堆積することができた。
シャル成長法により、無添加ＡｌＧａＡｓ層１５を成膜
した。Ａｌの組成は０．２２、厚さは２０００オングス
トロームである。成長時の基板温度は３５０℃であり、
結晶性の良好な無添加ＡｌＧａＡｓ層が、各電極を包み
込むように選択的に堆積することができた。
【００１７】完成した電界効果トランジスタのゲート長
は約１μｍであり、デバイス特性としては、１０ＧＨ
ｚ，ドレインバイアス８Ｖにおいて、電力利得６．２ｄ
Ｂ，電力負荷効率５１％が得られた。また、ゲート・ド
レイン耐圧は、３４Ｖであった。ゲート長約１μｍの通
常構造ＭＥＳＦＥＴでは、電力負荷効率はせいぜい４０
％程度、またゲート・ドレイン耐圧も２０Ｖ程度である
ことから、本発明により優れた特性が実現できることが
確認できた。特に、高いゲート・ドレイン耐圧得られた
ことは特筆できる。
は約１μｍであり、デバイス特性としては、１０ＧＨ
ｚ，ドレインバイアス８Ｖにおいて、電力利得６．２ｄ
Ｂ，電力負荷効率５１％が得られた。また、ゲート・ド
レイン耐圧は、３４Ｖであった。ゲート長約１μｍの通
常構造ＭＥＳＦＥＴでは、電力負荷効率はせいぜい４０
％程度、またゲート・ドレイン耐圧も２０Ｖ程度である
ことから、本発明により優れた特性が実現できることが
確認できた。特に、高いゲート・ドレイン耐圧得られた
ことは特筆できる。
【００１８】
【発明の効果】以上のように本発明によれば、高信頼か
つ高出力で高効率かつ高耐圧、しかも表面準位の充放電
などによる効果がチャネルに及ばない電界効果トランジ
スタが得られる。また本発明の実施例では、２段階にリ
セスエッチングしたＧａＡｓチャネルと無添加ＡｌＧａ
Ａｓ層の例で示したが、これを、ＩｎＧａＡｓチャネル
と無添加ＧａＡｓ層、ＩｎＧａＡｓチャネルと無添加Ａ
ｌＧａＡｓ層、ＩｎＧａＡｓチャネルと無添加ＩｎＡｌ
Ａｓ層に代えても同様な効果が得られることは明らかで
ある。ＩｎＧａＡｓチャネルを使用すれば、より高周波
での特性向上が期待できる。
つ高出力で高効率かつ高耐圧、しかも表面準位の充放電
などによる効果がチャネルに及ばない電界効果トランジ
スタが得られる。また本発明の実施例では、２段階にリ
セスエッチングしたＧａＡｓチャネルと無添加ＡｌＧａ
Ａｓ層の例で示したが、これを、ＩｎＧａＡｓチャネル
と無添加ＧａＡｓ層、ＩｎＧａＡｓチャネルと無添加Ａ
ｌＧａＡｓ層、ＩｎＧａＡｓチャネルと無添加ＩｎＡｌ
Ａｓ層に代えても同様な効果が得られることは明らかで
ある。ＩｎＧａＡｓチャネルを使用すれば、より高周波
での特性向上が期待できる。
【図１】本発明の電界効果トランジスタの製造方法の概
略を示した図である。
略を示した図である。
１１ ＧａＡｓチャネル １２ 高抵抗化層 １３ オーミックコンタクト １４ ゲート １５ 無添加ＡｌＧａＡｓ層
Claims (1)
- 【請求項１】ｎ形ＧａＡｓチャネル層又はｎ形ＩｎＧａ
Ａｓチャネル層上のソース及びドレイン電極領域にオー
ミック電極を設ける工程と、 ソース及びドレイン電極からゲート電極に向って深くな
るようにリセスエッチングする工程と、 リセスエッチングされたチャネル上にゲート電極を設け
る工程と、 その後不純物無添加ＧａＡｓ層又は不純物無添加ＡｌＧ
ａＡｓ層又は不純物無添加ＩｎＡｌＡｓ層を原子層エピ
タキシャル成長法により４００℃以下で形成する工程と
を含むことを特徴とする電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112892A JPH05235047A (ja) | 1992-02-19 | 1992-02-19 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112892A JPH05235047A (ja) | 1992-02-19 | 1992-02-19 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235047A true JPH05235047A (ja) | 1993-09-10 |
Family
ID=12322791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3112892A Pending JPH05235047A (ja) | 1992-02-19 | 1992-02-19 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235047A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7732325B2 (en) | 2002-01-26 | 2010-06-08 | Applied Materials, Inc. | Plasma-enhanced cyclic layer deposition process for barrier layers |
| US7781326B2 (en) | 2001-02-02 | 2010-08-24 | Applied Materials, Inc. | Formation of a tantalum-nitride layer |
| US10280509B2 (en) | 2001-07-16 | 2019-05-07 | Applied Materials, Inc. | Lid assembly for a processing system to facilitate sequential deposition techniques |
-
1992
- 1992-02-19 JP JP3112892A patent/JPH05235047A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7781326B2 (en) | 2001-02-02 | 2010-08-24 | Applied Materials, Inc. | Formation of a tantalum-nitride layer |
| US10280509B2 (en) | 2001-07-16 | 2019-05-07 | Applied Materials, Inc. | Lid assembly for a processing system to facilitate sequential deposition techniques |
| US7732325B2 (en) | 2002-01-26 | 2010-06-08 | Applied Materials, Inc. | Plasma-enhanced cyclic layer deposition process for barrier layers |
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