JP2503594B2 - 半導体集積装置及びその製造方法 - Google Patents
半導体集積装置及びその製造方法Info
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は超高速及び低消費電力の半導体装置及びその
製造方法に関する。
製造方法に関する。
（従来の技術） 近年、高速化の観点から、GaAsなどの化合物半導体を
用いた集積回路の研究開発が精力的に行なわれている。
一般に、エンハンスメント・モードのFET（E-FET）とデ
ィプリーション・モードのFET（D-FET）から構成され
る、いわゆるE/D構成のDCFL（Direct Coupled FET Logi
c）は、低消費電力で高集積化に適しており、しかも高
速であることが知られている。実際、GaAsMESFETを用い
て、このDCFL回路を実現しようと技術開発が活発に行な
われている。しかしながら、従来のGaAsMESFETは、ショ
ットキー障壁の高さが約0.75Vと比較的低いことから、
実際には回路の動作雑音余裕度が十分にとれない問題が
あった。また、一般に、E-FEF及びD-FETの形成にイオン
注入法を用いるため、しきい値電圧のバラツキが大き
く、同様に回路の動作雑音余裕度が十分にとれない問題
があった。
用いた集積回路の研究開発が精力的に行なわれている。
一般に、エンハンスメント・モードのFET（E-FET）とデ
ィプリーション・モードのFET（D-FET）から構成され
る、いわゆるE/D構成のDCFL（Direct Coupled FET Logi
c）は、低消費電力で高集積化に適しており、しかも高
速であることが知られている。実際、GaAsMESFETを用い
て、このDCFL回路を実現しようと技術開発が活発に行な
われている。しかしながら、従来のGaAsMESFETは、ショ
ットキー障壁の高さが約0.75Vと比較的低いことから、
実際には回路の動作雑音余裕度が十分にとれない問題が
あった。また、一般に、E-FEF及びD-FETの形成にイオン
注入法を用いるため、しきい値電圧のバラツキが大き
く、同様に回路の動作雑音余裕度が十分にとれない問題
があった。
（発明が解決しようとする課題） 本発明の目的は、このような問題を解決し、十分に大
きな回路の動作雑音余裕度を有する超高速・低消費電力
の半導体集積装置及びその製造方法を提供することにあ
る。
きな回路の動作雑音余裕度を有する超高速・低消費電力
の半導体集積装置及びその製造方法を提供することにあ
る。
（問題を解決するための手段） 本発明は、Ｎ型で高不純物密度の第１の半導体層上に
低不純物密度の第２の半導体層と低不純物密度の第３の
半導体層が順次形成されかつ第１の半導体層は第２の半
導体層より大きな電子親和力を有し、前記第３の半導体
層上に設けられた制御電極か、あるいは、高不純物密度
の第１の半導体層上に低不純物密度の第２の半導体層と
低不純物密度の第３の半導体層と第４の半導体層が順次
形成され、前記第４の半導体層上に設けられた制御電極
のいずれかと、前記制御電極を挟んだ両側に前記第１の
半導体層と電気的に接続された少なくとも２個のオーミ
ック電極とを備えた第１の半導体装置と、前記第３の半
導体層上に第４の半導体層と前記第４の半導体層とは異
なる半導体からなる第５の半導体層とを順に有し、前記
第５の半導体層上に設けられた制御電極と、この制御電
極を挟んだ両側に前記第１の半導体層と電気的に接続さ
れた少なくとも２個のオーミック電極とを備えた第２の
半導体装置とを同一基板上に設けてあり、第４及び第５
の半導体層を低不純物密度としたことを特徴とする半導
体集積装置を提供するものである。
低不純物密度の第２の半導体層と低不純物密度の第３の
半導体層が順次形成されかつ第１の半導体層は第２の半
導体層より大きな電子親和力を有し、前記第３の半導体
層上に設けられた制御電極か、あるいは、高不純物密度
の第１の半導体層上に低不純物密度の第２の半導体層と
低不純物密度の第３の半導体層と第４の半導体層が順次
形成され、前記第４の半導体層上に設けられた制御電極
のいずれかと、前記制御電極を挟んだ両側に前記第１の
半導体層と電気的に接続された少なくとも２個のオーミ
ック電極とを備えた第１の半導体装置と、前記第３の半
導体層上に第４の半導体層と前記第４の半導体層とは異
なる半導体からなる第５の半導体層とを順に有し、前記
第５の半導体層上に設けられた制御電極と、この制御電
極を挟んだ両側に前記第１の半導体層と電気的に接続さ
れた少なくとも２個のオーミック電極とを備えた第２の
半導体装置とを同一基板上に設けてあり、第４及び第５
の半導体層を低不純物密度としたことを特徴とする半導
体集積装置を提供するものである。
また、第１の半導体層を第２の半導体層の電子親和力
とエネルギーギャップの和より小さい電子親和力とエネ
ルギーギャップの和を有するＰ型の半導体とすれば、正
孔をキャリアとする半導体集積装置が得られる。
とエネルギーギャップの和より小さい電子親和力とエネ
ルギーギャップの和を有するＰ型の半導体とすれば、正
孔をキャリアとする半導体集積装置が得られる。
上記、第４及び第５の低不純物密度の半導体層の一部
に第１の半導体層と同じ導電型の不純物添加すれば、後
述する効果が得られる。
に第１の半導体層と同じ導電型の不純物添加すれば、後
述する効果が得られる。
また、第４の半導体層を第２の半導体層より大きいエ
ネルギーギャップの半導体とすればより高性能な素子が
得られる。
ネルギーギャップの半導体とすればより高性能な素子が
得られる。
以上の半導体集積装置を製造するためには、基板上
に、第１の半導体層乃至第５の半導体層を順次結晶成長
する工程と、前記結晶の一部の第５の半導体層を選択的
に除去する工程と、前記除去部の第４の半導体層上に第
１の半導体装置を形成し、前記除去部以外の第５の半導
体層上に第２の半導体装置を形成する順序で工程を行え
ば良い。
に、第１の半導体層乃至第５の半導体層を順次結晶成長
する工程と、前記結晶の一部の第５の半導体層を選択的
に除去する工程と、前記除去部の第４の半導体層上に第
１の半導体装置を形成し、前記除去部以外の第５の半導
体層上に第２の半導体装置を形成する順序で工程を行え
ば良い。
他の製造方法としては、基板上に、第１の半導体層乃
至第５の半導体層を順次結晶成長する工程と、前記結晶
の一部の第５の半導体層を選択的に除去し、更に第４の
半導体層を除去する工程と、前記除去部の第３の半導体
層上に第１の半導体装置を形成し、前記除去部以外の第
５の半導体層上に第２の半導体装置を形成する工程を行
っても良い。
至第５の半導体層を順次結晶成長する工程と、前記結晶
の一部の第５の半導体層を選択的に除去し、更に第４の
半導体層を除去する工程と、前記除去部の第３の半導体
層上に第１の半導体装置を形成し、前記除去部以外の第
５の半導体層上に第２の半導体装置を形成する工程を行
っても良い。
（作用） 本発明の半導体集積装置における基本的半導体素子
は、本発明者らが出願した特願昭61-052873号及び特願
昭61-092639号に示されているように、制御電極とチャ
ネルの間にヘテロ接合を含み、且つ制御電極の直下の半
導体材料が原則的に高抵抗であるため、動作モードが空
乏層変調モードと電荷蓄積モードの両方を有することが
できる。従って、制御可能なチャネル電荷量が大きくで
き、素子の電流駆動能力が向上し、結果的に素子の高速
化が可能となる。また、制御電極とオーミック電極間の
電流立ち上がり電圧（Vr）が高く、従って、見かけ上の
ショットキー障壁が高くなり、例えばDCFL回路等を用い
た集積回路の動作雑音余裕度を高められる。Vrをさら
に、高めるためには第４の半導体層のエネルギーギャッ
プを第２の半導体層より大きくすると良い。更に、チャ
ネルアスペクト比を大きく取れるため、高性能な短チャ
ネル素子を容易に実現できる。本発明の半導体集積装置
は、原理的に、前記素子の表面の高抵抗半導体層の膜厚
を増減することにより、素子の電流しきい値電圧を制御
できることを用いたもので、例えばエンハンスメント型
とディプリーション型の素子の集積化による特有の作用
・効果を有することができる。また、E/D構成の場合、D
-FET側の表面の高抵抗半導体層の一部に不純物を添加
し、実質的にD-FETの相互コンダクタンスを高めること
もできる。以上説明した原理・作用は、キャリアが電子
と正孔のいづれに対しても共通である。
は、本発明者らが出願した特願昭61-052873号及び特願
昭61-092639号に示されているように、制御電極とチャ
ネルの間にヘテロ接合を含み、且つ制御電極の直下の半
導体材料が原則的に高抵抗であるため、動作モードが空
乏層変調モードと電荷蓄積モードの両方を有することが
できる。従って、制御可能なチャネル電荷量が大きくで
き、素子の電流駆動能力が向上し、結果的に素子の高速
化が可能となる。また、制御電極とオーミック電極間の
電流立ち上がり電圧（Vr）が高く、従って、見かけ上の
ショットキー障壁が高くなり、例えばDCFL回路等を用い
た集積回路の動作雑音余裕度を高められる。Vrをさら
に、高めるためには第４の半導体層のエネルギーギャッ
プを第２の半導体層より大きくすると良い。更に、チャ
ネルアスペクト比を大きく取れるため、高性能な短チャ
ネル素子を容易に実現できる。本発明の半導体集積装置
は、原理的に、前記素子の表面の高抵抗半導体層の膜厚
を増減することにより、素子の電流しきい値電圧を制御
できることを用いたもので、例えばエンハンスメント型
とディプリーション型の素子の集積化による特有の作用
・効果を有することができる。また、E/D構成の場合、D
-FET側の表面の高抵抗半導体層の一部に不純物を添加
し、実質的にD-FETの相互コンダクタンスを高めること
もできる。以上説明した原理・作用は、キャリアが電子
と正孔のいづれに対しても共通である。
また、本発明の製造方法においては、均一性の高いエ
ピタキシャル成長した結晶を用い、しかも第５の半導体
層はウェットあるいはドライエッチング法を用いて選択
的に除去されるため素子のしきい値電圧のバラツキも小
さくできる。従って、例えば、雑音余裕度の制限が非常
に厳しいE/D構成のDCFL回路を容易に形成でき、回路の
動作雑音余裕度の高い高速な半導体集積装置を得ること
ができる。
ピタキシャル成長した結晶を用い、しかも第５の半導体
層はウェットあるいはドライエッチング法を用いて選択
的に除去されるため素子のしきい値電圧のバラツキも小
さくできる。従って、例えば、雑音余裕度の制限が非常
に厳しいE/D構成のDCFL回路を容易に形成でき、回路の
動作雑音余裕度の高い高速な半導体集積装置を得ること
ができる。
（実施例１） 次に本発明について図面を参照して詳細に説明する。
第１図は、本発明の一実施例の半導体集積装置の要部
構造断面図である。第１図において、半絶縁性基板11上
に半導体層１としてアンドープのGaAs、第１の半導体層
２としてＮ型のGaAs、第２の半導体層３としてアンドー
プのAl0.3Ga0.7As、第３の半導体層４としてアンドープ
のGaAs、第４の半導体層５としてアンドープのAl0.3Ga
0.7As、第５の半導体層６としてアンドープのGaAs、オ
ーミック電極７としてAuGe/Ni、制御電極８及び９とし
てWSiをそれぞれ用いる。また、Ｎ型の高不純物密度領
域10は、Siイオンのドーズ量が約５×1013cm-2で、加速
電圧が約50KeVの条件でイオン注入した後、900℃の短時
間熱処理により形成されている。尚、本実施例における
各半導体層の膜厚及び不純物密度の代表例を示すと、 図示記号 膜厚（Ａ） 不純物密度（×1018cm-3） １ 5000 アンドープ ２ 100 ２ ３ 200 アンドープ ４ 50 アンドープ ５ 50 アンドープ ６ 200 アンドープ である。本実施例における制御電極８を有するE-FET及
び制御電極９を有するD-FETの代表的性能指数を例示す
ると、 性能指数 E-FET D-FET Lg（μｍ） １ １ Vt（Ｖ） 0.2 −0.6 gm（mS/mm） 350 300 Vr（Ｖ） １ １ BVg（Ｖ） ８ ８ である。ここで、Lgは制御電極の長さ（ゲート長）、Vt
はしきい値電圧、gmは相互コンダクタンス、Vrはゲート
順方向立ち上がり電圧、BVgはゲート耐圧を表わしてい
る。特に、Vrは共に約1Vであり、従来のGaAsMESFETに比
較して約0.25V改善されている。また、ゲート耐圧も従
来GaAsMESFETの約２倍である。集積装置の高速性の指標
であるgmも十分に大きかった。本実施例の半導体集積装
置を用いて、DCFL回路構成のインバーター及びこれを用
いたリング発振器を作製したところ、雑音余裕度約0.35
V、無負荷でのゲート遅延時間25ps/s、ゲート当りの消
費電力0.6mWと良好な結果を得た。また、100℃近傍の高
温においても良好に動作し、本発明による半導体集積装
置が、十分な回路の動作雑音余裕度を有し、しかも高速
かつ低消費電力であることが分かった。
構造断面図である。第１図において、半絶縁性基板11上
に半導体層１としてアンドープのGaAs、第１の半導体層
２としてＮ型のGaAs、第２の半導体層３としてアンドー
プのAl0.3Ga0.7As、第３の半導体層４としてアンドープ
のGaAs、第４の半導体層５としてアンドープのAl0.3Ga
0.7As、第５の半導体層６としてアンドープのGaAs、オ
ーミック電極７としてAuGe/Ni、制御電極８及び９とし
てWSiをそれぞれ用いる。また、Ｎ型の高不純物密度領
域10は、Siイオンのドーズ量が約５×1013cm-2で、加速
電圧が約50KeVの条件でイオン注入した後、900℃の短時
間熱処理により形成されている。尚、本実施例における
各半導体層の膜厚及び不純物密度の代表例を示すと、 図示記号 膜厚（Ａ） 不純物密度（×1018cm-3） １ 5000 アンドープ ２ 100 ２ ３ 200 アンドープ ４ 50 アンドープ ５ 50 アンドープ ６ 200 アンドープ である。本実施例における制御電極８を有するE-FET及
び制御電極９を有するD-FETの代表的性能指数を例示す
ると、 性能指数 E-FET D-FET Lg（μｍ） １ １ Vt（Ｖ） 0.2 −0.6 gm（mS/mm） 350 300 Vr（Ｖ） １ １ BVg（Ｖ） ８ ８ である。ここで、Lgは制御電極の長さ（ゲート長）、Vt
はしきい値電圧、gmは相互コンダクタンス、Vrはゲート
順方向立ち上がり電圧、BVgはゲート耐圧を表わしてい
る。特に、Vrは共に約1Vであり、従来のGaAsMESFETに比
較して約0.25V改善されている。また、ゲート耐圧も従
来GaAsMESFETの約２倍である。集積装置の高速性の指標
であるgmも十分に大きかった。本実施例の半導体集積装
置を用いて、DCFL回路構成のインバーター及びこれを用
いたリング発振器を作製したところ、雑音余裕度約0.35
V、無負荷でのゲート遅延時間25ps/s、ゲート当りの消
費電力0.6mWと良好な結果を得た。また、100℃近傍の高
温においても良好に動作し、本発明による半導体集積装
置が、十分な回路の動作雑音余裕度を有し、しかも高速
かつ低消費電力であることが分かった。
尚、本実施例においては、Ｎ型の高不純物密度領域10
をイオン注入法によって形成したが、例えば、有機金属
気相成長法（MOCVD法）を用いて、Ｎ型の高不純物密度
半導体層（例えば、N-GaAs）を選択的にエピタキシャル
成長する方法など他の方法でも形成できる。
をイオン注入法によって形成したが、例えば、有機金属
気相成長法（MOCVD法）を用いて、Ｎ型の高不純物密度
半導体層（例えば、N-GaAs）を選択的にエピタキシャル
成長する方法など他の方法でも形成できる。
（実施例２） 第２図は、本発明の他の実施例の半導体集積装置の要
部構造断面図である。第２図において、半絶縁性基板11
上の半導体層21としてアンドープのGaAs、半導体層22と
してアンドープのAl0.3Ga0.7As、半導体層23としてアン
ドープのGaAs、第１の半導体層２としてＮ型のGaAs、第
２の半導体層３としてアンドープのAl0.3Ga0.7As、第３
の半導体層４としてアンドープのGaAs、第４の半導体層
５としてアンドープのAl0.5Ga0.5As、第５の半導体層６
としてアンドープのGaAs、オーミック電極７としてAuGe
/Ni、制御電極８及び９としてWSiをそれぞれ用いる。更
に、Ｎ型の高不純物密度領域10は、Siイオンのドーズ量
が約５×1013cm-2で、加速電圧が約50keVの条件でイオ
ン注入した後、また、Ｎ型の中間不純物密度領域24は、
Siイオンのドーズ量が約１×1013cm-2で、加速電圧が約
30keVの条件でイオン注入した後、900℃の短時間熱処理
により形成されている。尚、本実施例における各半導体
層の膜厚及び不純物密度の代表例を示すと、 図示記号 膜厚（Ａ） 不純物密度（×1018cm-3） 21 5000 アンドープ 22 1000 アンドープ 23 1000 アンドープ ２ 100 ２ ３ 200 アンドープ ４ 50 アンドープ ５ 100 アンドープ ６ 150 アンドープ である。本実施例における制御電極８を有するE-FET及
び制御電極９を有するD-FETの代表的性能指数を例示す
ると、 性能指数 E-FET D-FET Lg（μｍ） １ １ Vt（Ｖ） 0.2 −0.6 gm（mS/mm） 350 300 Vr（Ｖ） 1.15 １ BVg（Ｖ） 10 10 である。本実施例においては、E-FETの制御電極がGaAs
に比べエネルギーギャップが大きなAl0.5Ga0.5As上に形
成されているため、実施例１の場合に比べ、E-FETのVr
が更に増加している。また、制御電極８及び９の近傍に
Ｎ型の中間不純物密度領域24を設け、いわゆるLDD（Lig
htly Doped Drain）構造としているため、ゲート耐圧も
増加している。更に、AlGaAsからなるヘテロバッファ層
22を設けているために、短チャネル効果が小さく、チャ
ネル長の短い素子においても良好な特性を得ることがで
きた。また、本実施例の半導体集積装置を用いて、DCFL
回路構成のインバーター及びこれを用いたリング発振器
を作製したところ、雑音余裕度約0.4V、無負荷でのゲー
ト遅延時間25ps/s、ゲート当りの消費電力0.6mWと良好
な結果を得た。また、100℃近傍の高温においても良好
に動作し、本発明による半導体集積装置が、十分な回路
の動作雑音余裕度を有し、しかも高速かつ低消費電力で
あることが分かった。
部構造断面図である。第２図において、半絶縁性基板11
上の半導体層21としてアンドープのGaAs、半導体層22と
してアンドープのAl0.3Ga0.7As、半導体層23としてアン
ドープのGaAs、第１の半導体層２としてＮ型のGaAs、第
２の半導体層３としてアンドープのAl0.3Ga0.7As、第３
の半導体層４としてアンドープのGaAs、第４の半導体層
５としてアンドープのAl0.5Ga0.5As、第５の半導体層６
としてアンドープのGaAs、オーミック電極７としてAuGe
/Ni、制御電極８及び９としてWSiをそれぞれ用いる。更
に、Ｎ型の高不純物密度領域10は、Siイオンのドーズ量
が約５×1013cm-2で、加速電圧が約50keVの条件でイオ
ン注入した後、また、Ｎ型の中間不純物密度領域24は、
Siイオンのドーズ量が約１×1013cm-2で、加速電圧が約
30keVの条件でイオン注入した後、900℃の短時間熱処理
により形成されている。尚、本実施例における各半導体
層の膜厚及び不純物密度の代表例を示すと、 図示記号 膜厚（Ａ） 不純物密度（×1018cm-3） 21 5000 アンドープ 22 1000 アンドープ 23 1000 アンドープ ２ 100 ２ ３ 200 アンドープ ４ 50 アンドープ ５ 100 アンドープ ６ 150 アンドープ である。本実施例における制御電極８を有するE-FET及
び制御電極９を有するD-FETの代表的性能指数を例示す
ると、 性能指数 E-FET D-FET Lg（μｍ） １ １ Vt（Ｖ） 0.2 −0.6 gm（mS/mm） 350 300 Vr（Ｖ） 1.15 １ BVg（Ｖ） 10 10 である。本実施例においては、E-FETの制御電極がGaAs
に比べエネルギーギャップが大きなAl0.5Ga0.5As上に形
成されているため、実施例１の場合に比べ、E-FETのVr
が更に増加している。また、制御電極８及び９の近傍に
Ｎ型の中間不純物密度領域24を設け、いわゆるLDD（Lig
htly Doped Drain）構造としているため、ゲート耐圧も
増加している。更に、AlGaAsからなるヘテロバッファ層
22を設けているために、短チャネル効果が小さく、チャ
ネル長の短い素子においても良好な特性を得ることがで
きた。また、本実施例の半導体集積装置を用いて、DCFL
回路構成のインバーター及びこれを用いたリング発振器
を作製したところ、雑音余裕度約0.4V、無負荷でのゲー
ト遅延時間25ps/s、ゲート当りの消費電力0.6mWと良好
な結果を得た。また、100℃近傍の高温においても良好
に動作し、本発明による半導体集積装置が、十分な回路
の動作雑音余裕度を有し、しかも高速かつ低消費電力で
あることが分かった。
尚、本実施例においては、E-FET側のオーミック電極
７を第４の半導体層上に形成しているが、このオーミッ
ク電極近傍領域の第４の半導体層を除去し、第３の半導
体層上に形成することも可能である。
７を第４の半導体層上に形成しているが、このオーミッ
ク電極近傍領域の第４の半導体層を除去し、第３の半導
体層上に形成することも可能である。
（実施例３） 第３図は、本発明の他の実施例の半導体集積装置の要
部構造断面図である。第３図において、半絶縁性基板11
上の半導体層１としてアンドープのGaAs、第１の半導体
層２としてＮ型のGaAs、第２の半導体層３としてアンド
ープのAl0.3Ga0.7As、第３の半導体層４としてアンドー
プのGaAs、第４の半導体層５としてアンドープのAl0.3G
a0.7As、第５図の半導体層６のうち31としてＮ型のGaA
s、32としてアンドープのGaAs、オーミック電極７とし
てAuGe/Ni、制御電極８及び９としてWSiをそれぞれ用い
る。また、Ｎ型の高不純物密度領域10は、Siイオンのド
ーズ量が約５×1013cm-2で、加速電圧が約50keVの条件
でイオン注入した後、900℃の短時間熱処理により形成
されている。尚、本実施例における各半導体層の膜厚及
び不純物密度の代表例を示すと、 図示記号 膜厚（Ａ） 不純物密度（×1018cm-3） １ 5000 アンドープ ２ 100 ２ ３ 200 アンドープ ４ 50 アンドープ ５ 50 アンドープ 31 100 ２ 32 50 アンドープ である。本実施例における制御電極８を有するE-FET及
び制御電極９を有するD-FETの代表的性能指数を例示す
ると、 性能指数 E-FET D-FET Lg（μｍ） １ １ Vt（Ｖ） 0.2 −0.6 gm（mS/mm） 350 400 Vr（Ｖ） １ 0.9 BVg（Ｖ） ８ ７ である。本実施例においては、D-FET側においてＮ型のG
aAs層31を設けているため、制御電極９とチャネル層２
及び31との距離が短くなり、D-FETのgmが増加し、高速
化により有利になっている。結果的に、本発明による半
導体集積装置が、十分な回路の動作雑音余裕度を有し、
しかも高速かつ低消費電力であることも確認できた。
部構造断面図である。第３図において、半絶縁性基板11
上の半導体層１としてアンドープのGaAs、第１の半導体
層２としてＮ型のGaAs、第２の半導体層３としてアンド
ープのAl0.3Ga0.7As、第３の半導体層４としてアンドー
プのGaAs、第４の半導体層５としてアンドープのAl0.3G
a0.7As、第５図の半導体層６のうち31としてＮ型のGaA
s、32としてアンドープのGaAs、オーミック電極７とし
てAuGe/Ni、制御電極８及び９としてWSiをそれぞれ用い
る。また、Ｎ型の高不純物密度領域10は、Siイオンのド
ーズ量が約５×1013cm-2で、加速電圧が約50keVの条件
でイオン注入した後、900℃の短時間熱処理により形成
されている。尚、本実施例における各半導体層の膜厚及
び不純物密度の代表例を示すと、 図示記号 膜厚（Ａ） 不純物密度（×1018cm-3） １ 5000 アンドープ ２ 100 ２ ３ 200 アンドープ ４ 50 アンドープ ５ 50 アンドープ 31 100 ２ 32 50 アンドープ である。本実施例における制御電極８を有するE-FET及
び制御電極９を有するD-FETの代表的性能指数を例示す
ると、 性能指数 E-FET D-FET Lg（μｍ） １ １ Vt（Ｖ） 0.2 −0.6 gm（mS/mm） 350 400 Vr（Ｖ） １ 0.9 BVg（Ｖ） ８ ７ である。本実施例においては、D-FET側においてＮ型のG
aAs層31を設けているため、制御電極９とチャネル層２
及び31との距離が短くなり、D-FETのgmが増加し、高速
化により有利になっている。結果的に、本発明による半
導体集積装置が、十分な回路の動作雑音余裕度を有し、
しかも高速かつ低消費電力であることも確認できた。
以上の実施例においては、電子をキャリアとする半導
体集積装置について述べてきたが、正孔をキャリアとす
る場合にも本発明の原理は同様に成り立つ。次に、正孔
をキャリアとする半導体集積装置の実施例について述べ
る。
体集積装置について述べてきたが、正孔をキャリアとす
る場合にも本発明の原理は同様に成り立つ。次に、正孔
をキャリアとする半導体集積装置の実施例について述べ
る。
（実施例４） 本実施例の半導体集積装置の要部構造断面図は第１図
と同様である。第１図において、半絶縁性基板11上の半
導体層１としてアンドープのGaAs、第１の半導体層２と
してＰ型のGe、第２の半導体層３としてアンドープのAl
0.3Ga0.7As、第３の半導体層４としてアンドープのGaA
s、第４の半導体層５としてアンドープのAl0.3Ga0.7A
s、第５の半導体層６としてアンドープのGaAs、オーミ
ック電極７としてAuZn、制御電極８及び９としてWSiを
それぞれ用いる。また、Ｐ型の高不純物密度領域10は、
Beイオンのドーズ量が約５×1013cm-2で、加速電圧が約
50keVの条件でイオン注入した後、900℃の短時間熱処理
により形成されている。尚、本実施例における各半導体
層の膜厚及び不純物密度の代表例を示すと、 図示記号 膜厚（Ａ） 不純物密度（×1018cm-3） １ 5000 アンドープ ２ 100 ２ ３ 200 アンドープ ４ 50 アンドープ ５ 50 アンドープ ６ 200 アンドープ である。本実施例においても、電子をキャリアとする場
合と同様に、特にVrに関して、従来のGaAsMESFETに比較
して改善がみられた。また、本発明による半導体集積装
置が、十分な回路の動作雑音余裕度を有し、しかも高速
かつ低消費電力であることも分かった。
と同様である。第１図において、半絶縁性基板11上の半
導体層１としてアンドープのGaAs、第１の半導体層２と
してＰ型のGe、第２の半導体層３としてアンドープのAl
0.3Ga0.7As、第３の半導体層４としてアンドープのGaA
s、第４の半導体層５としてアンドープのAl0.3Ga0.7A
s、第５の半導体層６としてアンドープのGaAs、オーミ
ック電極７としてAuZn、制御電極８及び９としてWSiを
それぞれ用いる。また、Ｐ型の高不純物密度領域10は、
Beイオンのドーズ量が約５×1013cm-2で、加速電圧が約
50keVの条件でイオン注入した後、900℃の短時間熱処理
により形成されている。尚、本実施例における各半導体
層の膜厚及び不純物密度の代表例を示すと、 図示記号 膜厚（Ａ） 不純物密度（×1018cm-3） １ 5000 アンドープ ２ 100 ２ ３ 200 アンドープ ４ 50 アンドープ ５ 50 アンドープ ６ 200 アンドープ である。本実施例においても、電子をキャリアとする場
合と同様に、特にVrに関して、従来のGaAsMESFETに比較
して改善がみられた。また、本発明による半導体集積装
置が、十分な回路の動作雑音余裕度を有し、しかも高速
かつ低消費電力であることも分かった。
この実施例４は、電子キャリアとする半導体集積装置
の実施例１と対をなすものであるが、本発明の原理に照
合すれば、他の実施例、実施例２及び実施例３に対応し
た正孔キャリアとする半導体集積装置が実現可能なこと
は明らかである。
の実施例１と対をなすものであるが、本発明の原理に照
合すれば、他の実施例、実施例２及び実施例３に対応し
た正孔キャリアとする半導体集積装置が実現可能なこと
は明らかである。
以上実施例１乃至実施例４においては、GaAs,AlGaAs,
Geを半導体材料として用いたが、InGaAs,InAlAs,InP,Ga
Sb,InSb,Siなど他の半導体材料を用いることも可能であ
る。
Geを半導体材料として用いたが、InGaAs,InAlAs,InP,Ga
Sb,InSb,Siなど他の半導体材料を用いることも可能であ
る。
次に、本発明の半導体集積装置の製造方法の実施例に
ついて述べる。
ついて述べる。
（実施例５） 第４図は、本発明の一実施例の半導体集積装置製造方
法の要部製造工程である。第４図（ａ）は、半導体結晶
の断面図である。第４図（ａ）において、半絶縁性基板
11上の半導体層１としてアンドープのGaAs、第１の半導
体層２としてＮ型のGaAs、第２の半導体層３としてアン
ドープのAl0.3Ga0.7As、第３の半導体層４としてアンド
ープのGaAs、第４の半導体層５としてアンドープのAl
0.3Ga0.7As、第５の半導体層６としてアンドープのGaAs
を、分子線エピタキシャル（MBE）法を用いて、各々連
続的に成長する。次に、第４図（ｂ）に示すように、D-
FETとなる領域をフォトレジスト（PR）41でマスクし、C
CL2F2とHeの混合ガス42でドライエッチングして、第５
の半導体層６のアンドープのGaAsを選択的に除去し、E-
FETとなる領域を形成する。次に、このE-FETとなる領域
の第４の半導体層５のアンドープのAl0.3Ga0.7Asをリン
酸系のエッチング液で除去する。前記PR除去後、WSiを
スパッタ法で堆積し、ドライエッチング法で加工する。
その後、Siイオンをドーズ量が約５×1013cm-2で、加速
電圧が約50keVの条件でイオン注入した後、900℃の短時
間熱処理を施す。その後、オーミック電極７としてAuGe
/Niを蒸着し、熱処理により合金化する。最後に、素子
間の配線を行い完成させる。尚、本実施例における各半
導体層を膜厚及び不純物密度の代表例を示すと、 図示記号 膜厚（Ａ） 不純物密度（×1018cm-3） １ 5000 アンドープ ２ 100 ２ ３ 200 アンドープ ４ 50 アンドープ ５ 50 アンドープ ６ 200 アンドープ である。本実施例において得られた素子のしきい値電圧
Vtの標準偏差σVtは、約20mVと良好であった。また、DC
FL回路構成を用いて回路を作製したところ、実施例１で
示したものと同様の良好な性能を確認できた。更に、素
子特性の均一性及び再現性も良好であった。
法の要部製造工程である。第４図（ａ）は、半導体結晶
の断面図である。第４図（ａ）において、半絶縁性基板
11上の半導体層１としてアンドープのGaAs、第１の半導
体層２としてＮ型のGaAs、第２の半導体層３としてアン
ドープのAl0.3Ga0.7As、第３の半導体層４としてアンド
ープのGaAs、第４の半導体層５としてアンドープのAl
0.3Ga0.7As、第５の半導体層６としてアンドープのGaAs
を、分子線エピタキシャル（MBE）法を用いて、各々連
続的に成長する。次に、第４図（ｂ）に示すように、D-
FETとなる領域をフォトレジスト（PR）41でマスクし、C
CL2F2とHeの混合ガス42でドライエッチングして、第５
の半導体層６のアンドープのGaAsを選択的に除去し、E-
FETとなる領域を形成する。次に、このE-FETとなる領域
の第４の半導体層５のアンドープのAl0.3Ga0.7Asをリン
酸系のエッチング液で除去する。前記PR除去後、WSiを
スパッタ法で堆積し、ドライエッチング法で加工する。
その後、Siイオンをドーズ量が約５×1013cm-2で、加速
電圧が約50keVの条件でイオン注入した後、900℃の短時
間熱処理を施す。その後、オーミック電極７としてAuGe
/Niを蒸着し、熱処理により合金化する。最後に、素子
間の配線を行い完成させる。尚、本実施例における各半
導体層を膜厚及び不純物密度の代表例を示すと、 図示記号 膜厚（Ａ） 不純物密度（×1018cm-3） １ 5000 アンドープ ２ 100 ２ ３ 200 アンドープ ４ 50 アンドープ ５ 50 アンドープ ６ 200 アンドープ である。本実施例において得られた素子のしきい値電圧
Vtの標準偏差σVtは、約20mVと良好であった。また、DC
FL回路構成を用いて回路を作製したところ、実施例１で
示したものと同様の良好な性能を確認できた。更に、素
子特性の均一性及び再現性も良好であった。
尚、本実施例においては、E-FETとなる領域の第４の
半導体層５のアンドープのAl0.3Ga0.7Asをリン酸系のエ
ッチング液で除去したが、この半導体層を残したままWS
iを堆積、加工してもよい。この場合、実施例２で述べ
たように、Vrが改善される。また、ドライエッチング用
のガス42として、O2,Cl2,CCl4,CBrF3,CF4,SiCl4,SF6,HC
l,HBrなどのガスの組合せによる混合ガスを用いること
も可能である。更に、ドライエッチング用のガス42の代
わりに、酒石酸や弗化アンモニウム液などを用いてもよ
い。
半導体層５のアンドープのAl0.3Ga0.7Asをリン酸系のエ
ッチング液で除去したが、この半導体層を残したままWS
iを堆積、加工してもよい。この場合、実施例２で述べ
たように、Vrが改善される。また、ドライエッチング用
のガス42として、O2,Cl2,CCl4,CBrF3,CF4,SiCl4,SF6,HC
l,HBrなどのガスの組合せによる混合ガスを用いること
も可能である。更に、ドライエッチング用のガス42の代
わりに、酒石酸や弗化アンモニウム液などを用いてもよ
い。
また、この実施例５は、電子をキャリアとする半導体
集積装置の製造方法であるが、本発明の原理に照合すれ
ば、原則的に、正孔をキャリアとする半導体集積装置の
製造方法としても同様に適応可能なことは明らかであ
る。
集積装置の製造方法であるが、本発明の原理に照合すれ
ば、原則的に、正孔をキャリアとする半導体集積装置の
製造方法としても同様に適応可能なことは明らかであ
る。
（発明の効果） 以上説明したように、本発明によれば、回路の動作雑
音余裕度が大きく、しかも高速性及び低消費電力性に優
れた半導体集積装置が実現できるという効果がある。更
に、均一性及び再現性が良好な製造方法により歩留りが
向上できるため、価格の低減にも非常に有効である。
音余裕度が大きく、しかも高速性及び低消費電力性に優
れた半導体集積装置が実現できるという効果がある。更
に、均一性及び再現性が良好な製造方法により歩留りが
向上できるため、価格の低減にも非常に有効である。
第１図から第３図は本発明の半導体集積装置の実施例に
おける模式的構造断面図、第４図（ａ），（ｂ），
（ｃ）は本発明の半導体集積装置の製造方法の実施例に
おける主な製造工程を示す模式的構造断面図である。 １……アンドープGaAs層、２……第１の半導体層（Ｎ型
GaAsあるいはＰ型Ge）、３……第２の半導体層（アンド
ープAlGaAs）、４……第３の半導体層（アンドープGaA
s）、５……第４の半導体層（アンドープAlGaAs）、６
……第５の半導体層（アンドープGaAs）、７……オーミ
ック電極、8,9……制御電極、10……Ｎ型の高不純物密
度領域、11……基板、21……アンドープGaAs層、22……
アンドープAlGaAs、23……アンドープGaAs、24……Ｎ型
の中間不純物密度領域、31……第５の半導体層（Ｎ型Ga
As）、32……第５の半導体層（アンドープGaAs）、41…
…フォトレジスト、42……ドライエッチング用混合ガ
ス、43……注入イオン。
おける模式的構造断面図、第４図（ａ），（ｂ），
（ｃ）は本発明の半導体集積装置の製造方法の実施例に
おける主な製造工程を示す模式的構造断面図である。 １……アンドープGaAs層、２……第１の半導体層（Ｎ型
GaAsあるいはＰ型Ge）、３……第２の半導体層（アンド
ープAlGaAs）、４……第３の半導体層（アンドープGaA
s）、５……第４の半導体層（アンドープAlGaAs）、６
……第５の半導体層（アンドープGaAs）、７……オーミ
ック電極、8,9……制御電極、10……Ｎ型の高不純物密
度領域、11……基板、21……アンドープGaAs層、22……
アンドープAlGaAs、23……アンドープGaAs、24……Ｎ型
の中間不純物密度領域、31……第５の半導体層（Ｎ型Ga
As）、32……第５の半導体層（アンドープGaAs）、41…
…フォトレジスト、42……ドライエッチング用混合ガ
ス、43……注入イオン。
Claims (6)
- 【請求項１】Ｎ型で高不純物密度の第１の半導体層上に
低不純物密度の第２の半導体層と低不純物密度の第３の
半導体層が順次形成されかつ第１の半導体層は第２の半
導体層より大きな電子親和力を有し、前記第３の半導体
層上に設けられた制御電極か、あるいは、高不純物密度
の第１の半導体層上に低不純物密度の第２の半導体層と
低不純物密度の第３の半導体層と第４の半導体層が順次
形成され、前記第４の半導体層上に設けられた制御電極
のいずれかと、前記制御電極を挟んだ両側に前記第１の
半導体層と電気的に接続された少なくとも２個のオーミ
ック電極とを備えた第１の半導体装置と、前記第３の半
導体層上に第４の半導体層と前記第４の半導体層とは異
なる半導体からなる第５の半導体層とを順に有し、前記
第５の半導体層上に設けられた制御電極と、この制御電
極を挟んだ両側に前記第１の半導体層と電気的に接続さ
れた少なくとも２個のオーミック電極とを備えた第２の
半導体装置とを同一基板上に設けてあり第４及び第５の
半導体層を低不純物密度としたことを特徴とする半導体
集積装置。 - 【請求項２】特許請求の範囲第１項記載の半導体集積装
置において、第１の半導体層を第２の半導体層の電子親
和力とエネルギーギャップの和より小さい電子親和力と
エネルギーギャップの和を有するＰ型の半導体とした特
許請求の範囲第１項記載の半導体集積装置。 - 【請求項３】特許請求の範囲第１項または第２項記載の
半導体集積装置において、第４及び第５の低不純物密度
の半導体層の一部に第１の半導体層と同じ導電型の不純
物を添加したことを特徴とする半導体集積装置。 - 【請求項４】特許請求の範囲第１項または第２項または
第３項記載の半導体集積装置において第４の半導体層を
第２の半導体層より大きいエネルギーギャップの半導体
としたことを特徴とする半導体集積装置。 - 【請求項５】基板上に、第１の半導体層乃至第５の半導
体層を順次結晶成長する工程と、前記結晶の一部の第５
の半導体層を選択的に除去する工程と、前記除去部の、
第４の半導体層上に第１の半導体装置を形成し、前記除
去部以外の第５の半導体層上に第２の半導体装置を形成
する工程を含むことを特徴とする特許請求の範囲第１項
または第２項または第３項または第４項記載の半導体集
積装置の製造方法。 - 【請求項６】基板上に第１の半導体層乃至第５の半導体
層を順次結晶成長する工程と、前記結晶の一部の第５の
半導体層を選択的に除去し、更に第４の半導体層を除去
する工程と、前記除去部の第３の半導体層上に第１の半
導体装置を形成し、前記除去部以外の第５の半導体層上
に第２の半導体装置を形成する工程を含むことを特徴と
する特許請求の範囲第１項または第２項または第３項ま
たは第４項記載の半導体集積装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161512A JP2503594B2 (ja) | 1988-06-28 | 1988-06-28 | 半導体集積装置及びその製造方法 |
| EP89111778A EP0348944B1 (en) | 1988-06-28 | 1989-06-28 | Semiconductor device having compound semiconductor fet of E/D structure with high noise margin |
| DE68928395T DE68928395T2 (de) | 1988-06-28 | 1989-06-28 | Halbleitervorrichtung mit Verbindungshalbleiterfet mit E/D-Struktur mit hoher Geräuschmarge |
| US07/608,039 US5043776A (en) | 1988-06-28 | 1990-11-02 | Semiconductor device having compound semiconductor FET of E/D structure with high margin |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161512A JP2503594B2 (ja) | 1988-06-28 | 1988-06-28 | 半導体集積装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0210747A JPH0210747A (ja) | 1990-01-16 |
| JP2503594B2 true JP2503594B2 (ja) | 1996-06-05 |
Family
ID=15736472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63161512A Expired - Fee Related JP2503594B2 (ja) | 1988-06-28 | 1988-06-28 | 半導体集積装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2503594B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5041393A (en) * | 1988-12-28 | 1991-08-20 | At&T Bell Laboratories | Fabrication of GaAs integrated circuits |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0815205B2 (ja) * | 1985-01-23 | 1996-02-14 | 株式会社日立製作所 | 半導体装置 |
| JPH0793322B2 (ja) * | 1985-09-27 | 1995-10-09 | 株式会社日立製作所 | 半導体装置 |
-
1988
- 1988-06-28 JP JP63161512A patent/JP2503594B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0210747A (ja) | 1990-01-16 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |