JPS62189762A - ３−５族化合物基体上に半導体装置を製造する方法 - Google Patents

３−５族化合物基体上に半導体装置を製造する方法

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JPS62189762A JP61296507A JP29650786A JPS62189762A JP S62189762 A JPS62189762 A JP S62189762A JP 61296507 A JP61296507 A JP 61296507A JP 29650786 A JP29650786 A JP 29650786A JP S62189762 A JPS62189762 A JP S62189762A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ａｔ−Ｖ族化合物基体上に半導体装置を製造
する方法に関するものであシ、更に詳しくいえば、電極
と合金にされていない接点層との境界面を横切る障壁の
高さが、電極とｌ−Ｖ族化合物半導体基体上の境界面を
横切るｌＩ＆壁の高さよシ低く、それにより低抵抗値の
オーミック接点を構成する、合金にされていない接点層
を有する半導体装置を製造する方法に関するものである
。
〔従来技術およびその問題点〕
低雑音、高利得のマイクロ波装置、固体レーザおよび低
消費電力のＬＰＩＯの製造においては、低抵抗匝のオー
ミンクな接点を形成する必要がある。
ガリウムひ素（ＧａＡｓ　）　、υん化インジウム（Ｉ
ｎＰ）、ガリウム・アルミニウムひ素（ＧａＡＩＡｓ）
およびシん化ガリウム（ＧａＰ　）に低抵抗値のオーミ
ンクな接点を形成する際には、金属電極とそれらの■−
Ｖ族化合物牛専体の境界面を横切る障壁が比較的高いた
めに、困難に遭遇している。
高濃度にドープされた半導体上の金属の接触抵抗ρ。が
次式により与えられる。
ここに、φＢは金属と半導体の境界面を横切る障壁の高
さ、Ｎはキャリヤ濃度、ｍ１′は半導体中の電子または
正孔（キャリヤ）の実効質？ｋ、Ｋは誘電率と電子の電
荷およびブランクの定数に依存する定数である。理論的
には、すなわち、（１）式に関しては、キャリヤ濃度Ｎ
を高くシ、障壁の高さφＢを低くでき、または電荷キャ
リヤの実効質量ｍ＊を小さくすることにより、低抵抗率
のオーミックな接点を得ることができる。しかし、与え
られた半導体に対しては、障壁の高さφＢとキャリヤ濃
度Ｎだけを変えることができ、はとんどの■−■族化合
物基体の最高キャリヤｆＩｋ度は一般に１０９ｃｍ−３
より低い。更に１フ工ルミ準位の固定（ｐｉｎｎｉｎｇ
）のために、種々の金属とＩｌｌ　−Ｖ族半導体との境
界面を横切る障壁の高さは大きくは変らない。したがっ
て、低抵抗率のオーミック接点を得る意図は、金ドーパ
ント合金を合金化するというような高濃度ドーピングを
達成するという異常な方法により、または禁止音の−が
狭い半導体をエピタキシャル成長させることにより金属
と半導体の境岑面を横切るＶ４壁の高さφＢｆ低くする
ことにより、キャリヤ濃度Ｎを高くすることに重点が置
かれていた。
これら２つの方法について以下に説明する。
金属−ドーパント合金を合金化することは低抵抗率のオ
ーミック接点を得るために最も広く用いられている方法
であった。この方法は、付着された金−ゲルマニウム（
Ａｕ−Ｇｅ）、金−亜鉛（Ａｕ−Ｚｎ　）　、または金
−ベリリウム（Ａｕ−Ｂｅ）の合金を３６０℃よ、！７
高い温度で熱処理すなわち合金化することを含み、合金
化中にたとえばＧａＡｓ基体中でのＧａ　　とのＡｕの
反応により、５Ｘ１０１９備−３というようにｈいキャ
リヤ濃度および１０−６Ω−備２はど低い接点抵抗率が
得られる。この技術が雑誌［ソリッド・ステート・エレ
クトロニクス（５ｏｌｉｄ−８ｔａｔｅ　Ｅｌｅｃｔｒ
ｏｎｉｃｓ）Ｊ　１８巻、５４１〜５５０頁（１９７５
年）所載のブイ・エル会ライドアウト（ｖ、　Ｌ、　Ｒ
ｉｄｅｏｕｔ　）の「ア・レビュー・オン・ザ・セオリ
イ・アンド・テクノロジー・フォー会オーミック９コン
タクツ・ツー・ブルーフ１１１−Ｖコンパクンド・セミ
コンタ／１１−ス（Ａ　Ｒｅｖｉｅｗ　ｏｆ　ｔｈｅ　
Ｔｈｅｏｒ７　ａｎｄ　Ｔｅｃｈｎｏｌｏｇｙ　ｆｏｒ
　Ｏｈｍｉｃ　Ｃｏｎｔａｃｔｓ　ｔｏ　ＧｒｏｕｐＩ
ＩＩ　Ｖ　Ｃｏｍｐｏｕｎｄ　Ｓｅｍ１ｃｏｎｄｕｃｔ
ｏｒｓ）Ｊと題する論文において論じられている。
ここで、第１Ａ図〜第１ｃ図を参照して、金属−ドーパ
ント合金オーミック接点を有する半導体装置の製造のた
めに使用される処理上′８を説明する。第１Ａ図に示す
ように、基体２内に、シリコン（Ｓｉ）を注入してから
、約８５０℃で１５分間焼きなますことにより能動領域
４が形成される。
あるいは、基体２の主表面上に能動領域４をエピタキシ
ャル成長させることができる。それから、基体２の電気
的に分版された部分の上に各半導体装置が形成されるよ
うに、分離領域（図示せず）が形成される。ソースｔｊ
ｄ口部とドレイン開口部を有するマスク６が能動領域４
の上に形成され、通常のリフトオフ（目を−ｏｆｆ）技
術を用いて、合金たとえばＡｕＧｅがマスク６内のソー
ス開口部とドレイン開口部を通じて能動領域４の表面上
に付着される。付着された合金は熱処理、または合金化
されてＡ１１Ｇｅ　のオーミック接点８，１０を形成す
る（第１Ｂ図）。合金化に続いて、ゲート開口部を有す
るマスク１２が形成され、能動領域４にチャネルがエツ
チングされる。その後で、マスク１２内のゲート開口部
を通じてゲート′成極１４が付着され、それからマスク
１２が除去される（第１Ｃ図）。この方法により形成さ
れた金属−ドーパント合金ｔをする半導体装置には、（
１）合金の深さを制御できないこと、ｔ２）！極を付着
する前の表面上の清浄化によって接点の質が大きく変る
こと、（３）１０−６０−１２より低い接点抵抗率を得
ることが困難であること、（４）半導体装置との境界面
が荒く、そのために流れる電流が一様ではないこと、の
ようないくつかの欠点がある。
接点抵抗率を低くする第２の技術は、禁止帯の幅が狭い
半導体をエピタキシャル成長させて、へテロエピタキシ
ャル・オーミック接点を形成ｆｂことにより障壁の高さ
を低くすることである。禁止帯の幅が狭い半導体のエピ
タキシャル成長は、分子ビーム（ＭＢＥ）、または基体
に格子を一致させることができ、かつ金属と半導体の境
界面を横切る障壁が低い半導体の層の金ＸＶ機物気相成
長（ＭＯＶＰＥ）により通常行われる。この目的のため
に使用される半導体はＧｅおよびＩｙＩＡｓ　であった
。それらの半導体の障壁の高さは０．５ｅＶよシ低い。
これはＧａＡｓ　の障壁の高さ０．７〜０．９ｅＶよシ
かなシ低い。また、ＩｎＡｓの電子の実効質量ｍ’＝０
．０２ｍ　（ｍは自由空間内の電子の質りはＧａＡｓ　
の実効質ｔｍ”＝０．０６８よシはるかに低い。ａｅＯ
高濃度にドープされたＮＩを成長させることにより（Ｎ
〜１０１９画一３）、またはＧａＡｓ上に高濃度にドー
プされた、成分が変化させられたＩｒ１ＧａＡｓ　０層
を成長させることにより得られていた。最低の接点抵抗
率（１０−’Ω−α２）が金属７／ゲルマニウム／ガリ
ウムひ素のオーミック接点で達成されている。ヘテロエ
ピタキシャル・オーミック接点が、雑誌「ジャーナル・
オン・バキュウム・サイエンス・テクノロジー（Ｊｏｕ
ｒｎａｌｏｆ　Ｖａｒ！ｔ＋ｕｍ　５ｃｉｅｎｃＣＴｅ
ｃｈｎｏｌｏｇｙ）第１９巻第３号（１９８１年）６２
４頁所載のウッドオール（Ｗｏｏｄａｌｌ）他の「オー
ミック・コンタクツ働ツー・ＧａＡｓａユージング・グ
レーデッド・バンド・ギャップ・レーヤー嗜オン＊　Ｇ
ａ　Ｉｎ　Ａｓ・グロウンｅバイΦモルキュラー・ビー
ム・エピタキシー（Ｏｈｒｎｉｃ　Ｃｏｎｔａｃｔｓ　
　ｔｏ　ＧａＡｓ”ＵｓｉｎｇＧｒａｄｅｄ　Ｂａｎｄ
　Ｇａｐ　Ｌａｙｅｒｓ　ｏｆ　Ｇａ　Ｉｎ　ＡａＧｒ
ｏｗｎ　　Ｂｙ　Ｍｏ１ｃｕｌａｒ　　Ｂｅａｍ　Ｅｐ
ｉｔａｘｙ　）Ｊと題する論文、および雑誌「エレクト
ロニック・レタースＥｌｅｃｔｒｏｎｉｃ　Ｌｅｔｔｅ
ｒｓ）第１５巻（１９７９年）８００頁所載のストール
（Ｓｉａｌｌ）　　他による［ウルトラ・ロー・レジス
タンス・オーミック・コンタクツ・ツー・ｎ　−ＧａＡ
ｓ　（Ｕｌ　ｔｒａＬｏｖｒ　Ｒｅ５ｉｓｔａｎｃｅ　
Ｏｈｍｉｃ　Ｃｏｎｔａｃｔｓ　　ｔ。
ｎ−ＧａＡｓ　）　Ｊ　と題する論文において論じられ
ている。ヘテロエピタキシャルオーミック接点の欠点は
、（１）マイクロ波半導体装置を製造するために必要な
プレーナ技術に適合しないこと、（２）半導体装置の処
理工程を実行するために高価で、複雑な機器を必要とす
ること（それらの機器を使用しないとそれらの工程を実
行できないことがある〕、（３）それらのへテロエピタ
キシャルオーミック接点が形成される基体すなわちエピ
タキシャル層Ｋ　一致する格子を必要とすること、であ
る。
〔発明の目的〕
本発明の目的は、低抵抗値のオーミック接点を有する半
導体装置を製造する方法を得ることである。
本発明の別の目的は、電極と合金にされていない接点抵
抗率層の境界面を横切る障壁の高さが、電極とｌｌＩ　
−Ｖ族化合物半導体基体またはその基体の内部あるいは
上に形成された能動領吠との境界面を横切る障壁の高さ
より低いようなｔＵ−Ｖ族化合物半導体基体上に合金に
されていない接点層をＭする半導体装置を製造する方法
を得ることである。
本発明の更に別の目的は、マイクロ波およびデジタル集
積回路を餌造するために必要なプレーナ技術に適合する
１Ａ：抵抗値オーミック接点を有する半導体装置を製造
する方法を得るととである。
〔発明の概要〕
本発明は、合金にされていない接点層を含み、電極と合
金にされていない接点層の間の境界面を横切るＲ壁の高
さが、電極と、半導体装置が上に形成される■−■族化
合物半導体内に形成された能動領域との境界面に形成さ
れた障壁よシはいような半導体装置を製造する方法に関
するものである。そのような合金にされていない接点層
を製造する好適なやシカは、Ｉ！１族または■族元素を
高濃度に注入することである。この方法はマイクロ波集
積回路を製造するために必要なプレーナ技術に適合する
。更に、高濃度イオン注入により形成される■ｔ　−ｖ
族化合物半導体は高い電子親和性を有する。その問い電
子親和性はエピタキシャル成長またはその他の非プレー
ナ製造接触により通常達成される。プレーナ半導体装ｉ
１を必要としなければ、基体と一致する格子を有する半
導体のエビタキシャル成長により合金にされていない接
点層を形成できる。電極との境界面を横切る障壁の高さ
φＢが低い合金にされていない接点層の形成は、接点抵
抗≦ρ。を低くする方が、キャリヤ濃度を高くすること
よりも容易である。というのは、接点抵抗率ρＣが　ｌ
／Ｎの平方根の関数またはφＢの指数の関数として変化
するからである。
ｉｔ　−ｖ族化合物牛導体基体上に半導体装置を製造す
る本発明の方法の第１の実施例においては、基体内に能
動領域が形成され、その能動領域の選択された部分の上
にゲート電極が形成される。次に、ゲート電極をマスク
として用いて、能動領域内に合金にされていない接点層
が形成され、その合金にされていない接点層の選択され
た部分の上にソース電極とドレイン電極が形成される。
ソース電極およびドレイン電極と合金にされていない接
点層上の間の境界面を横切る障壁の高さは、ソース電極
およびドレイン電極と■−■族化合物基体との間の境界
面を横切る障壁よシ低く、かつソース電極およびドレイ
ン電極と能動領域との間の境界面を横切る障壁より低い
。
■−ｖ族化合物牛導体基体上に半導体装置を製造する本
発明の方法の第２の実施例においては、基体内に能動領
域が形成され、その能動領域内に合金にされていない接
点層が形成される。合金にされていない接点層の選択さ
れた部分がエツチングにより除去されて能動領域を露出
し、能動領域のその露出された部分の上にゲート電極が
形成される合金にされていない接点層の選択された部分
の上にソース電極とドレイン電極が形成される。
ソース電極およびドレイン電極と合金にされていない接
点層との間の境界面を横切る障壁は、ソース電極および
ドレイン電極と■−■族化合物基体との間の境界面を横
切る障憂よす低く、かつソース電極およびドレイン電極
と能動領域との間の境界面を横切る障壁より低い。
本発明の第１の実施例および第２の実施例においては、
能動領域および合金にされていない接点層はイオン注入
およびエピタキシャル成長により形成できる。
本発明の第１の実施例と第２の実施例の方法は、本発明
の方法に従って製造された合金にされていない接点層を
有する半導体装置が低抵抗値のオーミック接点を肩（７
、そのために低雑音で、高利得のマイクロ波半導体装置
、固体レーザおよび低電力消費量の高速デジタル装置を
、ＧａＡｓ、　ＩｎＰ　５ＧａＡＩＡｓ　およびＧａＰ
のような■−ｖ族化合物半纏体上に形成する点において
、低抵抗値のオーミック接点を得る従来の方法より有利
である。
〔実施例〕
以下、図面を参照して本発明の詳細な説明する。
本発明の方法の第１の実施例による製造方法を第２Ａ図
〜第２Ｄ図を参照して説明する。第２Ａ図に示すように
、ＩＪＩ−Ｖ族化合物半導体基体２の上にイオン注入ま
たはエピタキシャル成長注入のような公矧方法により能
動領域４を形成する。能動領域４を形成した後で、能動
領域４の表面にゲート電極２０を付滑する。ゲート電極
２０の横断面が台形で、その台形の小さい下底部が能動
領域短絡を阻止するように角度反応性イオンエツチング
を行うことができ、それに統いてソース電極２２ａとド
レイン領域２２ｂ　を形成できる（第２Ｂ図、）。
第２Ｂ図を参照して、ゲート電極２０をマスクとして用
いてソース領域２２ａ　　とドレイン領域２２ｂを能動
領域４内に形成する。ソース領域２２ａとドレイン領域
２２ｂはドーパントイオンを高濃度に注入することによ
り形成した高濃度にドープされた層すなわち領域である
。ドーパントイオンは基体２の組成に従って選択する。
たとえば、基体２が半絶縁ＧａＡｓ、　ｎ形ＧａＡｓ、
　ＧａＡｌＡｓまたはｎ形ＧａＰであるとすると、ドー
パントは、２５〜１００ＫｅＶのエネルギーで１０”ｍ
”　の濃度に注入されたシリコン（Ｓｉ）、または９０
〜２００ＫｅＶのエネルギーで１０１４ｃｍ−２の濃度
に注入されたすず（Ｓｎ）とすることができる。基体が
ｐ形ＩｎＰまたはｐ形Ｇ　ａ　Ｐ　であるとすると、ド
ーパントは１０〜５０　ＫｅＶのエネルギーで１０　　
ｃｍ　　のｆｉｆｉＦに注入貞引−奔ペリリウム（Ｒｎ
ｌまたは６０〜１２０　ＫｅＶのエネルギーで約１０１
４．ｌ−２の濃度に注入された亜鉛（Ｚｎ）　とするこ
とができる。高濃度にドープされ九ソース領域２２ａと
ドレイン領域２２ｂの形成は重要ではない。しかし、そ
れらの領域により動作特性が改善される。
基体２の組成に従って選択したイオンを注入することに
より、厚さが５０ＯＡまでの合金にされていない接点層
２６ａ、２６ｂ　をソース領域２２ａ　　とドレイン領
域２２ｂにそれぞれ形成する。合金にされていない接点
層２６ａ、２６ｂ　ｋ形成するために注入するイオンの
例は次の通りである。すなわち、基体２を半絶縁ＧａＡ
Ｓ、　ｎ形ＧａＡｓ　　またはＧａＡｌＡｓ　で形成す
るものとすれば、インジウム（Ｉｎ）を９０　ＫｅＶ　
　までｔ７）　ｘ　４　ｋ　キー　テ、約１０１７倒−
２の濃度に注入する。基体２がｐ形ＩｎＰ　であれば、
ひ素（Ａ、Ｓ）　ｔたはアンチモン（、Ｓｂ）を６０Ｋ
ｅＶまでのエネルギーで、約１０　−　　の濃度で注入
する。基体２がｎ形またはｐ形のＧａＰであれば、丁ｎ
と　Ａ３をそれぞれ９０　ＫｅＶと６０ＫｅＶのエネル
ギーで１０　　ｃｍ　　　で注入する。それから、Ｉｎ
Ａｓ雰囲気中で７００〜９００℃の温度において約１５
〜３０分間キャップレス熱処理（ｃａｐｌｅｓｓ　ａｎ
ｎｅａｌｉｎｇ　）する。好適な熱処理時間はそれぞれ
８５０℃および１５分間と１画されている。あるいは、
半導体装置の表面にＳｉ３Ｎ４またはｓ　ｉｏｌの絶縁
層を形成でき、任意の炉内部でＮ２またはＨ怠の雰囲気
中で熱処理を行うことができる。熱処理が終ったら、分
離領域（図示ゼず〕を形成して、同じ基体２の上に形成
できるいくつかの半導体装１ｔを電気的に分離する。分
離領域は、鉄（Ｆｅ）または酸素（０２）のイオン注入
またはメサエッチングのような公知の方法に従って形成
する。
第２０図に示されている、ソース電極開口部３２とドレ
イン電極開口部３４を有するマスク３０゜たとえばフォ
トレジストを、合金にされていない接点、９２６　ａ　
、　２６　ｂおよびゲート２０の上に、周知のリフトオ
フ技術を用いて形成する。第２Ｄ図に示されているソー
ス電極３６とドレイン電極３８を、マスク３０のソース
電極開口部３２とドレイン電極開口部３４を通じて従来
の付着法、たとえば電子ビーム蒸Ｍまたはスパッタリン
グにより付着する。ソースＮ、極３６とドレイン電極３
８は、金（Ａｕ）、タングステン（Ｗ）　、金−チタン
合金（ＡｕＴｉ）または金−ゲルマニウム−ニッケル合
金（ＡｕＧｅＮｉ）　のような金属で形成する。
次に、合金にされていない接点Ｍを含む半導体装置を製
造する本発明の方法の第２の実施例を第３Ａ図〜第３Ｃ
図を参照して説明する。第３Ａ図に示すように１．能動
領域４と、ソースおよびドレインの領域２２と、合金に
されていない接点層２６とを本発明の方法の第１の実施
例に関して行ったのと同じやり方で形成する。第１の実
施例に関して説明した熱処理条件と同じ熱処理条件の下
で半導体装置を熱処理した後で、分離領域（図示せず）
を形成する。それから、ゲート電極開口部５０を有する
マスク４８、たとえばフォトレジストを周知のリフトオ
フ接触を用いて形成する。
エツチングされた通路が能動領域４の中を約１０ＯＡだ
け延びるように、通路す外わちチャネル（第３　Ｂ図）
をソースおよびドレイン領域２２ａと合金にされていな
い接点層２６＆を通じてエツチングする。このエツチン
グに用いるエッチ剤は、硫酸、水、過酸化水素を１００
　：　５　：　１　０割合で含む。このエツチング液の
エツチング速反は１００Ａ／分である。このエツチング
によりソース領域２２ａ　　と、ドレイン領域２２ｂ　
　と、別々の合金にされていない接点層２６ａ、２６ｂ
　　とが形成される。
エツチングが終つ７辷後で、マスク４８の一部ｔｕ出し
、除去することによりソース領域開口部５２とドレイン
領域開口部５４をマスク４８に形成する。それからマス
ク４Ｂを通じてソース電極３６と、ドレイン電極３８お
よびゲートｔム４０を付着する。その後でマスク４８を
除去する。（あるいは、ゲート開口部５０を通じてゲー
ト・電極４０を付潰し、それからソース領域開口部５２
とドレイン領域開口部５４を形成する前にフォトレジス
ト（図示せず）で覆う。）ソース電極３６と、ドレイン
電極３８およびゲート電極４０は同じ材料、たとえばタ
ングステン（Ｗ、）または第１の実施例の方法に関連し
て述べた他の材料のうちの任意の材料で形成する。それ
らの各電極は同時に付着する。エツチングによりマスク
４８がアンダーカットされ、それによりリップ５６、し
たがってゲート電極４０は能動領域４の上にのみ形成さ
れ、ソース領域２２ａ、ドレイン領域２２ｂ　または合
金にされていない接点層２６ａ　、２６ｂ　Ｋは接触し
ない。
以上説明した本発明の方法の第１の実施例および第２の
実施例は、イオン注入により能動領域４と、合金にされ
ていない接点層２６ａ、２６ｂを形成することに関する
ものであるが、エピタキシャル成長により形成された合
金にされていない接点層の格子が■−ｖ族半導体基体に
一致するのであれば、本発明の方法の第２の実施例に類
似する方法を用いてエピタキシャル成長により能動領域
４と合金にされていない接点層を形成することも可能で
ある。
本発明の方法の第１の実施例および第２の実施例に従っ
て形成した合金にされていない接点層２６ａ、２６ｂは
十分に低い接点抵抗率を有するから、ソース電極とドレ
イン電極に対するオーミック接点を形成するための熱処
理は不要である。しか１７、合金にされていない接点Ｎ
２６ａ、２６ｂ　とソース電極３６およびドレインを他
８との間にオーミック接点を形成するため、および電極
材料と合金にされていない接点層の合金を、電極材料が
合金にされていない接点層２６ａ、２６ｂの中に拡散す
る領域に形成するために、この半導体装置は３７０〜４
５０℃の温度で熱処理できる。
合金にされていない接点層を含む半導体装置を製造する
方法の以上説明した実施例は、以上説明した詳しい説明
からこの分野における当業者には明らかであるような多
くの特徴および利点を有する。
【図面の簡単な説明】
第１Ａ図〜第１Ｃ図は従来の金属−ドーパント合金オー
ミック接点を有するＭＥＳＦＥＴを製造する諸工程を示
す断面図、第２Ａ図〜第２Ｄ図は合金にされていない接
点層を含む半導体装置を本発明の方法の第１の実施例に
従って製造する種々の工程を示す断面図、第３Ａ図〜第
３Ｃ図は合金にされていない接点層を含む半導体装置を
本発明の方法の第２の実施例に従って製造する種々の工
程を示す断面図である。 ２・・・・半導体基体、４・・・・能動領域、２０．４
０・・・・ゲート電極、２２ａ、３６・・ｅ・ソース電
極、２２ｂ、３８−−　＠働ドレイン電極、２６ａ、２
６ｂ・・・・合金にされていない接点層。

Claims (10)

    【特許請求の範囲】
  1. （１）III−Ｖ族化合物基体上に半導体装置を製造する
    方法であつて、 （ａ）前記基体（２）の上に能動領域（４）を形成する
    工程と、 （ｂ）能動領域（４）の選択された部分の上にゲート電
    極（２０）を形成する工程と、 （ｃ）能動領域（４）の選択された部分の上にゲート電
    極（２０）をマスクとして用いて合金にされていない接
    点層（２６ａ、２６ｂ）を形成する工程と、（ｄ）合金
    にされていない接点層（２６ａ、２６ｂ）の選択された
    部分の上にソース領域およびドレイン領域（３６、３８
    ）を形成する工程にして、ソース領域およびドレイン領
    域（３６、３８）と合金にされていない接点層（２６ａ
    、２６ｂ）との境界面を横切る障壁の高さは、ソース領
    域およびドレイン領域（３６、３８）と能動領域（４）
    の境界面を横切る障壁の高さより低くされている工程と
    を備えることを特徴とするIII−Ｖ族化合物基体上に半
    導体装置を製造する方法。
  2. （２）特許請求の範囲第１項記載の方法であつて、前記
    工程（ｃ）は、周期律表のIII族およびＶ族から選択さ
    れた少くとも１つの元素を、能動領域（４）の選択され
    た部分に注入することにより合金にされていない接点層
    （２６ａ、２６ｂ）を形成する工程を含み、合金にされ
    ていない接点層（２６ａ、２６ｂ）はIII−Ｖ族化合物
    半導体を含むことを特徴とする方法。
  3. （３）特許請求の範囲第１項記載の方法であつて、前記
    工程（ｃ）は、イオン注入により合金にされていない接
    点層（２６ａ、２６ｂ）を形成する工程を含み、工程（
    ａ）の後で、工程（ｄ）の前に少くとも７００℃の温度
    で半導体装置を焼きなますことを特徴とする方法。
  4. （４）特許請求の範囲第３項記載の方法であつて、基体
    （２）はＧａＡｓを含み、前記工程（ｃ）はＩｎを注入
    することにより合金にされていない接点層（２６ａ、２
    ６ｂ）を形成する工程を含むことを特徴とする方法。
  5. （５）特許請求の範囲第３項記載の方法であつて、基体
    （２）はＩｎＰを含み、前記工程（ｃ）はＡｓとＳｂよ
    り成る群から選択された元素を注入することにより合金
    にされていない接点層（２６ａ、２６ｂ）を形成する工
    程を含むことを特徴とする方法。
  6. （６）III−Ｖ族化合物基体上に半導体装置を製造する
    方法であつて、 （ａ）基体（２）内に能動領域（４）を形成し、その能
    動領域（４）中に合金にされていない接点層（２６ａ、
    ２６ｂ）を形成する工程と、 （ｂ）能動領域（４）を露出させるために合金にされて
    いない接点層（２６ａ、２６ｂ）の選択された部分をエ
    ッチングする工程と、 （ｃ）能動領域（４）の露出された部分の上にゲート電
    極（４０）を形成し、合金にされていない接点層（２６
    ａ、２６ｂ）の選択された部分の上にソース領域および
    ドレイン領域（３６、３８）を形成する工程にして、ソ
    ース領域およびドレイン領域（３６、３８）と合金にさ
    れていない接点層（２６ａ、２６ｂ）との境界面を横切
    る障壁の高さは、ソース領域およびドレイン領域（３６
    、３８）と能動領域（４）の境界面を横切る障壁の高さ
    より低くされている工程と を備えることを特徴とするIII−Ｖ族化合物基体上に半
    導体装置を製造する方法。
  7. （７）特許請求の範囲第６項記載の方法であつて、前記
    工程（ａ）は、周期律表のIII族およびＶ族から選択さ
    れた少くとも１つの元素を能動領域（４）に注入するこ
    とにより合金にされていない接点層（２６ａ、２６ｂ）
    を形成する工程を含み、合金にされていない接点層（２
    ６ａ、２６ｂ）はIII−Ｖ族化合物半導体を含むことを
    特徴とする方法。
  8. （８）特許請求の範囲第６項記載の方法であつて、前記
    工程（ａ）は、能動領域（４）内に高濃度にドープされ
    た層（２２ａ、２２ｂ）を形成する工程と、その高濃度
    にドープされた層（２２ａ、２２ｂ）内に合金にされて
    いない接点層（２６ａ、２６ｂ）を形成する工程とを含
    み、 前記工程（ｂ）は、高濃度にドープされた層（２２ａ、
    ２２ｂ）の選択された部分および合金にされていない接
    点層（２６ａ、２６ｂ）の選択された部分をエッチング
    して能動領域（４）の選択された部分を露出する工程を
    含むことを特徴とする方法。
  9. （９）特許請求の範囲第８項記載の方法であつて、前記
    工程（ａ）は、イオン注入により高濃度にドープされた
    層（２２ａ、２２ｂ）を形成する工程と、イオン注入に
    より合金にされていない接点層（２６ａ、２６ｂ）を形
    成する工程とを含み、工程（ａ）の後および工程（ｂ）
    の前に少くとも７００℃の温度で半導体装置を焼きなま
    すことを特徴とする方法。
  10. （１０）特許請求の範囲第９項記載の方法であつて、基
    体（２）はＧａＡｓを含み、前記工程（ａ）はＳｉとＳ
    ｎとより成る群から選択された元素を注入することによ
    り高濃度にドープされた層（２２ａ、２２ｂ）を形成す
    る工程と、Ｉｎを注入することにより合金にされていな
    い接点層（２６ａ、２６ｂ）を形成する工程とを含むこ
    とを特徴とする方法。
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