JP2000349280A - 半導体装置及びその製造方法並びに半導体基板構造 - Google Patents
半導体装置及びその製造方法並びに半導体基板構造Info
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Abstract
(57)【要約】
【課題】 高コストの特殊な成長技術を不要にして、リ
ーク及びゲート耐圧を劣化させることなく、寄生抵抗の
減少を図る。 【解決手段】 開示されている半導体装置は、例えば半
絶縁性ＧａＡｓ基板１上にＧａＡｓ層等からなるバッフ
ァ層２を介して、チャネル層となるノンドープＩｎＧａ
Ａｓ層３が形成され、このノンドープＩｎＧａＡｓ層３
上には、第１のｎ型ＡｌＧａＡｓ層４、第２のｎ-型Ａ
ｌＧａＡｓ層５及び第３のｎ型ＡｌＧａＡｓ層６が順次
に成膜され、第２のｎ-型ＡｌＧａＡｓ層５が最も低い
不純物濃度に設定されるように構成されたキャリア供給
層７が形成されている。
ーク及びゲート耐圧を劣化させることなく、寄生抵抗の
減少を図る。 【解決手段】 開示されている半導体装置は、例えば半
絶縁性ＧａＡｓ基板１上にＧａＡｓ層等からなるバッフ
ァ層２を介して、チャネル層となるノンドープＩｎＧａ
Ａｓ層３が形成され、このノンドープＩｎＧａＡｓ層３
上には、第１のｎ型ＡｌＧａＡｓ層４、第２のｎ-型Ａ
ｌＧａＡｓ層５及び第３のｎ型ＡｌＧａＡｓ層６が順次
に成膜され、第２のｎ-型ＡｌＧａＡｓ層５が最も低い
不純物濃度に設定されるように構成されたキャリア供給
層７が形成されている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法並びに半導体基板構造に係り、詳しくは、
化合物半導体層間にヘテロ接合が形成されたＨＥＭＴ
（High Electron Mobility Transistor；高電子移動度
トランジスタ）からなる半導体装置及びその製造方法並
びに半導体基板構造に関する。
その製造方法並びに半導体基板構造に係り、詳しくは、
化合物半導体層間にヘテロ接合が形成されたＨＥＭＴ
（High Electron Mobility Transistor；高電子移動度
トランジスタ）からなる半導体装置及びその製造方法並
びに半導体基板構造に関する。
【０００２】
【従来の技術】組成の異なる化合物半導体層間に形成さ
れたヘテロ接合を利用したＦＥＴ（Field Effect Trans
istor;電界効果型トランジスタ）の一種として知られて
いるＨＥＭＴは、電子の高移動度の利点を活かして高速
動作が可能なだけでなく、マイクロ波帯等の超高周波帯
における高出力かつ高効率動作が可能なので、衛星通信
機器等に搭載される送信出力用トランジスタ等の用途に
広く採用されている。
れたヘテロ接合を利用したＦＥＴ（Field Effect Trans
istor;電界効果型トランジスタ）の一種として知られて
いるＨＥＭＴは、電子の高移動度の利点を活かして高速
動作が可能なだけでなく、マイクロ波帯等の超高周波帯
における高出力かつ高効率動作が可能なので、衛星通信
機器等に搭載される送信出力用トランジスタ等の用途に
広く採用されている。
【０００３】図１２は、上述したＨＥＭＴからなる従来
の半導体装置の構成の一例を示す断面図で、例えば半絶
縁性ＧａＡｓ（ガリウム・砒素）基板１０１上にはＧａ
Ａｓ層等からなるバッファ層１０２を介して、チャネル
層となるノンドープＩｎＧａＡｓ（インジューム・ガリ
ウム・砒素）層１０３が形成され、さらにこのノンドー
プＩｎＧａＡｓ層１０３上にはキャリア供給層となるｎ
型ＡｌＧａＡｓ層１０４が形成されている。ノンドープ
ＩｎＧａＡｓ層１０３とｎ型ＡｌＧａＡｓ層１０との間
にはヘテロ接合が形成されている。
の半導体装置の構成の一例を示す断面図で、例えば半絶
縁性ＧａＡｓ（ガリウム・砒素）基板１０１上にはＧａ
Ａｓ層等からなるバッファ層１０２を介して、チャネル
層となるノンドープＩｎＧａＡｓ（インジューム・ガリ
ウム・砒素）層１０３が形成され、さらにこのノンドー
プＩｎＧａＡｓ層１０３上にはキャリア供給層となるｎ
型ＡｌＧａＡｓ層１０４が形成されている。ノンドープ
ＩｎＧａＡｓ層１０３とｎ型ＡｌＧａＡｓ層１０との間
にはヘテロ接合が形成されている。
【０００４】キャリア供給層であるｎ型ＡｌＧａＡｓ層
１０４の中央部にはショットキ接合を形成するように例
えばＷＳｉ（タングステン・シリサイド）からなるゲー
ト電極１０５が形成されると共に、このゲート電極１０
５の側面側には例えばｎ型ＧａＡｓ層からなるソースコ
ンタクト層１０６及びドレインコンタクト層１０７がそ
れぞれ形成され、各コンタクト層１０６、１０７にはソ
ース電極１０８及びドレイン電極１０９が形成されてい
る。ゲート電極１０５とソース及びドレインコンタクト
層１０６、１０７との間のリセス部には酸化膜１１０が
形成されて、両者間は酸化膜１１０の膜厚分離されてい
る。
１０４の中央部にはショットキ接合を形成するように例
えばＷＳｉ（タングステン・シリサイド）からなるゲー
ト電極１０５が形成されると共に、このゲート電極１０
５の側面側には例えばｎ型ＧａＡｓ層からなるソースコ
ンタクト層１０６及びドレインコンタクト層１０７がそ
れぞれ形成され、各コンタクト層１０６、１０７にはソ
ース電極１０８及びドレイン電極１０９が形成されてい
る。ゲート電極１０５とソース及びドレインコンタクト
層１０６、１０７との間のリセス部には酸化膜１１０が
形成されて、両者間は酸化膜１１０の膜厚分離されてい
る。
【０００５】図１２の構造で、ノンドープＩｎＧａＡｓ
層１０３の表面には、ｎ型ＡｌＧａＡｓ層１０４からキ
ャリアが供給されることにより、二次元電子層（ガス）
１１２が形成されている。この二次元電子層１１２内の
電子が、キャリア供給層であるｎ型ＡｌＧａＡｓ層１０
４を横切るように流れるトンネル電流を通じてソース電
極１０８とドレイン電極１０９との間を移動することに
より、ドレイン電流が流れてＦＥＴの動作に寄与するよ
うになっている。ここで、二次元電子層１１２の濃度
は、その直上のキャリア供給層であるｎ型ＡｌＧａＡｓ
層１０４の膜厚又は不純物濃度（以下、濃度とも称す
る）により決定されるようになっている。
層１０３の表面には、ｎ型ＡｌＧａＡｓ層１０４からキ
ャリアが供給されることにより、二次元電子層（ガス）
１１２が形成されている。この二次元電子層１１２内の
電子が、キャリア供給層であるｎ型ＡｌＧａＡｓ層１０
４を横切るように流れるトンネル電流を通じてソース電
極１０８とドレイン電極１０９との間を移動することに
より、ドレイン電流が流れてＦＥＴの動作に寄与するよ
うになっている。ここで、二次元電子層１１２の濃度
は、その直上のキャリア供給層であるｎ型ＡｌＧａＡｓ
層１０４の膜厚又は不純物濃度（以下、濃度とも称す
る）により決定されるようになっている。
【０００６】ところで、ＦＥＴとしての性能向上を図る
には、ゲート電極１０５とソース電極１０８又はドレイ
ン電極１０９との間の電流経路に形成される寄生抵抗を
低減することが必要であるが、このためにはゲート電極
１０５の直下の位置のキャリア供給層であるｎ型ＡｌＧ
ａＡｓ層１０４の濃度を高めることが必須の条件とな
る。一方、そのｎ型ＡｌＧａＡｓ層１０４の濃度を高め
ると、ショットキリーク（以下、リークとも称する）が
増加すると共に、ゲート耐圧が低下するという不都合が
生ずる。それゆえ、寄生抵抗の低減と、低リーク・高ゲ
ート耐圧との間は、キャリア供給層であるｎ型ＡｌＧａ
Ａｓ層１０４の濃度に関してトレードオフの関係にあ
る。
には、ゲート電極１０５とソース電極１０８又はドレイ
ン電極１０９との間の電流経路に形成される寄生抵抗を
低減することが必要であるが、このためにはゲート電極
１０５の直下の位置のキャリア供給層であるｎ型ＡｌＧ
ａＡｓ層１０４の濃度を高めることが必須の条件とな
る。一方、そのｎ型ＡｌＧａＡｓ層１０４の濃度を高め
ると、ショットキリーク（以下、リークとも称する）が
増加すると共に、ゲート耐圧が低下するという不都合が
生ずる。それゆえ、寄生抵抗の低減と、低リーク・高ゲ
ート耐圧との間は、キャリア供給層であるｎ型ＡｌＧａ
Ａｓ層１０４の濃度に関してトレードオフの関係にあ
る。
【０００７】上述したトレードオフの関係を和らげるよ
うにした半導体装置が、例えば特開平４−３４０２３４
号公報に開示されている。同半導体装置は、図１３に示
すよに、チャネル層となるノンドープＩｎＧａＡｓ層１
０３上に、寄生抵抗を低減させる観点から形成された比
較的濃度の高い第１のｎ型ＡｌＧａＡｓ層１１３と、ゲ
ート電極１０５の直下の位置に、低リーク・高ゲート耐
圧の観点から形成された比較的濃度の低い第２のｎ-型
ＡｌＧａＡｓ層１１４との二層に分けて構成されてい
る。
うにした半導体装置が、例えば特開平４−３４０２３４
号公報に開示されている。同半導体装置は、図１３に示
すよに、チャネル層となるノンドープＩｎＧａＡｓ層１
０３上に、寄生抵抗を低減させる観点から形成された比
較的濃度の高い第１のｎ型ＡｌＧａＡｓ層１１３と、ゲ
ート電極１０５の直下の位置に、低リーク・高ゲート耐
圧の観点から形成された比較的濃度の低い第２のｎ-型
ＡｌＧａＡｓ層１１４との二層に分けて構成されてい
る。
【０００８】さらに、図１３の構造において、より寄生
抵抗を低減させるには、上述のゲート電極１０５とソー
スコンタクト層１０６との間のリセス部の寸法を微細化
することが効果的となるので、同図の半導体装置では、
ゲート電極１０５をソースコンタクト層１０６のリセス
パターンに対してセルフアラインで形成することが行わ
れている。
抵抗を低減させるには、上述のゲート電極１０５とソー
スコンタクト層１０６との間のリセス部の寸法を微細化
することが効果的となるので、同図の半導体装置では、
ゲート電極１０５をソースコンタクト層１０６のリセス
パターンに対してセルフアラインで形成することが行わ
れている。
【０００９】しかしながら、上述の対策だけでは寄生抵
抗を低減させるには不十分なので、さらに寄生抵抗を低
減させるべく、第２のキャリア供給層であるｎ-型Ａｌ
ＧａＡｓ層１１４の濃度を高めることにより、結果的に
リセス部の第２のキャリア供給層の濃度を部分的に高め
ることが考えられている。ところが、図１３の構造から
も明らかなように、第２のキャリア供給層であるｎ-型
ＡｌＧａＡｓ層１１４は、上述のリセス部を含めた全面
が同じ濃度で形成されているので、リセス部のみを部分
的に高濃度に形成するのは不可能になっている。それゆ
え、もし、寄生抵抗を低減させる要求を満たすために、
第２のキャリア供給層を高濃度に形成したとすると、リ
セス部以外のゲート電極１０５直下の位置も高濃度に形
成されてしまうので、前述したようにリーク及びゲート
耐圧の劣化を招くことになる。
抗を低減させるには不十分なので、さらに寄生抵抗を低
減させるべく、第２のキャリア供給層であるｎ-型Ａｌ
ＧａＡｓ層１１４の濃度を高めることにより、結果的に
リセス部の第２のキャリア供給層の濃度を部分的に高め
ることが考えられている。ところが、図１３の構造から
も明らかなように、第２のキャリア供給層であるｎ-型
ＡｌＧａＡｓ層１１４は、上述のリセス部を含めた全面
が同じ濃度で形成されているので、リセス部のみを部分
的に高濃度に形成するのは不可能になっている。それゆ
え、もし、寄生抵抗を低減させる要求を満たすために、
第２のキャリア供給層を高濃度に形成したとすると、リ
セス部以外のゲート電極１０５直下の位置も高濃度に形
成されてしまうので、前述したようにリーク及びゲート
耐圧の劣化を招くことになる。
【００１０】ここで、図１３の第２のキャリア供給層で
あるｎ-型ＡｌＧａＡｓ層１１４に相当したノンドープ
ＡｌＧａＡｓ層をゲート電極の直下の位置のみに選択的
に形成するようにした半導体装置が、例えば特開平４−
１２５９３９号公報に開示されている。同半導体装置
は、図１４に示すように、チャネル層となるノンドープ
（アンドープ）ＧａＡｓ層１２３上に、第１のキャリア
供給層に相当したｎ型ＡｌＧａＡｓ層１３１が形成さ
れ、このｎ型ＡｌＧａＡｓ層１３１上には選択成長法に
より第２のキャリア供給層に相当したノンドープＡｌＧ
ａＡｓ層１３２が形成されている。そして、この選択的
に形成されたノンドープＡｌＧａＡｓ層１３２上にはゲ
ート電極１０５が形成されている。このような構成によ
れば、リーク及びゲート耐圧を劣化させることなく、寄
生抵抗を減少させることが可能となっている。
あるｎ-型ＡｌＧａＡｓ層１１４に相当したノンドープ
ＡｌＧａＡｓ層をゲート電極の直下の位置のみに選択的
に形成するようにした半導体装置が、例えば特開平４−
１２５９３９号公報に開示されている。同半導体装置
は、図１４に示すように、チャネル層となるノンドープ
（アンドープ）ＧａＡｓ層１２３上に、第１のキャリア
供給層に相当したｎ型ＡｌＧａＡｓ層１３１が形成さ
れ、このｎ型ＡｌＧａＡｓ層１３１上には選択成長法に
より第２のキャリア供給層に相当したノンドープＡｌＧ
ａＡｓ層１３２が形成されている。そして、この選択的
に形成されたノンドープＡｌＧａＡｓ層１３２上にはゲ
ート電極１０５が形成されている。このような構成によ
れば、リーク及びゲート耐圧を劣化させることなく、寄
生抵抗を減少させることが可能となっている。
【００１１】
【発明が解決しようとする課題】ところで、特開平４−
１２５９３９号公報記載の半導体装置では、ゲート電極
の直下の位置のノンドープＡｌＧａＡｓ層の形成を選択
成長法で行っているので、そのノンドープＡｌＧａＡｓ
層を再現性良く選択的に成長させるのが困難なために、
コストアップが避けられない、という問題がある。すな
わち、製造工程の途中で上記公報記載のような選択成長
法によってノンドープＡｌＧａＡｓ層１３２を形成する
には、最適成長条件を設定するのが容易でないので、結
晶構造に異常成長等が発生し易くなる。それゆえ、これ
らの障害をクリアしてノンドープＡｌＧａＡｓ層を再現
性良く選択成長させるには、高コストの特殊な成長技術
が必要になり、結果としてコストアップをもたらすこと
になる。
１２５９３９号公報記載の半導体装置では、ゲート電極
の直下の位置のノンドープＡｌＧａＡｓ層の形成を選択
成長法で行っているので、そのノンドープＡｌＧａＡｓ
層を再現性良く選択的に成長させるのが困難なために、
コストアップが避けられない、という問題がある。すな
わち、製造工程の途中で上記公報記載のような選択成長
法によってノンドープＡｌＧａＡｓ層１３２を形成する
には、最適成長条件を設定するのが容易でないので、結
晶構造に異常成長等が発生し易くなる。それゆえ、これ
らの障害をクリアしてノンドープＡｌＧａＡｓ層を再現
性良く選択成長させるには、高コストの特殊な成長技術
が必要になり、結果としてコストアップをもたらすこと
になる。
【００１２】この発明は、上述の事情に鑑みてなされた
もので、高コストの特殊な成長技術を不要にして、リー
ク及びゲート耐圧を劣化させることなく、寄生抵抗の減
少を図ることができるようにした半導体装置及びその製
造方法並びに半導体基板構造を提供することを目的とし
ている。
もので、高コストの特殊な成長技術を不要にして、リー
ク及びゲート耐圧を劣化させることなく、寄生抵抗の減
少を図ることができるようにした半導体装置及びその製
造方法並びに半導体基板構造を提供することを目的とし
ている。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、化合物半導体基板上にチャ
ネル層となるノンドープ化合物半導体層が形成され、前
記チャネル層上に、複数のｎ型化合物半導体層が順次に
成膜されて構成されたキャリア供給層が形成されている
半導体装置に係り、上記キャリア供給層は、上記チャネ
ル層側から順次に成膜された第１、第２及び第３のｎ型
化合物半導体層から構成されて、上記第２のｎ型化合物
半導体層が最も低い不純物濃度に設定され、該第２のｎ
型化合物半導体層にショットキ接合を形成するようにゲ
ート電極が形成されると共に、該ゲート電極の周囲に上
記第３のｎ型化合物半導体層が形成されていることを特
徴としている。
に、請求項１記載の発明は、化合物半導体基板上にチャ
ネル層となるノンドープ化合物半導体層が形成され、前
記チャネル層上に、複数のｎ型化合物半導体層が順次に
成膜されて構成されたキャリア供給層が形成されている
半導体装置に係り、上記キャリア供給層は、上記チャネ
ル層側から順次に成膜された第１、第２及び第３のｎ型
化合物半導体層から構成されて、上記第２のｎ型化合物
半導体層が最も低い不純物濃度に設定され、該第２のｎ
型化合物半導体層にショットキ接合を形成するようにゲ
ート電極が形成されると共に、該ゲート電極の周囲に上
記第３のｎ型化合物半導体層が形成されていることを特
徴としている。
【００１４】請求項２記載の発明は、化合物半導体基板
上にチャネル層となるノンドープ化合物半導体層が形成
され、前記チャネル層上に、複数のｎ型化合物半導体層
が順次に成膜されて構成されたキャリア供給層が形成さ
れている半導体装置に係り、上記キャリア供給層は、上
記チャネル層側から順次に成膜された第１、第２及び第
３のｎ型化合物半導体層から構成されて、上記第２のｎ
型化合物半導体層が最も低い不純物濃度に設定され、上
記第３のｎ型化合物半導体層上に膜厚確保層を介してエ
ッチングストッパ層が形成され、上記第２のｎ型化合物
半導体層にショットキ接合を形成するようにゲート電極
が形成されると共に、該ゲート電極の周囲に少なくとも
上記第３のｎ型化合物半導体層及び上記膜厚確保層が形
成されていることを特徴としている。
上にチャネル層となるノンドープ化合物半導体層が形成
され、前記チャネル層上に、複数のｎ型化合物半導体層
が順次に成膜されて構成されたキャリア供給層が形成さ
れている半導体装置に係り、上記キャリア供給層は、上
記チャネル層側から順次に成膜された第１、第２及び第
３のｎ型化合物半導体層から構成されて、上記第２のｎ
型化合物半導体層が最も低い不純物濃度に設定され、上
記第３のｎ型化合物半導体層上に膜厚確保層を介してエ
ッチングストッパ層が形成され、上記第２のｎ型化合物
半導体層にショットキ接合を形成するようにゲート電極
が形成されると共に、該ゲート電極の周囲に少なくとも
上記第３のｎ型化合物半導体層及び上記膜厚確保層が形
成されていることを特徴としている。
【００１５】請求項３記載の発明は、請求項１又は２記
載の半導体装置に係り、上記チャネル層となるノンドー
プ化合物半導体層が、ノンドープＩｎＧａＡｓ層からな
ることを特徴としている。
載の半導体装置に係り、上記チャネル層となるノンドー
プ化合物半導体層が、ノンドープＩｎＧａＡｓ層からな
ることを特徴としている。
【００１６】請求項４記載の発明は、請求項１、２又は
３記載の半導体装置に係り、上記キャリア供給層を構成
する第１乃至第３のｎ型化合物半導体層が、ｎ型ＡｌＧ
ａＡｓ層からなることを特徴としている。
３記載の半導体装置に係り、上記キャリア供給層を構成
する第１乃至第３のｎ型化合物半導体層が、ｎ型ＡｌＧ
ａＡｓ層からなることを特徴としている。
【００１７】請求項５記載の発明は、請求項２、３又は
３記載の半導体装置に係り、上記膜厚確保層が、高抵抗
ＧａＡｓ層からなることを特徴としている。
３記載の半導体装置に係り、上記膜厚確保層が、高抵抗
ＧａＡｓ層からなることを特徴としている。
【００１８】請求項６記載の発明は、請求項２乃至５の
いずれか１に記載の半導体装置に係り、上記エッチング
ストッパ層が、上記第３のｎ型化合物半導体層と同一材
料からなることを特徴としている。
いずれか１に記載の半導体装置に係り、上記エッチング
ストッパ層が、上記第３のｎ型化合物半導体層と同一材
料からなることを特徴としている。
【００１９】請求項７記載の発明は、請求項４、５又は
６記載の半導体装置に係り、上記ゲート電極の側面側の
上記第３のｎ型ＡｌＧａＡｓ層上に上記ゲート電極の側
面から離間して、ｎ型ＧａＡｓ層からなるソースコンタ
クト層及びドレインコンタクト層が形成され、該ソース
及びドレインコンタクト層と上記ゲート電極との間に絶
縁膜が形成されていることを特徴としている。
６記載の半導体装置に係り、上記ゲート電極の側面側の
上記第３のｎ型ＡｌＧａＡｓ層上に上記ゲート電極の側
面から離間して、ｎ型ＧａＡｓ層からなるソースコンタ
クト層及びドレインコンタクト層が形成され、該ソース
及びドレインコンタクト層と上記ゲート電極との間に絶
縁膜が形成されていることを特徴としている。
【００２０】請求項８記載の発明は、請求項４乃至７の
いずれか１に記載の半導体装置に係り、上記第３のｎ型
ＡｌＧａＡｓ層又は上記エッチングストッパ層の膜厚
が、上記ゲート電極を形成する以前の一連のエッチング
処理時に、露出された部分が除去される程度の値に設定
されることを特徴としている。
いずれか１に記載の半導体装置に係り、上記第３のｎ型
ＡｌＧａＡｓ層又は上記エッチングストッパ層の膜厚
が、上記ゲート電極を形成する以前の一連のエッチング
処理時に、露出された部分が除去される程度の値に設定
されることを特徴としている。
【００２１】請求項９記載の発明は、半導体装置の製造
方法に係り、化合物半導体基板上にバッファ層を介して
ノンドープＩｎＧａＡｓ層からなるチャネル層を形成す
るチャネル層形成工程と、上記チャネル層上に、第１、
第２及び第３のｎ型ＡｌＧａＡｓ層を順次に、上記第２
のｎ型ＡｌＧａＡｓ層が最も低い不純物濃度となるよう
に成膜してキャリア供給層を形成するキャリア供給層形
成工程と、上記キャリア供給層上に、ｎ型ＧａＡｓ層か
らなるコンタクト層を形成するコンタクト層形成工程
と、上記キャリア供給層の第３のｎ型ＡｌＧａＡｓ層を
エッチングストッパとして用いて上記コンタクト層を選
択的にエッチングしてスペース部を形成することによ
り、上記コンタクト層をソースコンタクト層とドレイン
コンタクト層とに分離するコンタクト層分離工程と、上
記スペース部を含む全面に絶縁膜を形成した後該絶縁膜
を異方性エッチングして、上記スペース部の上記絶縁膜
及び該絶縁膜の直下の上記第３のｎ型ＡｌＧａＡｓ層を
選択的に除去するキャリア供給層選択的除去工程とを含
むことを特徴としている。
方法に係り、化合物半導体基板上にバッファ層を介して
ノンドープＩｎＧａＡｓ層からなるチャネル層を形成す
るチャネル層形成工程と、上記チャネル層上に、第１、
第２及び第３のｎ型ＡｌＧａＡｓ層を順次に、上記第２
のｎ型ＡｌＧａＡｓ層が最も低い不純物濃度となるよう
に成膜してキャリア供給層を形成するキャリア供給層形
成工程と、上記キャリア供給層上に、ｎ型ＧａＡｓ層か
らなるコンタクト層を形成するコンタクト層形成工程
と、上記キャリア供給層の第３のｎ型ＡｌＧａＡｓ層を
エッチングストッパとして用いて上記コンタクト層を選
択的にエッチングしてスペース部を形成することによ
り、上記コンタクト層をソースコンタクト層とドレイン
コンタクト層とに分離するコンタクト層分離工程と、上
記スペース部を含む全面に絶縁膜を形成した後該絶縁膜
を異方性エッチングして、上記スペース部の上記絶縁膜
及び該絶縁膜の直下の上記第３のｎ型ＡｌＧａＡｓ層を
選択的に除去するキャリア供給層選択的除去工程とを含
むことを特徴としている。
【００２２】請求項１０記載の発明は、半導体装置の製
造方法に係り、化合物半導体基板上にバッファ層を介し
てノンドープＩｎＧａＡｓ層からなるチャネル層を形成
するチャネル層形成工程と、上記チャネル層上に、第
１、第２及び第３のｎ型ＡｌＧａＡｓ層を順次に、上記
第２のｎ型ＡｌＧａＡｓ層が最も低い不純物濃度となる
ように成膜してキャリア供給層を形成するキャリア供給
層形成工程と、上記キャリア供給層上に、膜厚確保層を
介してエッチングストッパ層を形成するエッチングスト
ッパ層形成工程と、上記エッチングストッパ層上に、ｎ
型ＧａＡｓ層からなるコンタクト層を形成するコンタク
ト層形成工程と、上記エッチングストッパ層を用いて上
記コンタクト層を選択的にエッチングしてスペース部を
形成することにより、上記コンタクト層をソースコンタ
クト層とドレインコンタクト層とに分離するコンタクト
層分離工程と、上記スペース部を含む全面に絶縁膜を形
成した後該絶縁膜を異方性エッチングして、上記スペー
ス部の上記絶縁膜及び該絶縁膜の直下の上記エッチング
ストッパ層を選択的に除去するエッチングストッパ層選
択的除去工程と、上記スペース部の上記膜厚確保層及び
該膜厚確保層の直下の上記第３のｎ型ＡｌＧａＡｓ層を
選択的に除去するキャリア供給層選択的除去工程とを含
むことを特徴としている。
造方法に係り、化合物半導体基板上にバッファ層を介し
てノンドープＩｎＧａＡｓ層からなるチャネル層を形成
するチャネル層形成工程と、上記チャネル層上に、第
１、第２及び第３のｎ型ＡｌＧａＡｓ層を順次に、上記
第２のｎ型ＡｌＧａＡｓ層が最も低い不純物濃度となる
ように成膜してキャリア供給層を形成するキャリア供給
層形成工程と、上記キャリア供給層上に、膜厚確保層を
介してエッチングストッパ層を形成するエッチングスト
ッパ層形成工程と、上記エッチングストッパ層上に、ｎ
型ＧａＡｓ層からなるコンタクト層を形成するコンタク
ト層形成工程と、上記エッチングストッパ層を用いて上
記コンタクト層を選択的にエッチングしてスペース部を
形成することにより、上記コンタクト層をソースコンタ
クト層とドレインコンタクト層とに分離するコンタクト
層分離工程と、上記スペース部を含む全面に絶縁膜を形
成した後該絶縁膜を異方性エッチングして、上記スペー
ス部の上記絶縁膜及び該絶縁膜の直下の上記エッチング
ストッパ層を選択的に除去するエッチングストッパ層選
択的除去工程と、上記スペース部の上記膜厚確保層及び
該膜厚確保層の直下の上記第３のｎ型ＡｌＧａＡｓ層を
選択的に除去するキャリア供給層選択的除去工程とを含
むことを特徴としている。
【００２３】請求項１１記載の発明は、請求項１０記載
の半導体装置の製造方法に係り、上記膜厚確保層として
高抵抗ＧａＡｓ層を用いる一方、上記エッチングストッ
パ層としてｎ型ＡｌＧａＡｓ層を用いることを特徴とし
ている。
の半導体装置の製造方法に係り、上記膜厚確保層として
高抵抗ＧａＡｓ層を用いる一方、上記エッチングストッ
パ層としてｎ型ＡｌＧａＡｓ層を用いることを特徴とし
ている。
【００２４】請求項１２記載の発明は、請求項９、１０
又は１１記載の半導体装置の製造方法に係り、上記キャ
リア供給層選択的除去工程の後に、上記第２のｎ型Ａｌ
ＧａＡｓ層にショットキ接合を形成するようにゲート電
極を形成するゲート電極形成工程を含むことを特徴とし
ている。
又は１１記載の半導体装置の製造方法に係り、上記キャ
リア供給層選択的除去工程の後に、上記第２のｎ型Ａｌ
ＧａＡｓ層にショットキ接合を形成するようにゲート電
極を形成するゲート電極形成工程を含むことを特徴とし
ている。
【００２５】請求項１３記載の発明は、半導体基板構造
に係り、化合物半導体基板上にバッファ層を介してチャ
ネル層となるノンドープＩｎＧａＡｓ層が形成され、該
ノンドープＩｎＧａＡｓ層上に、キャリア供給層を構成
する第１、第２及び第３のｎ型ＡｌＧａＡｓ層が順次
に、上記第２のｎ型ＡｌＧａＡｓ層が最も低い不純物濃
度に設定されるように形成され、上記第３のＡｌＧａＡ
ｓ層上にコンタクト層となるｎ型ＧａＡｓ層が形成され
ていることを特徴としている。
に係り、化合物半導体基板上にバッファ層を介してチャ
ネル層となるノンドープＩｎＧａＡｓ層が形成され、該
ノンドープＩｎＧａＡｓ層上に、キャリア供給層を構成
する第１、第２及び第３のｎ型ＡｌＧａＡｓ層が順次
に、上記第２のｎ型ＡｌＧａＡｓ層が最も低い不純物濃
度に設定されるように形成され、上記第３のＡｌＧａＡ
ｓ層上にコンタクト層となるｎ型ＧａＡｓ層が形成され
ていることを特徴としている。
【００２６】請求項１４記載の発明は、請求項１３記載
の半導体基板構造に係り、上記第３のＡｌＧａＡｓ層上
に、膜厚確保層となる高抵抗ＧａＡｓ層を介してエッチ
ングストッパ層となるｎ型ＡｌＧａＡｓ層が形成されて
いることを特徴としている。
の半導体基板構造に係り、上記第３のＡｌＧａＡｓ層上
に、膜厚確保層となる高抵抗ＧａＡｓ層を介してエッチ
ングストッパ層となるｎ型ＡｌＧａＡｓ層が形成されて
いることを特徴としている。
【００２７】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は実施例を用いて
具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である半導体装置の構成
を示す平面図、図２は同半導体装置によって得られた特
性を示す図、図３は同半導体装置によって得られた他の
特性を示す図、図４は同半導体装置による作用の説明
図、図５乃至図８は同半導体装置の製造方法を工程順に
示す工程図である。この例の半導体装置は、図１に示す
ように、例えば半絶縁性ＧａＡｓ基板１上にＧａＡｓ層
等からなるバッファ層２を介して、チャネル層となるノ
ンドープＩｎＧａＡｓ層３が形成され、このノンドープ
ＩｎＧａＡｓ層３上には、第１のｎ型ＡｌＧａＡｓ層
４、第２のｎ-型ＡｌＧａＡｓ層５及び第３のｎ型Ａｌ
ＧａＡｓ層６が順次に成膜され、第２のｎ-型ＡｌＧａ
Ａｓ層５が最も低い不純物濃度に設定されるように構成
されたキャリア供給層７が形成されている。
の実施の形態について説明する。説明は実施例を用いて
具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である半導体装置の構成
を示す平面図、図２は同半導体装置によって得られた特
性を示す図、図３は同半導体装置によって得られた他の
特性を示す図、図４は同半導体装置による作用の説明
図、図５乃至図８は同半導体装置の製造方法を工程順に
示す工程図である。この例の半導体装置は、図１に示す
ように、例えば半絶縁性ＧａＡｓ基板１上にＧａＡｓ層
等からなるバッファ層２を介して、チャネル層となるノ
ンドープＩｎＧａＡｓ層３が形成され、このノンドープ
ＩｎＧａＡｓ層３上には、第１のｎ型ＡｌＧａＡｓ層
４、第２のｎ-型ＡｌＧａＡｓ層５及び第３のｎ型Ａｌ
ＧａＡｓ層６が順次に成膜され、第２のｎ-型ＡｌＧａ
Ａｓ層５が最も低い不純物濃度に設定されるように構成
されたキャリア供給層７が形成されている。
【００２８】第１のｎ型ＡｌＧａＡｓ層４は、膜厚が８
〜１２ｎｍ、不純物濃度が２×１０ １７／ｃｍ３〜４×
１０１７／ｃｍ３に形成され、第２のｎ−型ＡｌＧａＡ
ｓ層５は、膜厚が１８〜２２ｎｍ、不純物濃度が１×１
０１７／ｃｍ３〜５×１０１ ７／ｃｍ３に形成され、第
３のｎ型ＡｌＧａＡｓ層６は、膜厚が３〜８ｎｍ、不純
物濃度が３×１０１８／ｃｍ３〜５×１０１８／ｃｍ３
に形成されて、第２のｎ−型ＡｌＧａＡｓ層５が最も低
い不純物濃度に設定されている。
〜１２ｎｍ、不純物濃度が２×１０ １７／ｃｍ３〜４×
１０１７／ｃｍ３に形成され、第２のｎ−型ＡｌＧａＡ
ｓ層５は、膜厚が１８〜２２ｎｍ、不純物濃度が１×１
０１７／ｃｍ３〜５×１０１ ７／ｃｍ３に形成され、第
３のｎ型ＡｌＧａＡｓ層６は、膜厚が３〜８ｎｍ、不純
物濃度が３×１０１８／ｃｍ３〜５×１０１８／ｃｍ３
に形成されて、第２のｎ−型ＡｌＧａＡｓ層５が最も低
い不純物濃度に設定されている。
【００２９】第２のｎ-型ＡｌＧａＡｓ層５にショット
キ接合を形成するようにＷＳｉからなるゲート電極８が
形成されると共に、このゲート電極８の側面に接するよ
うに第３のｎ型ＡｌＧａＡｓ層６が形成されている。ま
た、ゲート電極８の側面側の第３のｎ型ＡｌＧａＡｓ層
６上には、ゲート電極８の側面から離間して、例えばｎ
型ＧａＡｓ層からなる、膜厚が５０〜１００ｎｍ、不純
物濃度が２×１０18／ｃｍ3〜４×１０18／ｃｍ3のソー
スコンタクト層９及びドレインコンタクト層１０が形成
され、ゲート電極８とソース及びドレインコンタクト層
９、１０との間のリセス部には、酸化膜１１が形成され
ている。そして、ソース及びドレインコンタクト層９、
１０に接するように例えば金ーゲルマニウム等からなる
ソース電極１３及びドレイン電極１４が形成されてい
る。このソース及びドレイン電極１３、１４は複数種類
の低抵抗金属の積層構造になってても良い。
キ接合を形成するようにＷＳｉからなるゲート電極８が
形成されると共に、このゲート電極８の側面に接するよ
うに第３のｎ型ＡｌＧａＡｓ層６が形成されている。ま
た、ゲート電極８の側面側の第３のｎ型ＡｌＧａＡｓ層
６上には、ゲート電極８の側面から離間して、例えばｎ
型ＧａＡｓ層からなる、膜厚が５０〜１００ｎｍ、不純
物濃度が２×１０18／ｃｍ3〜４×１０18／ｃｍ3のソー
スコンタクト層９及びドレインコンタクト層１０が形成
され、ゲート電極８とソース及びドレインコンタクト層
９、１０との間のリセス部には、酸化膜１１が形成され
ている。そして、ソース及びドレインコンタクト層９、
１０に接するように例えば金ーゲルマニウム等からなる
ソース電極１３及びドレイン電極１４が形成されてい
る。このソース及びドレイン電極１３、１４は複数種類
の低抵抗金属の積層構造になってても良い。
【００３０】ここで、キャリア供給層７を構成する第１
のｎ型ＡｌＧａＡｓ層４は、寄生抵抗を低減させる観点
から、上述のように比較的濃度が高くなるように形成さ
れている。また、第２のｎ-型ＡｌＧａＡｓ層５は、低
リーク・高ゲート耐圧の観点から、上述のようにキャリ
ア供給層７を構成する三層のＡｌＧａＡｓ層の中で最も
低濃度に設定されている。また、第３のｎ型ＡｌＧａＡ
ｓ層６は、寄生抵抗を減少させる観点から比較的濃度が
高くなるように設定され、しかもゲート電極８の直下の
位置を避けて、ゲート電極８とソース及びドレインコン
タクト層９、１０との間のリセス部に部分的に形成され
ている。なお、バッファ層２は、半絶縁性ＧａＡｓ基板
１の表面の結晶状態の影響が、キャリア供給層７に直接
に与えられるのを防止するために形成されている。
のｎ型ＡｌＧａＡｓ層４は、寄生抵抗を低減させる観点
から、上述のように比較的濃度が高くなるように形成さ
れている。また、第２のｎ-型ＡｌＧａＡｓ層５は、低
リーク・高ゲート耐圧の観点から、上述のようにキャリ
ア供給層７を構成する三層のＡｌＧａＡｓ層の中で最も
低濃度に設定されている。また、第３のｎ型ＡｌＧａＡ
ｓ層６は、寄生抵抗を減少させる観点から比較的濃度が
高くなるように設定され、しかもゲート電極８の直下の
位置を避けて、ゲート電極８とソース及びドレインコン
タクト層９、１０との間のリセス部に部分的に形成され
ている。なお、バッファ層２は、半絶縁性ＧａＡｓ基板
１の表面の結晶状態の影響が、キャリア供給層７に直接
に与えられるのを防止するために形成されている。
【００３１】キャリア供給層７の第３のｎ型ＡｌＧａＡ
ｓ層６の膜厚は、後述するように、ゲート電極８を形成
する以前の一連のエッチング処理時に、露出されたｎ型
ＡｌＧａＡｓ層６の部分が除去される程度である、前述
したような３〜８ｎｍに形成される。
ｓ層６の膜厚は、後述するように、ゲート電極８を形成
する以前の一連のエッチング処理時に、露出されたｎ型
ＡｌＧａＡｓ層６の部分が除去される程度である、前述
したような３〜８ｎｍに形成される。
【００３２】図１の構造で、ノンドープＩｎＧａＡｓ層
１の表面には、キャリア供給層７を構成している各Ａｌ
ＧａＡｓ層４、５、６からキャリアが供給されることに
より、二次元電子層１２が形成されている。この二次元
電子層１２内の電子が、キャリア供給層７を横切るよう
に流れるトンネル電流を通じてソース電極１３とドレイ
ン電極１４との間を移動することにより、ドレイン電流
が流れてＦＥＴの動作に寄与するようになっている。
１の表面には、キャリア供給層７を構成している各Ａｌ
ＧａＡｓ層４、５、６からキャリアが供給されることに
より、二次元電子層１２が形成されている。この二次元
電子層１２内の電子が、キャリア供給層７を横切るよう
に流れるトンネル電流を通じてソース電極１３とドレイ
ン電極１４との間を移動することにより、ドレイン電流
が流れてＦＥＴの動作に寄与するようになっている。
【００３３】上述のような構成において、キャリア供給
層７の最上膜としての第３のｎ型ＡｌＧａＡｓ層６は、
ソース及びドレインコンタクト層９、１０からチャネル
層であるノンドープＩｎＧａＡｓ層３に達するトンネル
電流に対しての、キャリア供給層７におけるトンネル障
壁を実行的に低くするように作用している。このこと
は、寄生抵抗が低減されることを意味している。図４
は、その作用を説明するエネルギバンド図である。Ｅｃ
は導電帯の下端を示している。同図において、Ｈ１はこ
の例におけるキャリア供給層におけるトンネル障壁の高
さを示し、Ｈ２は従来例におけるそれを示している。Ｈ
１とＨ２とを比較して明らかなように、この例のように
キャリア供給層７に比較的高濃度の第３のｎ型ＡｌＧａ
Ａｓ層６を追加したことにより、Ｈ１のようにトンネル
障壁を低くすることができる。一方、第３のｎ型ＡｌＧ
ａＡｓ層６が存在していない従来例では、Ｈ２のように
トンネル障壁は高くなっている。それゆえ、この例によ
れば、寄生抵抗を低減できるのでトンネル電流を増加さ
せることができる。
層７の最上膜としての第３のｎ型ＡｌＧａＡｓ層６は、
ソース及びドレインコンタクト層９、１０からチャネル
層であるノンドープＩｎＧａＡｓ層３に達するトンネル
電流に対しての、キャリア供給層７におけるトンネル障
壁を実行的に低くするように作用している。このこと
は、寄生抵抗が低減されることを意味している。図４
は、その作用を説明するエネルギバンド図である。Ｅｃ
は導電帯の下端を示している。同図において、Ｈ１はこ
の例におけるキャリア供給層におけるトンネル障壁の高
さを示し、Ｈ２は従来例におけるそれを示している。Ｈ
１とＨ２とを比較して明らかなように、この例のように
キャリア供給層７に比較的高濃度の第３のｎ型ＡｌＧａ
Ａｓ層６を追加したことにより、Ｈ１のようにトンネル
障壁を低くすることができる。一方、第３のｎ型ＡｌＧ
ａＡｓ層６が存在していない従来例では、Ｈ２のように
トンネル障壁は高くなっている。それゆえ、この例によ
れば、寄生抵抗を低減できるのでトンネル電流を増加さ
せることができる。
【００３４】また、この例におけるキャリア供給層７の
第３のｎ型ＡｌＧａＡｓ層６は、ゲート電極８とソース
及びドレインコンタクト層９、１０との間のリセス部で
は、ノンドープＩｎＧａＡｓ層３に対する表面ポテンシ
ャルの影響を緩和させるように作用するので、ノンドー
プＩｎＧａＡｓ層３の表面に誘起される二次元電子層１
２の減少を防止することができる。
第３のｎ型ＡｌＧａＡｓ層６は、ゲート電極８とソース
及びドレインコンタクト層９、１０との間のリセス部で
は、ノンドープＩｎＧａＡｓ層３に対する表面ポテンシ
ャルの影響を緩和させるように作用するので、ノンドー
プＩｎＧａＡｓ層３の表面に誘起される二次元電子層１
２の減少を防止することができる。
【００３５】この例の半導体装置は、基本的に、キャリ
ア供給層７の一部を構成している第２のｎ-型ＡｌＧａ
Ａｓ層５の膜厚を変化させることにより、デプレッショ
ン型（ｎ-型ＡｌＧａＡｓ層５の膜厚を比較的厚くす
る）と、エンハンスメント型（ｎ-型ＡｌＧａＡｓ層５
の膜厚を比較的薄くする）との作り分けが可能になって
いる。
ア供給層７の一部を構成している第２のｎ-型ＡｌＧａ
Ａｓ層５の膜厚を変化させることにより、デプレッショ
ン型（ｎ-型ＡｌＧａＡｓ層５の膜厚を比較的厚くす
る）と、エンハンスメント型（ｎ-型ＡｌＧａＡｓ層５
の膜厚を比較的薄くする）との作り分けが可能になって
いる。
【００３６】図２は、この例による半導体装置と従来の
半導体装置とによって得られた層抵抗特性を比較して示
す図である。同図は、層抵抗成分（縦軸）としきい電圧
（横軸）との関係を示し、（Ａ）はこの例による特性、
（Ｂ）は従来例による特性を示している。同図におい
て、実線及び破線のＮｄはいずれも、前述のキャリア供
給層７の第２のｎ-型ＡｌＧａＡｓ層５の不純物濃度を
異ならせた場合の例を示している。同図における層抵抗
成分は、チャネル層となるノンドープｎ型ＩｎＧａＡｓ
層３の水平方向の抵抗成分を示しており、しきい電圧の
変化に対して値が小さいほど優れていることを示してい
る。それゆえ、（Ａ）、（Ｂ）を比較して明らかなよう
に、この例の（Ａ）の方が変化が少ないので、優れてい
ることを示している。
半導体装置とによって得られた層抵抗特性を比較して示
す図である。同図は、層抵抗成分（縦軸）としきい電圧
（横軸）との関係を示し、（Ａ）はこの例による特性、
（Ｂ）は従来例による特性を示している。同図におい
て、実線及び破線のＮｄはいずれも、前述のキャリア供
給層７の第２のｎ-型ＡｌＧａＡｓ層５の不純物濃度を
異ならせた場合の例を示している。同図における層抵抗
成分は、チャネル層となるノンドープｎ型ＩｎＧａＡｓ
層３の水平方向の抵抗成分を示しており、しきい電圧の
変化に対して値が小さいほど優れていることを示してい
る。それゆえ、（Ａ）、（Ｂ）を比較して明らかなよう
に、この例の（Ａ）の方が変化が少ないので、優れてい
ることを示している。
【００３７】図３は、この例による半導体装置と従来の
半導体装置とによって得られたコンタクト抵抗特性を比
較して示す図である。同図は、コンタクト抵抗成分（縦
軸）としきい電圧（横軸）との関係を示し、（Ａ）はこ
の例による特性、（Ｂ）は従来例による特性を示してい
る。同図におけるコンタクト抵抗成分は、チャネル層と
なるノンドープｎ型ＩｎＧａＡｓ層３とソースコンタク
ト層９との間を流れるトンネル電流の経路となる、キャ
リア供給層７を横切る垂直方向の抵抗成分を示してお
り、しきい値の変化に対して値が小さいほど優れている
ことを示している。それゆえ、（Ａ）、（Ｂ）を比較し
て明らかなように、この例の（Ａ）の方はほとんど変化
がないので、優れていることを示している。なお、図２
の層抵抗成分と図３のコンタクト抵抗成分とを合計した
ものが、ソース抵抗Ｒｓとなる。
半導体装置とによって得られたコンタクト抵抗特性を比
較して示す図である。同図は、コンタクト抵抗成分（縦
軸）としきい電圧（横軸）との関係を示し、（Ａ）はこ
の例による特性、（Ｂ）は従来例による特性を示してい
る。同図におけるコンタクト抵抗成分は、チャネル層と
なるノンドープｎ型ＩｎＧａＡｓ層３とソースコンタク
ト層９との間を流れるトンネル電流の経路となる、キャ
リア供給層７を横切る垂直方向の抵抗成分を示してお
り、しきい値の変化に対して値が小さいほど優れている
ことを示している。それゆえ、（Ａ）、（Ｂ）を比較し
て明らかなように、この例の（Ａ）の方はほとんど変化
がないので、優れていることを示している。なお、図２
の層抵抗成分と図３のコンタクト抵抗成分とを合計した
ものが、ソース抵抗Ｒｓとなる。
【００３８】次に、図５〜図８を参照して、この例の半
導体装置の製造方法について説明する。まず、図５
（ａ）に示すように、例えば半絶縁性ＧａＡｓ基板１上
にＧａＡｓ層等からなるバッファ層２を介して、チャネ
ル層となるノンドープＩｎＧａＡｓ層３をＭＢＥ(Molec
ular Beam Epitaxy)法により形成する。次に、ノンドー
プＩｎＧａＡｓ層３上に、ＭＢＥ法により、膜厚が８〜
１２ｎｍ、不純物濃度が２×１０17／ｃｍ3〜４×１０
17／ｃｍ3の第１のｎ型ＡｌＧａＡｓ層４、膜厚が１８
〜２２ｎｍ、不純物濃度が１×１０17／ｃｍ3〜５×１
０17／ｃｍ3の第２のｎ-型ＡｌＧａＡｓ層５及び膜厚が
３〜８ｎｍ、不純物濃度が３×１０18／ｃｍ3〜５×１
０18／ｃｍ3の第３のｎ型ＡｌＧａＡｓ層６を順次に成
膜して、キャリア供給層７を形成する。次に、キャリア
供給層７上に、ＭＢＥ法により、コンタクト層となる膜
厚が５０〜１００ｎｍ、不純物濃度が２×１０18／ｃｍ
3〜４×１０18／ｃｍ3のｎ型ＧａＡｓ層１６を形成す
る。以上により、この例で用いる半導体基板構造１７を
完成させる。
導体装置の製造方法について説明する。まず、図５
（ａ）に示すように、例えば半絶縁性ＧａＡｓ基板１上
にＧａＡｓ層等からなるバッファ層２を介して、チャネ
ル層となるノンドープＩｎＧａＡｓ層３をＭＢＥ(Molec
ular Beam Epitaxy)法により形成する。次に、ノンドー
プＩｎＧａＡｓ層３上に、ＭＢＥ法により、膜厚が８〜
１２ｎｍ、不純物濃度が２×１０17／ｃｍ3〜４×１０
17／ｃｍ3の第１のｎ型ＡｌＧａＡｓ層４、膜厚が１８
〜２２ｎｍ、不純物濃度が１×１０17／ｃｍ3〜５×１
０17／ｃｍ3の第２のｎ-型ＡｌＧａＡｓ層５及び膜厚が
３〜８ｎｍ、不純物濃度が３×１０18／ｃｍ3〜５×１
０18／ｃｍ3の第３のｎ型ＡｌＧａＡｓ層６を順次に成
膜して、キャリア供給層７を形成する。次に、キャリア
供給層７上に、ＭＢＥ法により、コンタクト層となる膜
厚が５０〜１００ｎｍ、不純物濃度が２×１０18／ｃｍ
3〜４×１０18／ｃｍ3のｎ型ＧａＡｓ層１６を形成す
る。以上により、この例で用いる半導体基板構造１７を
完成させる。
【００３９】次に、図５（ｂ）に示すように、半導体基
板構造１７を用いて、ｎ型ＧａＡｓ層１６のうち、ＦＥ
Ｔを形成すべき領域のみにレジストを塗布してレジスト
膜１８を形成した後、このレジスト膜１８をマスクとし
てドライエッチングを行って、ｎ型ＧａＡｓ層１６の不
要部を除去する。
板構造１７を用いて、ｎ型ＧａＡｓ層１６のうち、ＦＥ
Ｔを形成すべき領域のみにレジストを塗布してレジスト
膜１８を形成した後、このレジスト膜１８をマスクとし
てドライエッチングを行って、ｎ型ＧａＡｓ層１６の不
要部を除去する。
【００４０】次に、図６（ｃ）に示すように、レジスト
膜１８を除去した後、ｎ型ＧａＡｓ層１６を覆うよう
に、ＣＶＤ（Chemical Vapor Deposition）法により、
膜厚が３００〜４００ｎｍの酸化膜１９を形成する。
膜１８を除去した後、ｎ型ＧａＡｓ層１６を覆うよう
に、ＣＶＤ（Chemical Vapor Deposition）法により、
膜厚が３００〜４００ｎｍの酸化膜１９を形成する。
【００４１】次に、図７（ｄ）に示すように、酸化膜１
９のうち、ゲート電極の形成予定領域以外の領域にのみ
にレジストを塗布してレジスト膜２０を形成した後、こ
のレジスト膜２０をマスクとしてドライエッチングを行
って、酸化膜１９の不要部を除去する。これにより、ｎ
型ＧａＡｓ層１６の中央部が露出される。
９のうち、ゲート電極の形成予定領域以外の領域にのみ
にレジストを塗布してレジスト膜２０を形成した後、こ
のレジスト膜２０をマスクとしてドライエッチングを行
って、酸化膜１９の不要部を除去する。これにより、ｎ
型ＧａＡｓ層１６の中央部が露出される。
【００４２】次に、図７（ｅ）に示すように、レジスト
膜２０を除去した後、第３のｎ型ＡｌＧａＡｓ層６をエ
ッチングストッパとして用いて、酸化膜１９をマスクと
してドライエッチングを行って、ｎ型ＧａＡｓ層１６を
選択的にエッチングして、ゲート電極を形成すべきスペ
ース部２２を形成する。これにより、ｎ型ＧａＡｓ層１
６を、ソースコンタクト層９とドレインコンタクト層１
０とに分離するようにパターニングする。
膜２０を除去した後、第３のｎ型ＡｌＧａＡｓ層６をエ
ッチングストッパとして用いて、酸化膜１９をマスクと
してドライエッチングを行って、ｎ型ＧａＡｓ層１６を
選択的にエッチングして、ゲート電極を形成すべきスペ
ース部２２を形成する。これにより、ｎ型ＧａＡｓ層１
６を、ソースコンタクト層９とドレインコンタクト層１
０とに分離するようにパターニングする。
【００４３】次に、図７（ｆ）に示すように、ＣＶＤ法
により、スペース部２２を含む全面に、膜厚が２００〜
３００ｎｍの酸化膜２３を形成する。次に、図８（ｇ）
に示すように、異方性エッチングを行って、スペース部
２２の酸化膜２３及びこの酸化膜２３の直下の第３のｎ
型ＡｌＧａＡｓ層６を選択的に除去する。これにより、
第２のｎ-型ＡｌＧａＡｓ層５の表面が露出する。な
お、この段階で第３のｎ型ＡｌＧａＡｓ層６が多少残っ
ていたとしても、この残り分は後述する後処理としての
洗浄処理により完全に除去される。ソース及びドレイン
コンタクト層９、１０の側面に残った酸化膜２３は、サ
イドウォール酸化膜２３Ａとなる。このサイドウォール
酸化膜２３Ａの膜厚は微小なので、リセス部の微細化を
図ることができるようになる。
により、スペース部２２を含む全面に、膜厚が２００〜
３００ｎｍの酸化膜２３を形成する。次に、図８（ｇ）
に示すように、異方性エッチングを行って、スペース部
２２の酸化膜２３及びこの酸化膜２３の直下の第３のｎ
型ＡｌＧａＡｓ層６を選択的に除去する。これにより、
第２のｎ-型ＡｌＧａＡｓ層５の表面が露出する。な
お、この段階で第３のｎ型ＡｌＧａＡｓ層６が多少残っ
ていたとしても、この残り分は後述する後処理としての
洗浄処理により完全に除去される。ソース及びドレイン
コンタクト層９、１０の側面に残った酸化膜２３は、サ
イドウォール酸化膜２３Ａとなる。このサイドウォール
酸化膜２３Ａの膜厚は微小なので、リセス部の微細化を
図ることができるようになる。
【００４４】次に、後処理としての洗浄処理を施した
後、図８（ｈ）に示すように、スパッタ法により、スペ
ース部２２を含む全面に、ＷＳｉ層２４を形成する。次
に、ＷＳｉ層２４をパターニングしてゲート電極８を形
成した後、ソース及びドレインコンタクト層９、１０
に、それぞれソース電極１３及びドレイン電極１４を形
成することにより、この例の半導体装置を完成させる。
後、図８（ｈ）に示すように、スパッタ法により、スペ
ース部２２を含む全面に、ＷＳｉ層２４を形成する。次
に、ＷＳｉ層２４をパターニングしてゲート電極８を形
成した後、ソース及びドレインコンタクト層９、１０
に、それぞれソース電極１３及びドレイン電極１４を形
成することにより、この例の半導体装置を完成させる。
【００４５】このように、この例の構成によれば、チャ
ネル層となるノンドープＩｎＧａＡｓ層３が形成され、
このノンドープＩｎＧａＡｓ層３上には、第１のｎ型Ａ
ｌＧａＡｓ層４、第２のｎ-型ＡｌＧａＡｓ層５及び第
３のｎ型ＡｌＧａＡｓ層６が順次に成膜され、第２のｎ
-型ＡｌＧａＡｓ層５が最も低い不純物濃度に設定され
るように構成されたキャリア供給層７が形成され、その
第２のｎ-型ＡｌＧａＡｓ層５にショットキ接合を形成
するようにゲート電極８が形成されると共に、このゲー
ト電極８の側面に接するように第３のｎ型ＡｌＧａＡｓ
層６が形成されているので、ゲート電極８の直下の位置
には高不純物濃度層は存在していない。したがって、高
コストの特殊な成長技術を不要にして、リーク及びゲー
ト耐圧を劣化させることなく、寄生抵抗の減少を図るこ
とができる。
ネル層となるノンドープＩｎＧａＡｓ層３が形成され、
このノンドープＩｎＧａＡｓ層３上には、第１のｎ型Ａ
ｌＧａＡｓ層４、第２のｎ-型ＡｌＧａＡｓ層５及び第
３のｎ型ＡｌＧａＡｓ層６が順次に成膜され、第２のｎ
-型ＡｌＧａＡｓ層５が最も低い不純物濃度に設定され
るように構成されたキャリア供給層７が形成され、その
第２のｎ-型ＡｌＧａＡｓ層５にショットキ接合を形成
するようにゲート電極８が形成されると共に、このゲー
ト電極８の側面に接するように第３のｎ型ＡｌＧａＡｓ
層６が形成されているので、ゲート電極８の直下の位置
には高不純物濃度層は存在していない。したがって、高
コストの特殊な成長技術を不要にして、リーク及びゲー
ト耐圧を劣化させることなく、寄生抵抗の減少を図るこ
とができる。
【００４６】◇第２実施例 図９は、この発明の第２実施例である半導体装置の構成
を示す平面図である。この例の半導体装置の構成が、上
述した第１実施例の構成と大きく異なるところは、特に
エンハンスメント型のＦＥＴに適用可能な構造に形成す
るようにした点である。この例の半導体装置は、図９に
示すように、キャリア供給層７の一部を構成する第２の
ｎ-型ＡｌＧａＡｓ層２５の膜厚が、エンハンスメント
型のＦＥＴに適用可能となるように、第１の実施例にお
ける第２のｎ-型ＡｌＧａＡｓ層６の膜厚に比較して、
そのほぼ半分の８〜１０ｎｍに形成されている。不純物
濃度に関しては、第１実施例のそれとほぼ同じに設定さ
れる。
を示す平面図である。この例の半導体装置の構成が、上
述した第１実施例の構成と大きく異なるところは、特に
エンハンスメント型のＦＥＴに適用可能な構造に形成す
るようにした点である。この例の半導体装置は、図９に
示すように、キャリア供給層７の一部を構成する第２の
ｎ-型ＡｌＧａＡｓ層２５の膜厚が、エンハンスメント
型のＦＥＴに適用可能となるように、第１の実施例にお
ける第２のｎ-型ＡｌＧａＡｓ層６の膜厚に比較して、
そのほぼ半分の８〜１０ｎｍに形成されている。不純物
濃度に関しては、第１実施例のそれとほぼ同じに設定さ
れる。
【００４７】ここで、低濃度である第２のｎ-ＡｌＧａ
Ａｓ層２５の膜厚を上述のように薄く形成した場合に
は、ゲート電極８の直下の位置とソースコンタクト層９
との間のノンドープｎ型ＩｎＧａＡｓ層３からキャリア
層７の表面に至る膜厚が薄くなるので、寄生抵抗が増加
するのが避けられなくなる。それゆえ、そのような不具
合を防止するために、第３のｎ型ＡｌＧａＡｓ層６上
に、膜厚の薄さを補う寄生抵抗を低減できる程度に確保
するための膜厚確保層として、膜厚が１０〜２０ｎｍ、
不純物濃度が１×１０14／ｃｍ3〜１×１０15／ｃｍ3の
高抵抗層となるｉ（intrinsic）-ＧａＡｓ層２７を形成
する。膜厚確保層としては、ゲート耐圧を劣化させない
観点から、低濃度（すなわち、高抵抗）であることが望
ましい。
Ａｓ層２５の膜厚を上述のように薄く形成した場合に
は、ゲート電極８の直下の位置とソースコンタクト層９
との間のノンドープｎ型ＩｎＧａＡｓ層３からキャリア
層７の表面に至る膜厚が薄くなるので、寄生抵抗が増加
するのが避けられなくなる。それゆえ、そのような不具
合を防止するために、第３のｎ型ＡｌＧａＡｓ層６上
に、膜厚の薄さを補う寄生抵抗を低減できる程度に確保
するための膜厚確保層として、膜厚が１０〜２０ｎｍ、
不純物濃度が１×１０14／ｃｍ3〜１×１０15／ｃｍ3の
高抵抗層となるｉ（intrinsic）-ＧａＡｓ層２７を形成
する。膜厚確保層としては、ゲート耐圧を劣化させない
観点から、低濃度（すなわち、高抵抗）であることが望
ましい。
【００４８】このように、上述の距離を実質的に長くな
るように確保した上で、ｉ−ＧａＡｓ層２７上にエッチ
ングストッパ層としてのｎ型ＡｌＧａＡｓ層２８をゲー
ト電極８の側面に形成する。このｎ型ＡｌＧａＡｓ層２
８の膜厚及び不純物濃度は共に、第３のｎ型ＡｌＧａＡ
ｓ層６のそれらとほぼ同じに形成することができる。エ
ッチングストッパ層は、後述するように、コンタクト層
を選択的にエッチングする場合に、その下地層になって
いるｉ−ＧａＡｓ層２７をそのエッチングから保護する
ために必要なものである。これ以外は、上述した第１実
施例と略同様である。それゆえ、図９において、図１の
構成部分と対応する部分には、同一の番号を付してその
説明を省略する。
るように確保した上で、ｉ−ＧａＡｓ層２７上にエッチ
ングストッパ層としてのｎ型ＡｌＧａＡｓ層２８をゲー
ト電極８の側面に形成する。このｎ型ＡｌＧａＡｓ層２
８の膜厚及び不純物濃度は共に、第３のｎ型ＡｌＧａＡ
ｓ層６のそれらとほぼ同じに形成することができる。エ
ッチングストッパ層は、後述するように、コンタクト層
を選択的にエッチングする場合に、その下地層になって
いるｉ−ＧａＡｓ層２７をそのエッチングから保護する
ために必要なものである。これ以外は、上述した第１実
施例と略同様である。それゆえ、図９において、図１の
構成部分と対応する部分には、同一の番号を付してその
説明を省略する。
【００４９】この例の構成によれば、特にエンハンスメ
ント型のＦＥＴに適用すべく第２のｎ-ＡｌＧａＡｓ層
２５の膜厚を上述のように薄くした場合でも、第３のｎ
型ＡｌＧａＡｓ層６上に膜厚確保層となるｉ−ＧａＡｓ
層２７を形成するようにして、ノンドープｎ型ＩｎＧａ
Ａｓ層３からキャリア層７の表面に至る膜厚の薄さを補
っているので、リーク及びゲート耐圧を劣化させること
なく、寄生抵抗の減少を図った半導体装置を得ることが
できる。それゆえ、図２及び図３の特性とほぼ同じよう
な特性を得ることができる。このように、安定に動作す
るエンハンスメント型のＦＥＴを得ることにより、ゲー
ト電圧及びドレイン電圧を共にプラス電源だけの一つの
電源で動作させることのできる半導体装置を実現できる
ので、半導体装置の適用範囲を拡大することができるよ
うになる。
ント型のＦＥＴに適用すべく第２のｎ-ＡｌＧａＡｓ層
２５の膜厚を上述のように薄くした場合でも、第３のｎ
型ＡｌＧａＡｓ層６上に膜厚確保層となるｉ−ＧａＡｓ
層２７を形成するようにして、ノンドープｎ型ＩｎＧａ
Ａｓ層３からキャリア層７の表面に至る膜厚の薄さを補
っているので、リーク及びゲート耐圧を劣化させること
なく、寄生抵抗の減少を図った半導体装置を得ることが
できる。それゆえ、図２及び図３の特性とほぼ同じよう
な特性を得ることができる。このように、安定に動作す
るエンハンスメント型のＦＥＴを得ることにより、ゲー
ト電圧及びドレイン電圧を共にプラス電源だけの一つの
電源で動作させることのできる半導体装置を実現できる
ので、半導体装置の適用範囲を拡大することができるよ
うになる。
【００５０】次に、図１０及び図１１を参照して、この
例の半導体装置の製造方法について説明する。まず、図
１０（ａ）に示すように、図４（ａ）の第１実施例の半
導体装置の製造工程において用いた半導体基板構造１７
の代わりに、半導体基板構造３０をスタート材料として
用いる。この半導体基板構造３０は、半導体基板構造１
７に対して、第３のｎ型ＡｌＧａＡｓ層６とｎ型ＧａＡ
ｓ層１６との間に、膜厚確保層となる高抵抗ＧａＡｓ層
２７を介してエッチングストッパ層となるｎ型ＡｌＧａ
Ａｓ層２８が追加された構造に形成されている。ただ
し、第２のｎ-型ＡｌＧａＡｓ層２５の膜厚は、第１実
施例における第２のｎ-型ＡｌＧａＡｓ層５のそれのほ
ぼ半分になっている。
例の半導体装置の製造方法について説明する。まず、図
１０（ａ）に示すように、図４（ａ）の第１実施例の半
導体装置の製造工程において用いた半導体基板構造１７
の代わりに、半導体基板構造３０をスタート材料として
用いる。この半導体基板構造３０は、半導体基板構造１
７に対して、第３のｎ型ＡｌＧａＡｓ層６とｎ型ＧａＡ
ｓ層１６との間に、膜厚確保層となる高抵抗ＧａＡｓ層
２７を介してエッチングストッパ層となるｎ型ＡｌＧａ
Ａｓ層２８が追加された構造に形成されている。ただ
し、第２のｎ-型ＡｌＧａＡｓ層２５の膜厚は、第１実
施例における第２のｎ-型ＡｌＧａＡｓ層５のそれのほ
ぼ半分になっている。
【００５１】次に、図５（ｂ）〜図７（ｅ）と略同様な
工程を経ることにより、図１０（ｂ）に示すように、ｎ
型ＡｌＧａＡｓ層２８をエッチングストッパとして用い
て、酸化膜１９をマスクとしてドライエッチングを行っ
て、ｎ型ＧａＡｓ層１６を選択的にエッチングして、ゲ
ート電極を形成すべきスペース部３２を形成する。これ
により、ｎ型ＧａＡｓ層１６を、ソースコンタクト層９
とドレインコンタクト層１０とに分離するようにパター
ニングする。
工程を経ることにより、図１０（ｂ）に示すように、ｎ
型ＡｌＧａＡｓ層２８をエッチングストッパとして用い
て、酸化膜１９をマスクとしてドライエッチングを行っ
て、ｎ型ＧａＡｓ層１６を選択的にエッチングして、ゲ
ート電極を形成すべきスペース部３２を形成する。これ
により、ｎ型ＧａＡｓ層１６を、ソースコンタクト層９
とドレインコンタクト層１０とに分離するようにパター
ニングする。
【００５２】次に、図７（ｆ）〜図８（ｇ）と略同様な
工程を経ることにより、図１１（ｃ）に示すように、異
方性エッチングを行って、スペース部３２の酸化膜２３
及びこの酸化膜２３の直下のｎ型ＡｌＧａＡｓ層２８を
選択的に除去した後、同様な異方性エッチングを繰り返
して、スペース部３２の高抵抗ＧａＡｓ層２７及びこの
高抵抗ＧａＡｓ層２７の直下の第３のｎ型ＡｌＧａＡｓ
層６を選択的に除去する。これにより、第２のｎ-型Ａ
ｌＧａＡｓ層５の表面が露出する。なお、この段階で第
３のｎ型ＡｌＧａＡｓ層６が多少残っていたとしても、
この残り分は後述する後処理としての洗浄処理により完
全に除去される。ソース及びドレインコンタクト層９、
１０の側面に残った酸化膜２３は、サイドウォール酸化
膜２３Ａとなる。このサイドウォール酸化膜２３Ａの膜
厚は微小なので、リセス部の微細化を図ることができる
ようになる。
工程を経ることにより、図１１（ｃ）に示すように、異
方性エッチングを行って、スペース部３２の酸化膜２３
及びこの酸化膜２３の直下のｎ型ＡｌＧａＡｓ層２８を
選択的に除去した後、同様な異方性エッチングを繰り返
して、スペース部３２の高抵抗ＧａＡｓ層２７及びこの
高抵抗ＧａＡｓ層２７の直下の第３のｎ型ＡｌＧａＡｓ
層６を選択的に除去する。これにより、第２のｎ-型Ａ
ｌＧａＡｓ層５の表面が露出する。なお、この段階で第
３のｎ型ＡｌＧａＡｓ層６が多少残っていたとしても、
この残り分は後述する後処理としての洗浄処理により完
全に除去される。ソース及びドレインコンタクト層９、
１０の側面に残った酸化膜２３は、サイドウォール酸化
膜２３Ａとなる。このサイドウォール酸化膜２３Ａの膜
厚は微小なので、リセス部の微細化を図ることができる
ようになる。
【００５３】次に、図８（ｈ）と略同様な工程を経るこ
とにより、図１１（ｄ）に示すように、後処理としての
洗浄処理を施した後、スパッタ法により、スペース部３
２を含む全面に、ＷＳｉ層２４を形成する。次に、ＷＳ
ｉ層２４をパターニングしてゲート電極８を形成した
後、ソース及びドレインコンタクト層９、１０に、それ
ぞれソース電極１３及びドレイン電極１４を形成するこ
とにより、この例の半導体装置を完成させる。
とにより、図１１（ｄ）に示すように、後処理としての
洗浄処理を施した後、スパッタ法により、スペース部３
２を含む全面に、ＷＳｉ層２４を形成する。次に、ＷＳ
ｉ層２４をパターニングしてゲート電極８を形成した
後、ソース及びドレインコンタクト層９、１０に、それ
ぞれソース電極１３及びドレイン電極１４を形成するこ
とにより、この例の半導体装置を完成させる。
【００５４】このように、この例の構成によっても、第
１実施例において述べたのと略同様な効果を得ることが
できる。加えて、この例の構成によれば、安定に動作す
るエンハンスメント型のヘテロ接合ＦＥＴを得ることが
できるので、一電源動作の要望のある広い用途に適用す
ることができる。
１実施例において述べたのと略同様な効果を得ることが
できる。加えて、この例の構成によれば、安定に動作す
るエンハンスメント型のヘテロ接合ＦＥＴを得ることが
できるので、一電源動作の要望のある広い用途に適用す
ることができる。
【００５５】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、ＩｎＧａ
Ａｓ層とＡｌＧａＡｓ層との間にヘテロ接合を形成する
例に限らずに、ＩｎＧａＡｓ層とＩｎＡｌＡｓ層との
間、あるいはＧａＡｓ層とＡｌＧａＡｓ層との間等にヘ
テロ接合を形成する例のように、他の化合物半導体層間
にヘテロ接合を形成する場合にも同様に適用することが
できる。また、第３のｎ型ＡｌＧａＡｓ層は、必ずしも
ゲート電極の側面に接している必要はない。
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、ＩｎＧａ
Ａｓ層とＡｌＧａＡｓ層との間にヘテロ接合を形成する
例に限らずに、ＩｎＧａＡｓ層とＩｎＡｌＡｓ層との
間、あるいはＧａＡｓ層とＡｌＧａＡｓ層との間等にヘ
テロ接合を形成する例のように、他の化合物半導体層間
にヘテロ接合を形成する場合にも同様に適用することが
できる。また、第３のｎ型ＡｌＧａＡｓ層は、必ずしも
ゲート電極の側面に接している必要はない。
【００５６】また、第２実施例における膜厚確保層とし
ての高抵抗ＧａＡｓ層はこれに限らずに、ゲート耐圧を
低下させない程度の不純物濃度になっていれば、他の化
合物半導体層を用いるようにしても良い。また、その膜
厚確保層上に形成するエッチングストッパ層は、ゲート
電極の側面に接している必要はない。各化合物半導体
層、導電層等の材料、膜厚、不純物濃度、成膜方法等は
一例を示したものであり、用途、目的等によって変更す
ることができる。
ての高抵抗ＧａＡｓ層はこれに限らずに、ゲート耐圧を
低下させない程度の不純物濃度になっていれば、他の化
合物半導体層を用いるようにしても良い。また、その膜
厚確保層上に形成するエッチングストッパ層は、ゲート
電極の側面に接している必要はない。各化合物半導体
層、導電層等の材料、膜厚、不純物濃度、成膜方法等は
一例を示したものであり、用途、目的等によって変更す
ることができる。
【００５７】
【発明の効果】以上説明したように、この発明の半導体
装置及びその製造方法によれば、チャネル層となるノン
ドープ化合物半導体層が形成され、このノンドープ化合
物半導体層上には、第１のｎ型化合物半導体層、第２の
ｎ型化合物半導体層及び第３のｎ型化合物半導体層が順
次に成膜され、第２のｎ型化合物半導体層が最も低い不
純物濃度に設定されるように構成されたキャリア供給層
が形成され、その第２のｎ型化合物半導体層にショット
キ接合を形成するようにゲート電極が形成されると共
に、このゲート電極の周囲に第３のｎ型化合物半導体層
が形成されているので、ゲート電極の直下の位置には高
不純物濃度層は存在していない。 また、この発明の半
導体基板構造によれば、ヘテロ接合ＦＥＴからなる半導
体装置を製造するのに必要な複数の化合物半導体層を一
体に形成した構造を有しているので、半導体装置の製造
に用いる化合物半導体材料を安価に製造することができ
る。したがって、高コストの特殊な成長技術を不要にし
て、リーク及びゲート耐圧を劣化させることなく、寄生
抵抗の減少を図ることができる。
装置及びその製造方法によれば、チャネル層となるノン
ドープ化合物半導体層が形成され、このノンドープ化合
物半導体層上には、第１のｎ型化合物半導体層、第２の
ｎ型化合物半導体層及び第３のｎ型化合物半導体層が順
次に成膜され、第２のｎ型化合物半導体層が最も低い不
純物濃度に設定されるように構成されたキャリア供給層
が形成され、その第２のｎ型化合物半導体層にショット
キ接合を形成するようにゲート電極が形成されると共
に、このゲート電極の周囲に第３のｎ型化合物半導体層
が形成されているので、ゲート電極の直下の位置には高
不純物濃度層は存在していない。 また、この発明の半
導体基板構造によれば、ヘテロ接合ＦＥＴからなる半導
体装置を製造するのに必要な複数の化合物半導体層を一
体に形成した構造を有しているので、半導体装置の製造
に用いる化合物半導体材料を安価に製造することができ
る。したがって、高コストの特殊な成長技術を不要にし
て、リーク及びゲート耐圧を劣化させることなく、寄生
抵抗の減少を図ることができる。
【図１】この発明の第１実施例である半導体装置の構成
を示す断面図である。
を示す断面図である。
【図２】同半導体装置によって得られた特性を示す図で
ある。
ある。
【図３】同半導体装置によって得られた他の特性を示す
図である。
図である。
【図４】同半導体装置による作用の説明図である。
【図５】同半導体装置の製造方法を工程順に示す工程図
である。
である。
【図６】同半導体装置の製造方法を工程順に示す工程図
である。
である。
【図７】同半導体装置の製造方法を工程順に示す工程図
である。
である。
【図８】同半導体装置の製造方法を工程順に示す工程図
である。
である。
【図９】この発明の第２実施例である半導体装置の構成
を示す断面図である。
を示す断面図である。
【図１０】同半導体装置の製造方法を工程順に示す工程
図である。
図である。
【図１１】同半導体装置の製造方法を工程順に示す工程
図である。
図である。
【図１２】従来の半導体装置の構成を示す断面図であ
る。
る。
【図１３】従来の半導体装置の構成を示す断面図であ
る。
る。
【図１４】従来の半導体装置の構成を示す断面図であ
る。
る。
１ 半絶縁性ＧａＡｓ基板 ２ バッファ層 ３ ノンドープｎ型ＩｎＧａＡｓ層（チャネル層） ４ 第１のｎ型ＡｌＧａＡｓ層（キャリア供給層） ５、２５ 第２のｎ-型ＡｌＧａＡｓ層（キャリア
供給層） ６ 第３のｎ型ＡｌＧａＡｓ層（キャリア供給層） ７ キャリア供給層 ８ ゲート電極 ９ ソースコンタクト層 １０ ドレインコンタクト層 １１、１９、２３ 酸化膜 １２ 二次元電子層（ガス） １３ ソース電極 １４ ドレイン電極 １６ ｎ型ＧａＡｓ層（ソース及びドレインコンタ
クト層形成用） １７、３０ 半導体基板構造 １８、２０ レジスト膜 ２２、３２ スペース部（ゲート電極形成用） ２３Ａ サイドウォール酸化膜 ２４ ＷＳｉ（タングステン・シリサイド）膜 ２７ 高抵抗ＧａＡｓ層（膜厚確保層） ２８ ｎ型ＡｌＧａＡｓ層（エッチングストッパ
層）
供給層） ６ 第３のｎ型ＡｌＧａＡｓ層（キャリア供給層） ７ キャリア供給層 ８ ゲート電極 ９ ソースコンタクト層 １０ ドレインコンタクト層 １１、１９、２３ 酸化膜 １２ 二次元電子層（ガス） １３ ソース電極 １４ ドレイン電極 １６ ｎ型ＧａＡｓ層（ソース及びドレインコンタ
クト層形成用） １７、３０ 半導体基板構造 １８、２０ レジスト膜 ２２、３２ スペース部（ゲート電極形成用） ２３Ａ サイドウォール酸化膜 ２４ ＷＳｉ（タングステン・シリサイド）膜 ２７ 高抵抗ＧａＡｓ層（膜厚確保層） ２８ ｎ型ＡｌＧａＡｓ層（エッチングストッパ
層）
Claims (14)
- 【請求項１】 化合物半導体基板上にチャネル層となる
ノンドープ化合物半導体層が形成され、前記チャネル層
上に、複数のｎ型化合物半導体層が順次に成膜されて構
成されたキャリア供給層が形成されている半導体装置で
あって、 前記キャリア供給層は、前記チャネル層側から順次に成
膜された第１、第２及び第３のｎ型化合物半導体層から
構成されて、前記第２のｎ型化合物半導体層が最も低い
不純物濃度に設定され、該第２のｎ型化合物半導体層に
ショットキ接合を形成するようにゲート電極が形成され
ると共に、該ゲート電極の周囲に前記第３のｎ型化合物
半導体層が形成されていることを特徴とする半導体装
置。 - 【請求項２】 化合物半導体基板上にチャネル層となる
ノンドープ化合物半導体層が形成され、前記チャネル層
上に、複数のｎ型化合物半導体層が順次に成膜されて構
成されたキャリア供給層が形成されている半導体装置で
あって、 前記キャリア供給層は、前記チャネル層側から順次に成
膜された第１、第２及び第３のｎ型化合物半導体層から
構成されて、前記第２のｎ型化合物半導体層が最も低い
不純物濃度に設定され、前記第３のｎ型化合物半導体層
上に膜厚確保層を介してエッチングストッパ層が形成さ
れ、前記第２のｎ型化合物半導体層にショットキ接合を
形成するようにゲート電極が形成されると共に、該ゲー
ト電極の周囲に少なくとも前記第３のｎ型化合物半導体
層及び前記膜厚確保層が形成されていることを特徴とす
る半導体装置。 - 【請求項３】 前記チャネル層となるノンドープ化合物
半導体層は、ＩｎＧａＡｓ層からなることを特徴とする
請求項１又は２記載の半導体装置。 - 【請求項４】 前記キャリア供給層を構成する第１乃至
第３のｎ型化合物半導体層は、ｎ型ＡｌＧａＡｓ層から
なることを特徴とする請求項１、２又は３記載の半導体
装置。 - 【請求項５】 前記膜厚確保層は、高抵抗ＧａＡｓ層か
らなることを特徴とする請求項２、３又は４記載の半導
体装置。 - 【請求項６】 前記エッチングストッパ層は、前記第３
のｎ型化合物半導体層と同一材料からなることを特徴と
する請求項２乃至５のいずれか１に記載の半導体装置。 - 【請求項７】 前記ゲート電極の側面側の前記第３のｎ
型ＡｌＧａＡｓ層上に前記ゲート電極の側面から離間し
て、ｎ型ＧａＡｓ層からなるソースコンタクト層及びド
レインコンタクト層が形成され、該ソース及びドレイン
コンタクト層と前記ゲート電極との間に絶縁膜が形成さ
れていることを特徴とする請求項４、５又は６記載の半
導体装置。 - 【請求項８】 前記第３のｎ型ＡｌＧａＡｓ層又は前記
エッチングストッパ層の膜厚は、前記ゲート電極を形成
する以前の一連のエッチング処理時に、露出された部分
が除去される程度の値に設定されることを特徴とする請
求項４乃至７のいずれか１に記載の半導体装置。 - 【請求項９】 化合物半導体基板上にバッファ層を介し
てノンドープＩｎＧａＡｓ層からなるチャネル層を形成
するチャネル層形成工程と、 前記チャネル層上に、第１、第２及び第３のｎ型ＡｌＧ
ａＡｓ層を順次に、前記第２のｎ型ＡｌＧａＡｓ層が最
も低い不純物濃度となるように成膜してキャリア供給層
を形成するキャリア供給層形成工程と、 前記キャリア供給層上に、ｎ型ＧａＡｓ層からなるコン
タクト層を形成するコンタクト層形成工程と、 前記キャリア供給層の第３のｎ型ＡｌＧａＡｓ層をエッ
チングストッパとして用いて前記コンタクト層を選択的
にエッチングしてスペース部を形成することにより、前
記コンタクト層をソースコンタクト層とドレインコンタ
クト層とに分離するコンタクト層分離工程と、 前記スペース部を含む全面に絶縁膜を形成した後該絶縁
膜を異方性エッチングして、前記スペース部の前記絶縁
膜及び該絶縁膜の直下の前記第３のｎ型ＡｌＧａＡｓ層
を選択的に除去するキャリア供給層選択的除去工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項１０】 化合物半導体基板上にバッファ層を介
してノンドープＩｎＧａＡｓ層からなるチャネル層を形
成するチャネル層形成工程と、 前記チャネル層上に、第１、第２及び第３のｎ型ＡｌＧ
ａＡｓ層を順次に、前記第２のｎ型ＡｌＧａＡｓ層が最
も低い不純物濃度となるように成膜してキャリア供給層
を形成するキャリア供給層形成工程と、 前記キャリア供給層上に、膜厚確保層を介してエッチン
グストッパ層を形成するエッチングストッパ層形成工程
と、 前記第エッチングストッパ層上に、ｎ型ＧａＡｓ層から
なるコンタクト層を形成するコンタクト層形成工程と、 前記エッチングストッパ層を用いて前記コンタクト層を
選択的にエッチングしてスペース部を形成することによ
り、前記コンタクト層をソースコンタクト層とドレイン
コンタクト層とに分離するコンタクト層分離工程と、 前記スペース部を含む全面に絶縁膜を形成した後該絶縁
膜を異方性エッチングして、前記スペース部の前記絶縁
膜及び該絶縁膜の直下の前記エッチングストッパ層を選
択的に除去するエッチングストッパ層選択的除去工程
と、 前記スペース部の前記膜厚確保層及び該膜厚確保層の直
下の前記第３のｎ型ＡｌＧａＡｓ層を選択的に除去する
キャリア供給層選択的除去工程とを含むことを特徴とす
る半導体装置の製造方法。 - 【請求項１１】 前記膜厚確保層として高抵抗ＧａＡｓ
層を用いる一方、前記エッチングストッパ層としてｎ型
ＡｌＧａＡｓ層を用いることを特徴とする請求項１０記
載の半導体装置の製造方法。 - 【請求項１２】 前記キャリア供給層選択的除去工程の
後に、前記第２のｎ型ＡｌＧａＡｓ層にショットキ接合
を形成するようにゲート電極を形成するゲート電極形成
工程を含むことを特徴とする請求項９、１０又は１１記
載の半導体装置の製造方法。 - 【請求項１３】 化合物半導体基板上にバッファ層を介
してチャネル層となるノンドープＩｎＧａＡｓ層が形成
され、該ノンドープＩｎＧａＡｓ層上に、キャリア供給
層を構成する第１、第２及び第３のｎ型ＡｌＧａＡｓ層
が順次に、前記第２のｎ型ＡｌＧａＡｓ層が最も低い不
純物濃度に設定されるように形成され、前記第３のＡｌ
ＧａＡｓ層上にコンタクト層となるｎ型ＧａＡｓ層が形
成されていることを特徴とする半導体基板構造。 - 【請求項１４】 前記第３のＡｌＧａＡｓ層上に、膜厚
確保層となる高抵抗ＧａＡｓ層を介してエッチングスト
ッパ層となるｎ型ＡｌＧａＡｓ層が形成されていること
を特徴とする請求項１３記載の半導体基板構造。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11157117A JP2000349280A (ja) | 1999-06-03 | 1999-06-03 | 半導体装置及びその製造方法並びに半導体基板構造 |
| KR1020000030637A KR20010039640A (ko) | 1999-06-03 | 2000-06-03 | 반도체 장치와 그 제조 방법 및 상기 반도체 장치의 반도체 기판 구조 |
| US09/587,335 US6351000B1 (en) | 1999-06-03 | 2000-06-05 | Semiconductor having a heterojunction formed between a plurality of semiconductor layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11157117A JP2000349280A (ja) | 1999-06-03 | 1999-06-03 | 半導体装置及びその製造方法並びに半導体基板構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000349280A true JP2000349280A (ja) | 2000-12-15 |
Family
ID=15642597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11157117A Pending JP2000349280A (ja) | 1999-06-03 | 1999-06-03 | 半導体装置及びその製造方法並びに半導体基板構造 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6351000B1 (ja) |
| JP (1) | JP2000349280A (ja) |
| KR (1) | KR20010039640A (ja) |
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| US6605831B1 (en) | 1999-09-09 | 2003-08-12 | Murata Manufacturing Co., Ltd. | Field-effect semiconductor device |
| JP2006190991A (ja) * | 2004-12-09 | 2006-07-20 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ及びその製造方法 |
| JP2006324514A (ja) * | 2005-05-19 | 2006-11-30 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| JP2012080111A (ja) * | 2004-01-16 | 2012-04-19 | Cree Inc | 保護層および低損傷陥凹部を備える窒化物ベースのトランジスタならびにその製作方法 |
| CN107195773A (zh) * | 2017-06-26 | 2017-09-22 | 中国科学技术大学 | 空穴型半导体异质结霍尔棒、其制备和使用方法及用途 |
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| US20070215881A1 (en) * | 2006-03-03 | 2007-09-20 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting element and manufacturing method thereof |
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| CN102315261B (zh) * | 2010-07-06 | 2015-07-01 | 西安能讯微电子有限公司 | 半导体器件及其制造方法 |
| KR101680767B1 (ko) * | 2010-10-06 | 2016-11-30 | 삼성전자주식회사 | 불순물 주입을 이용한 고출력 고 전자 이동도 트랜지스터 제조방법 |
| KR101927409B1 (ko) * | 2012-08-07 | 2018-12-10 | 삼성전자주식회사 | 고전자이동도 트랜지스터 |
| US20200194551A1 (en) * | 2018-12-13 | 2020-06-18 | Intel Corporation | High conductivity source and drain structure for hemt devices |
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|---|---|---|---|---|
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| JPH04125939A (ja) | 1990-09-17 | 1992-04-27 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JP3259106B2 (ja) * | 1992-09-02 | 2002-02-25 | 富士通株式会社 | 高電子移動度電界効果半導体装置 |
| JP2581452B2 (ja) * | 1994-06-06 | 1997-02-12 | 日本電気株式会社 | 電界効果トランジスタ |
| JPH08148674A (ja) * | 1994-11-22 | 1996-06-07 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JPH09283444A (ja) * | 1996-04-09 | 1997-10-31 | Furukawa Electric Co Ltd:The | プレーナドープｈｅｍｔ用半導体ウェーハ及びプレーナドープｈｅｍｔ |
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-
1999
- 1999-06-03 JP JP11157117A patent/JP2000349280A/ja active Pending
-
2000
- 2000-06-03 KR KR1020000030637A patent/KR20010039640A/ko not_active Application Discontinuation
- 2000-06-05 US US09/587,335 patent/US6351000B1/en not_active Expired - Fee Related
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Also Published As
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|---|---|
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