JPH08148674A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08148674A JPH08148674A JP28836094A JP28836094A JPH08148674A JP H08148674 A JPH08148674 A JP H08148674A JP 28836094 A JP28836094 A JP 28836094A JP 28836094 A JP28836094 A JP 28836094A JP H08148674 A JPH08148674 A JP H08148674A
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Abstract
(57)【要約】
【目的】 所望した位置に非破壊的に低次元電気伝導層
（１次元量子細線，量子ドット）を得ることができる半
導体装置及びその製造方法の提供。 【構成】 ＧａＡｓ基板１上に、禁止帯幅が狭いＧａＡ
ｓ層３を禁止帯幅が広い２つのＡｌ0.4 Ｇａ0.6 Ａｓ層
２，４にて挟み込んだ構成の積層構造体５を形成し
（ａ）、その上の所望の位置にＳｉＯ2 ／ＳｉＮの拡散
２層膜６を形成した後（ｂ）、熱処理を施しＳｉを積層
構造体５中に拡散させる。形成されたｎ−Ａｌ0.2 Ｇａ
0.8 Ａｓ層７の周囲のＧａＡｓ層３中に１次元量子細線
８が得られる（ｃ）。
（１次元量子細線，量子ドット）を得ることができる半
導体装置及びその製造方法の提供。 【構成】 ＧａＡｓ基板１上に、禁止帯幅が狭いＧａＡ
ｓ層３を禁止帯幅が広い２つのＡｌ0.4 Ｇａ0.6 Ａｓ層
２，４にて挟み込んだ構成の積層構造体５を形成し
（ａ）、その上の所望の位置にＳｉＯ2 ／ＳｉＮの拡散
２層膜６を形成した後（ｂ）、熱処理を施しＳｉを積層
構造体５中に拡散させる。形成されたｎ−Ａｌ0.2 Ｇａ
0.8 Ａｓ層７の周囲のＧａＡｓ層３中に１次元量子細線
８が得られる（ｃ）。
Description
【０００１】
【産業上の利用分野】本発明は、１次元量子細線，量子
ドットなどの低次元電気伝導領域を有する半導体装置及
びその製造方法に関するものである。
ドットなどの低次元電気伝導領域を有する半導体装置及
びその製造方法に関するものである。
【０００２】
【従来の技術】従来、２次元電気伝導領域では変調ドー
ピングと呼ばれる方法により、禁止帯幅が広い半導体と
狭い半導体との界面に生じる疑似三角ポテンシャルにキ
ャリアを閉じ込めることにより高速の走行速度を有する
領域を得ている。また、この方法により製造された２次
元電気伝導領域を利用したＨＥＭＴ（High Electron Mo
bility Transistor)と呼ばれる半導体装置も実用化され
ている。
ピングと呼ばれる方法により、禁止帯幅が広い半導体と
狭い半導体との界面に生じる疑似三角ポテンシャルにキ
ャリアを閉じ込めることにより高速の走行速度を有する
領域を得ている。また、この方法により製造された２次
元電気伝導領域を利用したＨＥＭＴ（High Electron Mo
bility Transistor)と呼ばれる半導体装置も実用化され
ている。
【０００３】また、この２次元電気伝導領域から更に電
気伝導の自由度を１つ減らした１次元量子細線の特徴と
しては、以下の３点などが理論的な解析結果から予想さ
れている。 キャリアの高速性 例えば室温における電子移動度は、３次元，２次元系の
約10倍である。 キャリアの大きな位相干渉長 １次元系では理想的には１μｍ以上となる。 急峻に分布する状態密度 ３次元系ではエネルギＥ1/2 に比例するが、１次元系で
はエネルギＥ-1/2に比例する。そして、このようなそれ
ぞれの特徴を利用して高速素子，電子波干渉素子，低閾
値レーザなどへの１次元量子細線の応用が検討されてい
る。
気伝導の自由度を１つ減らした１次元量子細線の特徴と
しては、以下の３点などが理論的な解析結果から予想さ
れている。 キャリアの高速性 例えば室温における電子移動度は、３次元，２次元系の
約10倍である。 キャリアの大きな位相干渉長 １次元系では理想的には１μｍ以上となる。 急峻に分布する状態密度 ３次元系ではエネルギＥ1/2 に比例するが、１次元系で
はエネルギＥ-1/2に比例する。そして、このようなそれ
ぞれの特徴を利用して高速素子，電子波干渉素子，低閾
値レーザなどへの１次元量子細線の応用が検討されてい
る。
【０００４】このような１次元量子細線を形成する方法
としては、以下の３種の方法が従来より公知である。 （第１方法）レーザ光による多重干渉露光法または電子
ビーム露光法などを利用して微細パターンを形成し、こ
の微細パターンをマスクとしてエッチングを行う方法。 （第２方法）集束イオンビームを用いて不純物原子など
を試料に打ち込んで細線以外の部分を高抵抗化する方
法。 （第３方法）異方性成長，選択成長などを利用した結晶
成長による方法。
としては、以下の３種の方法が従来より公知である。 （第１方法）レーザ光による多重干渉露光法または電子
ビーム露光法などを利用して微細パターンを形成し、こ
の微細パターンをマスクとしてエッチングを行う方法。 （第２方法）集束イオンビームを用いて不純物原子など
を試料に打ち込んで細線以外の部分を高抵抗化する方
法。 （第３方法）異方性成長，選択成長などを利用した結晶
成長による方法。
【０００５】
【発明が解決しようとする課題】以上のような従来の各
方法には以下に述べるような問題点がある。まず、エッ
チングを利用する第１方法では、1000Å以下の微細パタ
ーンを精度良く形成することができず、加工精度の点で
問題があり、また、エッチング方法ではエッチングダメ
ージに伴って結晶欠陥が生じるという問題もある。ま
た、不純物を打ち込む第２方法では、形成する１次元量
子細線自体にも結晶欠陥などのダメージでの電気伝導特
性の劣化が生じるという問題がある。また、結晶成長を
利用する第３方法では、不純物，結晶欠陥が少ない良質
の結晶を得ることができないという問題がある。よっ
て、１次元量子細線を含めた低次元電気伝導領域の他の
新規な形成方法の開発が望まれている。
方法には以下に述べるような問題点がある。まず、エッ
チングを利用する第１方法では、1000Å以下の微細パタ
ーンを精度良く形成することができず、加工精度の点で
問題があり、また、エッチング方法ではエッチングダメ
ージに伴って結晶欠陥が生じるという問題もある。ま
た、不純物を打ち込む第２方法では、形成する１次元量
子細線自体にも結晶欠陥などのダメージでの電気伝導特
性の劣化が生じるという問題がある。また、結晶成長を
利用する第３方法では、不純物，結晶欠陥が少ない良質
の結晶を得ることができないという問題がある。よっ
て、１次元量子細線を含めた低次元電気伝導領域の他の
新規な形成方法の開発が望まれている。
【０００６】本発明は斯かる事情に鑑みてなされたもの
であり、ウェハ面内の所望の位置に非破壊的に低次元電
気伝導領域を得ることができる半導体装置及びその製造
方法を提供することを目的とする。
であり、ウェハ面内の所望の位置に非破壊的に低次元電
気伝導領域を得ることができる半導体装置及びその製造
方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本願の請求項１に係る半
導体装置は、キャリアの移動方向の自由度が制限されて
いる低次元電気伝導領域を備える半導体装置において、
第１半導体上に該第１半導体より禁止帯幅が狭い第２半
導体と該第２半導体より禁止帯幅が広い第３半導体とを
この順に積層した積層体と、前記第１半導体から少なく
とも前記第２半導体中に達するように前記積層体の一部
に設けられ、前記第１半導体及び第３半導体より禁止帯
幅が狭く前記第２半導体より禁止帯幅が広いキャリア供
給層とを有し、前記第２半導体と前記キャリア供給層と
の界面近傍に低次元電気伝導領域を備えることを特徴と
する。
導体装置は、キャリアの移動方向の自由度が制限されて
いる低次元電気伝導領域を備える半導体装置において、
第１半導体上に該第１半導体より禁止帯幅が狭い第２半
導体と該第２半導体より禁止帯幅が広い第３半導体とを
この順に積層した積層体と、前記第１半導体から少なく
とも前記第２半導体中に達するように前記積層体の一部
に設けられ、前記第１半導体及び第３半導体より禁止帯
幅が狭く前記第２半導体より禁止帯幅が広いキャリア供
給層とを有し、前記第２半導体と前記キャリア供給層と
の界面近傍に低次元電気伝導領域を備えることを特徴と
する。
【０００８】本願の請求項２に係る半導体装置の製造方
法は、キャリアの移動方向の自由度が制限されている低
次元電気伝導領域を備える半導体装置を製造する方法に
おいて、第１半導体上に該第１半導体より禁止帯幅が狭
い第２半導体と該第２半導体より禁止帯幅が広い第３半
導体とをこの順に積層して積層体を形成する工程と、形
成した積層体上の所定領域にドーパントを含有する拡散
源を形成する工程と、熱処理により前記拡散源からドー
パントを拡散させて前記第２半導体と前記第１半導体及
び／または前記第３半導体とを混晶化したキャリア供給
層を形成する工程とを有し、前記第２半導体と前記キャ
リア供給層との界面近傍に低次元電気伝導領域を得るこ
とを特徴とする。
法は、キャリアの移動方向の自由度が制限されている低
次元電気伝導領域を備える半導体装置を製造する方法に
おいて、第１半導体上に該第１半導体より禁止帯幅が狭
い第２半導体と該第２半導体より禁止帯幅が広い第３半
導体とをこの順に積層して積層体を形成する工程と、形
成した積層体上の所定領域にドーパントを含有する拡散
源を形成する工程と、熱処理により前記拡散源からドー
パントを拡散させて前記第２半導体と前記第１半導体及
び／または前記第３半導体とを混晶化したキャリア供給
層を形成する工程とを有し、前記第２半導体と前記キャ
リア供給層との界面近傍に低次元電気伝導領域を得るこ
とを特徴とする。
【０００９】
【作用】本発明の半導体装置では、第２半導体（狭禁止
帯半導体）内において、積層構造体の積層方向には第
１，第３半導体（何れも広禁止帯半導体）にてキャリア
が閉じ込められ、その積層方向に垂直な面内では第１及
び第３半導体より禁止帯幅が狭く第２半導体より禁止帯
幅が広いキャリア供給層によってキャリアが閉じ込めら
れた領域としての１次元量子細線または量子ドット等の
低次元電気伝導領域が形成される。
帯半導体）内において、積層構造体の積層方向には第
１，第３半導体（何れも広禁止帯半導体）にてキャリア
が閉じ込められ、その積層方向に垂直な面内では第１及
び第３半導体より禁止帯幅が狭く第２半導体より禁止帯
幅が広いキャリア供給層によってキャリアが閉じ込めら
れた領域としての１次元量子細線または量子ドット等の
低次元電気伝導領域が形成される。
【００１０】本発明の半導体装置の製造方法では、量子
井戸型ポテンシャルが得られるように、第１半導体（広
禁止帯半導体）／第２半導体（狭禁止帯半導体）／第３
半導体（広禁止帯半導体）の積層構造体を好ましくはド
ーパントを添加しないで形成し、その積層構造体上の所
望の位置にドーパント（例えばＳｉ）拡散が可能な拡散
源（例えばＳｉＯx ／ＳｉＮ積層構造膜）を形成する。
その後、熱処理を施すと、この拡散源からドーパント
（例えばＳｉ）が積層構造体に拡散して３層構造の積層
構造体の混晶化が起こってキャリア供給層（例えばｎ型
半導体層）が得られる。このキャリア供給層の禁止帯幅
は、第２半導体（狭禁止帯半導体）よりは広く第１，第
３半導体（広禁止帯半導体）よりは狭くなる。よって、
このキャリア供給層から第２半導体（狭禁止帯半導体）
のみにキャリア（例えば電子）が供給され、しかもこの
領域は第１，第３半導体（広禁止帯半導体）にて挟まれ
ているので、この供給されたキャリアはその走行自由度
が２次元，１次元または０次元に限定される。この結
果、結晶欠陥を生じることなく、精度良くキャリア（例
えば電子）が閉じ込められた１次元量子細線または量子
ドット等の低次元電気伝導領域を形成できる。
井戸型ポテンシャルが得られるように、第１半導体（広
禁止帯半導体）／第２半導体（狭禁止帯半導体）／第３
半導体（広禁止帯半導体）の積層構造体を好ましくはド
ーパントを添加しないで形成し、その積層構造体上の所
望の位置にドーパント（例えばＳｉ）拡散が可能な拡散
源（例えばＳｉＯx ／ＳｉＮ積層構造膜）を形成する。
その後、熱処理を施すと、この拡散源からドーパント
（例えばＳｉ）が積層構造体に拡散して３層構造の積層
構造体の混晶化が起こってキャリア供給層（例えばｎ型
半導体層）が得られる。このキャリア供給層の禁止帯幅
は、第２半導体（狭禁止帯半導体）よりは広く第１，第
３半導体（広禁止帯半導体）よりは狭くなる。よって、
このキャリア供給層から第２半導体（狭禁止帯半導体）
のみにキャリア（例えば電子）が供給され、しかもこの
領域は第１，第３半導体（広禁止帯半導体）にて挟まれ
ているので、この供給されたキャリアはその走行自由度
が２次元，１次元または０次元に限定される。この結
果、結晶欠陥を生じることなく、精度良くキャリア（例
えば電子）が閉じ込められた１次元量子細線または量子
ドット等の低次元電気伝導領域を形成できる。
【００１１】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて具体的に説明する。
いて具体的に説明する。
【００１２】図１は本発明による１次元量子細線の形成
方法の基本的手順の一例を示す模式的断面図である。ま
ず、ＧａＡｓ基板１上に、第１半導体としてのＡｌ0.4
Ｇａ 0.6 Ａｓ層２（膜厚： 300Å）、第２半導体として
のＧａＡｓ層３（膜厚： 300Å）、第３半導体としての
Ａｌ0.4 Ｇａ0.6 Ａｓ層４（膜厚： 300Å）をこの順に
ＭＢＥ（Molecular Beam Epitaxy）法により順次結晶成
長させて、これらの３層構造からなる積層構造体５を形
成する（図１（ａ））。この場合に、ＭＢＥ法により、
ＧａＡｓ基板１上にこれらの各層の結晶は精度良く成長
する。
方法の基本的手順の一例を示す模式的断面図である。ま
ず、ＧａＡｓ基板１上に、第１半導体としてのＡｌ0.4
Ｇａ 0.6 Ａｓ層２（膜厚： 300Å）、第２半導体として
のＧａＡｓ層３（膜厚： 300Å）、第３半導体としての
Ａｌ0.4 Ｇａ0.6 Ａｓ層４（膜厚： 300Å）をこの順に
ＭＢＥ（Molecular Beam Epitaxy）法により順次結晶成
長させて、これらの３層構造からなる積層構造体５を形
成する（図１（ａ））。この場合に、ＭＢＥ法により、
ＧａＡｓ基板１上にこれらの各層の結晶は精度良く成長
する。
【００１３】次に、この積層構造体５上の所望の位置
に、ＳｉＯ2 層（膜厚： 100Å）6aとＳｉＮ層（膜厚：
400Å）とを基板１側からこの順に積層してなる拡散源
としての拡散２層膜６を幅1000Åでパターン形成する
（図１（ｂ））。その後、熱処理（条件： 880℃，５
秒）を施す。
に、ＳｉＯ2 層（膜厚： 100Å）6aとＳｉＮ層（膜厚：
400Å）とを基板１側からこの順に積層してなる拡散源
としての拡散２層膜６を幅1000Åでパターン形成する
（図１（ｂ））。その後、熱処理（条件： 880℃，５
秒）を施す。
【００１４】熱処理により、拡散２層膜６からＳｉが拡
散すると共に、Ａｌ0.4 Ｇａ0.6 Ａｓ層２とＧａＡｓ層
３とＡｌ0.4 Ｇａ0.6 Ａｓ層４との混晶化が起こる。こ
の結果、Ｓｉが拡散した領域としてのキャリア供給層は
ｎ型のＡｌ0.2 Ｇａ0.8 Ａｓ層７となる（図１
（ｃ））。
散すると共に、Ａｌ0.4 Ｇａ0.6 Ａｓ層２とＧａＡｓ層
３とＡｌ0.4 Ｇａ0.6 Ａｓ層４との混晶化が起こる。こ
の結果、Ｓｉが拡散した領域としてのキャリア供給層は
ｎ型のＡｌ0.2 Ｇａ0.8 Ａｓ層７となる（図１
（ｃ））。
【００１５】図２，図３はそれぞれ、図１（ｃ）のＡ−
Ａ′断面，Ｂ−Ｂ′断面における伝導帯ポテンシャル形
状を示している。キャリアである電子はｎ−Ａｌ0.2 Ｇ
ａ0. 8 Ａｓ層７から禁止帯幅が最も狭いＧａＡｓ層３に
供給される。そして、ＧａＡｓ層３はこれより禁止帯幅
が広いＡｌ0.4 Ｇａ0.6 Ａｓ層２，４に挟まれているの
でこの供給された電子はその走行自由度が１方向（図面
の表裏方向）のみに限定される。この結果、ｎ−Ａｌ
0.2 Ｇａ0.8 Ａｓ層７周囲のＧａＡｓ層３中に、電子が
２方向（図１のＡ−Ａ′及びＢ−Ｂ′方向）にわたって
閉じ込められた１次元量子細線８が得られる（図１
（ｃ））。
Ａ′断面，Ｂ−Ｂ′断面における伝導帯ポテンシャル形
状を示している。キャリアである電子はｎ−Ａｌ0.2 Ｇ
ａ0. 8 Ａｓ層７から禁止帯幅が最も狭いＧａＡｓ層３に
供給される。そして、ＧａＡｓ層３はこれより禁止帯幅
が広いＡｌ0.4 Ｇａ0.6 Ａｓ層２，４に挟まれているの
でこの供給された電子はその走行自由度が１方向（図面
の表裏方向）のみに限定される。この結果、ｎ−Ａｌ
0.2 Ｇａ0.8 Ａｓ層７周囲のＧａＡｓ層３中に、電子が
２方向（図１のＡ−Ａ′及びＢ−Ｂ′方向）にわたって
閉じ込められた１次元量子細線８が得られる（図１
（ｃ））。
【００１６】次に、上述した基本原理に基づいた本発明
の変形例及びデバイスとしての応用例について説明す
る。なお、以下の説明に用いる図面において、上述の図
１と同一部分には同一番号を付している。
の変形例及びデバイスとしての応用例について説明す
る。なお、以下の説明に用いる図面において、上述の図
１と同一部分には同一番号を付している。
【００１７】図４に示す例では、積層構造体５上に設け
るＳｉＯ2 ／ＳｉＮ拡散２層膜６の形状を一部のみが円
形にくり抜かれた平板状とすることにより（図４
（ａ））、そのくり抜かれた部分のＧａＡｓ層３中に、
電子の走行自由度がどの方向にも限定された、つまり電
子が３方向にわたって閉じ込められた量子ドット９を形
成できる（図４（ｂ））。
るＳｉＯ2 ／ＳｉＮ拡散２層膜６の形状を一部のみが円
形にくり抜かれた平板状とすることにより（図４
（ａ））、そのくり抜かれた部分のＧａＡｓ層３中に、
電子の走行自由度がどの方向にも限定された、つまり電
子が３方向にわたって閉じ込められた量子ドット９を形
成できる（図４（ｂ））。
【００１８】図５に示す例では、積層構造体５上に設け
るＳｉＯ2 ／ＳｉＮ拡散２層膜６の形状を円形状とする
ことにより（図５（ａ））、キャリア供給層（ｎ−Ａｌ
0.2Ｇａ0.8 Ａｓ層７）の周囲に閉じた１次元量子細線
８を形成でき（図５（ｂ））、この１次元量子細線８を
平面上に配した電気回路の伝送線路として利用可能であ
る。
るＳｉＯ2 ／ＳｉＮ拡散２層膜６の形状を円形状とする
ことにより（図５（ａ））、キャリア供給層（ｎ−Ａｌ
0.2Ｇａ0.8 Ａｓ層７）の周囲に閉じた１次元量子細線
８を形成でき（図５（ｂ））、この１次元量子細線８を
平面上に配した電気回路の伝送線路として利用可能であ
る。
【００１９】図６に示す例では、積層構造体５上の２ヵ
所に、ストライプ状のＳｉＯ2 ／ＳｉＮ拡散２層膜６を
設けて熱処理を施すことにより、ＧａＡｓ層３中に平行
な４本の１次元量子細線８を形成する。そして、これら
の形成した４本の１次元量子細線８のうちの中央の隣り
合う２本の１次元量子細線８，８を経路として、外部か
ら経路を変化させるためのスイッチング素子として利用
する。例えば、前記中央の２本の１次元量子細線８，８
を電子が走行している場合、図中左端から負のバイアス
電圧を印加し、前記中央の左側の１次元量子細線８内の
電子をトンネル効果によって右側の１次元量子細線８内
に移動させて、この右側のみを走行させることとして、
電子の経路を変化させる。
所に、ストライプ状のＳｉＯ2 ／ＳｉＮ拡散２層膜６を
設けて熱処理を施すことにより、ＧａＡｓ層３中に平行
な４本の１次元量子細線８を形成する。そして、これら
の形成した４本の１次元量子細線８のうちの中央の隣り
合う２本の１次元量子細線８，８を経路として、外部か
ら経路を変化させるためのスイッチング素子として利用
する。例えば、前記中央の２本の１次元量子細線８，８
を電子が走行している場合、図中左端から負のバイアス
電圧を印加し、前記中央の左側の１次元量子細線８内の
電子をトンネル効果によって右側の１次元量子細線８内
に移動させて、この右側のみを走行させることとして、
電子の経路を変化させる。
【００２０】また、図７に示す例では、積層構造体５
を、禁止帯幅が広いＡｌ0.4 Ｇａ0.6Ａｓ層を５層と禁
止帯幅が狭いＧａＡｓ層を４層とをそれぞれ１層ずつ交
互に積層した構成とする。このような複数の量子井戸構
造にすることにより、相関が存在する複数（本例では４
本）の１次元量子細線８を形成できる。そして、その相
関を用いた量子波干渉素子として利用できる。
を、禁止帯幅が広いＡｌ0.4 Ｇａ0.6Ａｓ層を５層と禁
止帯幅が狭いＧａＡｓ層を４層とをそれぞれ１層ずつ交
互に積層した構成とする。このような複数の量子井戸構
造にすることにより、相関が存在する複数（本例では４
本）の１次元量子細線８を形成できる。そして、その相
関を用いた量子波干渉素子として利用できる。
【００２１】また、図８に示す例では、図４に示したよ
うなパターンをマトリックス状とすることにより、即
ち、ＳｉＯ2 ／ＳｉＮ拡散２層膜６の形状を複数箇所に
おいて円形にくり抜かれた平板状とすることにより、複
数の量子ドットを散在させて形成できる。このような素
子は、ディジタルデータ蓄積用のメモリ、または、低閾
値で発光効率が高いレーザなどに使用可能である。メモ
リでは、量子ドットの中に電子が存在するようにバイア
スを印加する場合と、その中に電子がいなくなるように
バイアスを印加する場合との２値を、量子ドットへの印
加バイアスにより制御する。レーザでは理論的には、無
限大まで電子を溜めることが可能である。
うなパターンをマトリックス状とすることにより、即
ち、ＳｉＯ2 ／ＳｉＮ拡散２層膜６の形状を複数箇所に
おいて円形にくり抜かれた平板状とすることにより、複
数の量子ドットを散在させて形成できる。このような素
子は、ディジタルデータ蓄積用のメモリ、または、低閾
値で発光効率が高いレーザなどに使用可能である。メモ
リでは、量子ドットの中に電子が存在するようにバイア
スを印加する場合と、その中に電子がいなくなるように
バイアスを印加する場合との２値を、量子ドットへの印
加バイアスにより制御する。レーザでは理論的には、無
限大まで電子を溜めることが可能である。
【００２２】上述の実施例では禁止帯幅が広い半導体
（第１，第３半導体）に挟まれる禁止帯幅が狭い半導体
（第２半導体）を単層構造としたが、この第２半導体を
多層構造にしても良く、多層構造とすることにより、電
子の基底準位と励起準位とのエネルギ及び電子の分布状
態を制御することが可能となる。以下では、第２半導体
を多層構造にした場合の例について説明する。
（第１，第３半導体）に挟まれる禁止帯幅が狭い半導体
（第２半導体）を単層構造としたが、この第２半導体を
多層構造にしても良く、多層構造とすることにより、電
子の基底準位と励起準位とのエネルギ及び電子の分布状
態を制御することが可能となる。以下では、第２半導体
を多層構造にした場合の例について説明する。
【００２３】第１，第３半導体の構成は何れも前述した
例と同じＡｌ0.4 Ｇａ0.6 Ａｓ層であるが、第２半導体
は、ＧａＡｓ層（膜厚： 100Å），Ａｌ0.1 Ｇａ0.9 Ａ
ｓ層（膜厚： 100Å），ＧａＡｓ層（膜厚： 100Å），
Ａｌ0.1 Ｇａ0.9 Ａｓ層（膜厚： 100Å），ＧａＡｓ層
（膜厚： 100Å）をこの順に積層してなる５層構造をな
す。この場合の積層方向断面におけるポテンシャル形状
を図９（ａ）に示す。基底状態が３層のＧａＡｓ層に対
応してそれぞれ分布し（図９（ａ）のＩ，II,III)、か
つ励起状態が井戸内に広がった分布を得ることが可能と
なる。ここで、第３半導体側（図９（ａ）の左側）から
負バイアスをかけていくと、そのバイアスの大きさに応
じて、３本のチャネルが２本のチャネル（II, III)から
１本のチャネル（III)へと変化していく（図９
（ｂ））。ここで、電子移動度はキャリア濃度によって
変えられるので、このことを用いて、３層のＧａＡｓ層
における電子移動度の関係を、第３半導体側のＧａＡｓ
層における電子移動度（μＩ）≦中央のＧａＡｓ層の電
子移動度（μII）≦第１半導体側のＧａＡｓ層における
電子移動度（μIII)と設定しておくと、除々に速度が速
いチャネルに移行していくことを制御できる。
例と同じＡｌ0.4 Ｇａ0.6 Ａｓ層であるが、第２半導体
は、ＧａＡｓ層（膜厚： 100Å），Ａｌ0.1 Ｇａ0.9 Ａ
ｓ層（膜厚： 100Å），ＧａＡｓ層（膜厚： 100Å），
Ａｌ0.1 Ｇａ0.9 Ａｓ層（膜厚： 100Å），ＧａＡｓ層
（膜厚： 100Å）をこの順に積層してなる５層構造をな
す。この場合の積層方向断面におけるポテンシャル形状
を図９（ａ）に示す。基底状態が３層のＧａＡｓ層に対
応してそれぞれ分布し（図９（ａ）のＩ，II,III)、か
つ励起状態が井戸内に広がった分布を得ることが可能と
なる。ここで、第３半導体側（図９（ａ）の左側）から
負バイアスをかけていくと、そのバイアスの大きさに応
じて、３本のチャネルが２本のチャネル（II, III)から
１本のチャネル（III)へと変化していく（図９
（ｂ））。ここで、電子移動度はキャリア濃度によって
変えられるので、このことを用いて、３層のＧａＡｓ層
における電子移動度の関係を、第３半導体側のＧａＡｓ
層における電子移動度（μＩ）≦中央のＧａＡｓ層の電
子移動度（μII）≦第１半導体側のＧａＡｓ層における
電子移動度（μIII)と設定しておくと、除々に速度が速
いチャネルに移行していくことを制御できる。
【００２４】第１，第３半導体の構成は何れも前述した
例と同じＡｌ0.4 Ｇａ0.6 Ａｓ層であるが、第２半導体
は、ＧａＡｓ層（膜厚： 200Å），ＧａＡｓ層より更に
禁止帯幅が狭いＩｎ0.4 Ｇａ0.6 Ａｓ層（膜厚：50
Å），ＧａＡｓ層（膜厚： 200Å）をこの順に積層して
なる３層構造をなす。このようにした場合の積層方向断
面におけるポテンシャル形状を図10（ａ）に示す。ま
た、第２半導体をＧａＡｓ単層（膜厚： 450Å）とした
場合のポテンシャル形状を図10（ｂ）に示す。図10
（ａ），（ｂ）においてハッチングを付した部分は電子
がしみ出した部分を示す。第２半導体を多層構造にした
場合には単層にした場合に比べて電子分布状態を変える
ことができ、障壁層（第１，第３半導体）へのしみ出し
部分を制御できる。本例では、電子のしみ出し量は電子
の移動度に影響を与える、例えばしみ出し量が少なけれ
ば電子の速度は速くなるので、しみ出し量の制御により
電子の移動度を制御することが可能となる。
例と同じＡｌ0.4 Ｇａ0.6 Ａｓ層であるが、第２半導体
は、ＧａＡｓ層（膜厚： 200Å），ＧａＡｓ層より更に
禁止帯幅が狭いＩｎ0.4 Ｇａ0.6 Ａｓ層（膜厚：50
Å），ＧａＡｓ層（膜厚： 200Å）をこの順に積層して
なる３層構造をなす。このようにした場合の積層方向断
面におけるポテンシャル形状を図10（ａ）に示す。ま
た、第２半導体をＧａＡｓ単層（膜厚： 450Å）とした
場合のポテンシャル形状を図10（ｂ）に示す。図10
（ａ），（ｂ）においてハッチングを付した部分は電子
がしみ出した部分を示す。第２半導体を多層構造にした
場合には単層にした場合に比べて電子分布状態を変える
ことができ、障壁層（第１，第３半導体）へのしみ出し
部分を制御できる。本例では、電子のしみ出し量は電子
の移動度に影響を与える、例えばしみ出し量が少なけれ
ば電子の速度は速くなるので、しみ出し量の制御により
電子の移動度を制御することが可能となる。
【００２５】また、禁止帯幅をグレーデッドに変化させ
た半導体層を第２半導体に使用しても良い。第１，第３
半導体の構成は何れも前述した例と同じＡｌ0.4 Ｇａ
0.6 Ａｓ層であるが、第２半導体は、第３半導体との界
面がＧａＡｓであって第１半導体側に向かうにつれてＡ
ｌの組成比がグレーデッドに増加して第１半導体との界
面ではＡｌ0.1 Ｇａ0.9 Ａｓとなっている半導体層であ
る。このようにした場合の積層方向断面におけるポテン
シャル形状を図11（ａ）に示す。また、この構成で第３
半導体側から負バイアスを印加した場合の積層方向断面
におけるポテンシャル形状を図11（ｂ）に示す。本例の
ような第２半導体を用いれば、電子が閉じ込められる状
態を印加するバイアスに応じて制御可能である。
た半導体層を第２半導体に使用しても良い。第１，第３
半導体の構成は何れも前述した例と同じＡｌ0.4 Ｇａ
0.6 Ａｓ層であるが、第２半導体は、第３半導体との界
面がＧａＡｓであって第１半導体側に向かうにつれてＡ
ｌの組成比がグレーデッドに増加して第１半導体との界
面ではＡｌ0.1 Ｇａ0.9 Ａｓとなっている半導体層であ
る。このようにした場合の積層方向断面におけるポテン
シャル形状を図11（ａ）に示す。また、この構成で第３
半導体側から負バイアスを印加した場合の積層方向断面
におけるポテンシャル形状を図11（ｂ）に示す。本例の
ような第２半導体を用いれば、電子が閉じ込められる状
態を印加するバイアスに応じて制御可能である。
【００２６】なお、上述した実施例では拡散するドーパ
ントをＳｉとしたが、これに限るものではなく、拡散フ
ロント部が急峻となるような他の拡散方法を用いても本
発明を同様に実現できるとことは勿論である。
ントをＳｉとしたが、これに限るものではなく、拡散フ
ロント部が急峻となるような他の拡散方法を用いても本
発明を同様に実現できるとことは勿論である。
【００２７】また、上述した実施例では、第１半導体と
第３半導体とを同一組成の半導体層としたが、第２の半
導体禁止帯幅＜第１，第３半導体の半導体禁止帯幅の条
件を満たせばこれらは異なっていても良い。
第３半導体とを同一組成の半導体層としたが、第２の半
導体禁止帯幅＜第１，第３半導体の半導体禁止帯幅の条
件を満たせばこれらは異なっていても良い。
【００２８】なお、半導体装置が高速動作を行うために
は、上述した例のように、第１，第２及び第３半導体は
ノンドープが最も好ましい。また、第２半導体は、上述
したような厚み方向での閉じ込めが行える超薄膜でない
場合でも利用できる。また、上述した例では、第１半導
体が層であったが、基板であっても良い。また、上述し
た例では、第１，第２及び第３半導体を混晶化させた
が、第１半導体と第２半導体のみ、または、第２半導体
と第３半導体のみを混晶化させるようにしても良い。
は、上述した例のように、第１，第２及び第３半導体は
ノンドープが最も好ましい。また、第２半導体は、上述
したような厚み方向での閉じ込めが行える超薄膜でない
場合でも利用できる。また、上述した例では、第１半導
体が層であったが、基板であっても良い。また、上述し
た例では、第１，第２及び第３半導体を混晶化させた
が、第１半導体と第２半導体のみ、または、第２半導体
と第３半導体のみを混晶化させるようにしても良い。
【００２９】
【発明の効果】以上のように本発明では、ウェハ面内の
所望の位置に１次元量子細線または量子ドット等の低次
元電気伝導領域を形成できる。また、本発明では低次元
電気伝導領域を非破壊的に形成するので、結晶欠陥がこ
の低次元電気伝導領域に入らず、質が高い低次元電気伝
導領域を形成することが可能である。更に、低次元電気
伝導領域を利用する種々の半導体デバイスの特性の安定
化及び歩留りの向上に本発明は大いに寄与できる。
所望の位置に１次元量子細線または量子ドット等の低次
元電気伝導領域を形成できる。また、本発明では低次元
電気伝導領域を非破壊的に形成するので、結晶欠陥がこ
の低次元電気伝導領域に入らず、質が高い低次元電気伝
導領域を形成することが可能である。更に、低次元電気
伝導領域を利用する種々の半導体デバイスの特性の安定
化及び歩留りの向上に本発明は大いに寄与できる。
【図１】本発明における１次元量子細線の形成方法の基
本的な手順の一例を示す模式的断面図である。
本的な手順の一例を示す模式的断面図である。
【図２】図１のＡ−Ａ′断面におけるポテンシャル形状
を示す図である。
を示す図である。
【図３】図１のＢ−Ｂ′断面におけるポテンシャル形状
を示す図である。
を示す図である。
【図４】本発明における量子ドットの形成を示す模式図
である。
である。
【図５】本発明による１次元量子細線の他の形成例を示
す模式図である。
す模式図である。
【図６】本発明による１次元量子細線の更に他の形成例
を示す模式図である。
を示す模式図である。
【図７】本発明による１次元量子細線の更に他の形成例
を示す模式図である。
を示す模式図である。
【図８】本発明による量子ドットの他の形成例を示す模
式図である。
式図である。
【図９】本発明の他の実施例におけるポテンシャル形状
を示す図である。
を示す図である。
【図１０】本発明の更に他の実施例におけるポテンシャ
ル形状を示す図である。
ル形状を示す図である。
【図１１】本発明の更に他の実施例におけるポテンシャ
ル形状を示す図である。
ル形状を示す図である。
１ ＧａＡｓ基板 ２ Ａｌ0.4 Ｇａ0.6 Ａｓ層（第１半導体） ３ ＧａＡｓ層（第２半導体） ４ Ａｌ0.4 Ｇａ0.6 Ａｓ層（第３半導体） ５ 積層構造体 ６ 拡散２層膜 6a ＳｉＯ2 層 6b ＳｉＮ層 ７ ｎ−Ａｌ0.2 Ｇａ0.8 Ａｓ層（キャリア供給層） ８ １次元量子細線 ９ 量子ドット
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/06 29/68 29/80 (72)発明者 藤井 栄美 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 原田 八十雄 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内
Claims (2)
- 【請求項１】 キャリアの移動方向の自由度が制限され
ている低次元電気伝導領域を備える半導体装置におい
て、第１半導体上に該第１半導体より禁止帯幅が狭い第
２半導体と該第２半導体より禁止帯幅が広い第３半導体
とをこの順に積層した積層体と、前記第１半導体から少
なくとも前記第２半導体中に達するように前記積層体の
一部に設けられ、前記第１半導体及び第３半導体より禁
止帯幅が狭く前記第２半導体より禁止帯幅が広いキャリ
ア供給層とを有し、前記第２半導体と前記キャリア供給
層との界面近傍に低次元電気伝導領域を備えることを特
徴とする半導体装置。 - 【請求項２】 キャリアの移動方向の自由度が制限され
ている低次元電気伝導領域を備える半導体装置を製造す
る方法において、第１半導体上に該第１半導体より禁止
帯幅が狭い第２半導体と該第２半導体より禁止帯幅が広
い第３半導体とをこの順に積層して積層体を形成する工
程と、形成した積層体上の所定領域にドーパントを含有
する拡散源を形成する工程と、熱処理により前記拡散源
からドーパントを拡散させて前記第２半導体と前記第１
半導体及び／または前記第３半導体とを混晶化したキャ
リア供給層を形成する工程とを有し、前記第２半導体と
前記キャリア供給層との界面近傍に低次元電気伝導領域
を得ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28836094A JPH08148674A (ja) | 1994-11-22 | 1994-11-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28836094A JPH08148674A (ja) | 1994-11-22 | 1994-11-22 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08148674A true JPH08148674A (ja) | 1996-06-07 |
Family
ID=17729199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28836094A Pending JPH08148674A (ja) | 1994-11-22 | 1994-11-22 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08148674A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6351000B1 (en) * | 1999-06-03 | 2002-02-26 | Nec Corporation | Semiconductor having a heterojunction formed between a plurality of semiconductor layers |
| CN103383959A (zh) * | 2013-07-04 | 2013-11-06 | 西安电子科技大学 | 横向过生长一维电子气GaN基HEMT器件及制备方法 |
| CN103400856A (zh) * | 2013-07-04 | 2013-11-20 | 西安电子科技大学 | 选区外延的一维电子气GaN基HEMT器件及制备方法 |
-
1994
- 1994-11-22 JP JP28836094A patent/JPH08148674A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6351000B1 (en) * | 1999-06-03 | 2002-02-26 | Nec Corporation | Semiconductor having a heterojunction formed between a plurality of semiconductor layers |
| CN103383959A (zh) * | 2013-07-04 | 2013-11-06 | 西安电子科技大学 | 横向过生长一维电子气GaN基HEMT器件及制备方法 |
| CN103400856A (zh) * | 2013-07-04 | 2013-11-20 | 西安电子科技大学 | 选区外延的一维电子气GaN基HEMT器件及制备方法 |
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