JPS6317562A - 超格子素子及びその製造方法 - Google Patents
超格子素子及びその製造方法Info
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- JPS6317562A JPS6317562A JP16228686A JP16228686A JPS6317562A JP S6317562 A JPS6317562 A JP S6317562A JP 16228686 A JP16228686 A JP 16228686A JP 16228686 A JP16228686 A JP 16228686A JP S6317562 A JPS6317562 A JP S6317562A
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Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
- H01L29/158—Structures without potential periodicity in a direction perpendicular to a major surface of the substrate, i.e. vertical direction, e.g. lateral superlattices, lateral surface superlattices [LSS]
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、周期的構造部の１層方向に沿ってゲート電極
を設けた超格子素子及びその製造方法に関する。
を設けた超格子素子及びその製造方法に関する。
（従来の技術）
超格子素子は、人為的に結晶ポテンシャルを作ることが
できるため、光学的、電気的に新しい機能を実現する素
子として期待されている。しかし、従来の製造方法では
、以下に述べる如く、平面上に超格子素子を形成するこ
とは極めて困難であり、これが集積化を妨げる要因とな
っていた。
できるため、光学的、電気的に新しい機能を実現する素
子として期待されている。しかし、従来の製造方法では
、以下に述べる如く、平面上に超格子素子を形成するこ
とは極めて困難であり、これが集積化を妨げる要因とな
っていた。
第２図に示す従来例では、ｎ” ＧａＡｓ基板２１の上
にエピタキシャル成長したアンドープＧａＡＳ層２２
（２２ｔ 、２２２．２２３ ）及びＡ！２ＧａＡｓ１
２３ （２３ｔ 、２３２ ）を交互に堆積させ、最後
に再びｎ” ＧａＡＳ層２４を堆積させている。２つの
ｎ” ＧａＡｓＢの多重層２２゜２３は、周期的な結晶
ポテンシャルを形成する。
にエピタキシャル成長したアンドープＧａＡＳ層２２
（２２ｔ 、２２２．２２３ ）及びＡ！２ＧａＡｓ１
２３ （２３ｔ 、２３２ ）を交互に堆積させ、最後
に再びｎ” ＧａＡＳ層２４を堆積させている。２つの
ｎ” ＧａＡｓＢの多重層２２゜２３は、周期的な結晶
ポテンシャルを形成する。
しかし、この構造では、周期的ポテンシャルが基板方向
（基板表面と直交する方向）に存在するため、第３の電
極を付加することは困難である。
（基板表面と直交する方向）に存在するため、第３の電
極を付加することは困難である。
第３図に示す従来例は、第２図に示す構造の改良例であ
り、例えば文献（Ａ ｐｌ）１．ｐｈｙｓ、 Ｌ ｅｆ
ｆ。
り、例えば文献（Ａ ｐｌ）１．ｐｈｙｓ、 Ｌ ｅｆ
ｆ。
ｖｏｌ、４７ （１２） 、ｐ１３４７）に記載され
ている。この構造は、第２図の構造にテーパエツチング
を施し、このエツチングした斜面にゲート絶縁膜となる
アンドープＡｌ２ＧａＡｓ１２６を形成し、さらにその
上にゲート電極２７を形成したものである。この構造に
よれば、ゲート絶縁１Ｍ２６の表面に誘起した２次元電
子ガス３０をＧａＡｓ及びＡｆｆｉＧａＡｓで形成する
超格子ポテンシャル中で運動させることができ、その結
果、従来にない負性抵抗素子を初めとする新撮能を有す
る素子を作成することができる。
ている。この構造は、第２図の構造にテーパエツチング
を施し、このエツチングした斜面にゲート絶縁膜となる
アンドープＡｌ２ＧａＡｓ１２６を形成し、さらにその
上にゲート電極２７を形成したものである。この構造に
よれば、ゲート絶縁１Ｍ２６の表面に誘起した２次元電
子ガス３０をＧａＡｓ及びＡｆｆｉＧａＡｓで形成する
超格子ポテンシャル中で運動させることができ、その結
果、従来にない負性抵抗素子を初めとする新撮能を有す
る素子を作成することができる。
しかしながら、第３図に示す構造では、基板表面に凹凸
が生じるので、その後に続くリソグラフィ技術、配線技
術において多くの困難が生じる。
が生じるので、その後に続くリソグラフィ技術、配線技
術において多くの困難が生じる。
このため、超格子素子を集積化することは極めて困難で
あった。
あった。
（発咀が解決しようとする問題点）
このように従来方法では、周期的ポテンシャルを有する
周期的構造部の８ｉ層方向に沿ってゲート電極を設ける
と、基板表面に凹凸が生じるのを避けられない。このた
め、リソグラフィ技術及び配線技術において多くの困難
をもたらし、素子の集積化が困難であった。
周期的構造部の８ｉ層方向に沿ってゲート電極を設ける
と、基板表面に凹凸が生じるのを避けられない。このた
め、リソグラフィ技術及び配線技術において多くの困難
をもたらし、素子の集積化が困難であった。
本発明は上記事情を考慮してなされたもので、その目的
とするところは、周期的構造部の積層方向に沿ってゲー
ト電極を形成することができ、且つ表面平坦化をはかる
ことができ、集積度の向上をはかり得る超格子素子及び
その製造方法を提供することにある。
とするところは、周期的構造部の積層方向に沿ってゲー
ト電極を形成することができ、且つ表面平坦化をはかる
ことができ、集積度の向上をはかり得る超格子素子及び
その製造方法を提供することにある。
［発明の構成］
（問題点を解決するための手段）
本発明の骨子は、基板の表面に予め段差を形成しておく
ことにより、周期的構造部の積層方向を基板方向から傾
けることにあり、基板表面に周期的構造部の側壁を露出
させることにある。
ことにより、周期的構造部の積層方向を基板方向から傾
けることにあり、基板表面に周期的構造部の側壁を露出
させることにある。
即ち本発明は、周期的構造部の積層方向に沿ってゲート
電極を設けた超格子素子において、表面に段差を有する
基板と、この基板の段差側壁部に異なる結晶構造或いは
異なるフェルミエネルギーを有する複数種のＩｌｇを上
記側壁に沿って一定周期で堆積してなり、且つ基板表面
と面一に形成された周期的構造部と、この周期的構造部
上にゲート絶縁膜を介して形成されたゲート電極とを設
けるようにしたものである。
電極を設けた超格子素子において、表面に段差を有する
基板と、この基板の段差側壁部に異なる結晶構造或いは
異なるフェルミエネルギーを有する複数種のＩｌｇを上
記側壁に沿って一定周期で堆積してなり、且つ基板表面
と面一に形成された周期的構造部と、この周期的構造部
上にゲート絶縁膜を介して形成されたゲート電極とを設
けるようにしたものである。
また本発明は、上記構成の超格子素子を製造する方法に
おいて、基板の表面に段差を形成したのち、基板表面の
平坦部及び段差側壁部に異なる結晶構造或いは異なるフ
ェルミエネルギーを有する複数種の薄膜を一定の周期で
堆積して周期的構造部を形成し、次いでこの周期的構造
部の上面に平坦化用の膜を形成して該表面を平坦化し、
次いで上記平坦化用膜及び周期的構造部を前記基板表面
が露出するまでエツチングし、しかるのち基板表面に露
出した周期的構造部の側壁上にゲート絶縁膜を介してゲ
ート電極を形成するようにした方法である。
おいて、基板の表面に段差を形成したのち、基板表面の
平坦部及び段差側壁部に異なる結晶構造或いは異なるフ
ェルミエネルギーを有する複数種の薄膜を一定の周期で
堆積して周期的構造部を形成し、次いでこの周期的構造
部の上面に平坦化用の膜を形成して該表面を平坦化し、
次いで上記平坦化用膜及び周期的構造部を前記基板表面
が露出するまでエツチングし、しかるのち基板表面に露
出した周期的構造部の側壁上にゲート絶縁膜を介してゲ
ート電極を形成するようにした方法である。
（作用）
上記方法によれば、基板表面に予め段差を形成しておく
ことにより、周期的構造部をなす薄膜を段差側壁に沿っ
て堆積することができる。つまり、基板方向と交差する
方向に積層された周期的構造部を形成することができる
。そして、平坦化用膜の堆積により平坦化したあとのエ
ツチングにより、基板表面を平坦化することができる。
ことにより、周期的構造部をなす薄膜を段差側壁に沿っ
て堆積することができる。つまり、基板方向と交差する
方向に積層された周期的構造部を形成することができる
。そして、平坦化用膜の堆積により平坦化したあとのエ
ツチングにより、基板表面を平坦化することができる。
従って、周期的構造部の積層方向に沿ってゲート電極を
形成することが可能となり、さらに表面を平坦な状態に
保持することが可能となる。
形成することが可能となり、さらに表面を平坦な状態に
保持することが可能となる。
（実施例）
以下、本発明の詳細を図示の実施例によって説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例に係わる超格
子素子の製造工程を示す断面図である。
子素子の製造工程を示す断面図である。
まず、第１図（ａ）に示す如く、高濃度にドーピングさ
れたｎ＋ＧａＡＳ基板１１を周知のりアクティブエツチ
ング（ＲＩＥ＞法で選択的にエツチングし、段差ａｌｌ
１２を形成する。ここで、上記エツチング深さ、即ち
段差の高さは１０００ ［人］とした。
れたｎ＋ＧａＡＳ基板１１を周知のりアクティブエツチ
ング（ＲＩＥ＞法で選択的にエツチングし、段差ａｌｌ
１２を形成する。ここで、上記エツチング深さ、即ち
段差の高さは１０００ ［人］とした。
次いで、分子線エピタキシー（ＭＢＥ）法を用い、第１
図（ｂ）に示す如く、基板１１上にアンドープのＧａＡ
ｓ層１３ａ、１３ｃ、１３ｅ及びＡｊ２ＧａＡｓｌｌ１
３ｂ、１３ｄを交互に堆積して周期的構造部１３を形成
し、その上に ｎ” ＧａＡＳ層１４層厚４堆積する。その後、全面に
７オトレジスト（平坦化用膜）１５を回転塗布し、段差
部の平坦化を行う。ここで、周期的構造部１３を形成す
る各−ａｍｙｉｉは、基板表面の平坦部では基板方向に
沿って積層され、段差側壁部では基板方向と直交する方
向に積層される。また、周期的構造部を形成する各薄膜
の膜厚は２００［人］ 、ｎ” ＧａＡｓ層１４の膜厚
は８００［人］とした。
図（ｂ）に示す如く、基板１１上にアンドープのＧａＡ
ｓ層１３ａ、１３ｃ、１３ｅ及びＡｊ２ＧａＡｓｌｌ１
３ｂ、１３ｄを交互に堆積して周期的構造部１３を形成
し、その上に ｎ” ＧａＡＳ層１４層厚４堆積する。その後、全面に
７オトレジスト（平坦化用膜）１５を回転塗布し、段差
部の平坦化を行う。ここで、周期的構造部１３を形成す
る各−ａｍｙｉｉは、基板表面の平坦部では基板方向に
沿って積層され、段差側壁部では基板方向と直交する方
向に積層される。また、周期的構造部を形成する各薄膜
の膜厚は２００［人］ 、ｎ” ＧａＡｓ層１４の膜厚
は８００［人］とした。
次いで、ＲＩＥ法を用い、前記レジスト１５及び各堆積
膜１４．１３のエツチング速度が略等しくなる条件で、
第１図（Ｃ）に示す如く基板１１の表面が露出するまで
全面エツチングを施す。これにより、基板表面は平坦な
状態となり、基板表面の一部に周期的構造部１３の側壁
部が露出することになる。
膜１４．１３のエツチング速度が略等しくなる条件で、
第１図（Ｃ）に示す如く基板１１の表面が露出するまで
全面エツチングを施す。これにより、基板表面は平坦な
状態となり、基板表面の一部に周期的構造部１３の側壁
部が露出することになる。
次いで、第１図＜ｄ＞に示す如く、基板表面に露出した
周期的構造部１３の側壁部上にゲート絶縁膜としてのア
ンドープＡρＧａＡｓ層１６を形成し、この上にゲート
電極１７を形成する。さらに、ゲート電極１７の両側に
ソース電極１８及びドレイン電極１９を形成することに
よって、超格子素子が完成することになる。
周期的構造部１３の側壁部上にゲート絶縁膜としてのア
ンドープＡρＧａＡｓ層１６を形成し、この上にゲート
電極１７を形成する。さらに、ゲート電極１７の両側に
ソース電極１８及びドレイン電極１９を形成することに
よって、超格子素子が完成することになる。
かくして製造された超格子素子にあっては、周期的構造
部１３の積層方向に沿って第３の電極としてのゲート電
極１７が存在することになるので、このゲート電極１７
に印加する電圧により、ソース・ドレイン１８．１９間
における２次元電子ガスの運動を制御することができる
。また、基板表面が平坦な状態にあるので、その後に続
くリソグラフィ工程及び配線工程が極めて容易となり、
その結果、集積度の著しい向上をはかることができる。
部１３の積層方向に沿って第３の電極としてのゲート電
極１７が存在することになるので、このゲート電極１７
に印加する電圧により、ソース・ドレイン１８．１９間
における２次元電子ガスの運動を制御することができる
。また、基板表面が平坦な状態にあるので、その後に続
くリソグラフィ工程及び配線工程が極めて容易となり、
その結果、集積度の著しい向上をはかることができる。
なお、本発明は上述した実施例に限定されるものではな
い。例えば、母体となる基板の材料はＧａＡｓ等の化合
物半導体に限るものではなく、Ｓ：、Ｑｅ等の半導体を
用いることができ、さらには超伝導体、その他金属につ
いても同様に適用することが可能である。また、周期的
構造部をを形成するための方法としてはＭＢＥ法に限ら
ず、ＭＯＣＶＤ法等のように薄い薄膜を制御性良く形成
し得るものであればよい。
い。例えば、母体となる基板の材料はＧａＡｓ等の化合
物半導体に限るものではなく、Ｓ：、Ｑｅ等の半導体を
用いることができ、さらには超伝導体、その他金属につ
いても同様に適用することが可能である。また、周期的
構造部をを形成するための方法としてはＭＢＥ法に限ら
ず、ＭＯＣＶＤ法等のように薄い薄膜を制御性良く形成
し得るものであればよい。
また、段差部の高さや周期的構造部の各薄膜層の膜厚等
の条件は、仕様に応じて適宜変更可能である。但し、周
期的構造部の全体としての膜厚は、段差の高さよりも薄
くする必要がある。さらに、段差部は必ずしも基板表面
と垂直である必要はなく、傾斜を持っていてもよい。ま
た、基板表面に予め形成する段差部の数は１個に限らず
複数個であってもよ、りのは、勿論のことである。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。
の条件は、仕様に応じて適宜変更可能である。但し、周
期的構造部の全体としての膜厚は、段差の高さよりも薄
くする必要がある。さらに、段差部は必ずしも基板表面
と垂直である必要はなく、傾斜を持っていてもよい。ま
た、基板表面に予め形成する段差部の数は１個に限らず
複数個であってもよ、りのは、勿論のことである。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。
［発明の効果］
以上詳述したように本発明によれば、周期的構造部の積
層方向に沿ってゲート電極を形成することができ、且つ
その表面を平坦な状態に保持することができる。従って
、負性抵抗素子を初めとする新機能素子を実現すること
ができ、さらにその集積化をはかることができる。
層方向に沿ってゲート電極を形成することができ、且つ
その表面を平坦な状態に保持することができる。従って
、負性抵抗素子を初めとする新機能素子を実現すること
ができ、さらにその集積化をはかることができる。
第１図（ａ）〜（ｄ）は本発明の一実施例に係わる超格
子素子の製造工程を示す断面図、第２図及び第３因はそ
れぞれ従来の超格子素子の問題点を説明するための断面
図である。 １１−ｎ” ＧａＡＳｌ板、１２ ・・・段差部、１３
・・・周期的構造部、１３ａ、１３ｃ、１３ｅ・・・Ｇ
ａＡＳＩＩ、１３ｂ、１３ｄ・ＡｆｉＧａＡＳ層、１４
・ ｎ” ＧａＡｓＪｌ、１５−・・レジスト、１６
・・・ＡＱＧａＡＳ層（ゲート絶縁１）、１７・・・ゲ
ート電極、１８・・・ソース電極、１９・・・ドレイン
電極。 出願人代理人 弁理士 鈴江武彦 第１図
子素子の製造工程を示す断面図、第２図及び第３因はそ
れぞれ従来の超格子素子の問題点を説明するための断面
図である。 １１−ｎ” ＧａＡＳｌ板、１２ ・・・段差部、１３
・・・周期的構造部、１３ａ、１３ｃ、１３ｅ・・・Ｇ
ａＡＳＩＩ、１３ｂ、１３ｄ・ＡｆｉＧａＡＳ層、１４
・ ｎ” ＧａＡｓＪｌ、１５−・・レジスト、１６
・・・ＡＱＧａＡＳ層（ゲート絶縁１）、１７・・・ゲ
ート電極、１８・・・ソース電極、１９・・・ドレイン
電極。 出願人代理人 弁理士 鈴江武彦 第１図
Claims (6)
- （１）表面に段差を有する基板と、この基板の段差側壁
部に異なる結晶構造或いは異なるフェルミエネルギーを
有する複数種の薄膜を上記側壁に沿つて一定周期で堆積
してなり、且つ基板表面と面一に形成された周期的構造
部と、この周期的構造部上にゲート絶縁膜を介して形成
されたゲート電極とを具備してなることを特徴とする超
格子素子。 - （２）前記ゲート電極は前記基板表面に露出した周期的
構造部の表面に誘起された電子或いは正孔を制御するも
のであり、該電子或いは正孔は上記ゲート電極の両側に
形成されたソース・ドレイン電極間を流れることを特徴
とする特許請求の範囲第１項記載の超格子素子。 - （３）前記基板及び周期的構造部を形成する薄膜は、化
合物半導体であることを特徴とする特許請求の範囲第１
項記載の超格子素子。 - （４）基板の表面に段差を形成する工程と、上記基板表
面の平坦部及び段差側壁部に異なる結晶構造或いは異な
るフェルミエネルギーを有する複数種の薄膜を一定の周
期で堆積して周期的構造部を形成する工程と、上記周期
的構造部の上面に平坦化用の膜を形成して該表面を平坦
化する工程と、次いで上記平坦化用膜及び周期的構造部
を前記基板表面が露出するまでエッチングする工程と、
次いで基板表面に露出した周期的構造部の側壁上にゲー
ト絶縁膜を介してゲート電極を形成する工程とを含むこ
とを特徴とする超格子素子の製造方法。 - （５）前記基板及び周期的構造部を形成する薄膜として
、化合物半導体を用いたことを特徴とする特許請求の範
囲第４項記載の超格子素子の製造方法。 - （６）前記平坦化用膜及び周期的構造部をエッチングす
る工程として、反応性イオンエッチング法を用い、且つ
そのエッチング条件を上記平坦化用膜及び周期的構造部
の各エッチング速度が略等しくなるように設定したこと
を特徴とする特許請求の範囲第４項記載の超格子素子の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16228686A JPS6317562A (ja) | 1986-07-10 | 1986-07-10 | 超格子素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16228686A JPS6317562A (ja) | 1986-07-10 | 1986-07-10 | 超格子素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6317562A true JPS6317562A (ja) | 1988-01-25 |
Family
ID=15751596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16228686A Pending JPS6317562A (ja) | 1986-07-10 | 1986-07-10 | 超格子素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6317562A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03270077A (ja) * | 1990-03-19 | 1991-12-02 | Nec Corp | 電界効果半導体装置 |
| US5274322A (en) * | 1990-06-07 | 1993-12-28 | Nippondenso Co., Ltd. | Alternating current generator for vehicle |
| EP0607729A2 (en) * | 1992-12-22 | 1994-07-27 | International Business Machines Corporation | High performance MESFET with multiple quantum wells |
| USRE38464E1 (en) | 1990-04-24 | 2004-03-16 | Nippondenso Co., Ltd. | Alternating current generator having a plurality of independent three-phase windings |
-
1986
- 1986-07-10 JP JP16228686A patent/JPS6317562A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03270077A (ja) * | 1990-03-19 | 1991-12-02 | Nec Corp | 電界効果半導体装置 |
| USRE38464E1 (en) | 1990-04-24 | 2004-03-16 | Nippondenso Co., Ltd. | Alternating current generator having a plurality of independent three-phase windings |
| US5274322A (en) * | 1990-06-07 | 1993-12-28 | Nippondenso Co., Ltd. | Alternating current generator for vehicle |
| EP0607729A2 (en) * | 1992-12-22 | 1994-07-27 | International Business Machines Corporation | High performance MESFET with multiple quantum wells |
| EP0607729A3 (en) * | 1992-12-22 | 1995-02-22 | Ibm | High performance MESFET with multiple quantum wells. |
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