JP3323008B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子の量子トンネル効
果を用いた半導体装置に関する。

【０００２】

【従来の技術】近年、電子の量子トンネル効果を用いた
電子デバイスとして、共鳴トンネルダイオードの量子井
戸の電位を変調しトランジスタとしたものや単電子トラ
ンジスタが開発されている。

【０００３】従来例として、図１６に単電子トランジス
タの概念図を示す。このデバイスでは、電荷蓄積導電領
域３とソース又はドレイン電極１とがトンネル結合し、
ソース・ドレイン間にトンネル電流が流れる構造になっ
ている。さらに、ゲート電極２の電圧によって電荷蓄積
導電領域３の電位を変化させ、トンネル確率を変調する
ことにより電流制御を行う。ここで、トンネル確率がバ
リア層４の厚さに対し指数的に依存するために、再現性
良く素子を実現するには原子層程度の制御性を持ったト
ンネルバリア層４の形成が必要となっている。

【０００４】ここで、リソグラフィによってトンネルバ
リア層４を形成する単電子トランジスタでは、トンネル
バリアを原子層程度に制御するのが困難な問題点があっ
た。また、図１７のように、ゲート電極２が電気伝導領
域３と合わせずれると、これらの容量が変化し、再現性
良く単電子トランジスタを形成することが困難であっ
た。

【０００５】一方、分子線エピタキシャル成長法（ＭＢ
Ｅ）や有機金属ＣＶＤ法（ＭＯＣＶＤ）を用いれば、原
子層程度の精度でトンネルバリアを積層形成することが
できる。しかし、これらの積層方法を用いた単電子トラ
ンジスタでは、積層方向に垂直な方向にゲート電極を加
工するのに従来リソグラフィを用いており、ゲート電極
２と電気伝導領域３との間隔を制御性良く形成するのが
困難であった。これは、ゲート電極２が電気伝導領域３
との容量の制御が困難なことにつながり、従ってこの方
法でも再現性良く単電子トランジスタを形成することは
困難である。

【０００６】さらに、図１８のように、半導体基板上に
積層構造をエピタキシャル成長し、さらにメサ１５を形
成し、そのメサ上ゲート絶縁膜９及びゲート２を形成す
る方法が提案されている。しかし、この方法では、ゲー
ト絶縁膜形成前に表面に露出するメサ１５がトランジス
タのチャネル領域３及び５となるため、界面欠陥の影響
を受け易く、チャネルのキャリア密度の再現性が悪い欠
点を有する。なお、図中の１３はＧａＡｓ層、１４はＡ
ｌＧａＡｓ層はメサである。

【０００７】また、これらの問題は、単電子トランジス
タのみならず、量子トンネル効果を用い、かつトンネル
バリアに接した伝導領域の電位を絶縁ゲートによって制
御するデバイスでも同様に生じる。

【０００８】

【発明が解決しようとする課題】このように従来、量子
トンネル効果を用い、トンネルバリアに接した伝導領域
の電位を絶縁ゲートによって制御するデバイスでは、ト
ンネルバリアを再現性良く形成し、かつゲートと伝導領
域との間隔を再現性良く実現するのが困難であった。

【０００９】本発明は、上記問題を解決すべくなされた
もので、その目的とするところは、トンネルバリアのば
らつきを素子間で抑えることができ、かつゲートと伝導
領域との合わせずれなく一定の間隔で実現可能な、より
微細化が可能な半導体装置を提供することにある。

【００１０】

【課題を解決するための手段】本発明の骨子は、半導体
基板上にゲートを含む第１の積層構造を形成したのち、
その表面にメサを形成し、そのメサ上にトンネルバリア
領域を含む第２の積層構造を形成することにある。トン
ネルバリアとなる電位形成を、リソグラフィによること
なく、第１又は第２の積層構造によって再現性良く形成
するところに本発明の特徴がある。

【００１１】即ち、本発明（請求項１）は、電子の量子
トンネル効果を用いた半導体装置において、半導体基板
上に成長形成されたゲート電極と、このゲート電極に接
するように形成されたメサと、このメサ上にゲート絶縁
膜を介して成長形成された第１の導電層と、この第１の
導電層上にトンネルバリア層を介して成長形成された第
２の導電層とを具備してなり、第１の導電層のキャリア
密度が前記ゲート電極の電圧により変化することを特徴
とする半導体装置。

【００１２】

【００１３】

【作用】本発明の構造では、ゲート及びトンネルバリア
の形成にエピタキシャル技術を用いることができ、原子
層程度の厚さ精度で積層することができる。従って、ト
ンネルバリア及びゲートの１方向のばらつきを一定に抑
えることができる。またこれに加えて、メサ上第２の積
層方向でも制御性良く積層できるため、２つ方向に対す
る寸法ばらつきを抑え、かつ電子の波長程度に薄膜化す
ることにより、２方向に対する量子閉じ込めを容易に実
現できる。

【００１４】また、第１の積層構造のポテンシャル変化
が第２の積層構造中の導電領域の電子密度変化に対応す
るため、第１の積層構造によって形成されたゲート領域
と合わせずれなく電気伝導領域３及び５を形成できる。
また、メサから離れた場所に電気伝導領域３及び５を形
成できるため、メサエッチング加工時に発生するメサ上
の欠陥の影響を受けることが少ない。さらに、新たなる
ゲート２を基板表面に追加可能で、デュアルゲート構造
を容易に実現でき、電極形成を基板表面から容易に行う
ことができる。

【００１５】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。

【００１６】（実施例１）図１は本発明の第１の実施例
に係わる半導体装置を示す素子構造断面図、図２は図１
の矢視Ａ−Ａ′断面図である。

【００１７】トランジスタ領域は半導体メサ１５上に作
成され、メサ１５の上部にはゲート電極２に対するゲー
ト絶縁膜９を介してチャネル領域が形成されている。チ
ャネル領域には、第１導電層３，第２導電層５，５′，
トンネルバリア４が形成されており、その上にはエピタ
キシャル層１０が形成されている。第１導電層にはｎ型
拡散層が形成され、平面型ＭＯＳトランジスタのソース
１及びドレイン１′となっている。

【００１８】また、半導体メサが形成されている基板に
は、ｎ型半導体層７，ｐ型半導体層８，ｎ型半導体層
２，ｐ型半導体層８、ｎ型半導体層７がエピタキシャル
形成されており，２はゲート電極となっている。さら
に、これらｐ型半導体層はｎ型半導体層よりも電子に対
するポテンシャルが高いため、図２のように、ｐ型半導
体層上のチャネル領域では、電子に対する電位障壁が形
成されトンネルバリア４となっている。

【００１９】本実施例では、トンネルバリア４を挟んだ
容量をバリア厚を厚くし大きくし、さらに紙面に垂直な
方向に図２の電気伝導領域３を狭窄することによって、
電気伝導領域３のゲート２及び５，５′に対する容量を
小さくし、１電子帯電による領域３の電位変化を観測で
きるようにし、単電子トランジスタが実現できる。

【００２０】次に、本実施例装置の製造方法について説
明する。図３〜５は、図１の断面に対応する工程断面図
である。

【００２１】まず、例えば図３のように、半絶縁性Ｇａ
Ａｓ（１００）基板６上に、例えばシリコン濃度１０¹⁷
ｃｍ^-3のｎ型ＡｌＧａＡｓ層７、ベリリウム濃度１０¹⁸
ｃｍ^-3のｐ型ＡｌＧａＡｓ層８、シリコン濃度１０¹⁸ｃ
ｍ^-3のｎ型ＧａＡｓ層７（ゲート２）、ベリリウム濃度
１０¹⁸ｃｍ^-3のｐ型ＡｌＧａＡｓ層８、シリコン濃度１
０¹⁷ｃｍ^-3のｎ型ＡｌＧａＡｓ層７を、例えば分子線エ
ピタキシャル成長法で成長する。それぞれの膜厚は、例
えば０．５μｍ，０．０５μｍ，０．０５μｍ，０．０
５μｍ，０．２０μｍとする。成長時に同時に不純物添
加を行うことにより、急峻な不純物分布が形成される。
ＡｌＧａＡｓのＡｌとＧａのモル比は、例えば０．２
５：０．７５とする。

【００２２】次いで、メサを出す部分以外をリソグラフ
ィとレジストによって覆った後、例えば図４のように、
ブロムメタノールなどの異方性エッチング液によってメ
サを形成する。メサの深さは、例えば半導体基板６に及
ぶまでとする。その後、レジストを灰化して取り去る。

【００２３】次いで、図５のように、例えばシリコン濃
度１０¹⁷ｃｍ^-3のｎ型ＡｌＧａＡｓ層９、不純物添加な
しのＧａＡｓチャネル層５とエピタキシャル層１０を、
例えば分子線エピタキシャル成長法で形成する。それぞ
れの膜厚は、例えば０．１μｍ，０．３μｍとする。

【００２４】この後、例えばＡｕＳｉを用いてソース・
ドレイン拡散層１及びゲート２に対するオーミック電極
を形成する。ゲート２を形成するには、ＡｌＧａＡｓと
ＧａＡｓの選択エッチングを用いて、表面からｎ型Ａｌ
ＧａＡｓ層７、ｐ型ＡｌＧａＡｓ層８までエッチング
し、ｎ型ＧａＡｓ層のゲート２に選択的にコンタクトを
取ることができる。

【００２５】本実施例では、第１の積層構造の厚さを原
子層程度で制御できるため、トンネルバリアをリソグラ
フィなしに再現性良く形成できる。また、実施例ではさ
らなるゲート電極２′をエピタキシャル層１０の上に形
成してもよい。さらに、２ではなくｎ型エピタキシャル
層７をゲート電極として用いてもよい。

【００２６】（実施例２）図６は、本発明の第２の実施
例に係わる半導体装置を示す素子構造断面図である。な
お、図１及び図２と同一部分には同一符号を付して、そ
の詳しい説明は省略する。

【００２７】本実施例の断面構造は、第１の実施例と基
本的には同一であるが、ゲート電極２とバリア形成用ｐ
型ＧａＡｓ層８とが周期的に繰り返され、チャネル領域
に超格子ポテンシャルを作っている点と、表面にゲート
２′が形成されている点が第１の実施例と異なってい
る。

【００２８】本構造は、超格子ＦＥＴへの実施例であ
り、本構造を用いると、２のゲート電圧を変化させるこ
とにより超格子ポテンシャルの振幅を変化させ、表面ゲ
ートで全体の電子密度を独立に変化させることができ、
超格子のブラッグ反射などの非線形の制御をしやすい利
点を持つ。

【００２９】（実施例３）図７は本発明の第３の実施例
に係わる半導体装置の素子構造を示す平面図、図８，
９，１０は図７の矢視Ａ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′断
面図である。なお、図１，２と同一部分には同一符号を
付して、その詳しい説明は省略する。

【００３０】本実施例は、メサ面１５に平行方向にトン
ネルバリア４を形成した第１，第２の実施例とは異な
り、メサ面に垂直方向にトンネルバリア４を形成してお
り、第１導電層３と第２導電層５とが積層構造となって
いる。本実施例では、第１導電層３と第２導電層５にそ
れぞれに電極を取ることができることを示すため、電子
波方向性結合型スイッチを例示している。

【００３１】能動デバイス領域は、半導体メサ１５上に
形成され、メサ１５の上部には、ゲート電極２に対する
ゲート絶縁膜９を介してチャネル領域が形成されてい
る。チャネル領域は、下から、第１導電層３，トンネル
バリア４，第２導電層５，上部ゲート２′，２″，
２''' に対するゲート絶縁層９′、上部ゲート２′，
２″，２''' が形成されている。第１導電層３及び第２
導電層５はｎ型拡散層が形成され、ソース１及びドレイ
ン１′，１″となっている。ゲートが形成されている領
域では、第２の積層構造はパターニングされ、上部ゲー
ト印加時の素子分離を良好にするため、イオン注入又は
拡散によって欠陥領域１１が形成されている。

【００３２】ここで、ゲート２に正方向に電圧を印加す
ることにより、電子に対するポテンシャルが低くなった
ゲート２の上のみ第２導電層５にキャリアが存在する。
そこで、図９に示すように、ゲート２上に存在しないド
レイン１″は、第１導電層３のみに対するコンタクトと
なっている。一方、図１０で示すように、上部ゲート
２″及び２''' に負の電圧を印加することにより、第１
導電層３を選択的に空乏化できる。そこで、ソース１及
びドレイン１′は、第１導電層５のみに対するコンタク
トとなっている。

【００３３】電子波方向性結合型スイッチは、トンネル
可能な２つの導電層の間の量子力学的結合をゲート２′
によって制御し、各ドレインの電流分配を変化させるデ
バイスであり、以上の各導電層への独立なコンタクトが
必要となる。

【００３４】次に、図１１〜１４を用いて、本実施例の
半導体構造の製造工程を説明する。図１１〜１４は図８
の断面に対応する工程断面図である。

【００３５】まず、例えば図１１のように、半絶縁性Ｇ
ａＡｓ（１００）基板６上に、例えばベリリウム濃度１
０¹⁸ｃｍ^-3のｐ型ＡｌＧａＡｓ層８、シリコン濃度１０
¹⁸ｃｍ^-3のｎ型ＧａＡｓ層７（ゲート２）、ベリリウム
濃度１０¹⁸ｃｍ^-3のｐ型ＡｌＧａＡｓ層８を、例えば分
子線エピタキシャル成長法で形成する。それぞれの膜厚
は、例えば０．５μｍ，０．０５μｍ，０．２０μｍと
する。成長時に同時に不純物添加を行うことにより、急
峻な不純物分布が形成される。ＡｌＧａＡｓのＡｌとＧ
ａのモル比は、例えば０．２５：０．７５とする。

【００３６】次いで、メサを出す部分以外をリソグラフ
ィとレジストによって覆った後、例えば図１２のよう
に、ブロムメタノールなどの異方性エッチング液によっ
てメサを形成する。メサの深さは、例えば下のｐ型Ａｌ
ＧａＡｓ層８までとする。その後、レジストを灰化して
取り去る。

【００３７】次いで、図１３のように、例えばシリコン
濃度１０¹⁷ｃｍ^-3のｎ型ＡｌＧａＡｓ層９、不純物添加
なしのＧａＡｓチャネル層５と、不純物添加なしのＡｌ
Ａｓトンネルバリア層４、不純物添加なしのＧａＡｓチ
ャネル層３、シリコン濃度１０¹⁸ｃｍ^-3のｎ型ＡｌＧａ
Ａｓ層９′を、例えば分子線エピタキシャル成長法で成
長する。それぞれの膜厚は、例えば０．１μｍ，０．０
３μｍ，０．０１μｍ，０．０３μｍ，０．０５μｍと
する。

【００３８】次に、図１４のように、リソグラフィとエ
ッチングを用いて第２積層構造をエッチングした後、エ
ッチングエッジに反転防止用の欠陥１１をイオン打ち込
みで形成する。エッチングとして反応性イオンエッチン
グを用いて、そのエッチングダメージを１１の代替えと
してもよい。

【００３９】この後、例えばＡｕＳｉを用いてソース・
ドレイン拡散層１及びゲート２に対するオーミック電極
を形成する。ゲート２を形成するには、ＡｌＧａＡｓと
ＧａＡｓの選択エッチングを用いて、表面からｐ型Ａｌ
ＧａＡｓ層８までエッチングすることにより、ｎ型Ｇａ
Ａｓ層のゲート２に選択的にコンタクトを取ることがで
きる。

【００４０】本実施例では、トンネルバリアを積層方向
に形成するので、急峻なヘテロ構造にすることができ、
より均一で良好なトンネル素子が実現しやすい。さら
に、従来、量子井戸を用いた電子波方向性結合型スイッ
チで問題であった、裏面からのゲート電極２と第２導電
体５との距離の再現性も良好で表面から２の電極を取る
ことができ、より制御性良くデバイス形成できる。

【００４１】（実施例４）図１５は、本発明の第４の実
施例に係わる半導体装置を示す素子構造断面図である。
なお、図１，２と同一部分には同一符号を付して、その
詳しい説明は省略する。

【００４２】本実施例は、メサ面に垂直方向にトンネル
バリア４を形成しており、第１導電層３と第２導電層５
とが積層構造となっている。また、第２導電層５はトラ
ンジスタのチャネルとして動作し、ソース及びドレイン
拡散層１，１′と接続されている。さらに、第１導電層
３は浮遊ゲートとして動作し、制御ゲート２と共にＥＰ
ＲＯＭとして機能している。本実施例の製造工程は第３
の実施例と略同じであるので、省略する。

【００４３】本実施例では、トンネルバリアを厚さ制御
性が非常に良いエピタキシャル成長法を用いるので、通
常のシリコン酸化膜をトンネルバリア又はホットエレク
トロンバリアに用いたＥＰＲＯＭよりも薄膜化しても膜
厚の制御性良くバリア形成ができる。また、リソグラフ
ィによらず、ゲート２のｎ型層の幅を狭くできる、高集
積化しやすい。

【００４４】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では、積層膜の形成方法とし
て分子線エピタキシャル法（ＭＢＥ）を示したが、有機
金属ＣＶＤ法（ＭＯＣＶＤ）や液相成長法（ＬＰＥ）な
ど、原子層程度の精度で積層可能なエピタキシャル成長
法ならばよい。

【００４５】また、実施例としては、積層膜の構成材
７，８及び基板６として、ＡｌＧａＡｓ／ＧａＡｓ系を
例示したが、ＡｌＧａＡｓをＩｎＡｌＡｓとしてもよい
し、ＧａＡｓをＧａＩｎＡｓやＩｎＰ，Ｓｉとしてもよ
い。さらに、Ｓｉ／ＳｉＧｅ系やＣａＦ₂ ／ＧａＡｓ
系、ゲート２の材料としてはコバルトシリサイドやニッ
ケルシリサイドを用いることもできる。また、第１，第
２積層膜の構成材でＡｌＧａＡｓと示したところをＧａ
Ａｓとしたり、その逆でもよい。これら物質は、組み合
わせて複合膜としても実施できる。また、それに付随し
て、添加不純物をシリコンをゲルマニウム，銅，ベリリ
ウムを亜鉛に変えたり、Ｓｉ／ＳｉＧｅ系では、ｎ型不
純物としてＰ，Ａｓ，Ｓｂ、ｐ型不純物としてＢ，Ａｌ
を用いてもよい。

【００４６】実施例では、均一に不純物添加する方法を
示したが、不純物をある成長面にシート状に添加する、
いわゆるδドーピングを用いてもよい。この際、不純物
の面密度は、例えば１０¹²〜１０¹³ｃｍ^-2とする。実施
例では、メサ形成にブロムメタノールによる異方性ウェ
ットエッチング法を示したが、反応性イオンエッチング
法を用いてもよい。実施例としては、レジストを取り除
くのに灰化する方法を示したが、有機溶媒を用いて取り
除いてもよい。実施例では、ＧａＡｓ基板１上に半導体
構造を形成したが、代わりにＳＯＩ基板、ＧａＡｓ基
板、ＩｎＰ基板を用いてもよい。

【００４７】第３，第４の実施例では、トンネルバリア
形成後の導電層，ゲート絶縁膜９′形成にエピタキシャ
ル成長法を用いたが、ここは、必ずしもエピタキシャル
成長法を用いる必要はない。また、実施例３，４では２
層の積層の導電層を示したが、３層以上の積層の導電層
でもよい。実施例２ではゲート２の数は複数であればよ
い。実施例では、ゲート絶縁膜に不純物を添加した構造
を例示したが、不純物を添加しなくてもよい。

【００４８】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。

【００４９】

【発明の効果】以上詳述したように本発明によれば、半
導体基板上にゲートを含む第１の積層構造を形成し、そ
の表面にメサを形成し、そのメサ上にトンネルバリア領
域を含む第２の積層構造を形成することにより、トンネ
ルバリアとなる電位形成を、リソグラフィによることな
く、第１又は第２の積層構造によって再現性良く形成す
ることができる。従って、トンネルバリアのばらつきを
素子間で抑えることができ、かつゲートと伝導領域との
合わせずれなく一定の間隔で実現可能な、より微細化が
可能な半導体装置を提供することができる。

【図面の簡単な説明】

【図１】第１の実施例に係わる半導体装置を示す素子構
造断面図。

【図２】図１のＡ−Ａ′断面の電子に対するポテンシャ
ル分布を示す図。

【図３】第１の実施例の製造工程の第１段階を示す断面
図。

【図４】第１の実施例の製造工程の第２段階を示す断面
図。

【図５】第１の実施例の製造工程の第３段階を示す断面
図。

【図６】第２の実施例に係わる半導体装置を示す素子構
造断面図。

【図７】第３の実施例に係わる半導体装置を示す素子構
造平面図。

【図８】図７の矢視Ａ−Ａ′断面図。

【図９】図７の矢視Ｂ−Ｂ′断面図。

【図１０】図７の矢視Ｃ−Ｃ′断面図。

【図１１】第３の実施例の製造工程の第１段階を示す断
面図。

【図１２】第３の実施例の製造工程の第２段階を示す断
面図。

【図１３】第３の実施例の製造工程の第３段階を示す断
面図。

【図１４】第３の実施例の製造工程の第４段階を示す断
面図。

【図１５】第４の実施例に係わる半導体装置を示す素子
構造断面図。

【図１６】単電子トランジスタの概念図。

【図１７】単電子トランジスタの問題点を説明するため
の図。

【図１８】従来のメサ上に形成された端電子トランジス
タの断面図。

【符号の説明】

１…ソース又はドレイン電極 ２…ゲート電極 ３…第１導電領域 ４…トンネルバリア層 ５…第２導電領域 ６…半導体基板 ７…ｎ型エピタキシャル層 ８…ｐ型エピタキシャル層 ９…ゲート絶縁膜 １０…エピタキシャル層 １１…欠陥導入領域 １２…バックゲート用コンタクト １３…ＧａＡｓ層 １４…ＡｌＧａＡｓ層 １５…メサ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 英国特許2270590（ＧＢ，Ｂ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/68 H01L 29/06 H01L 29/205 H01L 29/66

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板上に成長形成されたゲート電極
   と、このゲート電極に接するように形成されたメサと、
   このメサ上にゲート絶縁膜を介して成長形成された第１
   の導電層と、この第１の導電層上にトンネルバリア層を
   介して成長形成された第２の導電層とを具備してなり、 第１の導電層のキャリア密度が前記ゲート電極の電圧に
   より変化することを特徴とする半導体装置。
2. 【請求項２】互いに離間してソース電極とドレイン電極
   が設けられ、該ソース電極とドレイン電極及び前記ゲー
   ト電極で電界効果トランジスタを構成し、 前記ソース電極は、第１の導電層に選択的に接続される
   ことを特徴とする請求項１記載の半導体装置。
3. 【請求項３】前記ドレイン電極は、第２の導電層に選択
   的に接続されることを特徴とする請求項２記載の半導体
   装置。