JP4364185B2 - 半導体装置及びその製造方法 - Google Patents
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Description
置及びその製造方法に関する。
は公知である。ソース領域とドレイン領域との間を流れる電流を、その上にあるゲート電
極に印加する電圧によって変調できるように、キャリヤを閉じ込めるための量子井戸を界
面に隣接して形成することが可能である。
EG)として振る舞うか、あるいは印加電圧により実質的に一次元的に存在するように、
つまり、しばしば「量子細線」とも呼ばれる「一次元ガス」(1DEG)として存在する
ようにできる。
ホールガス(1DHG)を利用する素子を作ることもできる。ただし、話を単純にするた
めに、ここでは、2DEG、1DEGを広義な意味で用い、特に指摘の無い限り、2DE
G、1DEGは電子、ホールの両者の二次元ガス、一次元ガスを包含しているものとする
。
として閉じ込めることができるものと推定される。この電子の溜まりは一般に「量子ドッ
ト」または「量子箱」と呼ばれる。このような構成では、電子は三次元のどの次元に関し
ても閉じ込められる。
れているが、粒子を閉じ込める体積の線形寸法に比べて、粒子の波動関数が空間的に非常
に小さいために、三次元的な量子作用が生じない場合も含むものとする。
なわち、2DEGを有しているヘテロ接合半導体構造の表面に4個以上のデプレッション
型ショットキーゲートを、例えば、回り木戸のように構成することにより実現している。
る。この付け加えられた押し潰しまたは閉じ込めにより量子ドットの周囲にトンネル障壁
が生じ、このトンネル障壁を介して電子が量子ドットを出入りするようになる。
ると影響を受ける。この外部のバイアスは電子のエネルギーを上昇させるので、電子はト
ンネル障壁を飛び越えたり、透過したりすることができるようになる。
合であれば、一般にクーロン閉塞(coulomb Blockade)呼ばれている1電子帯電(single
electron charging)が量子ドットの電流電圧特性の変化として現れる。
子の貯蔵部との間に電気的中性状態を形成するのに分数電荷にもかかわらず、量子ドット
に電子1個全体を加えることにより生じるエネルギーペナルティ(energy penalty)であ
る。この帯電エネルギーは、Cを量子ドットのキャパシタンスとすると、e2/2Cであ
る。
ットに印加される電圧の関数として測定すると、e/Cの周期でコンダクタンスや抵抗の
値が「揺動する」ことが分かる。
ることが分かる。閉じ込め幅の変化により揺動が生じるのは、閉じ込め幅に応じてキャパ
シタンスが変化するため、電子を量子ドットに入れたり、そこから出したりするのに必要
な放電エネルギーe2/2Cも変化するからである。
、ゲートに印加する電圧(ゲートバイアス)Vfgにより変化する。したがって、コンダ
クタンスや抵抗の揺動はゲートバイアスVfgの関数となる。
型トランジスタやメモリなどに用いることができる。しかし、ショットキーゲートを回り
木戸のように構成した従来の構造のクーロンブロケードは、非常に低い温度、例えば、絶
対温度4K以下でなければ機能しない。したがって、この種のクーロンブロケードを用い
た量子効果素子の動作温度も低いという問題があった。
問題があった。本発明は、上記事情を考慮してなされたもので、その目的とするところは
、従来よりも高い温度でも動作できるクーロンブロケードを用いた量子効果素子を備えた
半導体装置を提供することにある。
前記バリア層による後方障壁閉じ込めポテンシャルが形成された積層構造と、
前記積層構造を斜めに横切るように形成され、前記積層構造の各層の端部が露出するよ
うに形成された傾斜面と、
前記傾斜面を覆うように形成され、前記傾斜面に平行な面内であって、前記積層構造の
積層方向にキャリアが流れるための活性層と、
前記活性層の上部に形成され、前記キャリアが、前記積層構造の各層の端部により規定
される傾斜方向にのみ、前記積層構造の各層の端部を越えて流れるようにするための切り
欠き部を有する狭窄領域を備えたゲート電極と、
前記傾斜面の上部であって、前記ゲート電極の一方にインプラント層を介して接続され
たドレインと、
前記傾斜面の下部であって、前記ゲート電極の他方にインプラント層を介して接続され
たソースと、を具備することを特徴とする前記積層構造に形成されたクーロンブロケード
を用いた量子効果素子を備えた半導体装置である。
こと。
接触する第1及び第2のコンタクトを有していること。
層であること。
ぞれ絶縁バリア層によってドープ量子ウェル誘導層から分離された第1及び第2ドープ層
とを有すること。
下方では狭くなっている。
方では狭くなっている。
方では狭くなっている。
は、傾斜面から直立する絶縁又は半絶縁側壁の間に配置されていること。
分を有するゲート電極からなること。
成する活性層の狭い部分であること。
と。
lInAs層により覆われたInGaAsからなる活性層であること。
設けられた二つのSiO2層からなること。
。
複数の導電型層とバリア層となる複数の絶縁層とを交互に積層することにより、前記バ
リア層による後方障壁閉じ込めポテンシャルが形成された積層構造体を形成するステップ
と、
前記積層構造体をエッチングして、前記積層構造の各層の端部が露出するように傾斜面
を露出させるステップと、
再成長によってこの傾斜面を覆うように形成され、前記傾斜面に平行な面内であって、
前記積層構造体の積層方向にキャリアが流れるための活性層を形成するステップと、
前記活性層の上部に形成され、前記キャリアが、前記積層構造の各層の端部により規定
される傾斜方向にのみ、前記積層構造の各層の端部を越えて流れるようにするための切り
欠き部を有する狭窄領域を備えたゲート電極を形成するステップと、
を具備することを特徴とする前記積層構造に形成されたクーロンブロケードを用いた量子
効果素子を備えた半導体装置の製造方法である。
りその狭くされた領域を形成して、前記狭窄手段を構成し、前記エッチングは、まず前記
少なくとも1つの層に続いて行われ、そして、ゲート電極の狭くされた領域の下方の直立
した部分を残すように前記傾斜面に行われること。
後に、前記傾斜面へのエッチングを続ける前に、絶縁層を上部ウェファ面に形成すること
。
くとも1部分の周囲に形成されること。
し、前記側壁は前記不純物ドープされた少なくともいくつかのシリコンの酸化によって形
成されたSiO2で形成されること。
体装置は、従来よりも高い温度で動作するだけではなく、表面が斜めにパターニングされ
た基板を用いることにより、かなり小型化することができる。構造自体は敢然に平坦なシ
ステムよりも狭い空間で済み、外部配線も短縮することができる。配線の短縮は、1個の
ウェファに複数個並べて半導体メモリとして機能させる際に特に重要な因子である。また
、量子ドットの電子をチャージする際の電力消費は非常に少ない。
コンウェファに基づく装置のある形態では、傾斜面上にSiO2層、ゲート電極を形成し
て、この傾斜面にキャリアを生じさせる。キャリアはゲート電極下の斜傾面にだけに生じ
る。この場合、狭窄領域は複数の層の各端を覆って各端に対して傾斜した方向に延びてい
るゲート電極の狭い部分である。
下にキャリアを生じさせる。この場合、活性層を覆っているゲート電極により所望部分以
外のキャリアを欠乏させる。このゲート電極はその形状に対応した切り欠き部(cut-away
portion)を有している。この切り欠き部は複数の層の各端を覆って、各端に対して傾斜
した方向に延びている狭い部分を有している。用語「切り欠き」はゲート電極材料がゲー
ト電極の所定領域で存在していないことを意味している。実際には、選択的エッチングで
切り欠きを形成することができる。あるいは、活性層やHEMT構造自体を選択的にエッ
チングして、複数の層の各端を覆って各端に対して傾斜した方向に延びる狭い領域を形成
することができる。
タとして製造することができる。このようなトランジスタを並べれば、小型の記憶装置を
つくることができる。
に伝導チャンネルが形成できるように電気的なコンタクトが配備されている。
断(interrupted)」して、狭窄領域の下に三次元障壁で分離された電子の溜まり、つま
り、「量子ドット」を少なくとも1個形成する。
溜まりである量子ドットを以下のようにして三次元の閉じ込め障壁で分離することにより
形成する。
覆っているHEMT層もしくは活性層の中に2次元的に閉じ込めて、2DEGを生じさせ
る。複数の層により2DEGに少なくとも1個の二重閉じ込め障壁を生じさせる。
域内を除いて欠乏することにより、複数の層の端を横切る第3の方向に障壁が生じ、キャ
リアは量子ドット内に閉じ込められる。
ものがある。丁度傾斜面内にキャリアが生じる。あるいは、最上層をHEMT構造の一部
としても良い。
例えば、GaAs/AlGaAsにより構成され、不純物ドープされた層からのキャリア
がバンドギャップの高い材料とバンドギャップの低い材料との境界付近の2DEG内に閉
じ込められているものである。このような構造は詳細に研究されている(Japanese Journ
al of Applied Physics, Vol. 21, No. 6,June 1992, p. L381 )。
再成長工程を使用して容易に形成される。従って、本発明に係る装置は、スタック構造を
形成する工程と、傾斜した側面を露出するためにスタック構造をエッチングする工程と、
再成長による少なくとも1つの層を形成する工程と、前記少なくとも1つの層の上部に狭
窄領域を形成する工程とを具備する方法により作ることができる。
で形成されている時、狭い部分は選択的エッチングによって形成することができ、この選
択的エッチングは、まず、少なくとも1つの層に続いて行われ、次に、ゲート電極の狭い
領域の下部の直立部を残すように傾斜した側面に行われる。
絶縁層を上ウェファ面の上部に形成することができる。このエッチングは傾斜された側面
に続いて行うことが可能であり、この絶縁層の上部と狭窄ゲートのいずれかの側方が取り
除かれる。そして、直立部分の露出された側方は、絶縁又は半絶縁側壁構造体で覆うこと
ができる。複数の層がドープされたシリコンで形成されているのであれば、例えばSiO
2が点在しているのであれば、側壁構造体は酸化工程によりSiO2を形成することがで
きる。
たInGaAsの活性層を最上層とすることもできる。
される。好ましい実施例では、井戸に対する障壁の高さ(井戸の深さ)は少なくとも0.
3eVオーダである。
ドープされたシリコン層が挟まれている。
い場合に比べて、後方障壁閉じ込めポテンシャルのサブバンド間の準位が大きくなる。サ
ブバンド間の準位が大きくなると、その分、温度が上昇しても基底準位のキャリアは励起
され難くなる。したがって、従来よりも高い温度でも正常に動作できるようになる。
図であり、図2は、図1の量子効果素子の平面図である。また、図1は、図2のA−A′
断面図になっている。
の不純物濃度が1013cm−2オーダの複数のデルタドープ層が以下のように交互に形
成されている。
タドープ層9が存在している。第2のn型デルタドープ層7とこの第2のn型デルタドー
プ層7上の第3のn型デルタドープ層11との間には第2のp型デルタドープ層13が存
在している。これらデルタドープ層より上のウェファの残りの部分は、p−型層15で構
成されている。
00オングストロームである。パターニングによりウェファには傾斜面17(ウェファの
平面に対して56°傾いた<111>面)が形成されている。
面に伝導帯(Ec)に二つのバリア(後方障壁閉じ込めポテンシャル)が生じてクーロン
ブロケードが形成されるように選択する。図3において、EFはフェルミレベルを表して
いる。
19が形成され、エッチングしていないウェファの上側の面には第2のn型インプラント
層23が形成されている。
成され、第2のn型インプラント層23上には上部オーミックコンタクト層(ドレイン)
27が形成されている。
のSiO2活性層29上にはゲート電極31が形成されている。ソースである下部オーミ
ックコンタクト層25は第1のn型インプラント層19を介して、一方、ドレインである
上部オーミックコンタクト層27は第2のn型インプラント23層を介して傾斜面17の
下部に形成されている二次元電子ガス(2DEG)に接触している。
ンタクト層25に向かって延びる下部の広い部分33と、ドレインである上部オーミック
コンタクト27に向かって延びる上部の広い部分35とを有している。
れている。この狭い部分37は傾斜面17に沿って全デルタドープ層の端を覆っている。
狭い部分37は、デルタドープ層の端の延びている方向に対して90°の角度をなして延
びるように配置され、そして、SiO2活性層29によりデルタドープ層から隔離されて
いる。
狭窄領域」には以下の通り2種類がある。第1の種類は、活性層またはHEMTを覆うゲ
ート電極(depleting gate)を形成するものである。このゲート電極は傾斜面を覆うこと
ができればどのような形状をしていても構わないが、図2に示したゲート電極の形状に合
わせて切り欠き部(材料のない部分)を有していなければならない。
2のゲート電極と同じ形状にするものである。本実施形態によれば、後方障壁閉じ込めポ
テンシャルが形成されている斜傾面17上にはゲート電極31の狭い部分37が位置して
いるので、そこではキャリアの流通経路は狭くなる。
バンド間の準位が大きくなると、その分、温度が上昇しても基底準位のキャリアは励起さ
れ難くなる。したがって、従来よりも高い温度でも正常に動作できるようになる。
である。なお、以下の図において、前出した図と同一符号は同一部分または相当部分を示
し、詳細な説明は省略する。
、p−型基板41はデルタドープ層の代わりに下部SiO2層43と上部SiO2層45
とを有している。
SiO2層43、45の厚さは約20オングストローム未満であり、両SiO2層43、
45の間隔は約1000オングストローム未満である。この層構造より上のウェファの残
りはp−型層49で覆われている。
ント層53及び上部n型インプラント層55がそれぞれ第1の実施形態の量子効果素子の
対応する下部n型インプラント層19及び上部n型インプラント層23と同じ位置に形成
されている。
に形成され、オーミックコンタクト層(ドレイン)59は上部n型インプラント層55に
接触するように形成されている。
より形成され、このSiO2活性層61上にはそれと同じ形状のゲート電極31が形成さ
れている。
、59が、第1の実施形態と同じように、傾斜面51の下の二次元電子ガス(2DEG)
に接触するための機能を果たしている。
概略図である。以下に更に詳細に説明するが、この技術は、図4に示す構造体の変形を作
るのに有効に使用することができるので、狭くされたゲート領域37のみならず、SiO
2層61の狭くされた領域によって規定された狭くされた伝導領域と、バリア層43及び
45と、ウェル層47と、p−シリコン領域41、49が形成される。ここで、狭く規定
された量子箱領域はULSI技術を使って作ることができる。
ン基板を露出するようにパターンニングされる。そして、Si層が全面を覆うようにSi
を堆積する。これに熱をかけて結晶化を行う。通常の環境では、この処理によりポリシリ
コンになる。しかし、露出したシリコン面は、SiO2端からいくらかの距離にあるポリ
シリコン領域44の形成によって中断されるまで、SiO2層上に成長するように単結晶
Siができるようなシリコン結晶の種結晶中心として振る舞う。境界面とSiO2端との
距離は再結晶工程と非結晶Si層42の厚さに依存する。一般的に、厚さが厚くなるほど
、距離は大きくなる。しかし、SiO2層43が非常に薄ければ(1〜2nm)、この方
向は、可逆であり、シリコン層は約1μmを越える。
らの条件下において、バリア層43、45を作るのに優れた処理である。
を生じさせない。臨界処理工程は、非常に薄いSi層のみを必要とするような、第1の再
結晶工程である。第2及び最後の再結晶Si層は浮遊容量を減少させるために相対的にあ
つく(>200nm)でなければならない。
O2バリア層43、45は異なる幅を有する。これにより、ソース・ドレインの掃引が1
電子のトンネル効果によるコンダクタンスにおいて階段状の特性を示すことが確実である
。トンネル確率がバリア43及び45の両方で同じであれば、理論的には、ソース・ドレ
イン掃引における構造体は観測されない。しかし、共鳴は、ゲートバイアスの機能として
ソース・ドレインコンダクタンスで観測されると思われる。
繰り返され、端部における第2のポリシリコン領域48が残される。MOSULSIサブ
ミクロンゲートテクノロジに対する薄膜酸化成長の進行にもかかわらず、そのような装置
に要求される酸化膜の厚さは、均一性が相対的に大きい領域の上にあるピンホールによる
誘電性の破壊強度を減少することができることを意味する。誘電率及び組成のような特性
は、同様に、電位の制御が困難である。しかし、最終的な装置の活性領域は10−11c
m−2よりも小さくなるように設計されるので、機器設計は非常に高いピンホール密度を
許容できるし、高収率を達成することもできる。例えば、バリア酸化層に対してちょうど
99%の収率では、欠陥密度は109cm−2より小さいことが要求されるのみである。
工程の流れを図8〜図11を参照して説明する。技術の概略を述べるが、狭く規定された
ゲート領域と伝導チャネルはウェル誘導層47を覆うように作成することができる。埋め
込みSiO2層を製作する他の方法は、ダブルバンド及びエッチバックによる。
面との間の酸化膜の厚さの変化は酸化膜の成長プロセスと(110)平面に関連する切子
面の方向に依存する。
様々な合成側壁結晶面を示す。メサ方向が(011)方向に対して45°であれば、側壁
面はすべて(100)のような平面である。従って、酸化膜成長率は、近似的に、側壁及
び(100)基板面上と同じであるべきである。メサ面が(011)平面に対して45°
であれば、その面は(001)平面の1つになるので、酸化膜の成長は均一になる。処理
ポイントの観点からすれば、これは、すべての酸化膜が(100)のような平面で成長す
るので、最適な方向である。
このSi3N4層52は、ドライエッチマスクとして振る舞い、下記のようなその後のS
iエッチングに対してポリSiを防護する。そして、メインゲート構造体はエッチングに
よって規定され、切子面の領域における狭い100nmの制限を形成する。ポリn−Si
の狭くされた領域50はゲート電極の制限された領域37を示す。ソース・ドレインコン
タクトが規定されるこの領域は、未パターンのままとされる。
によって、ポリn−Si側壁が窒化物層54によって不動態化される。従って、それに続
く基板の酸化はレムナントポリn−Si50の有意な酸化にはならない。第2の窒化物層
54の厚さは最小であり、この技術は、次の態様においてエッチングされたシリコンに対
するライン幅を増加する。しかし、十分な窒化物としては、ポリn−Siの有効酸化率が
(100)p−Siよりも小さいこと必要である。初期の窒化物層(層52)が酸化物層
よりも厚いのであれば、酸化物から窒化物への選択性は、酸化物層がエッチングされると
きに、1くらいに低くできる。SiO2層61及び層52に直接コンタクトするSi3N
4層54の平面領域は異方性ドライエッチングを使ってエッチングする(図9)。エッチ
ングは、再結晶Si層44、46及び薄膜SiO2バリア層43、45を通り抜けて40
0nm以上の深さになるまで続けられる。このエッチングで図10に見られるような基板
の直立するプラウド(proud)のゲート領域が残る。
工程で露出した露出(001)側壁により、酸化膜は第1の熱酸化領域61で、すなわち
制限された伝導チャネル60を残すような狭いゲート内で成長する。
面図である。厚さ1000オングストロームの第1のn+型GaAs層65は厚さ500
0オングストロームの半絶縁性GaAs層67で覆われている。
の実施形態と全く同じように、デルタドーピングが用いられている。下部n型デルタドー
プ層69と中間n型デルタドープ層71との間には第1のp型デルタドープ層73が存
在している。また、中間n型デルタドープ層71と上部n型デルタドープ層75との間に
は第2のp型デルタドープ層77が存在している。上部n型デルタドープ層75上には厚
さ5000オングストロームの上部半絶縁層79が設けられている。
デルタドープ層73、77の間隔は1000オングストローム未満のオーダである。
成されている。選択エッチングにより全デルタドープ層と交差する傾斜した<311>B
面の傾斜面83が形成されている。
され、このGaAs層85はHEMT構造87により覆われている。ゲート電極31は既
に述べたように切り欠き部を有している。あるいはHEMT構造87を選択的にエッチン
グしてこの形状にする。
ンタクト層91は、それぞれ、第1のn+型GaAs層65、第2のn+型GaAs層8
1に接触して、HEMT構造87の活性層内の二次元電子ガス(2DEG)に電気的に接
触している。
面図である。本実施形態の量子効果素子が第3の実施形態のそれと異なる点は、基になる
ウェファとしてGaAsを用いていることにある。このウェファは、下部GaAs層95
、この下部GaAs層95上に設けられた下部AlGaAs層97及び上部AlGaAs
層99を有している。
の頂部はGaAs層103となっている。このGaAs層103層は第3の実施形態と同
様に、第2のn+型GaAs層81により覆われ、そして、選択エッチングにより傾斜面
83が形成され、上下の両オーミックコンタクト層89、91が形成される。この場合、
AlGaAs層97、99により量子ドットを分離する一対の障壁が形成される。
面図である。本実施形態でも最初の三つの実施形態と同様にインプラント層及びオーミッ
クコンタクト層(ソース、ドレイン)を用いるが、簡単にするために、これを図15に図
示することはしない。ソース、ドレインは、n型AlInAs層109で覆われているI
nGaAs層107(活性層)に接触している。InGaAs層107、n型AlInA
s層109は、選択エッチングにより(311)B面を露出させて形成し傾斜面111を
有するウェファを覆うように、再成長により形成されたものである。
nP層113上には1000オングストロームより厚いInGaAs層115が存在して
いる。下部InP層117と上部InP層119との間には厚さ100〜400オングス
トロームの下部InGaAs層121が存在し、上部InP層119上には上部InGa
As層(p−型In0.53Ga0.47As)層123が存在する。
ロンブロケード)を形成する1対の層に対するゲート電圧Vgとコンダクタンスとの関係
を示す特性図である(曲線B)。
る(曲線A)。図16からコンダクタンスは最初のうちはゲート電圧Vgの上昇とともに
増大するが、その後、コンダクタンスはゲート電圧Vgの上昇とともに低くなることが分
かる。
いる。このことから、電子1個が量子ドットに入ったり、量子ドットから出たりしている
ことが分かる。すなわち、クーロンブロケードが有効に機能していることが分かる。
ロンブロケード)を形成する1対の層に対するソース・ドレイン間電圧VDSとコンダクタ
ンスとの関係を示す特性図である(曲線D)。
係も示してある(曲線D)。図17から、コンダクタンスは最初のうちはソース・ドレイ
ン間電圧VDSの上昇とともに増大するが、その後、コンダクタンスは飽和することが分か
る。
がら増大している。一方、従来の場合、曲線Cから分かるように、コンダクタンスは直線
的に増大している。このことから、電子1個が量子ドットに入ったり、量子ドットから出
たりしていることが分かる。すなわち、クーロンブロケードが有効に機能していることが
分かる。
量子ドットでは電子が存在していたり存在していなかったりするので、この装置をメモリ
セルとして利用することができる。
型の記憶装置を実現することができる。しかも、単一のウェファプロセスでそのようなメ
モリ装置を製造することができる。このような量子効果素子を用いたメモリ装置等の本
発明に係る半導体装置によれば、上述した効果(手段の項で述べた配線の圧縮)が得られ
る。
した基本的なウェファ(傾斜面を有するウェファ)により多くの層を設けて複数の障壁対
を形成し、より多くの量子ドットを形成しても良い。
ない。このようにすると、電化結合素子(CCD)やシフトレジスタの動作のように1個
の電子を量子ドットから量子ドットへと連続的に通過させることができる。
の発明の実施の形態に限定されるものではなく、本発明の要旨を変更しない範囲で種々変
形して実施できるのは勿論である。
5…第1のn型デルタドープ層
7…第2のn型デルタドープ層
9…第1のp型デルタドープ層
11…第3のn型デルタドープ層
13…第2のp型デルタドープ層
15…上部p- 型層
17…傾斜面
19…第1のn型インプラント層
21…水平面
23…第2のn型インプラント層
25…下部オーミックコンタクト層(ソース)
27…上部オーミックコンタクト層(ドレイン)
29…SiO2活性層
31…ゲート電極
33…ゲート電極の広い部分
35…ゲート電極の広い部分
37…ゲート電極の狭い部分(狭窄領域)
Claims (5)
- 複数の導電型層とバリア層となる複数の絶縁層とを交互に積層することにより、前記バ
リア層による後方障壁閉じ込めポテンシャルが形成された積層構造と、
前記積層構造を斜めに横切るように形成され、前記積層構造の各層の端部が露出するよ
うに形成された傾斜面と、
前記傾斜面を覆うように形成され、前記傾斜面に平行な面内であって、前記積層構造の
積層方向にキャリアが流れるための活性層と、
前記活性層の上部に形成され、前記キャリアが、前記積層構造の各層の端部により規定
される傾斜方向にのみ、前記積層構造の各層の端部を越えて流れるようにするための切り
欠き部を有する狭窄領域を備えたゲート電極と、
前記傾斜面の上部であって、前記ゲート電極の一方にインプラント層を介して接続され
たドレインと、
前記傾斜面の下部であって、前記ゲート電極の他方にインプラント層を介して接続され
たソースと、を具備することを特徴とする前記積層構造に形成されたクーロンブロケード
を用いた量子効果素子を備えた半導体装置。 - 前記絶縁層がSiO2層であることを特徴とする請求項1記載の半導体装置。
- 請求項1に記載の半導体装置において、前記活性層が、前記ゲート電極と同じ形状を有す
る狭窄領域を備えたことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、前記導電型層の厚みが、略100〜400オング
ストロームであることを特徴とする半導体装置。 - 複数の導電型層とバリア層となる複数の絶縁層とを交互に積層することにより、前記バリ
ア層による後方障壁閉じ込めポテンシャルが形成された積層構造体を形成するステップと
、
前記積層構造体をエッチングして、前記積層構造の各層の端部が露出するように傾斜面
を露出させるステップと、
再成長によってこの傾斜面を覆うように形成され、前記傾斜面に平行な面内であって、
前記積層構造体の積層方向にキャリアが流れるための活性層を形成するステップと、
前記活性層の上部に形成され、前記キャリアが、前記積層構造の各層の端部により規定
される傾斜方向にのみ、前記積層構造の各層の端部を越えて流れるようにするための切り
欠き部を有する狭窄領域を備えたゲート電極を形成するステップと、
を具備することを特徴とする前記積層構造に形成されたクーロンブロケードを用いた量子
効果素子を備えた半導体装置の製造方法。
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---|---|---|---|
JP2005268984A JP4364185B2 (ja) | 1994-11-24 | 2005-09-15 | 半導体装置及びその製造方法 |
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GB9521885A GB2295488B (en) | 1994-11-24 | 1995-10-25 | Semiconductor device |
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